JPH1153886A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1153886A JPH1153886A JP9210729A JP21072997A JPH1153886A JP H1153886 A JPH1153886 A JP H1153886A JP 9210729 A JP9210729 A JP 9210729A JP 21072997 A JP21072997 A JP 21072997A JP H1153886 A JPH1153886 A JP H1153886A
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
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- G11C—STATIC STORES
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- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 プリチャージの度にビット線対のいずれかを
充放電しなければならないため、消費電力が大きくな
る。 【解決手段】 １又は複数のビット線対と、各ビット線
対について複数配置されたメモリセルとを有する半導体
記憶装置に、(1) 各メモリセルに対し、第１読み出し回
用の読み出しアドレス及び第２読み出し回用の読み出し
アドレスをそれぞれ供給し、各回ごとにビット線対のう
ち対応する一方のビット線に選択されたメモリセルに保
持されているデータを読み出させる一対の読み出しアド
レス指定端子と、(2) 現読み出し回が、第１読み出し回
であるか第２読み出し回であるかに応じ、選択するビッ
ト線を切り替え、選択されたビット線から当該ビット線
に読み出されているデータを出力端子へ出力するセレク
タとを設ける。
充放電しなければならないため、消費電力が大きくな
る。 【解決手段】 １又は複数のビット線対と、各ビット線
対について複数配置されたメモリセルとを有する半導体
記憶装置に、(1) 各メモリセルに対し、第１読み出し回
用の読み出しアドレス及び第２読み出し回用の読み出し
アドレスをそれぞれ供給し、各回ごとにビット線対のう
ち対応する一方のビット線に選択されたメモリセルに保
持されているデータを読み出させる一対の読み出しアド
レス指定端子と、(2) 現読み出し回が、第１読み出し回
であるか第２読み出し回であるかに応じ、選択するビッ
ト線を切り替え、選択されたビット線から当該ビット線
に読み出されているデータを出力端子へ出力するセレク
タとを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、ＳＲＡＭに適用して好適なものである。
関し、特に、ＳＲＡＭに適用して好適なものである。
【０００２】
【従来の技術】図２に、従来用いられているＳＲＡＭの
一般回路構成を示す。このＳＲＡＭは、プリチャージ回
路１と、データを記憶する複数のメモリセル２と、選択
されたメモリセルに対するデータの書き込みを制御する
書込制御回路３と、ＮＯＲ型ＲＳラッチ４とによって構
成されている。
一般回路構成を示す。このＳＲＡＭは、プリチャージ回
路１と、データを記憶する複数のメモリセル２と、選択
されたメモリセルに対するデータの書き込みを制御する
書込制御回路３と、ＮＯＲ型ＲＳラッチ４とによって構
成されている。
【０００３】プリチャージ回路１は、ゲートがプリチャ
ージ信号入力端子ＩＰＣに接続され、ソースが電源端子
ＶDDに接続され、ドレインがビット線ＢＩＴ又はＩＢＩ
Ｔに接続される一対のＰチャネルＭＯＳトランジスタ
（図示せず）によって構成されている。このプリチャー
ジ回路１は、入力端子ＩＰＣに「Ｌ」レベルが印加され
る場合、両ビット線ＢＩＴ及びＩＢＩＴに「Ｈ」レベル
（ＶDDレベル）を印加してビット線をプリチャージする
一方、入力端子ＩＰＣに「Ｈ」レベルが印加される場合
には、両ビット線ＢＩＴ及びＩＢＩＴに「Ｌ」レベル
（ＶDDレベル）を印加する。
ージ信号入力端子ＩＰＣに接続され、ソースが電源端子
ＶDDに接続され、ドレインがビット線ＢＩＴ又はＩＢＩ
Ｔに接続される一対のＰチャネルＭＯＳトランジスタ
（図示せず）によって構成されている。このプリチャー
ジ回路１は、入力端子ＩＰＣに「Ｌ」レベルが印加され
る場合、両ビット線ＢＩＴ及びＩＢＩＴに「Ｈ」レベル
（ＶDDレベル）を印加してビット線をプリチャージする
一方、入力端子ＩＰＣに「Ｈ」レベルが印加される場合
には、両ビット線ＢＩＴ及びＩＢＩＴに「Ｌ」レベル
（ＶDDレベル）を印加する。
【０００４】各メモリセル２は、ＮチャネルＭＯＳトラ
ンジスタＮ１、Ｎ２と、インバータＩＮＶ１、ＩＮＶ２
とで構成されるフリップフロップ回路構成のメモリであ
る。ＮチャネルＭＯＳトランジスタＮ１及びＮ２のゲー
トには、アドレス選択端子ＡＤＤX が接続されており、
当該アドレス端子ＡＤＤX によって選択されたセルのみ
が能動動作する。なお、入力端子ＩＰＣに印加される電
圧が「Ｈ」レベルのとき、選択されたセルに記憶されて
いるデータに応じ、ビット線ＢＩＴ及びＩＢＩＴには、
相補的に「Ｈ」レベルと「Ｌ」レベルが現れる。
ンジスタＮ１、Ｎ２と、インバータＩＮＶ１、ＩＮＶ２
とで構成されるフリップフロップ回路構成のメモリであ
る。ＮチャネルＭＯＳトランジスタＮ１及びＮ２のゲー
トには、アドレス選択端子ＡＤＤX が接続されており、
当該アドレス端子ＡＤＤX によって選択されたセルのみ
が能動動作する。なお、入力端子ＩＰＣに印加される電
圧が「Ｈ」レベルのとき、選択されたセルに記憶されて
いるデータに応じ、ビット線ＢＩＴ及びＩＢＩＴには、
相補的に「Ｈ」レベルと「Ｌ」レベルが現れる。
【０００５】書込制御回路３は、メモリセル２に対する
データの書き込みを制御する回路であり、書込／読出選
択信号入力端子ＷＲ、データ入力端子ＩＮ、ビット線Ｂ
ＩＴ及びＩＢＩＴと接続されている。なお、書込制御回
路３は、メモリセル２への書き込みが指示された場合、
データ入力端子ＩＮに印加される電圧に応じて、ビット
線ＢＩＴ及びＩＢＩＴのレベルを、相補的に「Ｈ」レベ
ル又は「Ｌ」レベルとする。
データの書き込みを制御する回路であり、書込／読出選
択信号入力端子ＷＲ、データ入力端子ＩＮ、ビット線Ｂ
ＩＴ及びＩＢＩＴと接続されている。なお、書込制御回
路３は、メモリセル２への書き込みが指示された場合、
データ入力端子ＩＮに印加される電圧に応じて、ビット
線ＢＩＴ及びＩＢＩＴのレベルを、相補的に「Ｈ」レベ
ル又は「Ｌ」レベルとする。
【０００６】ＮＯＲ型ＲＳラッチ４は、読み出し時に正
相ビット線ＢＩＴに現れたレベルを保持する回路であ
り、当該レベルを出力端子ＯＵＴより出力するよう動作
している。
相ビット線ＢＩＴに現れたレベルを保持する回路であ
り、当該レベルを出力端子ＯＵＴより出力するよう動作
している。
【０００７】図３は、かかる構成のＳＲＡＭの動作内容
を表した図である。
を表した図である。
【０００８】
【発明が解決しようとする課題】ところが、この従来構
成のＳＲＡＭの場合には、図３からも分かるように、１
回のデータ読み出しに対して、１回のプリチャージ用パ
ルスが必要であり、その都度、一対のビット線ＢＩＴ又
はＩＢＩＴのいずれかに充放電が生じてしまう。
成のＳＲＡＭの場合には、図３からも分かるように、１
回のデータ読み出しに対して、１回のプリチャージ用パ
ルスが必要であり、その都度、一対のビット線ＢＩＴ又
はＩＢＩＴのいずれかに充放電が生じてしまう。
【０００９】つまり、消費電力が大きくなるという問題
があった。
があった。
【００１０】
【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、１又は複数のビット線対と、各
ビット線対について複数配置されたメモリセルとを有す
る半導体記憶装置において、以下の手段を設けるように
する。
め、本発明においては、１又は複数のビット線対と、各
ビット線対について複数配置されたメモリセルとを有す
る半導体記憶装置において、以下の手段を設けるように
する。
【００１１】すなわち、(1) 各メモリセルに対し、第１
読み出し回用の読み出しアドレス及び第２読み出し回用
の読み出しアドレスをそれぞれ供給し、各回ごとにビッ
ト線対のうち対応する一方のビット線に選択されたメモ
リセルに保持されているデータを読み出させる一対の読
み出しアドレス指定端子と、(2) 現読み出し回が、第１
読み出し回であるか第２読み出し回であるかに応じ、選
択するビット線を切り替え、選択されたビット線から当
該ビット線に読み出されているデータを出力端子へ出力
するセレクタとを備えるようにする。
読み出し回用の読み出しアドレス及び第２読み出し回用
の読み出しアドレスをそれぞれ供給し、各回ごとにビッ
ト線対のうち対応する一方のビット線に選択されたメモ
リセルに保持されているデータを読み出させる一対の読
み出しアドレス指定端子と、(2) 現読み出し回が、第１
読み出し回であるか第２読み出し回であるかに応じ、選
択するビット線を切り替え、選択されたビット線から当
該ビット線に読み出されているデータを出力端子へ出力
するセレクタとを備えるようにする。
【００１２】このように、１つのメモリセルに２つの読
み出しアドレスを与え、１本のビット線を第１読み出し
回用のデータ読み出しに、もう１本のビット線を第２読
み出し回用のデータ読み出しに使用するようにしたこと
により、２つのアドレスからデータを読み出すのに必要
なプリチャージ動作を１回とでき、プチチャージ動作の
周期を従来より長くできる。これにより、充放電の頻度
を低下でき、消費電力の低下を実現できる。
み出しアドレスを与え、１本のビット線を第１読み出し
回用のデータ読み出しに、もう１本のビット線を第２読
み出し回用のデータ読み出しに使用するようにしたこと
により、２つのアドレスからデータを読み出すのに必要
なプリチャージ動作を１回とでき、プチチャージ動作の
周期を従来より長くできる。これにより、充放電の頻度
を低下でき、消費電力の低下を実現できる。
【００１３】
（Ａ）第１の実施形態 （Ａ−１）第１の実施形態の構成 以下、本発明に係る半導体記憶装置の第１の実施形態
を、図面を用いて説明する。
を、図面を用いて説明する。
【００１４】図１に、第１の実施形態に係るＳＲＡＭの
回路構成を示す。なお、図１には、図２と同一・対応部
分に、同一・対応符号を付して示してある。
回路構成を示す。なお、図１には、図２と同一・対応部
分に、同一・対応符号を付して示してある。
【００１５】このＳＲＡＭは、プリチャージ回路１’
と、データを記憶する複数のメモリセル２’と、選択さ
れたメモリセルに対するデータの書き込みを制御する書
込制御回路３と、セレクタ５とによって構成されてい
る。
と、データを記憶する複数のメモリセル２’と、選択さ
れたメモリセルに対するデータの書き込みを制御する書
込制御回路３と、セレクタ５とによって構成されてい
る。
【００１６】プリチャージ回路１’は、ビット線ＢＩＴ
及びＩＢＩＴをプリチャージする回路であり、図２の場
合と同様の構成を有している。ただし、この実施形態に
係るプリチャージ回路１の場合には、プリチャージ信号
入力端子ＰＣに接続されており、当該入力端子ＰＣに
「Ｈ」レベルが印加されるとき、両ビット線ＢＩＴ及び
ＩＢＩＴをプリチャージし、入力端子ＰＣに「Ｌ」レベ
ルが印加されるとき、両ビット線ＢＩＴ及びＩＢＩＴに
「Ｌ」レベル（ＶDDレベル）を印加できるよう構成され
ている。
及びＩＢＩＴをプリチャージする回路であり、図２の場
合と同様の構成を有している。ただし、この実施形態に
係るプリチャージ回路１の場合には、プリチャージ信号
入力端子ＰＣに接続されており、当該入力端子ＰＣに
「Ｈ」レベルが印加されるとき、両ビット線ＢＩＴ及び
ＩＢＩＴをプリチャージし、入力端子ＰＣに「Ｌ」レベ
ルが印加されるとき、両ビット線ＢＩＴ及びＩＢＩＴに
「Ｌ」レベル（ＶDDレベル）を印加できるよう構成され
ている。
【００１７】各メモリセル２’は、データを記憶する素
子であり、その基本構成は、図２の場合とほぼ同様であ
る。ただし、当該メモリセル２’には、２本のアドレス
端子が接続されており（図２の場合には１本であっ
た。）、トランジスタＮ１及びＮ２のそれぞれに、個別
にアクセスできるよう構成されている。このため、第１
のアドレス端子ＡＤＲ１にはＮチャネルＭＯＳトランジ
スタＮ１のゲートが接続され、第２のアドレス端子ＡＤ
Ｒ２にはＮチャネルＭＯＳトランジスタＮ２のゲートが
接続されている。
子であり、その基本構成は、図２の場合とほぼ同様であ
る。ただし、当該メモリセル２’には、２本のアドレス
端子が接続されており（図２の場合には１本であっ
た。）、トランジスタＮ１及びＮ２のそれぞれに、個別
にアクセスできるよう構成されている。このため、第１
のアドレス端子ＡＤＲ１にはＮチャネルＭＯＳトランジ
スタＮ１のゲートが接続され、第２のアドレス端子ＡＤ
Ｒ２にはＮチャネルＭＯＳトランジスタＮ２のゲートが
接続されている。
【００１８】書込制御回路３の構成は、図２の場合と同
様である。
様である。
【００１９】セレクタ５は、ＡＮＤゲート、ＮＯＲゲー
ト、ＯＲゲートの組み合わせ回路でなる。このセレクタ
５は、２本のビット線ＢＩＴ及びＩＢＩＴを介して読み
出した各メモリセル２’の正相及び逆相出力を、選択的
に出力端子ＯＵＴに抽出するための回路である。
ト、ＯＲゲートの組み合わせ回路でなる。このセレクタ
５は、２本のビット線ＢＩＴ及びＩＢＩＴを介して読み
出した各メモリセル２’の正相及び逆相出力を、選択的
に出力端子ＯＵＴに抽出するための回路である。
【００２０】このため、ＡＮＤゲートには、正相ビット
線ＢＩＴ及び選択端子ＳＥＬの論理レベルが入力され、
ＮＯＲゲートには、逆相ビット線ＩＢＩＴ及び選択端子
ＳＥＬの各反転論理レベルが入力されている。また、Ｏ
Ｒゲートには、ＡＮＤゲート及びＮＯＲゲートの各出力
が入力され、その論理和が出力端子ＯＵＴに出力される
ようになっている。
線ＢＩＴ及び選択端子ＳＥＬの論理レベルが入力され、
ＮＯＲゲートには、逆相ビット線ＩＢＩＴ及び選択端子
ＳＥＬの各反転論理レベルが入力されている。また、Ｏ
Ｒゲートには、ＡＮＤゲート及びＮＯＲゲートの各出力
が入力され、その論理和が出力端子ＯＵＴに出力される
ようになっている。
【００２１】（Ａ−２）第１の実施形態の動作 続いて、以上の構成を有するＳＲＡＭからデータを読み
出す場合の動作内容を説明する。なおここでは、図４に
示すタイミングチャートに基づき、時間経過に従って説
明する。
出す場合の動作内容を説明する。なおここでは、図４に
示すタイミングチャートに基づき、時間経過に従って説
明する。
【００２２】（Ａ−２−１）プリチャージ動作 まず、プリチャージ信号入力端子ＰＣに「Ｈ」レベルが
印加される。これにより、ビット線ＢＩＴ及びＩＢＩＴ
の双方は、プリチャージ回路１’により「Ｈ」レベル
（ＶDDレベル）に設定される。
印加される。これにより、ビット線ＢＩＴ及びＩＢＩＴ
の双方は、プリチャージ回路１’により「Ｈ」レベル
（ＶDDレベル）に設定される。
【００２３】このとき、選択端子ＳＥＬが「Ｈ」レベル
であれば、出力端子ＯＵＴからは「Ｈ」レベルが出力さ
れ、選択端子ＳＥＬが「Ｌ」レベルであれば、出力端子
ＯＵＴからは「Ｌ」レベルが出力される。なお、第１及
び第２のアドレス端子ＡＤＲ１及びＡＤＲ２について
は、どちらも「Ｌ」レベルにしておく。
であれば、出力端子ＯＵＴからは「Ｈ」レベルが出力さ
れ、選択端子ＳＥＬが「Ｌ」レベルであれば、出力端子
ＯＵＴからは「Ｌ」レベルが出力される。なお、第１及
び第２のアドレス端子ＡＤＲ１及びＡＤＲ２について
は、どちらも「Ｌ」レベルにしておく。
【００２４】（Ａ−２−２）第１のデータ読み出し動作 前記プリチャージが終了すると、次は、正相ビット線Ｂ
ＩＴからのデータの読み出し動作に移る。このとき、プ
リチャージ信号入力端子ＰＣに「Ｌ」レベルが印加され
ると共に、第１のアドレス端子ＡＤＲ１に「Ｈ」レベル
が印加される。
ＩＴからのデータの読み出し動作に移る。このとき、プ
リチャージ信号入力端子ＰＣに「Ｌ」レベルが印加され
ると共に、第１のアドレス端子ＡＤＲ１に「Ｈ」レベル
が印加される。
【００２５】すると、選択されたメモリセル２’におけ
るＮチャネルＭＯＳトランジスタＮ１がオンし、当該ト
ランジスタのソース側（インバータ側）に保持されてい
たデータが読み出され、ドレインから正相ビット線ＢＩ
Ｔを介してＡＮＤゲートに与えられる。
るＮチャネルＭＯＳトランジスタＮ１がオンし、当該ト
ランジスタのソース側（インバータ側）に保持されてい
たデータが読み出され、ドレインから正相ビット線ＢＩ
Ｔを介してＡＮＤゲートに与えられる。
【００２６】ここで、選択端子ＳＥＬに印加されるレベ
ルが「Ｈ」レベルであれば（ＮＯＲゲート出力は「Ｌ」
レベルなので）、正相ビット線ＢＩＴに読み出されたデ
ータが出力端子ＯＵＴに取り出される。なおこのとき、
逆相ビット線ＩＢＩＴのレベルは「Ｈ」レベルのままで
ある。また、図４では、ｎ番地のメモリセル２’からデ
ータを読み出す場合について記載している。
ルが「Ｈ」レベルであれば（ＮＯＲゲート出力は「Ｌ」
レベルなので）、正相ビット線ＢＩＴに読み出されたデ
ータが出力端子ＯＵＴに取り出される。なおこのとき、
逆相ビット線ＩＢＩＴのレベルは「Ｈ」レベルのままで
ある。また、図４では、ｎ番地のメモリセル２’からデ
ータを読み出す場合について記載している。
【００２７】（Ａ−２−３）第２のデータ読み出し動作 この実施形態の場合には、正相ビット線ＢＩＴからのデ
ータの読み出し後、プリチャージ動作に移行することな
く続いて別の番地のメモリセル２’からのデータの読み
出しが行われる。
ータの読み出し後、プリチャージ動作に移行することな
く続いて別の番地のメモリセル２’からのデータの読み
出しが行われる。
【００２８】すなわち、プリチャージ信号ＰＣが「Ｌ」
レベルのままの状態で、第１のアドレス端子ＡＤＲ１に
「Ｌ」レベルが、第２のアドレス端子ＡＤＲ２に「Ｈ」
レベルが印加される。
レベルのままの状態で、第１のアドレス端子ＡＤＲ１に
「Ｌ」レベルが、第２のアドレス端子ＡＤＲ２に「Ｈ」
レベルが印加される。
【００２９】すると、今度は、選択されたメモリセル
２’におけるＮチャネルＭＯＳトランジスタＮ２がオン
し、当該トランジスタのソース側（インバータ側）に保
持されていたデータが読み出され、ドレインから逆相ビ
ット線ＩＢＩＴを介してＮＯＲゲートに与えられる。
２’におけるＮチャネルＭＯＳトランジスタＮ２がオン
し、当該トランジスタのソース側（インバータ側）に保
持されていたデータが読み出され、ドレインから逆相ビ
ット線ＩＢＩＴを介してＮＯＲゲートに与えられる。
【００３０】ここで、選択端子ＳＥＬに印加されるレベ
ルが「Ｌ」レベルであれば（ＡＮＤゲート出力は「Ｌ」
レベルなので）、逆相ビット線ＩＢＩＴに読み出された
データの反転出力が出力端子ＯＵＴに取り出される。す
なわち、選択されたメモリセル２’に保持されているデ
ータの正相出力が得られる。
ルが「Ｌ」レベルであれば（ＡＮＤゲート出力は「Ｌ」
レベルなので）、逆相ビット線ＩＢＩＴに読み出された
データの反転出力が出力端子ＯＵＴに取り出される。す
なわち、選択されたメモリセル２’に保持されているデ
ータの正相出力が得られる。
【００３１】なおこのとき、正相ビット線ＢＩＴには、
前期間に、ｎ番地のメモリセルから読み出されたデータ
がそのまま保持された状態になっている。また、図４で
は、Ｎ＋１番地のメモリセル２’からデータを読み出す
場合について記載している。
前期間に、ｎ番地のメモリセルから読み出されたデータ
がそのまま保持された状態になっている。また、図４で
は、Ｎ＋１番地のメモリセル２’からデータを読み出す
場合について記載している。
【００３２】以上が、基本となる１サイクルの動作内容
である。この後は、再び、プリジャージ動作が行われ、
第１及び第２のデータ読み出し動作が繰り返されること
になる。そして、第１及び第２のデータ読み出し動作で
は、選択された任意の番地のメモリセル２’から必要な
データが読み出される。
である。この後は、再び、プリジャージ動作が行われ、
第１及び第２のデータ読み出し動作が繰り返されること
になる。そして、第１及び第２のデータ読み出し動作で
は、選択された任意の番地のメモリセル２’から必要な
データが読み出される。
【００３３】（Ａ−３）第１の実施形態の効果 以上のように、第１の実施形態に係るＳＲＡＭにおいて
は、１回のプリチャージ動作だけで、２つの番地からデ
ータを読み出すことができるようになる。これにより、
プリチャージ信号入力端子ＰＣに印加する信号の周波数
を従来方式の場合に比して低く設定できる。
は、１回のプリチャージ動作だけで、２つの番地からデ
ータを読み出すことができるようになる。これにより、
プリチャージ信号入力端子ＰＣに印加する信号の周波数
を従来方式の場合に比して低く設定できる。
【００３４】また、第１及び第２のデータ読み出し動作
時におけるビット線ＢＩＴ及びＩＢＩＴのレベルが
「Ｈ」レベルのままであれば、次回のプリチャージ時に
おけるこれらビット線ＢＩＴ及びＩＢＩＴにおける電位
変動を回避できる。なお、従来方式の場合には、常にい
ずれか一方が「Ｌ」レベルとなるため、これら電位変動
を回避し得ない。
時におけるビット線ＢＩＴ及びＩＢＩＴのレベルが
「Ｈ」レベルのままであれば、次回のプリチャージ時に
おけるこれらビット線ＢＩＴ及びＩＢＩＴにおける電位
変動を回避できる。なお、従来方式の場合には、常にい
ずれか一方が「Ｌ」レベルとなるため、これら電位変動
を回避し得ない。
【００３５】これらの結果、従来に比して一段と消費電
力の少ないＳＲＡＭを実現できる。
力の少ないＳＲＡＭを実現できる。
【００３６】また、第１の実施形態に係るＳＲＡＭにお
いては、１回のプリチャージ動作に対して２つの番地か
らデータを読み出せることにより、その分、読み出し動
作を効率的に行うことができ、データの読み出し速度も
向上させることができる。
いては、１回のプリチャージ動作に対して２つの番地か
らデータを読み出せることにより、その分、読み出し動
作を効率的に行うことができ、データの読み出し速度も
向上させることができる。
【００３７】（Ｂ）第２の実施形態 （Ｂ−１）第２の実施形態の構成 以下、本発明に係る半導体記憶装置の第２の実施形態
を、図面を用いて説明する。
を、図面を用いて説明する。
【００３８】図５に、第２の実施形態に係るＳＲＡＭの
回路構成を示す。なお、図５には、図１と同一・対応部
分に、同一・対応符号を付して示してある。
回路構成を示す。なお、図５には、図１と同一・対応部
分に、同一・対応符号を付して示してある。
【００３９】この第２の実施形態に係るＳＲＡＭと第１
の実施形態に係るＳＲＡＭとの構成の違いは、正相ビッ
ト線ＢＩＴからのデータ読み出し期間中における逆相ビ
ット線ＩＢＩＴの電圧降下を防ぐために、逆相ビット線
ＢＩＴの電位を「Ｈ」レベルに固定する高電位供給回路
６が設けられている点である。他の回路部分について
は、第１の実施形態の構成と同様のため説明は省略す
る。
の実施形態に係るＳＲＡＭとの構成の違いは、正相ビッ
ト線ＢＩＴからのデータ読み出し期間中における逆相ビ
ット線ＩＢＩＴの電圧降下を防ぐために、逆相ビット線
ＢＩＴの電位を「Ｈ」レベルに固定する高電位供給回路
６が設けられている点である。他の回路部分について
は、第１の実施形態の構成と同様のため説明は省略す
る。
【００４０】高電位供給回路６は、選択端子ＳＥＬに入
力端子が接続されたインバータＩＮＶ３と、当該インバ
ータＩＮＶ３の出力を入力して動作するＰチャネルＭＯ
ＳトランジスタＰ１とから構成される。
力端子が接続されたインバータＩＮＶ３と、当該インバ
ータＩＮＶ３の出力を入力して動作するＰチャネルＭＯ
ＳトランジスタＰ１とから構成される。
【００４１】ここで、ＰチャネルＭＯＳトランジスタＰ
１のソースは電源端子ＶDDに接続され、ドレインは逆相
ビット線ＩＢＩＴに接続されている。従って、Ｐチャネ
ルＭＯＳトランジスタＰ１がオンしたとき、逆相ビット
線ＩＢＩＴの電位には、当該トランジスタＰ１を介して
電源電位ＶDDが印加されるようになっている。
１のソースは電源端子ＶDDに接続され、ドレインは逆相
ビット線ＩＢＩＴに接続されている。従って、Ｐチャネ
ルＭＯＳトランジスタＰ１がオンしたとき、逆相ビット
線ＩＢＩＴの電位には、当該トランジスタＰ１を介して
電源電位ＶDDが印加されるようになっている。
【００４２】（Ｂ−２）第２の実施形態の動作 続いて、以上の構成を有するＳＲＡＭからデータを読み
出す場合の動作内容を説明する。なおここでは、図６に
示すタイミングチャートに基づき、時間経過に従って説
明する。
出す場合の動作内容を説明する。なおここでは、図６に
示すタイミングチャートに基づき、時間経過に従って説
明する。
【００４３】（Ｂ−２−１）プリチャージ動作 まず、プリチャージ信号入力端子ＰＣに「Ｈ」レベルが
印加される。これにより、ビット線ＢＩＴ及びＩＢＩＴ
の双方は、プリチャージ回路１’により「Ｈ」レベル
（ＶDDレベル）に設定される。
印加される。これにより、ビット線ＢＩＴ及びＩＢＩＴ
の双方は、プリチャージ回路１’により「Ｈ」レベル
（ＶDDレベル）に設定される。
【００４４】このとき、選択端子ＳＥＬが「Ｈ」レベル
であれば、出力端子ＯＵＴからは「Ｈ」レベルが出力さ
れ、選択端子ＳＥＬが「Ｌ」レベルであれば、出力端子
ＯＵＴからは「Ｌ」レベルが出力される。なお、第１及
び第２のアドレス端子ＡＤＲ１及びＡＤＲ２について
は、どちらも「Ｌ」レベルにしておく。
であれば、出力端子ＯＵＴからは「Ｈ」レベルが出力さ
れ、選択端子ＳＥＬが「Ｌ」レベルであれば、出力端子
ＯＵＴからは「Ｌ」レベルが出力される。なお、第１及
び第２のアドレス端子ＡＤＲ１及びＡＤＲ２について
は、どちらも「Ｌ」レベルにしておく。
【００４５】（Ｂ−２−２）第１のデータ読み出し動作 前記プリチャージが終了すると、次は、正相ビット線Ｂ
ＩＴからのデータの読み出し動作に移る。このとき、プ
リチャージ信号入力端子ＰＣに「Ｌ」レベルが印加され
ると共に、第１のアドレス端子ＡＤＲ１に「Ｈ」レベル
が印加される。
ＩＴからのデータの読み出し動作に移る。このとき、プ
リチャージ信号入力端子ＰＣに「Ｌ」レベルが印加され
ると共に、第１のアドレス端子ＡＤＲ１に「Ｈ」レベル
が印加される。
【００４６】すると、選択されたメモリセル２’におけ
るＮチャネルＭＯＳトランジスタＮ１がオンし、当該ト
ランジスタのソース側（インバータ側）に保持されてい
たデータが読み出され、ドレインから正相ビット線ＢＩ
Ｔを介してＡＮＤゲートに与えられる。
るＮチャネルＭＯＳトランジスタＮ１がオンし、当該ト
ランジスタのソース側（インバータ側）に保持されてい
たデータが読み出され、ドレインから正相ビット線ＢＩ
Ｔを介してＡＮＤゲートに与えられる。
【００４７】ここで、選択端子ＳＥＬに印加されるレベ
ルが「Ｈ」レベルであれば（ＮＯＲゲート出力は「Ｌ」
レベルなので）、正相ビット線ＢＩＴに読み出されたデ
ータが出力端子ＯＵＴに取り出される。なおこのとき、
高電位供給回路６のＰチャネルＭＯＳトランジスタＰ１
のゲートは「Ｌ」レベルとなるのでオン動作し、当該読
み出し期間中、逆相ビット線ＩＢＩＴのレベルは「Ｈ」
レベルに固定される。
ルが「Ｈ」レベルであれば（ＮＯＲゲート出力は「Ｌ」
レベルなので）、正相ビット線ＢＩＴに読み出されたデ
ータが出力端子ＯＵＴに取り出される。なおこのとき、
高電位供給回路６のＰチャネルＭＯＳトランジスタＰ１
のゲートは「Ｌ」レベルとなるのでオン動作し、当該読
み出し期間中、逆相ビット線ＩＢＩＴのレベルは「Ｈ」
レベルに固定される。
【００４８】なお、図６では、ｎ番地のメモリセル２’
からデータを読み出す場合について記載している。
からデータを読み出す場合について記載している。
【００４９】（Ｂ−２−３）第２のデータ読み出し動作 次に、プリチャージ信号ＰＣのレベルが「Ｌ」レベルの
まま、選択端子ＳＥＬに印加される信号レベルが「Ｌ」
レベルに切り替えられる。すると、インバータＩＮＶ３
の出力には「Ｈ」レベルが現れ、ＰチャネルＭＯＳトラ
ンジスタＰ２はオフする。これにより、逆相ビット線Ｉ
ＢＩＴの電位状態は「Ｈ」レベルのままであるが、その
固定状態は解除される。
まま、選択端子ＳＥＬに印加される信号レベルが「Ｌ」
レベルに切り替えられる。すると、インバータＩＮＶ３
の出力には「Ｈ」レベルが現れ、ＰチャネルＭＯＳトラ
ンジスタＰ２はオフする。これにより、逆相ビット線Ｉ
ＢＩＴの電位状態は「Ｈ」レベルのままであるが、その
固定状態は解除される。
【００５０】そして、第１のアドレス端子ＡＤＲ１が
「Ｌ」レベルとなり、第２のアドレス端子ＡＤＲ２が
「Ｈ」レベルとなると、今度は、選択されたメモリセル
２’に保持されているデータの反転出力が逆相ビット線
ＩＢＩＴを介してＮＯＲゲートに読み出される。
「Ｌ」レベルとなり、第２のアドレス端子ＡＤＲ２が
「Ｈ」レベルとなると、今度は、選択されたメモリセル
２’に保持されているデータの反転出力が逆相ビット線
ＩＢＩＴを介してＮＯＲゲートに読み出される。
【００５１】なお、選択端子ＳＥＬに印加されるレベル
は「Ｌ」レベルであるので（ＡＮＤゲート出力は「Ｌ」
レベルなので）、逆相ビット線ＩＢＩＴに読み出された
データの反転出力が出力端子ＯＵＴに取り出される。す
なわち、選択されたメモリセル２’に保持されているデ
ータの正相出力が得られる。
は「Ｌ」レベルであるので（ＡＮＤゲート出力は「Ｌ」
レベルなので）、逆相ビット線ＩＢＩＴに読み出された
データの反転出力が出力端子ＯＵＴに取り出される。す
なわち、選択されたメモリセル２’に保持されているデ
ータの正相出力が得られる。
【００５２】なおこのとき、正相ビット線ＢＩＴには、
前期間に、ｎ番地のメモリセルから読み出されたデータ
がそのまま保持された状態になっている。また、図４で
は、Ｎ＋１番地のメモリセル２’からデータを読み出す
場合について記載している。
前期間に、ｎ番地のメモリセルから読み出されたデータ
がそのまま保持された状態になっている。また、図４で
は、Ｎ＋１番地のメモリセル２’からデータを読み出す
場合について記載している。
【００５３】以上が、基本となる１サイクルの動作内容
である。この後は、再び、プリジャージ動作が行われ、
第１及び第２のデータ読み出し動作が繰り返されること
になる。そして、第１及び第２のデータ読み出し動作で
は、選択された任意の番地のメモリセル２’から必要な
データが読み出される。
である。この後は、再び、プリジャージ動作が行われ、
第１及び第２のデータ読み出し動作が繰り返されること
になる。そして、第１及び第２のデータ読み出し動作で
は、選択された任意の番地のメモリセル２’から必要な
データが読み出される。
【００５４】（Ｂ−３）第２の実施形態の効果 以上のように、この第２の実施形態に係るＳＲＡＭの場
合には、第１のデータ読み出し動作中（図中、（ｉ）及
び（ｉｉ）の期間中）における逆相ビット線ＩＢＩＴの
電位を「Ｈ」レベルに固定するので、プリチャージ信号
入力端子ＰＣに印加する信号の周波数が低い場合でも、
当該第１の読み出し動作中におけるプリチャージ電荷の
抜けを防ぐことができ、電圧降下を回避し得る。またこ
れにより、セレクタ５に流れる貫通電流も抑制すること
ができる。
合には、第１のデータ読み出し動作中（図中、（ｉ）及
び（ｉｉ）の期間中）における逆相ビット線ＩＢＩＴの
電位を「Ｈ」レベルに固定するので、プリチャージ信号
入力端子ＰＣに印加する信号の周波数が低い場合でも、
当該第１の読み出し動作中におけるプリチャージ電荷の
抜けを防ぐことができ、電圧降下を回避し得る。またこ
れにより、セレクタ５に流れる貫通電流も抑制すること
ができる。
【００５５】以上より、この第２の実施形態に係るＳＲ
ＡＭの場合には、第１の実施形態よりさらに低消費電力
化を実現できると共に、逆相ビット線ＩＢＩＴの電圧降
下による誤動作も起こり難くできる。
ＡＭの場合には、第１の実施形態よりさらに低消費電力
化を実現できると共に、逆相ビット線ＩＢＩＴの電圧降
下による誤動作も起こり難くできる。
【００５６】（Ｃ）第３の実施形態 （Ｃ−１）第３の実施形態の構成 以下、本発明に係る半導体記憶装置の第３の実施形態
を、図面を用いて説明する。
を、図面を用いて説明する。
【００５７】図７に、第３の実施形態に係るＳＲＡＭの
回路構成を示す。なお、図７には、図５と同一・対応部
分に、同一・対応符号を付して示してある。
回路構成を示す。なお、図７には、図５と同一・対応部
分に、同一・対応符号を付して示してある。
【００５８】この第３の実施形態に係るＳＲＡＭと第２
の実施形態に係るＳＲＡＭとの構成の違いは、プリチャ
ージ回路１’が書込専用のプリチャージ回路１”に置き
換えられている点と、正相ビット線ＢＩＴ側に新たに設
けた高電位供給回路７と前述の高電位供給回路６とを用
いて読み出し時におけるプリチャージ動作を行わせる点
である。
の実施形態に係るＳＲＡＭとの構成の違いは、プリチャ
ージ回路１’が書込専用のプリチャージ回路１”に置き
換えられている点と、正相ビット線ＢＩＴ側に新たに設
けた高電位供給回路７と前述の高電位供給回路６とを用
いて読み出し時におけるプリチャージ動作を行わせる点
である。
【００５９】書込専用プリチャージ回路１”は、メモリ
セル２’へのデータの書込時にのみ、ビット線ＢＩＴ及
びＩＢＩＴに「Ｈ」レベルを印加することを除いて、前
述のプリチャージ回路１’と同様の回路である。
セル２’へのデータの書込時にのみ、ビット線ＢＩＴ及
びＩＢＩＴに「Ｈ」レベルを印加することを除いて、前
述のプリチャージ回路１’と同様の回路である。
【００６０】高電位供給回路７は、選択端子ＳＥＬにゲ
ートが接続されたＰチャネルＭＯＳトランジスタＰ２か
ら構成される。ここで、ＰチャネルＭＯＳトランジスタ
Ｐ２のソースは電源端子ＶDDに接続され、ドレインは正
相ビット線ＢＩＴに接続されている。従って、Ｐチャネ
ルＭＯＳトランジスタＰ２がオンしたとき、正相ビット
線ＢＩＴの電位には、当該トランジスタＰ２を介して電
源電位ＶDDが印加される。
ートが接続されたＰチャネルＭＯＳトランジスタＰ２か
ら構成される。ここで、ＰチャネルＭＯＳトランジスタ
Ｐ２のソースは電源端子ＶDDに接続され、ドレインは正
相ビット線ＢＩＴに接続されている。従って、Ｐチャネ
ルＭＯＳトランジスタＰ２がオンしたとき、正相ビット
線ＢＩＴの電位には、当該トランジスタＰ２を介して電
源電位ＶDDが印加される。
【００６１】（Ｃ−２）第３の実施形態の動作 続いて、以上の構成を有するＳＲＡＭからデータを読み
出す場合の動作内容を説明する。なおここでは、図８に
示すタイミングチャートに基づき、時間経過に従って説
明する。
出す場合の動作内容を説明する。なおここでは、図８に
示すタイミングチャートに基づき、時間経過に従って説
明する。
【００６２】（Ｃ−２−１）プリチャージ兼第１のデー
タ読み出し動作 この動作は、選択端子ＳＥＬに「Ｈ」レベルが印加され
る場合に実行される動作である。
タ読み出し動作 この動作は、選択端子ＳＥＬに「Ｈ」レベルが印加され
る場合に実行される動作である。
【００６３】このとき、インバータＩＮＶ３の出力は
「Ｌ」レベルとなり、ＰチャネルＭＯＳトランジスタＰ
１がオンする。この結果、逆相ビット線ＩＢＩＴは、高
電位供給回路６によって「Ｈ」レベル（ＶDDレベル）に
プリチャージされる。なお一方のＰチャネルＭＯＳトラ
ンジスタＰ２については、選択端子ＳＥＬに「Ｈ」レベ
ルが印加されることによりオフ動作し、正相ビット線Ｂ
ＩＴへのプリチャージを解除する。
「Ｌ」レベルとなり、ＰチャネルＭＯＳトランジスタＰ
１がオンする。この結果、逆相ビット線ＩＢＩＴは、高
電位供給回路６によって「Ｈ」レベル（ＶDDレベル）に
プリチャージされる。なお一方のＰチャネルＭＯＳトラ
ンジスタＰ２については、選択端子ＳＥＬに「Ｈ」レベ
ルが印加されることによりオフ動作し、正相ビット線Ｂ
ＩＴへのプリチャージを解除する。
【００６４】従って、この状態で、第１のアドレス端子
ＡＤＲ１に「Ｈ」レベルを印加し、かつ、第２のアドレ
ス端子ＡＤＲ２に「Ｌ」レベルを印加すれば、選択され
たメモリセル２’に記憶されているデータが正相ビット
線ＢＩＴを介して読み出され、ＡＮＤゲートに与えられ
る。
ＡＤＲ１に「Ｈ」レベルを印加し、かつ、第２のアドレ
ス端子ＡＤＲ２に「Ｌ」レベルを印加すれば、選択され
たメモリセル２’に記憶されているデータが正相ビット
線ＢＩＴを介して読み出され、ＡＮＤゲートに与えられ
る。
【００６５】ここで、選択端子ＳＥＬには「Ｈ」レベル
が印加されているので（ＮＯＲゲート出力は「Ｌ」レベ
ルになるので）、正相ビット線ＢＩＴに読み出されたデ
ータが出力端子ＯＵＴに取り出される。
が印加されているので（ＮＯＲゲート出力は「Ｌ」レベ
ルになるので）、正相ビット線ＢＩＴに読み出されたデ
ータが出力端子ＯＵＴに取り出される。
【００６６】（Ｃ−２−２）プリチャージ兼第２のデー
タ読み出し動作 この動作は、選択端子ＳＥＬに「Ｌ」レベルが印加され
る場合に実行される動作である。
タ読み出し動作 この動作は、選択端子ＳＥＬに「Ｌ」レベルが印加され
る場合に実行される動作である。
【００６７】このとき、インバータＩＮＶ３の出力は
「Ｈ」レベルとなり、ＰチャネルＭＯＳトランジスタＰ
１がオフする。この結果、逆相ビット線ＩＢＩＴのプリ
チャージ状態は解除される。なお一方のＰチャネルＭＯ
ＳトランジスタＰ２については、選択端子ＳＥＬに
「Ｌ」レベルが印加されることによりオン動作し、正相
ビット線ＢＩＴをプリチャージするよう動作する。
「Ｈ」レベルとなり、ＰチャネルＭＯＳトランジスタＰ
１がオフする。この結果、逆相ビット線ＩＢＩＴのプリ
チャージ状態は解除される。なお一方のＰチャネルＭＯ
ＳトランジスタＰ２については、選択端子ＳＥＬに
「Ｌ」レベルが印加されることによりオン動作し、正相
ビット線ＢＩＴをプリチャージするよう動作する。
【００６８】さて、この状態で、第１のアドレス端子Ａ
ＤＲ１に「Ｌ」レベルを印加し、かつ、第２のアドレス
端子ＡＤＲ２に「Ｈ」レベルを印加すれば、選択された
メモリセル２’に記憶されているデータの反転出力が逆
相ビット線ＩＢＩＴを介して読み出され、ＮＯＲゲート
に与えられる。
ＤＲ１に「Ｌ」レベルを印加し、かつ、第２のアドレス
端子ＡＤＲ２に「Ｈ」レベルを印加すれば、選択された
メモリセル２’に記憶されているデータの反転出力が逆
相ビット線ＩＢＩＴを介して読み出され、ＮＯＲゲート
に与えられる。
【００６９】ここで、選択端子ＳＥＬには「Ｌ」レベル
が印加されているので（ＡＮＤゲート出力は「Ｌ」レベ
ルになるので）、逆相ビット線ＩＢＩＴに読み出された
データの反転出力が出力端子ＯＵＴに取り出される。
が印加されているので（ＡＮＤゲート出力は「Ｌ」レベ
ルになるので）、逆相ビット線ＩＢＩＴに読み出された
データの反転出力が出力端子ＯＵＴに取り出される。
【００７０】以上が、基本となる１サイクルの動作内容
である。この後は、再び、選択端子ＳＥＬに印加される
レベルが「Ｈ」レベルとなり、上述の２つの動作が繰り
返されることになる。そして、各動作において選択され
た任意の番地のメモリセル２’から必要なデータが読み
出される。なお、図８の場合には、ｎ番地のデータとｎ
＋１番地のデータを交互に読み出す場合について記述し
ている。
である。この後は、再び、選択端子ＳＥＬに印加される
レベルが「Ｈ」レベルとなり、上述の２つの動作が繰り
返されることになる。そして、各動作において選択され
た任意の番地のメモリセル２’から必要なデータが読み
出される。なお、図８の場合には、ｎ番地のデータとｎ
＋１番地のデータを交互に読み出す場合について記述し
ている。
【００７１】（Ｃ−３）第３の実施形態の効果 以上のように、この第３の実施形態に係るＳＲＡＭの場
合には、ビット線ＢＩＴ及びＩＢＩＴのいずれか一方を
プリチャージしている間に他方のビット線ＩＢＩＴ又は
ＢＩＴから任意の番地のデータを読み出すことができ
る。
合には、ビット線ＢＩＴ及びＩＢＩＴのいずれか一方を
プリチャージしている間に他方のビット線ＩＢＩＴ又は
ＢＩＴから任意の番地のデータを読み出すことができ
る。
【００７２】しかも、この第３の実施形態に係るＳＲＡ
Ｍの場合には、プリチャージから読み出しまでの１サイ
クルに各ビット線に現れる電位の状態が２種類しかない
ので、第１及び第２の実施形態の場合のように３種類の
状態を有する場合に比して１つの電位状態を長く採るこ
とができる。すなわち、読み出す周期を長くできると共
に、変化回数が少ない分、消費電力を小さくすることが
できる。
Ｍの場合には、プリチャージから読み出しまでの１サイ
クルに各ビット線に現れる電位の状態が２種類しかない
ので、第１及び第２の実施形態の場合のように３種類の
状態を有する場合に比して１つの電位状態を長く採るこ
とができる。すなわち、読み出す周期を長くできると共
に、変化回数が少ない分、消費電力を小さくすることが
できる。
【００７３】（Ｄ）他の実施形態 なお、上述のいずれの実施形態においても、最初に、正
相ビット線ＢＩＴ側から読み出したデータを出力端子Ｏ
ＵＴから出力し、次に、逆相ビット線ＩＢＩＴ側から読
み出したデータを出力端子ＯＵＴから出力する場合につ
いて述べたが、読み出し順序はこれに限らない。すなわ
ち、順番が逆の場合でも良い。
相ビット線ＢＩＴ側から読み出したデータを出力端子Ｏ
ＵＴから出力し、次に、逆相ビット線ＩＢＩＴ側から読
み出したデータを出力端子ＯＵＴから出力する場合につ
いて述べたが、読み出し順序はこれに限らない。すなわ
ち、順番が逆の場合でも良い。
【００７４】また、セレクタ５をはじめ他の構成素子の
構成についても他の回路構成を採りうる。
構成についても他の回路構成を採りうる。
【００７５】さらに、上述の第１の実施形態において
は、第２読み出し動作時まで、データを読み出す番地を
与えない場合について説明したが、第１読み出し動作時
から当該第２読み出し動作時において読み出す予定の番
地を与えるものであっても良い。
は、第２読み出し動作時まで、データを読み出す番地を
与えない場合について説明したが、第１読み出し動作時
から当該第２読み出し動作時において読み出す予定の番
地を与えるものであっても良い。
【００７６】
【発明の効果】上述のように本発明においては、１又は
複数のビット線対と、各ビット線対について複数配置さ
れたメモリセルとを有する半導体記憶装置において、１
つのメモリセルに２つの読み出しアドレスを与え、１本
のビット線を第１読み出し回用のデータ読み出しに、も
う１本のビット線を第２読み出し回用のデータ読み出し
に使用するようにしたことにより、２つのアドレスから
データを読み出すのに必要なプリチャージ動作を１回に
低減し、充放電の頻度を少なくしたことにより、消費電
力を従来より低くできる半導体記憶装置を実現すること
ができる。
複数のビット線対と、各ビット線対について複数配置さ
れたメモリセルとを有する半導体記憶装置において、１
つのメモリセルに２つの読み出しアドレスを与え、１本
のビット線を第１読み出し回用のデータ読み出しに、も
う１本のビット線を第２読み出し回用のデータ読み出し
に使用するようにしたことにより、２つのアドレスから
データを読み出すのに必要なプリチャージ動作を１回に
低減し、充放電の頻度を少なくしたことにより、消費電
力を従来より低くできる半導体記憶装置を実現すること
ができる。
【図１】第１の実施形態に係る半導体記憶装置の構成例
を示す図である。
を示す図である。
【図２】従来回路例を示す図である。
【図３】従来回路における読み出し動作例を表したタイ
ミングチャートである。
ミングチャートである。
【図４】第１の実施形態における半導体記憶装置の読み
出し動作例を表したタイミングチャートである。
出し動作例を表したタイミングチャートである。
【図５】第２の実施形態に係る半導体記憶装置の構成例
を示す図である。
を示す図である。
【図６】第２の実施形態における半導体記憶装置の読み
出し動作例を表したタイミングチャートである。
出し動作例を表したタイミングチャートである。
【図７】第３の実施形態に係る半導体記憶装置の構成例
を示す図である。
を示す図である。
【図８】第３の実施形態における半導体記憶装置の読み
出し動作例を表したタイミングチャートである。
出し動作例を表したタイミングチャートである。
１、１’、１”…プリチャージ回路、２、２’…メモリ
セル、３…書込制御回路、４…ＮＯＲ型ＲＳラッチ、５
…セレクタ、６、７…高電位供給回路。
セル、３…書込制御回路、４…ＮＯＲ型ＲＳラッチ、５
…セレクタ、６、７…高電位供給回路。
Claims (3)
- 【請求項１】 １又は複数のビット線対と、各ビット線
対について配置された複数のメモリセルとを有する半導
体記憶装置において、 各メモリセルに対し、第１読み出し回用の読み出しアド
レス及び第２読み出し回用の読み出しアドレスをそれぞ
れ供給し、各回ごとにビット線対のうち対応する一方の
ビット線に選択されたメモリセルに保持されているデー
タを読み出させる一対の読み出しアドレス指定端子と、 現読み出し回が、第１読み出し回であるか第２読み出し
回であるかに応じ、選択するビット線を切り替え、選択
されたビット線から当該ビット線に読み出されているデ
ータを出力端子へ出力するセレクタとを備えることを特
徴とする半導体記憶装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 上記ビット線対を構成する一方のビット線に接続され、
プリチャージ後読み出しが開始されるまでの期間、当該
ビット線に高電位を与える高電位供給回路を有すること
を特徴とする半導体記憶装置。 - 【請求項３】 請求項１に記載の半導体記憶装置におい
て、 上記ビット対を構成する双方のビット線にそれぞれ接続
され、相補的に各ビット線に高電位を与えることによ
り、他方のビット線からデータを読み出している間に一
方のビット線をプリチャージする一対の高電位供給回路
を有することを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9210729A JPH1153886A (ja) | 1997-08-05 | 1997-08-05 | 半導体記憶装置 |
| TW087104793A TW379325B (en) | 1997-08-05 | 1998-03-31 | Semiconductor memory |
| US09/050,969 US5953281A (en) | 1997-08-05 | 1998-03-31 | Semiconductor memory device having switch to selectively connect output terminal to bit lines |
| CNB98109662XA CN1173367C (zh) | 1997-08-05 | 1998-06-05 | 半导体存储器 |
| KR10-1998-0030946A KR100357425B1 (ko) | 1997-08-05 | 1998-07-30 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9210729A JPH1153886A (ja) | 1997-08-05 | 1997-08-05 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1153886A true JPH1153886A (ja) | 1999-02-26 |
Family
ID=16594149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9210729A Pending JPH1153886A (ja) | 1997-08-05 | 1997-08-05 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5953281A (ja) |
| JP (1) | JPH1153886A (ja) |
| KR (1) | KR100357425B1 (ja) |
| CN (1) | CN1173367C (ja) |
| TW (1) | TW379325B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006252634A (ja) * | 2005-03-09 | 2006-09-21 | Toshiba Corp | 半導体記憶装置及びそのデータ読み出し方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7103197B2 (en) * | 1993-11-18 | 2006-09-05 | Digimarc Corporation | Arrangement for embedding subliminal data in imaging |
| US6038634A (en) * | 1998-02-02 | 2000-03-14 | International Business Machines Corporation | Intra-unit block addressing system for memory |
| US6104663A (en) * | 1999-01-06 | 2000-08-15 | Virage Logic Corp. | Memory array with a simultaneous read or simultaneous write ports |
| US6856055B2 (en) | 2002-07-11 | 2005-02-15 | Emerson Electric Co. | Interconnecting ring and wire guide |
| US6941638B2 (en) | 2002-07-11 | 2005-09-13 | Emerson Electric Co. | Interconnecting method for segmented stator electric machines |
| US11615837B2 (en) * | 2020-09-22 | 2023-03-28 | Qualcomm Incorporated | Pseudo-triple-port SRAM datapaths |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05151778A (ja) * | 1991-06-05 | 1993-06-18 | Mitsubishi Electric Corp | スタテイツクランダムアクセスメモリおよびその制御方法 |
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