JPH11509049A - 高アスペクト比を有するコンタクトホールに平坦な配線膜及びプラグを形成する改善された成膜装置及び成膜方法 - Google Patents

Abstract

(57)【要約】 真空装置（３６）と、ターゲット（４４）と、コリメータ（４６）と、基板（３８）とを備えるスパッタ成膜システム及びスパッタ成膜方法。ターゲット（４４）にはバイアス電圧が印加され、ターゲット材料が叩き出されてコリメータ（４６）を通過して基板（３８）表面に成膜を行う。基板（３８）にもバイアス電圧が印加され、成膜と同時にエッチングが行われる。

Description

【発明の詳細な説明】 高アスペクト比を有するコンタクトホールに平坦な配線膜及びプラグを形成する 改善された成膜装置及び成膜方法 技術分野 本発明は、集積回路（ＩＣ）の内部接続又は回路素子を形成するための導電性 配線膜及び導電性又は絶縁性プラグの形成に関する。詳しくは、基板に設けられ た高アスペクト比を有する接続孔又は開口部への導電性配線膜及び導電性プラグ の形成に関する。 背景技術 集積回路の製造において、特にロジック回路及びメモリ回路の製造において、 回路の集積化及び小型化が図られている。さらに、近年の集積回路においては、 相互に接続された金属層の多層化が進み、各層の集積度も向上している。集積回 路の製造工程において、一連の接続孔、開口部及び溝部のパターンが基板に形成 され、特に接続孔及び開口部は基板の材料層に形成されて、各材料層間を接続す る。例えば、ある基板の材料層が他の材料層の上部に重ねられる場合、上部の材 料層には接続孔が設けられ、下部の材料層との接続が行われる。これらの接続孔 又は開口部は、当分野ではコンタクトホール又はビアホールと呼ばれ、以下では 、「コンタクトホール」の名称を用いる。各層間を電気的に接続するために、コ ンタクトホールに は適切な金属プラグが形成される。金属プラグは、配線膜の成膜の前に形成され ることもある。 ＩＣ素子の製造においては、様々な金属相互接続層がコンタクトホールを介し て半導体基板又は他の層に相互接続される。コンタクトホールは、当業者には周 知の、例えばエッチングやマスク等の手法を用いて金属相互接続層に形成される 。コンタクトホールが形成されると金属相互接続層又はプラグがコンタクトホー ルに形成され、各層間を電気的に相互接続する。このような膜又は層の堆積は、 例えば化学的気相成長法（ＣＶＤ）又は物理的気相成長法（ＰＶＤ）等の周知の 技術を用いて行われる。 物理的気相成長法としては、スパッタ成膜法が従来から知られている。スパッ タ成膜法では、真空チャンバ内に、層又はプラグを形成するための基板に対向し て、例えば金属ターゲット等のターゲット材料が配設される。そして、真空チャ ンバ内のターゲット近傍に反応ガスが導入され、この反応ガスが電気的に励起さ れて正に帯電したガスイオンを有するプラズマ雲が生成される。ターゲットには 負のバイアス電圧が印加されイオン化したプラズマ粒子が負の電位を有するター ゲットに衝突し、ターゲット材料を叩き出す、すなわち「スパッタ」する。叩き 出された、すなわちスパッタされた材料は基板表面に堆積し、基板表面を覆い、 露出された基板に形成されているコンタクトホールに配線又は埋込を行う。 回路の集積度を高め、基板を構造的に小型化することにより、コンタクトホー ルの限界寸法は著しく制限される。ここで、コンタクトホールの幅（コンタクト ホールが円形である場合には、その直径）に対する長さの比を「アスペクト比」 という。コンタクトホールの 寸法を小さくすると、コンタクトホールのアスペクト比は著しく高くなる。この ような高アスペクト比を有するコンタクトホールでは、コンタクトホールの内壁 が高く、コンタクトホール内部を遮蔽し、これがスパッタ材料にとって障害とな り、スパッタ材料の埋込を行うことが困難である。しかしながら、ＩＣの性能を 向上させコストを抑えるためには、ＩＣをより小型化する技術が望まれている。 一般的に、スパッタ成膜法は導電性配線膜及び導電性プラグの形成に有効であ るが、従来のスパッタ成膜法は、例えば１．５以上の高アスペクト比を有するコ ンタクトホールにそのような膜やプラグを形成する場合に問題を有している。こ のように、コンタクトホールのアスペクト比が１を超えている場合、従来のスパ ッタ成膜法では、コンタクトホールの内周壁や底部に効果的な成膜を行うことが できなかった。すなわち、コンタクトホールの内周壁による物理的な遮蔽により 、内周壁には傾斜して成膜が行われ、底部側コーナ部には、十分な成膜がなされ ない。当然、コンタクトホールのアスペクト比が高くなるほどこの問題は深刻な ものとなる。 底部及び内周壁への成膜を改善し、より高アスペクト比のコンタクトホールを 実用化するためにプレートコリメータを使用する技術が従来より知られている。 プレートコリメータは、通常、基板に平行に配設される。プレートコリメータに は複数の通過孔が連設されており、それぞれの通過孔の内周壁は、ターゲットか らスパッタされた材料にとって障壁となる。これにより、コリメータに対する垂 線を基準にして０°から大きく離れた入射角をもって飛来するターゲット材料が 取り除かれる。すなわち、飛来する粒子のうち、コリメータの通過孔の直径の高 さに対する比から求められる傾きより小 さな傾きを有する入射角で飛来する粒子のみがコリメータを通過できる。この比 が低くなると、コリメータの通過孔のアスペクト比が高くなり、基板に飛来する 大部分の粒子の入射角は垂直に近くなる。このように高アスペクト比を有するコ リメータの使用により、適切な成膜が行われるが、この場合、多くのスパッタ材 料がコリメータに堆積するため、成膜速度が遅くなり、ターゲットの使用効率も 低下する。本発明によれば、低アスペクト比のコリメータを用いて、成膜速度を 低下させず、またターゲットの使用効率を落とすことなく高アスペクト比のコリ メータを用いた場合と同様な成膜特性を得ることができる。さらに、本発明はコ リメータにターゲット材料が堆積する率を低減させてコリメータを有効に活用す る。 比較的近年になって、コンタクトホールの配線膜としてチタンや窒化チタンが 用いられるようになった。コリメータ技術を用いてチタンや窒化チタンのような 導電性材料による成膜を行えば、抵抗値及び不純物濃度が低く、かつ正常な結晶 構造を有する薄膜が形成できる。しかしながら、従来のコリメータを用いた手法 には欠点があり、このため、続いて行われる相互接続工程の信頼性を低下させて いた。この欠点の１つは、コンタクトホール内周壁への成膜が通常不均一となり 、コンタクトホールのコーナ部に適切な材料が成膜されないことがあるという問 題である。例えば、図１に示すように、成膜材料１４の層が堆積する上部表面１ ２を有する基板１０において、基板１０に開設されたコンタクトホール１６は、 内周壁１８と底部表面２０を有する。この図１に示すように、従来のコリメータ 技術により内周壁１８に形成される配線膜２２は、頂部から底部にかけて傾斜し 、コンタクト１６の底部側コーナ部２１に連続しない ことがある。このような配線膜２２の傾斜やコーナ部における不連続によって相 互接続すべき部分が電気的に導通しないことがある。 さらにコンタクトホール１６の表面１２近傍の開口部に過剰に堆積した材料が 別の問題を引き起こす。図１に示すように、環状の過剰堆積２４は、通常「オー バーハング」と呼ばれ、コンタクトホール１６の開口部から張り出してコンタク トホール１６の内周壁１８に対する障壁を形成する。このオーバーハングにより 、引き続いてコンタクトホール１６内に形成されるプラグに、「キーホール」と 呼ばれる空隙が形成される。スパッタ成膜法又はＣＶＤ（図１参照）によって、 図２に示すように、例えばチタンや窒化チタン等の導電性配線膜２６が形成され 、例えばアルミニウムやタングステン等のプラグ層２８が配線膜２６上に形成さ れてコンタクトホール１６に埋め込まれる。プラグ層２８がアルミニウムの場合 には例えばスパッタ成膜法が、タングステンの場合には例えばＣＶＤ法が用いら れる。プラグ埋込工程において、コンタクトホール１６の開口部に形成された環 状のオーバーハング２４は、プラグ層２８より早く成長し、コンタクトホール１ ６に成膜材料が完全に埋め込まれる前に開口部を封鎖してしまう。処理温度によ っては、プラグ層２８は、コンタクトホール１６の底部に到達せず、キーホール と呼ばれる空隙３０が残留する。コンタクトホールがプラグ形成前に閉じられて しまった場合、アルミニウムのスパッタ成膜においても、タングステンのＣＶＤ による成膜においても上述のようなキーホールが形成され、特に高アスペクト比 を有するコンタクトホールにおいて問題となる。このキーホールすなわち空隙は 、コンタクトホールによる導通の信頼性を低下させ、結果として製造の歩留りが 低下し、基板の 良品率が低下する。 本発明は、上述の問題に鑑み、導電性材料をコンタクトホールへ埋め込む技術 の改善を目的とする。 さらに本発明は、高アスペクト比を有するコンタクトホールに、平坦な配線膜 を形成することを目的とする。 さらに本発明は、高アスペクト比を有するコンタクトホールの電気的導通の信 頼性の向上を目的とする。 さらに本発明は、コンタクトホールに成膜される導電層の内周壁の傾斜及びオ ーバーハングの抑制を目的とする。 さらに本発明は、空間、キーホール、空隙が内部に形成されない導電性プラグ を形成し、ウェハ層間の電気的な相互接続を確実なものにすることを目的とする 。 さらに本発明は、高アスペクト比を有するコンタクトホールを備える基板の製 造における歩留りを向上させ、ウェハ基板に使用可能な素子の数を増加させるこ とを目的とする。 さらに本発明は、コリメータの耐用年数を延長することを目的とする。 発明の開示 本発明は、スパッタ成膜におけるコンタクトホールの内周壁及び底部のカバレ ッジを改善し、特に本発明は、高アスペクト比を有する基板のカバレッジを改善 する。本発明により、より均一で平坦な配線膜及び導電性プラグが形成され、こ れにより基板間の電気的な相互接続の信頼性が向上する。さらに、本発明は、コ ンタクトホー ルの開口部に形成されるオーバーハングを除去し、内部に空隙を有さない相互接 続プラグを形成する。さらに本発明は、導電性材料によるプラグ接続を容易にす る。 本発明に係るスパッタ成膜システムは、コリメータを備え、また基板に電気的 バイアスが接続されて、スパッタ成膜工程の間、基板にバイアス電圧が印加され る。コリメータは、ターゲット材料と基板の間に配設され、所定の入射角を有す るスパッタ粒子の飛来経路を遮ることにより、基板のコンタクトホール、特に高 アスペクト比を有するコンタクトホールに対し均一な成膜を行う。電気的バイア ス装置は、基板に接続され、スパッタ成膜工程の間、基板にバイアス電圧を印加 し、これにより、スパッタ成膜と同時に、スパッタプラズマ内に発生する粒子が 、基板表面を効果的にエッチングする。コリメータの使用により、入射角が略垂 直のスパッタ粒子が基板に入射し、高アスペクト比を有するコンタクトホールに 薄膜が形成される。コリメータに対して負となるバイアス電圧を基板に印加する ことにより、成膜と同時にイオン粒子が成膜中の層に衝突する。コリメータは、 基板の成膜中の層に衝突するイオン粒子の入射角を略直角にし、これにより本発 明の目的が達せられる。 スパッタ成膜及び垂直に飛来するイオンの衝突が同時に行われることにより、 コンタクトホールの開口部の環状の堆積物又はオーバーハングを形成する材料が 効果的に再配分される。再配分された材料は、コンタクトホール及び基板の平面 部に運ばれ、コンタクトホール内により均一で平坦な配線層又はプラグが形成さ れる。本発明は、コンタクトホールの開口部のオーバーハングを実質的に取り除 き、より均一で平坦な配線層を形成する。続いて基板に成膜される 材料層及びコンタクトホールに形成されるプラグには、空隙又はキーホールが形 成されることはなく、この層及びプラグによる電気的な相互接続の確実性が向上 する。これにより、基板の素子及び回路の製造における歩留りが向上する。さら に、本発明によれば、従来のコリメーション手法（すなわち、基板にバイアス電 圧を印加しない手法）に比べ、平面均一特性が改善される。例えば、膜抵抗値の 均一性及び反射率が、バイアスを用いないコリメーション手法に比べて改善され る。 本発明の好適な実施の形態においては、アスペクト比が１から２のコリメータ が用いられる。このようなコリメータと基板へのバイアスにより均一で平坦な成 膜がなされ、及びオーバーハングの形成が防止され、これは、従来の手法ではア スペクト比が通常２〜３のコリメータを用いなければ成しえなかったものである 。コリメータのアスペクト比をより低くすることにより、従来の高アスペクト比 を有するコリメータを使用する場合のように、成膜速度が著しく低下することは ない。これは、コリメータに堆積するスパッタ材料が減り、したがって基板に堆 積するスパッタ材料が増加するためである。本発明は、特にサブミクロン（ｍｍ ）の、高アスペクト比を有するコンタクトホールの配線膜及びプラグの形成に用 いて有効である。 本発明の上述及びその他の目的及び利点は、添付の図面及び説明により明らか にされる。 図面の簡単な説明 添付の図面は、本明細書の一部を構成し、本発明の実施の形態を図示するもの であり、上述の開示及び後述する詳細な説明と共に、本発明の原理を説明するも のである 図１は、従来のコリメータを用いて成膜された材料層を有するコンタ クトホールの断面図である。 図２は、図１に示すコンタクトホールに材料層が成膜された状態の断面図であ る。 図３は、本発明を適用したスパッタ成膜システムの構成を示す断面図である。 図４Ａは、本発明の原理に従い基板に印加されるＲＦバイアス電圧と成膜速度 との関係を示すグラフであり、図４Ｂは、本発明の原理に従い基板に印加される ＤＣバイアス電圧と成膜速度との関係を示すグラフである。 図４Ｃは、コリメータを用い、基板にバイアス電圧を印加した場合に得られた 純スパッタ流束とコリメータを用い、バイアス電圧を印加しない場合のスパッタ 流束との比をＤＣバイアス電圧の関数として示す図である。 図４Ｄは、基板に印加されるバイアス電圧と成膜速度との関係を示す棒グラフ である。 図５Ａは、基板に印加されるバイアス電圧と測定された基板の反射率との関係 を示す棒グラフであり、図５Ｂは、基板に印加されたバイアス電圧と本発明の原 理に従って基板に成膜された薄膜の膜抵抗値との関係を示す棒グラフである。 図６Ａ、Ｂ及びＣは、それぞれ基板に０Ｖ、２５０Ｖ及び４５０Ｖのバイアス 電圧を印加した場合の膜抵抗値をマッピングして示す 図である。 図７は、基板に印加されるバイアス電圧と本発明の原理に従って基板に成膜さ れた薄膜の反射率との関係を示す棒グラフである。 図８、本発明の原理に従い、４５０ＶのＲＦ電圧を印加して基板のコンタクト ホールに成膜された種々の配線膜の写真である。 発明を実施するための最良の形態 図３に、本発明を適用した装置の構成を示す。本発明を適用したスパッタ成膜 システム３０は、ハウジング３２を備え、処理ハウジング内に、基板が配設され る処理チャンバ３４が構成される。ハウジング３２は、真空装置３６に連結され 、処理チャンバ３４を真空状態にすることができる。本発明の適用に最適なスパ ッタ装置としては、例えばニューヨーク州コンジャーズ（Congers,New York）の マテリアルズリサーチコーポレーション（Materials Reseach Corporation）か ら入手可能なエクリプスマークツー(Eclipse Mark II)がある。チャンバ３４内 で基板３８は、基板支持体４０上に支持され、基板支持体４０は、基板３８を装 脱可能に支持すると共に、基板３８の背面と基板支持体４０の表面の間に背面加 熱ガス（図示せず）を供給し、基板を適切に加熱している。 チャンバ３４内の基板３８に対向する位置には、ターゲット保持体４２が配設 され、ターゲット保持体４２には、基板３８の表面４５に成膜を行うための材料 からなるターゲット４４が接合されている。ターゲット４４と基板３８の間には 、複数のアパーチャ４８が開設されたコリメータ４６が配設されている。アパー チャ４８は、 例えば六角形状、又は環状であり、コリメータ４６は、ターゲット４４からスパ ッタされる粒子の障壁となり、スパッタ粒子が基板に適切な角度で入射されるよ うにし、基板に形成されているコンタクトホールにスパッタ材料を埋め込み又は 配線し、これにより配線膜又はプラグが形成される。ターゲット４４の周囲には 遮蔽体５０が周設され、チャンバ３４の内周壁へのスパッタ材料の堆積を防止し ている。遮蔽体５０は、望ましくは接地されており、スパッタ成膜システム３０ のメンテナンス時に交換される。 ターゲット保持体４２及びターゲット４４は、ＤＣ電源に電気的に接続されて おり、ターゲット４４にはバイアス電圧が印加される。図３に示すように、ター ゲット４４には、接地されたコリメータ４６に対して負となるバイアス電圧が印 加される。成膜工程では、反応ガス供給源５４からチャンバ３４内に反応ガスが 導入される。この反応ガスは、望ましくはカソードターゲット４４とコリメータ ４６の間に導入される。そして、チャンバ３４内の反応ガスには電力エネルギが 結合されてプラズマが励起され、図３に示すようにプラズマ雲５６が形成される 。プラズマ雲５６内には、正電荷を有する多数のイオン５８が発生し、イオン５ ８は負電位のカソードターゲツト４４に引き寄せられて、衝突する。これにより 、ターゲットの粒子が矢印で示すスパッタ粒子６０として叩き出され、すなわち スパッタされる。スパッタ粒子６０の一部は、チャンバ３８内に放出されてして 基板３８に向かう。そのスパッタ粒子６０の内、所定の又はそれ以上の入射角を 有するものは、コリメータ４６に衝突し、ターゲット４５への飛来が遮られる。 一方、コリメータ４６の平面に対して所定の入射角以下の入射角を有するスパッ タ粒子６０は、 コリメータ４６を通過して基板の表面４５に堆積する。コリメータ４６によって 遮られるスパッタ粒子６０の入射角は、アパーチャ４８の直径及び深さの関数で あり、これについては当業者には周知であるのでここでは詳しく述べない。 コリメータ４６のアパーチャ４８は、所定の高さ又は深さ６２と、幅又は直径 ６４とを有する。深さ６２の幅６４に対する比がコリメータ４６のアスペクト比 である。アスペクト比の高いアパーチャ４８を用いれば、当然のことながら、深 さ６２がより深く及び／又は幅６４がより狭く、アスペクト比の低い（すなわち 、より広い及び／又はより浅い）アパーチャ４８を用いた場合に比べ、より多く のスパッタ粒子６０の飛来が遮断されることとなる。例えばスパッタ粒子６０ｂ は、ターゲット表面５７から放出され、コリメータ４６に対して入射角Φを有し ており、これは確実にいずれかのアパーチャ４８の内周壁に衝突するものである 。一方、表面５７から略垂直に飛び出したスパッタ粒子６０ａは入射角θを有し ており、アパーチャ４８の内周壁に衝突することなくコリメータ４６を通過し、 表面４５に堆積して基板４０に形成されたコンタクトホールに金属層又はプラグ を形成する。このように、コリメータ４６によって、表面４５に対して垂直に近 い入射角を有するスパッタ粒子６０が堆積する。入射角が９０度すなわち垂直に 近くないスパッタ粒子６０の飛来経路は、通常コリメータ４６によって遮蔽され る。コリメータ４６のアパーチャ４８のアスペクト比が高くなるほど遮られるス パッタ粒子の割合が増加する。上述したように、コリメータ４６は、コンタクト ホールの開口部にオーバーハングが形成されることを防止してコンタクトホール にスパッタ材料を埋め込むために用いられ る。しかしながら、スパッタ粒子６０の飛来を遮蔽するコリメータ４６を用いる と、非常に多くのスパッタ粒子６０が基板３８ではなく、コリメータ４６に堆積 してしまうため、スパッタ成膜速度が遅くなり、ターゲットの使用効率も低下す る。 非常にアスペクト比の高いコンタクトホールにスパッタ材料を埋め込むために は、例えば２．５或いはそれ以上のアスペクト比を有するコリメータを用いる必 要がある。この結果、成膜速度及びスパッタ成膜処理の効率が低下し、処理全体 のコストが増加する。本発明によれば、従来の技術でコリメータに求められた通 常のアスペクト比より低いアスペクト比を有するコリメータ４６を用いて、均一 な成膜が実現できる。また、本発明によれば、従来のコリメータを用いた技術に 比べて成膜速度を著しく向上させることができる。言い換えれば、本発明によれ ば、従来では比較的アスペクト比の高いコリメータを用いなければ成しえなかっ た、サブミクロンの高アスペクト比を有するコンタクトホールへの平坦な配線膜 の形成が可能になる。 本発明の原理に従い、基板支持体４０及び基板３８をバイアス電源に接続され 、スパッタ成膜処理中、基板にバイアス電圧が印加される。図３では、基板３８ は、ＡＣ若しくはＤＣパルス電源７０、又はＤＣ電源７２のいずれかに接続され てバイアス電圧が印加されている。 通常接地されて接地電位に保たれているコリメータ４６に対して、基板３８に は負のバイアス電圧が印加される。例えば粒子５９等の、プラズマ雲５６内のイ オン化した粒子は、負のバイアス電圧が印加された基板に引き寄せられ、表面４ ５に衝突する。例えば、幾つか の粒子５８は、負のバイアス電圧が印加されたカソードターゲット４４に引き寄 せられ、プラズマ雲５６内のその他のイオン化した粒子５９は、負のバイアス電 圧が印加された基板３８に引き寄せられる。そしてイオン化された粒子５９は、 表面５９引き寄せられて衝突し、スパッタ成膜により成膜された層をエッチング する。 さらに、本発明の原理に従い、基板３８に引き寄せられる粒子５９のうちの幾 つか、例えば粒子５９ａは、コリメータ４６に衝突し、これに遮られてエッチン グされる表面４５に到達しない。その他の、イオン化した粒子、例えば粒子５９ ｂは、コリメータ４６を通過し、表面４５をエッチングする。このように、本発 明によれば、エッチングについてもコリメートを行い、すなわち表面４５に飛来 する粒子の入射角を略直角に揃える。これにより本発明は、従来のコリメーショ ン技術に比べ、より効果的なエッチングを行い、コンタクトホール内に堆積した 材料の再配分を行う。 本発明の主な効果の１つは、コンタクトホールにスパッタ成膜された材料を再 配分することであり、これにより、コンタクトホールの内周壁と底部とを連結す るコーナ部に空隙が形成されることを防止できる。さらに、本発明では、スパッ タリングとエッチングが同時に行われ、オーバーハングを形成する材料がコンタ クトホール内に再配分されるため、より均一で平坦な配線膜が形成される。オー バーハングの除去もまた、コーナ部の空隙の形成の防止に効果的である。本発明 は、あらゆるコンタクトホールに対して有効であるが、特に高アスペクト比を有 するサブミクロンのコンタクトホールに対して極めて有効である。より均一で平 坦な配線膜を形成し、コンタクトホールの開口部に形成されるオーバーハングを 極小化すること で、続いて形成されるプラグの埋込工程においても空隙又はキーホールがコンタ クトホール内に形成されることはない。したがって、本発明によれば、素子及び チップの歩留りが向上し、さらに素子の信頼性が向上する。さらに、本発明は、 スパッタ成膜とエッチングを同時に行って基板の歩留りの安定性をもたらし、製 造業者にとって有用である。 本発明の平面特性を検証するために様々な実験を行った。この実験には、上記 のマテリアルズリサーチコーポレーション社（ＭＲＣ）から入手可能なエクリプ スマークツーシステム（Eclipse Mark II system）を使用した。ここでは、基板 にバイアス電圧を印加しない（０ボルト）場合、２００及び４００ボルトのＤＣ バイアス電圧を印加した場合、及び２５０及び４５０ボルト（１３．５６ＭＨｚ ）のＲＦバイアス電圧を印加した場合についての実験をそれぞれ行った。連続し た１５００〜５０００Åの薄膜が１〜５のウェハに成膜され、以下に述べるよう な平面特性が示された。ウェハ間の平面特性は、ウェハの中央部において測定さ れたものであり、また、所定のバイアス条件下の実験により得られた２〜５のウ ェハに関する値を平均したものである。未加工のシリコン（Ｓｉ）ウェハに、１ ０ｋÅの膜厚を有する２酸化珪素（ＳｉＯ₂）と共に、膜厚２０００Åのチタン （Ｔｉ）薄膜を成膜してその反射率及び膜抵抗値を測定した。また膜厚２０００ Åのチタン薄膜を、未加工のシリコンウェハに自然酸素と共に成膜し、応力に関 するデータを得た。また、パターンが形成加工されたウェハのコンタクトホール に膜厚２０００〜５０００Åのチタン薄膜を成膜し、埋込に関するデータを得た 。 本発明に好適なコリメータのアスペクト比は１．２５〜２．０で あり、この実験ではアスペクト比１．５のコリメータを用いた。コリメータの通 過孔は径が０．６２５インチの六角形状であり、コリメータの板厚は０．９３８ インチである。コリメータと基板の離間距離は１．５００インチである。 スパッタカソードには、チタンターゲットと共にＩＣＣ−１２回転磁石を用い た。ターゲットとコリメータの離間距離は１．４５２インチである。均一なスパ ッタ成膜を実現するためにターゲットの背面に配設された回転磁石の回転速度は １４０ｒｐｍである。ターゲットには１５ｋＷの電力が供給され、基板支持体４ ０又は背面、熱的加熱を行うために６〜８Ｔｏｒｒの背面圧が加えられ、その温 度は約３００℃に保った。そして流量２５ｓｃｃｍのアルゴン（Ａｒ）を導入し 、これによりチャンバ３４内の処理時の圧力を１．１ｍＴｏｒｒとした。 処理結果 成膜速度 ＲＦ及びＤＣバイアス電圧の関数として成膜速度を測定した。また、基板背面 に流れる電流も測定した。基板背面に流れるグランドに対するＤＣ電流は、マル チメータをＤＣ電源に直列接続して、又は直列接続された精密抵抗器の電圧降下 により測定された。ＲＦ電流の測定は、１４０Ｈｚから３５ＭＨｚの帯域内で± ３ｄＢの電流を０．５０Ｖ／Ａの精度で測定可能な、カリフォルニア州ピアソン オブパロアルト（Pearson of Palo Alto）から入手可能な電流計モデル４１００ という変流器を用いて行った。この変流器の出力は５０オームの抵抗値を有する オシロスコープに接続された。 成膜速度は、ペン−ストリッピング・リフト−オフ処理により膜 厚を測定して算出された。すなわち、スパッタ成膜層の一片を剥ぎ取り、その一 片の厚さを測定して成膜速度を測定した。この膜厚の測定は、例えばカリフォル ニア州マウンテンビュー（Mountain View）のテンコーインストゥルメンツ社（T encor Instruments）から入手可能なモデルＰ−１ロングスキャンプロファイラ （Model P-1 Long Scan Profiler）により行われた。 図４Ａは、各ＲＦバイアス電圧におけるウェハのグランドに対する電流及び成 膜速度を示すグラフである。この図４Ａに示すように、成膜速度の測定には、他 の平面特性の測定より多くのバイアス電圧値を用いている。図４Ａ中の矢印は、 Ｘ軸方向のグラフがある曲線に沿っていることを示している。この図４Ａから、 ＲＦバイアス電圧が高くなるほど電流が増加し、一方成膜速度が低下することが 判る。 図４Ｂは、各ＤＣバイアス電圧におけるウェハのグランドに対する電流及び成 膜速度を示すグラフである。この図４Ｂにおける電流と成膜速度に関する相対的 な関係は図４Ａに示したものに近似している。すなわち、ＤＣバイアス電圧が高 くなると電流が増加し、一方成膜速度は低下している。基板のバイアス電位を高 めることによって成膜速度が低下するのは、負電位が与えられた基板に引きつけ られて基板３８に衝突するプラズマイオン５９の数が増加し、これによる再スパ ッタリングが行われるためである。 純成膜速度は、測定されたＤＣバイアス電流により算出される。実際の雰囲気 とイオン入射が全体に均一に行われると仮定すると、Φを粒子の流束、下付文字 Ｃ及びＷをそれぞれ本発明によるカソードからの堆積及びウェハからのスパッタ リングとすると純成膜速度 は下記の式１により表される。 式１ Ｒ_net＝Ｒ_c−Ｒ_w∝Φ_c−Φ_w カソードからウェハに到達する粒子の流束は、式２により表される。 式２ ウェハからスパッタされる粒子の流束は、式３により表される。 式３ ここで、ρ＝ターゲット材料の密度、Ｒ＝成膜速度、Ｎ_A＝アボガドロ数、ｗ＝ ターゲット材料の原子量（ｍａｓｓ／ｍｏｌ）、Ｉ＝ウェハを流れるイオン電流 、Ｙ＝スパッタリング歩留り、ｅ＝反応ガスのイオン電荷、Ａ＝ウェハ領域であ る。アルゴン／チタンシス テムの歩留りＹは、式４により表される。 式４ ここでｔ＝ターゲット、ｐ＝粒子、Ｅ＝ｋｅＶで表したイオンエネルギ、Ｚ＝原 子番号、Ｕ＝ｅＶで表した原子表面の結合エネルギ（１９８５年応用物理学Ａ３ ６、３７（Applied Physics A36,37）より。）である。 理論上の、及び実際に観察された流束比Φ_net／Φ_cを図４Ｃに示す。図４ｃに 示す理論上の曲線８０によれば、ＤＣバイアスが高くなると基板３８の再スパッ タリングの結果、成膜速度が遅くなることが予想される。しかしながら、ＤＣバ イアス４００ボルトでは、成膜速度が異常に速くなっているが、これは実際の成 膜における膜厚の測定の不確実さによるものと考えられる。 図４Ｄは、バイアス電圧の関数として成膜速度を棒グラフで表したものである 。測定された成膜速度より、ＤＣバイアスは所定のバイアスレベルにおいて、Ｒ Ｆバイアスより効果的に再スパッタリングを行うことが読みとれる。面積抵抗値 ウェハ中央部の面積抵抗値をプロメトリックス社（Prometrics）から入手可能 な４Ｄ自動４ポイントプローブメータ・モデル２８０ Ｃ（4D Four Point Probe Meter，Model 280C）により測定した。抵抗値は、ウ ェハの中央部において測定された面積抵抗値に、その部の膜厚を乗じて算出され た。図５Ａは、この抵抗値をバイアス電圧の関数として棒グラフに示すものであ る。図５Ａに示すように、抵抗値は、バイアス電圧が高くなるほど高くなる傾向 にある。成膜層が成膜と同時にエッチングされることにより、膜の欠損及び膜の 結晶粒子構造のばらつきにより抵抗値が高くなるものと考えられる。さらに、バ イアスを用いた成膜中にアルゴンがチタンに混合されることも抵抗値が高くなる 要因と考えられる。 図５Ｂは、ウェハ（ＷｉＷ）内の面積抵抗値の均一性をバイアス電圧の関数と して示すグラフである。図５Ｂに示すように、バイアス電圧が高くなると、面積 抵抗値の均一性は概ね向上する。すなわち、ウェハに印加するバイアス電圧を高 めると、変化の割合が低くなる。 図６Ａ、６Ｂ及び６Ｃは、ＲＦバイアス電圧を高くしても面積抵抗値の均一性 が向上することを示している。図６Ａは、バイアス電圧が０ボルトの場合のウェ ハ内の面積抵抗値の均一性を示す。一方、図６Ｂ及び図６Ｃは、それぞれ２５０ ボルト及び４５０ボルトのＲＦバイアス電圧を印加した場合のウェハ内部の面積 抵抗値を示す。図６の等高線に見られるように、４５０ボルトのバイアス電圧の 印加により、膜抵抗値の均一性が改善されている。反射率 反射率は、カリフォルニア州サニーベイル（Sunnyvale，Carifornia）のナノ メトリックス社（Nanometrics）から入手可能な、ナノスペック／ＡＦＴミクロ エリアゲージ(NanoSpec/AFT Micro Gauge) により測定され、その結果を図７の棒グラフに示す。反射率の範囲は、殆どのバ イアス条件下において、概ね許容下限の１２０％以上の値を示した。応力 応力は、カリフォルニア州サニーベイル（Sunnyvale，Carifornia）のフレク サス社（Flexus）から入手可能なモデルＦ２３００（Model F2300）を用いて測 定された。この応力の測定の結果、残留応力はＲＦバイアス電圧が高くなるほど 減少することが観察された。処理データ 下記の表１〜４は、本発明を用いて幾つかの処理を行って測定された実際の値 を表にしたものである。以下の表に示す処理の結果及び上に説明した図面から、 本発明によれば、コリメータを用いない標準的な処理と比べても十分許容できる 平面特性が得られることが証明される。 本発明によれば、さらに高アスペクト比を有するサブミクロンのコンタクトホ ール内への平坦な配線膜及びプラグのステップカバレッジ及び成膜が改善され、 実際に従来の装置及び方法に比べ大きく改善された配線膜及びプラグが形成され る。図８Ａ、８Ｂ及び８Ｃは、本発明に従って処理された種々の基板のコンタク トホールの写真であり、このようにステップカバレッジ及び平坦な配線膜のカバ レッジが改善されている。 図８Ａ〜８Ｃは、本発明の原理に従って、アスペクト比１．５：１のコリメー タを使用し、基板に４５０ＲＦボルトのバイアス電圧を印加してチタン膜を成膜 した０．５ミクロンのコンタクトホールの写真である。図８Ａに示すコンタクト ホール９０のアスペクト比 は３．５：１である。成膜された膜９２は、平坦であり、従来の装置及び方法に よる成膜のように底部側コーナ部に向かう急峻な傾斜や、その結果として残るコ ーナ部の空隙（図１参照）は観察されない。さらに、コンタクトホールの頂部の オーバーハング９６の形成は、著しく抑制されている。図８Ｂは、より狭い４． ５：１のアスペクト比を有するコンタクトホール９８の写真であり、図８Ｃは、 図８Ｂの一部を拡大したものである。図８Ｂ及びより明快に図８Ｃに示すように 、４．５：１といった非常に高いアスペクト比を有するサブ０．５ミクロンのコ ンタクトホールにおいてさえ、膜１００は非常に平坦であり、底部側コーナ部１ ０２への急峻な傾斜もなく、コーナ部１０２における空隙も形成されていない。 図８Ｃに示すように、膜１００は、内周壁１０４上及びコンタクト９８の底部１ ０６において平坦であり、コンタクトホール９８の頂部のオーバーハング１０８ （図８Ｂ参照）は、縮小されている。このように、本発明はステップカバレッジ 及び微少な、高アスペクト比を有するコンタクトホールにおける成膜の平坦性を 改善する。本発明によりオーバーハングを取り除くことにより、引き続き層又は プラグが配線されたコンタクトホール（図２参照）に成膜される工程でキーホー ルが形成されることを防止できる。 本発明の様々な実施の形態を示し、これらの実施の形態の細部を詳細に説明し てきたが、このような細部によって添付の請求の範囲を定義し或いは何らかの制 限を加えることは、出願人の意図するところではない。さらなる利点及び変形は 当業者には容易に想到される。本発明は広範に適用され、よってここに例示し、 記述した詳細な細部や、装置や、方法に限定されるものではない。したがって、 出願人による発明の包括的な概念の思想及び範囲を逸脱することなく上記の詳細 から種々に亘る変形が可能である。 請求の範囲は、以下の通りである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，Ｓ Ｄ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＧＨ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ， ＵＺ，ＶＮ，ＹＵ (72)発明者 ブルース ギトルマン アメリカ合衆国 ニューヨーク州 10977 チェストナット リッジ レンフルー ロード 28 (72)発明者 ジェフリー エム バルソン アメリカ合衆国 ニューヨーク州 12533 ホープウェル ジャンクション バン ウィック レーク ロード ６

Claims (1)

1. 【特許請求の範囲】 １． スパッタリングプラズマを生成して微少なコンタクトホールが設けられた 基板に材料層を成膜する真空チャンバを備えるスパッタ成膜システムであって、 成膜材料からなり、上記真空チャンバ内に配設され、ターゲットバイアス電源 に接続されて負電圧が印加され、上記スパッタリングプラズマからのイオンが表 面に衝突して、上記真空チャンバ内に配設された基板のコンタクトホールに堆積 する成膜材料のスパッタ粒子が叩き出されるターゲットと、 上記ターゲットに対向して配設され、上記基板のコンタクトホールに均一な成 膜が行われるよう上記スパッタ粒子のうち所定の入射角を有するスパッタ粒子の 基板表面への到達を遮るコリメータと、 上記基板に接続され、上記スパッタリングプラズマからのイオンを基板表面に 衝突させて、スパッタ成膜と同時に基板表面をエッチングし、コンタクトホール に堆積した粒子を再配分してコンタクトホールに形成されたオーバーハングを除 去し、コンタクトホールに均一な成膜が行われるよう、スパッタ成膜処理の間上 記基板に負のバイアス電圧を印加する電気的バイアス装置とを備え、 アスペクト比の高いコンタクトホールに均一な材料層を形成し、及びコンタク トホールに空隙を形成することなく材料を埋め込むスパッタ成膜システム。 ２． 上記コリメータは、上記基板用バイアス電源及びターゲット 用バイアス電源に接続され、それぞれに共通の接地電位を有することを特徴とす る請求の範囲第１項記載のスパッタ成膜システム。 ３． 上記基板用バイアス電源は、スパッタ成膜中に基板にバイアス電圧を印加 する少なくともＡＣ電源又はパルスＤＣ電源のいずれかを備えることを特徴とす る請求の範囲第１項記載のスパッタ成膜システム。 ４． 上記基板バイアス電源が基板に印加するバイアスの周波数は、２００ＭＨ ｚ以下である特徴とする請求の範囲第３項記載のスパッタ成膜システム。 ５． 上記基板バイアス電源が基板に印加するバイアスの周波数は、２０ＭＨｚ 以下であることを特徴とする請求の範囲第３項記載のスパッタ成膜システム。 ６． 上記基板バイアス電源は、スパッタ成膜中に基板にＤＣバイアス電圧を印 加するＤＣ電源を備えることを特徴とする請求の範囲第１項記載のスパッタ成膜 システム。 ７． 上記基板バイアス電源は、基板に１０乃至５０００ボルトの範囲のバイア ス電圧を基板に印加することを特徴とする請求の範囲第１項記載のスパッタ成膜 システム。 ８． スパッタリングプラズマを生成して微少なコンタクトホール が設けられた基板に材料層を成膜する真空チャンバを備えるスパッタ成膜システ ムであって、 成膜材料からなり、上記真空チャンバ内に配設され、ターゲットバイアス電源 に接続されて負電圧が印加され、上記スパッタリングプラズマからのイオンが表 面に衝突して、上記真空チャンバ内に配設された基板のコンタクトホールに堆積 する成膜材料のスパッタ粒子が叩き出されるターゲットと、 上記ターゲットに対向して配設され、基板のコンタクトホールに均一な成膜が 行われるよう上記スパッタ粒子のうち所定の入射角を有するスパッタ粒子の基板 表面への到達を遮るコリメータと、 上記基板に接続され、上記スパッタリングプラズマからのイオンを基板表面に 衝突させて、スパッタ成膜と同時に基板表面をエッチングし、コンタクトホール に堆積した粒子を再配分してコンタクトホールに形成されたオーバーハングを除 去し、コンタクトホールに均一な成膜が行われるよう、スパッタ成膜処理の間上 記基板にバイアス電圧を印加する電気的バイアス装置とを備え、 アスペクト比の高いコンタクトホールに均一な材料層を形成し、及びコンタク トホールに空隙を形成することなく材料を埋め込むスパッタ成膜システム。 ９． スパッタリングプラズマを生成して微少なコンタクトホールが設けられた 基板に材料層を成膜する真空チャンバを備えるスパッタ成膜システムであって、 真空チャンバと、 上記真空チャンバにガスを供給するガス供給源と、 上記ガスを励起してイオンを有するスパッタリングプラズマを生成する励起装 置と、 微少なコンタクトホールを有する基板を上記真空チャンバ内で支持する基板支 持体と、 成膜材料から成るターゲットを上記基板支持体に対向して支持し、上記スパッ タリングプラズマからのイオンが上記ターゲットに衝突して上記基板のコンタク トホールに堆積する成膜材料が叩き出されるよう、上記ターゲットにバイアス電 圧を印加するターゲット支持体と、 上記ターゲット支持体及び上記基板支持体の間に配設されて、上記基板のコン タクトホールへの均一な成膜及び空隙が形成されない材料の埋込が行われるよう 上記スパッタ粒子のうち所定の入射角を有するスパッタ粒子の基板表面への到達 を遮るコリメータと、 上記基板支持体に接続され、上記スパッタリングプラズマからのイオンを基板 表面に衝突させて、スパッタ成膜と同時に基板表面をエッチングし、コンタクト ホールに堆積した粒子を再配分してコンタクトホールに形成されたオーバーハン グを除去し、コンタクトホールに均一な成膜が行われるよう、スパッタ成膜処理 の間上記基板にバイアス電圧を印加する電気的バイアス装置とを備え、 アスペクト比の低いコンタクトホールに均一な材料層を形成し、及びコンタク トホールに材料を埋め込むとともに形成される空隙を減らすスパッタ成膜システ ム。 １０． 上記コリメータは、上記基板用バイアス電源及びターゲット用バイアス 電源に接続され、それぞれに共通の接地電位を有する ことを特徴とする請求の範囲第９項記載のスパッタ成膜システム。 １１． 上記ターゲット支持体は、上記ターゲットに略１０ボルト乃至１０００ ボルト範囲でバイアス電圧を印加することを特徴とする請求の範囲第９項記載の スパッタ成膜システム。 １２． 上記基板用バイアス電源は、上記基板に略１０ボルト乃至５０００ボル トの範囲でバイアス電圧を印加する請求の範囲第９項記載のスパッタ成膜システ ム。 １３． 上記基板用バイアス電源は、スパッタ成膜中に基板にバイアス電圧を印 加する少なくともＡＣ電源又はパルスＤＣ電源のいずれかを備えることを特徴と する請求の範囲第９項記載のスパッタ成膜システム。 １４． 上記基板用バイアス電源が基板に印加するバイアスの周波数は略ＤＣ乃 至２０ＭＨｚであることを特徴とする請求の範囲第１３項記載のスパッタ成膜シ ステム。 １５． 上記ＡＣ電源又はパルスＤＣ電源が印加するバイアスの周波数は略１０ ０ｋＨｚ乃至２０ＭＨｚであることを特徴とする請求の範囲第１３項記載のスパ ッタ成膜システム。 １６． 上記基板バイアス電源は、スパッタ成膜中に基板にＤＣバイアス電圧を 印加するＤＣ電源を備えることを特徴とする請求の範 囲第９項記載のスパッタ成膜システム。 １７． 基板に形成された微少なコンタクトホールに材料層を成膜する成膜方法 であって、 真空チャンバ内に基板を配設する工程と、 上記真空チャンバ内にイオンを有するスパッタリングプラズマを励起する工程 と、 成膜材料から成るターゲットを上記基板に対向して配設し、上記ターゲットに バイアス電圧を印加して、上記スパッタリングプラズマのイオンを上記ターゲッ トに衝突させて、基板表面及び上記基板に形成されたコンタクトホール内に堆積 されるスパッタ粒子を叩き出す工程と、 上記基板のコンタクトホールに均一な成膜を行い、空隙が形成されないよう埋 込を行うように上記スパッタ粒子のうち所定の入射角を有するスパッタ粒子の上 記基板への到達を遮る工程と、 上記基板にバイアス電圧を印加して上記スパッタプラズマからのイオンを上記 基板に衝突させて、スパッタ成膜と同時にエッチングを行い、上記コンタクトホ ールに堆積する材料の再配分を行い、上記コンタクトホールに形成されたオーバ ーハングを取り除いて更に均一な膜を形成する工程とを有し、 高アスペクト比を有するコンタクトホールを備える基板に均一な材料層を成膜 し、埋め込まれた材料内に形成される空隙を減らす成膜方法。 １８． 上記スパッタ粒子の基板への到達を遮る工程は、上記ター ゲット及び上記基板の間に上記スパッタ粒子を遮るコリメータを配設する工程を 有し、 さらに上記コリメータの電位が上記基板及び上記ターゲットの共通の接地電位 となるよう上記基板及び上記ターゲットを上記コリメータに電気的に接続する工 程を有することを特徴とする請求の範囲第１７項記載の成膜方法。 １９． 上記基板に負のバイアス電圧を印加し、正の電荷を有するイオンに上記 基板の表面をエッチングさせることを特徴とする請求の範囲第１７項記載の成膜 方法。 ２０． 上記ターゲットに略１０ボルト乃至１０００ボルトの範囲でバイアス電 圧を印加することを特徴とする請求の範囲第１７項記載の成膜方法。 ２１． 上記基板に略１０ボルト乃至５０００ボルトの範囲でバイアス電圧を印 加することを特徴とする請求の範囲第１７項記載の成膜方法。 ２２． スパッタ成膜の間上記基板にＡＣ電圧のバイアスを印加することを特徴 とする請求の範囲第１７項記載の成膜方法。 ２３． 上記基板に略ＤＣ乃至２０ＭＨｚのバイアス電圧を印加することを特徴 とする請求の範囲第２２項記載の成膜方法。 ２４． 上記基板に略１００ｋＨｚ乃至１０ＭＨｚのバイアス電圧を印加するこ とを特徴とする請求の範囲第２２項記載の成膜方法。 ２５． スパッタ成膜の間上記基板にＤＣ電圧のバイアスを印加することを特徴 とする請求の範囲第１７項記載の成膜方法。 ２６． 基板に形成された微少なコンタクトホールに材料層を成膜する成膜方法 であって、 真空チャンバ内にターゲット材料を配設する工程と、 コンタクトホールを有する基板を上記真空チャンバ内に上記ターゲットに対向 して配設する工程と、 励起されたガスプラズマ内の粒子を上記ターゲットに衝突させて、ターゲット 材料を叩きだし、上記基板表面及び上記コンタクトホールを成膜する工程と、 上記成膜と同時に上記基板表面及び材料層に粒子を衝突させてエッチングを行 い、コンタクトホールへのオーバーハングの形成を抑制し、コンタクトホール内 の均一な成膜を行う工程とを有し、 高アスペクト比を有するコンタクトホールを備える基板を材料層により均一に コーティングし、上記コンタクトホールに空隙の形成を抑えた埋込を行う成膜方 法。 ２７． 上記基板のコンタクトホールにさらに均一な成膜を行うように、所定の 入射角で飛来する粒子の上記基板表面への到達を遮る工程をさらに有することを 特徴とする請求の範囲第２６項記載の成膜方法。 ２８． さらに上記遮る工程は、スパッタ粒子を遮るコリメータを上記ターゲッ ト及び上記基板の間に配設する工程をさらに有することを特徴とする請求の範囲 第２６項記載の成膜方法。 ２９． 上記コリメータの電位が上記基板及び上記ターゲットの共通の接地電位 となるよう上記基板及び上記ターゲットを上記コリメータに電気的に接続する工 程を有することを特徴とする請求の範囲第２６項記載の成膜方法。 ３０． 上記基板にバイアス電圧を印加し、プラズマ内の正の電荷を有するイオ ンに上記基板の表面をエッチングさせることを特徴とする請求の範囲第２６項記 載の成膜方法。