KR100313495B1 - 반도체메모리장치의동작모드결정회로 - Google Patents

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Abstract

본 발명은 전원인가 후에 발생되는 초기싸이클신호와 복수의 내부신호를 이용하여 디램(DRAM)의 동작모드를 결정하는 반도체메모리장치의 동작모드결정회로에 관한 것이다. 이를 위하여 본 발명은 라스(RAS) 및 카스(CAS)신호로부터 생성된 내부신호 로부터 제1,제2신호를 감지하는 신호감지회로와, 상기 내부신호로부터 초기싸이클을 감지하는 초기싸이클 감지회로와, 상기 제1,제2신호의 레벨을 래치하는 래치회로를 구비하여, 초기싸이클에서 제1신호가 인에이블되면 제1모드를 선택하고, 제2신호가 인에이블되면 제2모드를 선택한다.

Description

반도체메모리장치의 동작모드결정회로{OPERATION MODE SETTING CIRCUIT FOR A SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리에 관한 것으로서, 특히 단일 칩내에서 여러 가지 동작 모드중 2개의 모드를 실현할 수 있는 반도체메모리장치의 동작모드결정회로에 관한 것이다.
종래에는 메탈공정이나 본딩(Bonding)공정상에서 공정방법(물리적,전기적)에 의해 여러 가지 모드, 예를들면 패스트페이지(Fast Page)모드, 이디오(EDO : Extended Data Output)모드, 스태픽칼럼(Static Column)모드 및 4K/8K리프레쉬모드중에서 원하는 모드를 선택하여 사용해 왔다.
따라서, 제조회사는 메탈공정을 다르게 변형하여 마스크상에서 회로를 변형시키거나 또는 선택한 모드이외에는 퓨즈를 끊어버림으로써, 원하는 모드를 선택하여 왔다.
그러나, 종래에는 단일 칩내에서 여러 가지 모드를 실현하기 위해서는 메탈공정이나 본딩(Bonding)공정을 변형시켜야하는 단점이 있었다.
또한, 일단 메탈공정이나 본딩(Bonding)공정에 의해 원하는 모드가 선택되면, 다른 여러 가지 동작모드를 단일 칩내에서 실현할 수 없는 문제점이 있었다.
따라서, 본 발명의 목적은 종래 메탈공정이나 본딩공정상에서 수행하던 모드선택을 회로적으로 수행할 수 있는 반도체메모리장치의 동작모드결정회로를 제공하는데 있다.
본 발명의 다른 목적은 특히 단일 칩으로 실현가능한 여러 가지 모드중에서 시장이나 고객이 요구하는 주요 2가지의 모드에 대하여 패키지 후 유저(user)들이 초기 싸이클을 통해 조정할 수 있도록 하는 반도체메모리장치의 동작모드결정회로를 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명은 파워-온 후 생성된 내부신호로부터 제1,제2신호를 감지하는 신호감지회로와, 상기 내부신호로부터 초기싸이클을 감지하는 초기싸이클 감지회로와, 상기 제1,제2신호의 레벨을 래치하는 래치회로를 구비하여, 초기싸이클에서 제1신호가 인에이블되면 제1모드를 선택하고, 제2신호가 인에이블되면 제2모드를 선택하게 구성한다.
도 1은 본 발명에 의한 반도체메모리장치의 동작모드결정회로도.
도 2는 도 1에 있어서, 초기싸이클 감지회로의 상세 회로도.
도 3은 도 1에 있어서, 래치회로의 상세 회로도.
도 4는 본 발명에 있어서 각 부의 타이밍도.
***** 도면의주요부분에대한부호설명*****
11,12,17,18 : 피모스트랜지스터 13,14,15,19,20 : 엔모스트랜지스터
16,21,22,23,24,25,26,27 : 인버터 31 : 제1인버터부
32 : 제2인버터부 33 : 제어부
41 : 제어신호발생부 42 : 제1래치
43 : 제2래치 100 : CBR감지회로
200 : ROR감지회로 300 : 초기싸이클 감지회로
400 : 래치회로 T1,T2 : 전송게이트
본 발명에 따른 반도체메모리장치의 동작모드결정회로는 도 1에 도시된 바와같이, 내부신호(R1),(C1)에서 CBR(CBR : Cas-Before-Ras)신호를 감지하는 CBR감지회로(100)와, 상기 내부신호(R1),(C1)에서 ROR(ROR : Ras Only Refresh)신호를 감지하는 ROR감지회로(200)와, 상기 내부신호(R1)에서 초기싸이클신호를 감지하는 초기싸이클 감지회로(300)와, 그 초기싸이클 감지회로(300)의 출력에 따라 상기 CBR감지회로(100)와 ROR감지회로(200)의 출력을 래치하는 래치회로(400)로 구성된다.
상기 초기싸이클 감지회로(300)는 도 2에 도시된 바와같이, 인버터(16)와 인버터(27)사이에 제1,제2인버터부(31),(32)와 그 제1,제2인버터부(31),(32)를 제어하는 제어부(33)가 접속되어 구성된다.
상기 제1인버터부(31)는 전원전압(Vcc)과 접지(Vss)사이에 제1,제2피모스트랜지스터(11),(12) 및 제1,제2엔모스트랜지스터(13),(14)가 직렬연결되고, 상기 제1엔모스트랜지스터(13)의 드레인과 접지(Vss)사이에 제3엔모스트랜지스터(15)가 병렬연결되며, 또한, 제1피모스트랜지스터(11)와 제2,제3엔모스트랜지스터(14),(15)의 게이트는 인버터(16)의 출력단자와 접속되어 구성된다.
제2인버터부(32)는 전원전압(Vcc)과 접지(Vss)사이에 제3,제4피모스트랜지스터(17),(18)와 제4,제5엔모스트랜지스터(19),(20)가 직렬연결되어 있다.
상기 제어부(33)는 상기 제1인버터부(31) 또는 제2인버터부(32)의 출력을 반전시켜, 제3피모스트랜지스터(17) 및 제5엔모스트랜지스터(20)의 게이트와 인버터(27)로 출력하는 인버터(21)와, 그 인버터(21)의 출력을 순차반전시켜 제4피모스트랜지스터(18)와 제1엔모스트랜지스터(13)의 게이트로 출력하는 쩍수개의 인버터(22),(23)와, 상기 인버터(21)의 출력을 순차반전시켜 제4엔모스트랜지스터(19)와 제2피모스트랜지스터(12)의 게이트로 출력하는 홀수개의 인버터(24),(25),(26)로 구성된다.
상기 래치회로(400)는 도 3에 도시된 바와같이, 초기싸이클감지신호(INT), CBR신호 및 ROR신호를 논리연산하여 제어신호를 발생하는 제어신호발생부(41)와, 그 제어신호발생부(41)의 제어신호에 따라 CBR신호와 ROR신호를 각각 전송하는 전송게이트(T1),(T2)와, 그 전송게이트(T1),(T2)의 출력을 래치시키는제1,제2래치(42),(43)로 구성된다.
이때, 제어신호발생부(41)는 일측단자에 초기싸이클감지신호(INT)가 입력되는 낸드게이트(ND1)와, CBR신호를 순차지연시키는 홀수개의 인버터(27-29)와, ROR신호를 순차지연시키는 홀수개의 인버터(30-32)와, 상기 낸드게이트(ND1)와 인버터(29),(32)의 출력을 낸딩하여, 상기 낸드게이트(ND1)의 타측입력으로 제공하는 한편 전송게이트(T1),(T2)의 제어신호로 출력하는 낸드게이트(ND2)로 구성된다.
상기 제1,제2래치(42),(43)는 2개의 인버터(IN1,IN2)로 구성되며, 제1,제2래치(42),(43)의 출력은 각각 인버터(33),(34)에서 반전출력된다.
이와같이 구성된 반도체 메모리장치의 동작은 다음과 같다.
일반적으로 반도체소자가 파워-온되면 디램(DRAM)을 동작시키기위한 초기싸이클신호 예를들면 RAS,CAS신호가 발생되고, 그 RAS,CAS신호에 근거하여 복수의 내부신호가 발생된다. 이중에서 본 발명은 특정한 2개의 내부신호(R1,C1)로부터 CBR신호 및 ROR신호를 검출하는 동작을 예로들어 설명한다.
즉, 반도체소자가 초기에 파워-온되면 CBR감지회로(100)와 ROR감지회로(200)는 내부신호(R1,C1)로부터 CBR신호와 ROR신호를 감지하고, 초기싸이클 감지회로(300)는 내부신호(R1)로부터 초기싸이클을 감지한다.
감지결과, CBR신호가 인에이블되면 모드A를 인에이블시키고, ROR신호가 인에이블되면 모드B를 인에이블시킴으로써, 반도체소자는 CBR리프레쉬동작 또는 ROR리프레쉬동작을 수행한다.
그런데, 상기 CBR신호 및 ROR신호는 반도체소자의 내부동작을 수행하기 위한 신호이기 때문에 곧 디스에이블된다.
따라서, 본 발명은 CBR신호 및 ROR신호가 디스에이블되면, 래치회로(400)에 의해 이전상태를 래치하여, CBR신호 및 ROR신호의 상태변화에 관계없이 선택된 모드A 또는 모드B의 인에이블상태를 계속 유지한다.
상기 동작을 보다 상세히 설명하면 다음과 같다.
도 1에서 R1은 /RAS의 내부신호이고, C1은 /CAS의 내부신호이다.
초기 대기(Stand-By)상태에서 내부신호(R1),(C1)는 도 4의 (a),(b)와 같이 로우레벨이기 때문에, CBR감지회로(100)와 ROR감지회로(200)에서 출력된 CBR신호 및 ROR신호도 도 4의 (c),(d)와 같이 로우레벨이 된다.
따라서, 상기 로우레벨의 내부신호(R1)에 의해 초기싸이클 감지회로(300)의 엔모스트랜지스터(15)가 턴온되어, 인버터(21, 27)를 통하여 도 4의 (e)와 같은 로우레벨의 초기싸이클감지신호(INT)가 출력된다.
이때, 상기 인버터(21)의 출력은 제어부(33)의 인버터(22),(23) 및 인버터(24),(25),(26)를 통해 순차 반전되어 피모스트랜지스터(12)와 엔모스트랜지스터(13)를 턴온시킴으로써, 턴온된 엔모스트랜지스터(13),(14),(15)에 의해 초기싸이클감지신호(INT)는 로우레벨을 유지한다.
그리고, 로우레벨의 초기싸이클감지신호(INT)는 래치회로(400)의 제어신호발생부(41)로 입력되어, 노드 B는 하이레벨, 노드 A는 로우레벨이 된다. 그 결과 전송게이트(T1),(T2)가 턴온되어, 로우레벨의 CBR신호 및 ROR신호가 그 전송 게이트(T1), (T2)를 통해 각각 제1,제2래치(42),(43)에서 래치된 후인버터(33),(34)를 통하여 출력됨으로써, 모드 A와 모드 B는 모두 인에이블되지 않는다.
이때, 초기 싸이클이 CBR 신호 이면 먼저, 내부신호(C1)가 하이레벨이 되고 이어서 내부신호(R1)가 하이레벨이 되며, 제4도의 (c) 및 (d)와 같이, CBR감지회로(100)는 하이레벨의 CBR신호를 출력하고, ROR감지회로(200)는 로우레벨의 ROR신호를 출력한다.
그리고, 상기 하이레벨의 내부신호(R1)에 의해 초기싸이클 감지회로(300)의 피모스트랜지스터(11)가 턴온되어, 인버터(27)에서 출력되는 초기싸이클감지신호(INT)는 하이레벨이 되며, 초기싸이클감지신호(INT)는 턴온된 피모스트랜지스터(17),(18)에 의해 하이레벨을 유지한다.
따라서, 하이레벨의 CBR신호는 턴온된 전송게이트(T1), 제1래치(42) 및 인버터(33)를 통하여 출력되고, 로우레벨의 ROR신호는 턴온된 전송게이트(T2), 제1래치(43) 및 인버터(34)를 통하여 출력됨으로써, 모드 A는 인에이블되고 모드 B는 디스에이블되어 CBR리프레쉬 동작이 수행된다.
그리고, 인버터(27),(28),(29)에 의해 지연된 하이레벨의 CBR감지신호가 제어신호발생부(41)의 낸드게이트(ND1)로 입력되어, 노드 A는 하이레벨이 되고 전송게이트(T1),(T2)는 턴오프된다. 그렇지만, 제1래치(42)는 이전의 상태를 래치하여 모드 A를 계속 인에이블상태로 만든다.
이후, 내부신호(R1)가 다시 로우레벨로 떨어져도 초기싸이클감지신호(INT)는 도 4의 (e)와같이, 계속 하이레벨을 유지한다. 그런데, 내부신호(R1)가 다시 로우레벨로 떨어지면, 피모스트랜지스터(17),(18)와 엔모스트랜지스터(15)사이에 전류경로가 형성될 수 있다. 이때, 전류경로를 차단하기 위해 상기 엔모스트랜지스터(15)의 사이즈를 아주 작게 하거나 또는 전원인가시에만 엔모스트랜지스터(15)를 턴온시킬 수 있다.
따라서, 모드 A는 초기 싸이클 이후 다른 신호들(타이밍)이 들어와도 초기 싸이클 CBR신호에 의하여 메모리에 전원이 공급되는 한 계속 인에이블 된다.
한편, 반대로 초기 싸이클로 ROR신호가 들어오게 되면, CBR감지회로(100)와 ROR감지회로(200)에서 검출된 CBR신호 및 ROR신호의 레벨이 각각 로우레벨 및 하이레벨이 되고, 이에 따라 모드 B가 인에이블되며 이 역시 초기 싸이클 이후 다른 신호가 들어와도 전원이 공급되는 한 계속 인에이블 된다.
따라서, 본 발명에 적용된 모드 A 또는 모드 B는 DRAM의 여러 동작중에 두 가지의 모드가 주력일 때 적합하며, 예를 들면 패스트페이지(Fast Page)모드와 이디오(EDO)모드가 주력으로 사용될 때, 이의 구현은 기존의 메탈 마스크 옵션이나 휴즈(Fuse) 옵션일 때처럼 회로를 둘다 구성해 놓고, 이의 조정을 모드 A 신호와 모드 B 신호를 이용하여 실행하면 된다. 즉, 모드 A가 인에이블되면 패스트페이지 모드를 인에이블하고, 모드 B가 인에이블되면 이디오 모드를 인에이블 한다.
그리고, 이러한 2가지의 모드는 패스트페이지 모드와 이디오모드만을 한정하는 것은 아니며, 여러가지의 다른 2가지 모드를 필요에 따라 적용할 수 있다는 것은 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.
상기에서 상세히 설명한 바와같이, 본 발명은 전원인가 후에 발생되는 복수의 내부신호를 이용하여 반도체소자의 동작모드를 결정함으로써, 모드선택을 회로적으로 수행함은 물론 선택된 내부신호에 따라 여러 동작모드중 2개의 모드를 단일 칩내에 실현할 수 있는 효과가 있다.
그리고, 본 발명은 동일한 마스크(Mask)와 본딩(Bonding)으로 여러 모드가 가능하기 때문에 대량생산시 비용절감효과가 있다.

Claims (4)

  1. 파워-온 후 생성된 복수의 내부신호로부터 제1,제2신호를 감지하는 신호감지회로와;
    상기 내부신호로부터 초기싸이클을 감지하는 초기싸이클 감지회로와;
    상기 초기싸이클감지신호에 따라 상기 제1,제2신호의 레벨을 래치하여, 초기싸이클에서 제1신호가 인에이블되면 제1모드를 선택하고, 제2신호가 인에이블되면 제2모드를 선택하는 래치회로로 구성된 것을 특징으로 하는 반도체메모리장치의 동작모드결정회로.
  2. 제1항에 있어서, 상기 제1신호는 CBR신호이고, 제2신호는 ROR신호인 것을 특징으로 하는 반도체메모리장치의 동작모드결정회로.
  3. 제2항에 있어서, 상기 래치회로는 CBR신호와 ROR신호 및 초기싸이클감지신호를 논리연산하여 제어신호를 발생하는 제어신호발생부와, 그 제어신호발생부의 출력에 따라 CBR신호와 ROR신호를 각각 전송하는 제1,제2전송게이트와, 그 제1,제2전송게이트의 출력을 래치하는 제1,제2래치로 구성된 것을 특징으로 하는 반도체메모리장치의 동작모드결정회로.
  4. 제3항에 있어서, 상기 제어신호발생부는 일측단자에 초기싸이클감지신호가 입력되는 제1낸드게이트와, CBR신호를 순차지연시키는 홀수개의 제1-제3인버터와, ROR신호를 순차지연시키는 홀수개의 제4-제6인버터와, 상기 제1낸드게이트와 상기 제3인버터 및 제6인버터의 출력을 낸딩하여, 상기 제1낸드게이트의 타측입력으로 제공함과 아울러 제1,제2전송게이트의 제어신호로 출력하는 제2낸드게이트로 구성된 것을 특징으로 하는 반도체메모리장치의 동작모드결정회로.
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US09/204,544 US6067258A (en) 1998-05-13 1998-12-03 Operation mode determining circuit for semiconductor memory device
JP12666899A JP4570180B2 (ja) 1998-05-13 1999-05-07 半導体メモリ装置の動作モード選択回路

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Publications (2)

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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11353900A (ja) 1998-06-11 1999-12-24 Mitsubishi Electric Corp 半導体装置
KR102668499B1 (ko) * 2022-03-10 2024-05-30 주식회사 피델릭스 입력 클락 신호의 주기를 감지하여 동작 모드를 결정하는 반도체 메모리 장치와 이에 포함되는 주기 감지 회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258294A (ja) * 1988-04-07 1989-10-16 Nec Corp ダイナミック・ランダム・アクセス・メモリ
JP2568455B2 (ja) * 1990-08-16 1997-01-08 三菱電機株式会社 半導体記憶装置
JP2658551B2 (ja) * 1990-10-26 1997-09-30 日本電気株式会社 電源投入リセット回路
JPH04252489A (ja) * 1991-01-28 1992-09-08 Mitsubishi Electric Corp 半導体記憶装置
US5229969A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown
US5206551A (en) * 1991-08-23 1993-04-27 Micron Technology, Inc. Method for providing multi-level potentials at a sense node
JPH06215599A (ja) * 1993-01-13 1994-08-05 Nec Corp 半導体記憶回路
KR0129197B1 (ko) * 1994-04-21 1998-10-01 문정환 메모리셀어레이의 리플레쉬 제어회로
US5457659A (en) * 1994-07-19 1995-10-10 Micron Technology, Inc. Programmable dynamic random access memory (DRAM)
KR0177774B1 (ko) * 1995-08-23 1999-04-15 김광호 반도체 메모리 장치의 초기화 회로
JPH09167483A (ja) * 1995-12-19 1997-06-24 Mitsubishi Electric Corp 動作モード設定回路

Also Published As

Publication number Publication date
KR19990085079A (ko) 1999-12-06
JPH11353869A (ja) 1999-12-24
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