JPH11345812A - 化合物半導体エピタキシャルウェハ及び化合物半導体装置 - Google Patents
化合物半導体エピタキシャルウェハ及び化合物半導体装置Info
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- JPH11345812A JPH11345812A JP15401298A JP15401298A JPH11345812A JP H11345812 A JPH11345812 A JP H11345812A JP 15401298 A JP15401298 A JP 15401298A JP 15401298 A JP15401298 A JP 15401298A JP H11345812 A JPH11345812 A JP H11345812A
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Abstract
アの移動度を小さくし、バッファ層を流れる電流を小さ
くすることによって、漏れ電流を抑止し、良好なトラン
ジスタ性能を実現することを可能とする。 【解決手段】バッファ層2に、濃度の接近した浅いドナ
ー不純物Siと浅いアクセプター不純物Cをそれぞれ1
×1016cm-3以上の濃度で同時に含有させる。これらの
不純物は、バッファ層2に注入されたキャリアのイオン
性散乱源として作用し、キャリアの移動度を低下させ
る。この移動度低下作用は、不純物濃度が1×1016cm
-3以上で顕在化する。キャリアの移動度が小さくなるた
め、FETの高耐圧化、高利得化が図れる。また、Al
混晶比を0.2以上とすることで、バンドギャップを大
きくし、漏れ電流それ自体も小さくする。
Description
レーナ型デバイスに用いられる化合物半導体エピタキシ
ャルウェハ及び化合物半導体装置に関するものである。
いたデバイス即ち化合物半導体装置は、光デバイスや高
周波デバイスなど、様々な用途に使われる。代表的なプ
レーナ型デバイスに、GaAsやInGaAsを能動層
たるチャネル層に用いた電界効果トランジスタ(FE
T)がある。このプレーナ型デバイスの典型的な例とし
て、LDD(Lightly Dopaed Drain)構造や、リセス構
造を有するFETがある。後者のリセス構造を有するF
ETの断面を図1に示す。
ァ層2があり、その上部にチャネル層3であるn型のG
aAsInPあるいはInGaAs等の層を有する。更
に、電極の接触抵抗を小さくするためのn型GaAsコ
ンタクト層4がある。これらの層は、通常、分子線エピ
タキシャル成長法(MBE法)や有機金属気相成長法
(MOVPE法)等によって製造される。
に流れる電流を、ゲート電極6に信号電圧を加えること
で制御し、信号の増幅を図る。この時、チャネル層3内
だけを電流が流れるのが理想であるが、実際には、チャ
ネル層3の下へも流れる。この漏れ電流は、トランジス
タの特性、特に利得や耐圧を低下させる。バッファ層2
はこの漏れ電流を抑止することが目的で設けられるもの
であり、このバッファ層2の性能がトランジスタの性能
を大きく左右する。
GaAs系デバイスでは、GaAlAs、またInP系
デバイスではInAlAsである。これらの材料はチャ
ネルとなるGaAs、InGaAs、InP等よりも大
きなバンドギャップエネルギーを持ち、そのため、チャ
ネル層3との間にエネルギー障壁ができる。この障壁を
利用して、チャネル層3からの漏れ電流を抑止する。勿
論、このバッファ層2は、導電性の小さなものでなけれ
ばならない。通常、材料中の不純物、特に浅いドナーや
アクセプターとなる不純物の濃度を極力小さくする。例
えば、1×1016cm-3未満とする。
aAsやInAlAsを用いたヘテロ接合バッファ層
で、漏れ電流はかなり抑止されるものの、完全に漏れ電
流を無くすことはできない。高電界下で動作するFET
においては、少なからぬキャリアがバッファ層に注入さ
れ、n型キャリアであればドレイン電極へ流れていき、
これが漏れ電流となり、バッファ層中を流れてしまう。
極力これを抑えることがFETの性能向上につながる。
るにはバンドギャップを大きくすればよく、そのために
はバッファ層におけるAlの混晶比を高くすることが有
効であるが、一方では、Al混晶比を0.3以上にする
と、結晶性が乱れ、その上に成長するチャネル層の結晶
が悪くなり、やはりFET特性を悪化させてしまう。
し、バッファ層に注入されたキャリアの移動度を小さく
し、バッファ層を流れる電流を小さくすることによっ
て、漏れ電流を抑止し、良好なトランジスタ性能を実現
することができる化合物半導体エピタキシャルウェハ及
び化合物半導体装置を提供することにある。
め、本発明の化合物半導体エピタキシャルウェハは、プ
レーナ(平面)型デバイスに用いられ、チャネル層の下
にバッファ層を有する化合物半導体エピタキシャルウェ
ハを前提とし、それぞれ次のように構成したものであ
る。
タキシャルウェハは、前記バッファ層が、濃度の接近し
た浅いドナー不純物(浅いドナーとなる不純物)と浅い
アクセプター不純物(浅いアクセプターとなる不純物)
をそれぞれ1×1016cm-3以上の濃度で同時に含有する
化合物半導体層を持つものである。
「持つ」という表現は、バッファ層が単層の化合物半導
体層から成る形態と、バッファ層を構成する複数の層の
1つとして化合物半導体層を持つ形態の両者を含む概念
である。他の請求項における「持つ」の解釈も同じであ
る。
接した浅いアクセプター不純物およびドナー不純物を、
それぞれ1×1016cm-3以上添加するすることによっ
て、バッファ層中に注入されたキャリアの移動度を小さ
くすることにある。
い不純物は互いに補償関係にあり、ほぼ全てがイオン化
している。これらは、注入されたキャリアのイオン性散
乱源となり、バッファ層中のキャリアの移動度を低下さ
せる。その低下能力は不純物の濃度が高いほど高く、漏
れ電流を小さくすることができる。このバッファ層中に
注入されたキャリアの移動度を低下させる作用効果は、
不純物の濃度が1×1016cm-3以上で顕在化する。
As、InAlAs等のAlを構成元素として含む半導
体層の他、GaAs、InP、InGaP等のようにA
lを構成元素として含まない半導体層であっても、バッ
ファ層として使用することができる。
タキシャルウェハは、前記バッファ層が、濃度の接近し
た浅いドナー不純物と浅いアクセプター不純物をそれぞ
れ1×1016cm-3以上の濃度で同時に含有しかつAl混
晶比が0.2以上であるAlを含む化合物半導体層を持
つものである。バッファ層が、Alを含む化合物半導体
層を持つものであること、及び、そのAl混晶比が0.
2以上である点で請求項1と相違する。
lAs、InAlAs等のAlを構成元素として含む化
合物半導体層を持つものである場合に特に有効である。
その理由は、これらの材料については、ドナー不純物を
添加したときに、DXセンターと呼ばれる深い準位が形
成されるため、材料の導電性を下げやすいからである。
また、アクセプターを添加した場合にも、やはり深い準
位となるAXセンターが存在する可能性も示唆されてい
る。
ギャップを大きくすればよく、バンドギャップはAl混
晶比を大きくすれば大きくなる。即ち、Al混晶比Xに
よりドナーイオン化エネルギーが変化し、その程度は、
Xが0.2を越えたあたりから活性化エネルギーが増大
し、X=0.4近傍で通常よりも10倍程度の0.2e
Vに達する。従って、DXセンターが顕在化するのは、
Al混晶比Xが0.2以上のときである。
タキシャルウェハは、前記バッファ層が、浅いドナー不
純物と浅いアクセプター不純物をそれぞれ1×1016cm
-3以上の濃度で同時に含有しかつAlAs混晶比が0.
2以上であるAlGaAs層を持つものである。バッフ
ァ層が具体的なAlGaAs層を持つものである点で、
請求項1及び2と相違する。
化するのは、AlAs混晶比が0.2以上のときであ
る。この場合、浅いドナーの濃度[ND ]とアクセプタ
ーの濃度[NA ]とDXセンターの濃度[NDX]との間
に、次の関係があれば、結晶は高抵抗となる。
り、これも深い準位となる。従って、酸素の混入をも考
慮に入れた場合、その濃度を[NO ]とすると、 [ND ]−[NA ]<[NDX]+[NO ] … (2) となるとき高抵抗の結晶となる。
タキシャルウェハにおいては、前記浅いアクセプター不
純物の総濃度[NA ]と前記浅いドナー不純物の総濃度
[ND ]との差[NA ]−[ND ]の絶対値が、通常A
lGaAs中に含まれる酸素の濃度を下回るようにする
のが好ましい(請求項4)。
タキシャルウェハにおいては、前記浅いアクセプター不
純物の総濃度[NA ]と前記浅いドナー不純物の総濃度
[N D ]との差[NA ]−[ND ]の絶対値が、AlG
aAs中の前記浅いドナー不純物が形成するDXセンタ
ーの濃度を下回るようにするのが好ましい(請求項
5)。
s混晶比Xが0.2を越えたあたりから増大するので、
X=0.2以上とするのが、漏れ電流自体を小さくする
上で好ましい。
i、Se、Ge、Sn又はTeのいずれをも含むことが
でき(請求項6)、また、前記浅いアクセプター不純物
としては、C、Be、Zn、Mn又はMgのいずれを含
むこともできる(請求項7)。
請求項1、2、3、4、5、6又は7記載の化合物半導
体エピタキシャルウェハを用いて作成した化合物半導体
装置(プレーナ型デバイス)である(請求項8)。
タキシャルウェハの実施の形態を説明する。
タキシャルウェハである。GaAs基板1上に、バッフ
ァ層2としてAlx Ga1-x As層を形成し、その上に
チャネル層3としてn型GaAs層を形成し、更にコン
タクト層4としてn型GaAs層を形成してある。従っ
て、チャネル層3の下にバッファ層2を有する多層のエ
ピタキシャルウェハとなっている。
少なくとも1層以上あればよい。したがって、アンドー
プのGaAs層とAlx Ga1-x As層とが交互に積層
された構造でもよい。なお、Alx Ga1-x AsはGa
Asと格子定数がほぼ等しく、GaAsよりバンドギャ
ップが大きいため、GaAsをバッファ層とするより
も、Alx Ga1-x Asをバッファ層とする方が、基板
側に流れる漏れ電流を小さくする上で有効である。
1-x As層は、浅いドナー不純物としてのSiと浅いア
クセプター不純物としてのCとを、それぞれ1×1016
cm-3以上の濃度で同時に含有する。また、このバッファ
層2を構成するAlx Ga1-xAs層は、そのAl混晶
比Xが、0.2以上の範囲内にあり、また、これに含ま
れる酸素濃度は極めて低レベルである。
1-x As層は、浅いドナー不純物Siと浅いアクセプタ
ー不純物Cとを、1×1016cm-3以上の濃度で同時に含
有するため、Alx Ga1-x Asバッファ層2のAl混
晶比を周波数特性を劣化させることなく0.3以上にす
ることができ、基板側に流れる漏れ電流を大幅に小さく
することができる。
GaAs基板1を使用し、有機金属気相エピタキシャル
成長(MOVPE)法により、図1に示すプレーナ型デ
バイス用のエピタキシャルウェハを製作した。
3、厚さ300nmのAlGaAsを用いた。チャネル層
3には濃度3×1017cm-3のn型GaAsを用いてい
る。
とアクセプター不純物であるCとを同濃度で添加した。
添加した濃度は、図3にプロットc,dで示すように、
Si及びCとも、1×1016cm-3(図3のc点)とした
ものと、1×1017cm-3(図3のd点)としたもの、の
2種類のウェハを作製した。
i及びCの不純物を加えない無添加のもの、即ちSi及
びCの添加濃度が1×1015cm-3以下で高抵抗となって
いる場合(図3のa点)と、添加濃度が5×1015cm-3
である場合(図3のb点)のウェハを作製した。
ッチングによりリセスを形成し、ソース電極5、ゲート
電極6、ドレイン電極7を着けて、リセス構造のFET
(図2)を作製し、そのトランジスタ直流特性を測定
し、比較した。各トランジスタは、リセスエッチングに
よりしきい値電圧が2.5Vになるように調整した。ゲ
ート長は0.8μmである。ソース・ゲート間、ドレイ
ン・ゲート間は1μmである。
耐圧(V)の関係を示す。ゲート耐圧は、ゲート電流I
gが、Ig=10μmとなるゲート電圧で定義した。添
加濃度が比較例の5×1015cm-3(図3のb点)では、
ゲート耐圧が18Vで無添加のときのゲート耐圧(図3
のa点)と変わらないが、添加不純物濃度が本実施例の
1×1016cm-3以上の場合(図3のc点、d点)にはゲ
ート耐圧が20Vを超えた値となり、2V以上耐圧が高
くなっている。
Tの相互コンダクタンスgm(mS/mm)と、ドレインコ
ンダクタンスgd(mS/mm)との関係を示す。それぞ
れ、ドレイン電圧が3Vで、ドレイン電流が50mA/mm
となるときの値を示している。やはり添加不純物濃度が
1×1016cm-3より高くなると、相互コンダクタンスg
mが高くなり、ドレインコンダクタンスgdが小さくな
っている。
クセプター不純物Cをそれぞれ1×1016cm-3以上の濃
度で同時に含有させかつAl混晶比が0.2以上である
AlGaAs層をバッファ層2に持たせるという、上記
技術を使用することにより、電界効果トランジスタの耐
圧を高くすることができる。本実施例では、2V以上高
くできる。また、FETの利得および飽和特性(相互コ
ンダクタンス、ドレインコンダクタンス)も向上する。
いて述べたが、いわゆるプレーナ型の化合物半導体FE
T、即ちLDD(Lightly Dopaed Drain)構造や、BP
LDD(Buried p-layer LDD)構造のものについても適
用できるほか、チャネル層の下にバッファ層を有する一
般的なプレーナ型デバイスに広く適用することができ
る。
のような優れた効果が得られる。
エピタキシャルウェハによれば、バッファ層が、濃度の
接近した浅いドナー不純物と浅いアクセプター不純物を
それぞれ1×1016cm-3以上の濃度で同時に含有するの
で、これらが、バッファ層に注入されたキャリアのイオ
ン性散乱源として作用し、キャリアの移動度を低下させ
る。このキャリアの移動度を低下させる作用効果は、不
純物の濃度が1×1016cm-3以上で顕在化する。バッフ
ァ層中のキャリアの移動度が小さくなるため、トランジ
スタの耐圧を高くすることができ、また、利得および飽
和特性(相互コンダクタンス、ドレインコンダクタン
ス)も向上する。
タキシャルウェハによれば、バッファ層が、GaAlA
s、InAlAs等のAlを含む化合物半導体層である
場合を取り扱っているので、ドナー不純物を添加したと
きに、DXセンターと呼ばれる深い準位が形成され、材
料の導電性を容易に下げることができる。また、バッフ
ァ層のAl混晶比が、DXセンターが顕在化する0.2
以上であるので、バンドギャップが大きくなり、漏れ電
流それ自体も小さくなる。
タキシャルウェハは、バッファ層がAlGaAs層から
成るので、バッファ層がGaAsから成る場合に較べ漏
れ電流が小さくなる。
タキシャルウェハは、浅いアクセプター不純物の総濃度
[NA ]と浅いドナー不純物の総濃度[ND ]との差
[NA]−[ND ]の絶対値が、通常AlGaAs中に
含まれる酸素の濃度を下回るようにしているので、バッ
ファ層の更に高抵抗化を図ることができる。
導体エピタキシャルウェハは、浅いアクセプター不純物
の総濃度[NA ]と浅いドナー不純物の総濃度[ND ]
との差[NA ]−[ND ]の絶対値が、AlGaAs中
の前記浅いドナー不純物が形成するDXセンターの濃度
を下回るようにしているので、バッファ層の更に高抵抗
化を図ることができる。
ピタキシャルウェハを用いて高耐圧、高利得の化合物半
導体装置(プレーナ型デバイス)を得ることができる。
す断面図である。
いた電界効果トランジスタの実施例を示す図である。
係を示すグラフである。
およびドレインコンダクタンス(gd)との関係を示す
グラフである。
トランジスタを示す断面図である。
Claims (8)
- 【請求項1】プレーナ型デバイスに用いられ、チャネル
層の下にバッファ層を有する化合物半導体エピタキシャ
ルウェハにおいて、前記バッファ層が、濃度の接近した
浅いドナー不純物と浅いアクセプター不純物をそれぞれ
1×1016cm-3以上の濃度で同時に含有する化合物半導
体層を持つことを特徴とする化合物半導体エピタキシャ
ルウェハ。 - 【請求項2】プレーナ型デバイスに用いられ、チャネル
層の下にバッファ層を有する化合物半導体エピタキシャ
ルウェハにおいて、前記バッファ層が、濃度の接近した
浅いドナー不純物と浅いアクセプター不純物をそれぞれ
1×1016cm-3以上の濃度で同時に含有し、かつAl混
晶比が0.2以上であるAlを含む化合物半導体層を持
つことを特徴とする化合物半導体エピタキシャルウェ
ハ。 - 【請求項3】プレーナ型デバイスに用いられ、チャネル
層の下にバッファ層を有する化合物半導体エピタキシャ
ルウェハにおいて、前記バッファ層が、浅いドナー不純
物と浅いアクセプター不純物をそれぞれ1×1016cm-3
以上の濃度で同時に含有し、かつAlAs混晶比が0.
2以上であるAlGaAs層を持つことを特徴とする化
合物半導体エピタキシャルウェハ。 - 【請求項4】前記浅いアクセプター不純物の総濃度[N
A ]と前記浅いドナー不純物の総濃度[ND ]との差
[NA ]−[ND ]の絶対値が、通常AlGaAs中に
含まれる酸素の濃度を下回るようにしたことを特徴とす
る請求項3記載の化合物半導体エピタキシャルウェハ。 - 【請求項5】前記浅いアクセプター不純物の総濃度[N
A ]と前記浅いドナー不純物の総濃度[ND ]との差
[NA ]−[ND ]の絶対値が、AlGaAs中の前記
浅いドナー不純物が形成するDXセンターの濃度を下回
るようにしたことを特徴とする請求項4記載の化合物半
導体エピタキシャルウェハ。 - 【請求項6】前記浅いドナー不純物として、Si、S
e、Ge、Sn又はTeのいずれかを含むことを特徴と
する請求項1、2、3、4又は5記載の化合物半導体エ
ピタキシャルウェハ。 - 【請求項7】前記浅いアクセプター不純物として、C、
Be、Zn、Mn又はMgのいずれかを含むことを特徴
とする請求項1、2、3、4又は5記載の化合物半導体
エピタキシャルウェハ。 - 【請求項8】上記請求項1、2、3、4、5、6又は7
記載の化合物半導体エピタキシャルウェハを用いて作成
した化合物半導体装置。
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Application Number | Priority Date | Filing Date | Title |
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JP15401298A JP3414262B2 (ja) | 1998-06-03 | 1998-06-03 | 化合物半導体エピタキシャルウェハ及び化合物半導体装置 |
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---|---|---|---|---|
JP2010199568A (ja) * | 2009-01-28 | 2010-09-09 | Sumitomo Chemical Co Ltd | 半導体基板の製造方法および半導体基板 |
WO2010119666A1 (ja) * | 2009-04-15 | 2010-10-21 | 住友化学株式会社 | 半導体基板の電気的特性の測定方法 |
US8709904B2 (en) | 2008-11-28 | 2014-04-29 | Sumitomo Chemical Company, Limited | Method for producing semiconductor substrate, semiconductor substrate, method for manufacturing electronic device, and reaction apparatus |
US8823141B2 (en) | 2009-03-11 | 2014-09-02 | Sumitomo Chemical Company, Limited | Semiconductor wafer, method of producing semiconductor wafer, electronic device, and method of producing electronic device |
-
1998
- 1998-06-03 JP JP15401298A patent/JP3414262B2/ja not_active Expired - Fee Related
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US8507950B2 (en) | 2009-01-28 | 2013-08-13 | Sumitomo Chemical Company, Limited | Method of producing semiconductor wafer and semiconductor wafer |
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