JPH0243765A - 化合物半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 分子線エピタキシャル成長した化合物半導体層を用い、
素子分離領域を備えた半導体装置の製造方法に関し、 制限した素子分離領域で良好にサイドゲート効果を低減
できる半導体装置の製造方法を提供することを目的とし
、 半絶縁性化合物半導体の基板上にノンドープ化合物半導
体のバフフッ層をサイドゲート効果を低減する低い基板
温度で分子線エピタキシャル成長する工程と、基板温度
を連続的あるいはＦｉｌ的に所定温度まで上げて、該バ
ッファ層上に化合物半導体の中間層および化合物半導体
の能動層を分子線エピタキシャル成長する工程と、 該能動層を貫通して、下の該中間層の途中まで達する素
子分離領域を形成する工程とを含むように構成する。

［産業上の利用分野］ 本発明は、化合物半導体を用いた化合物半導体装置の製
造方法に関し、特に分子線エピタキシャル成長した化合
物半導体層を用い、素子分離領域を備えた化合物半導体
装置の製造方法に関する。

近年コンピュータの高速化の要求に伴い、動作速度の速
い化合物半導体を分子線エピタキシャル成長（ＭＢＥ）
した半導体構造を用いたＭＥＳＦＥＴ、ＨＥＭＴ等の集
積回路か多く生産されており、これらの集積回路の高速
化、生産コストの低下のためには分離Ｗｉ、域の面積を
制限した高集積化が必要となっている。

半絶縁性ＧａＡｓの基板３１上に分子線エピタキシャル
成長法（ＭＢＥ）により、例えば第５固有部分に概略を
示すように基板温度６８０℃でノンドブのｉ　（ｉｎｔ
ｒｉｎｓｉｃ真性）型ＧａＡｓ層３２．ｎ型ＡＯ，３Ｇ
ａＯ，７へＳ層３３、ｎ型ＧａＡｓ層３４を次々に積層
しである。その後、化学エツチング又は不活性化０＋イ
オン注入等でｉ型ＧａＡＳ層３２の途中まで達する素子
分離領域３６を形成し、電極３７，３８．３９を形成し
である。ソース電極３７、トレイン電極３８はＡｕＧｅ
及びＡｕｔ″構成し、ゲート電極３９はｎ型ＧａＡｓ層
３４をリセスエッチング後、ショットキ金属、例えば＾
１を堆積して形成する。

「従来の技術］ 分子線エピタキシャル成長した化合物半導体を用いた従
来の化合物半導体装置としては、Ｍ　Ｅ　５ＦＥＴ、Ｈ
ＥＭＴ等がある。以下、例としてＧａＡｓとＡｌＧａＡ
ｓを用いたＨＥＭＴを第５図を参照して説明する。分離
領域を挾んで２つの同等構成のトランジスタＴｒｉ、Ｔ
ｒ２が形成されている。

［発明が解決しようする課題］ 上述の従来技術によると、素子分離が完全でなく、素子
分離領域を隔てた半導体素子相互の干渉が起こりやすか
った。従って、素子間の干渉を避けるには、素子分ｉＩ
？領域の幅を数μｍ〜数十μｍにする必要があった。

すなわち、素子分離の不完全性により、サイドゲート効
果と呼ばれる現象か見られた。この現象は、素子分離領
域３６を隔てた２つのトランジスタＴｒｉ、Ｔｒ２が互
いに干渉する現象である。

たとえば、第５図の第１のトランジスタＴｒｉのソース
電圧をＯＶ、ドレイン電圧を１■とした時、その間値電
圧が約１μｍ幅の分Ｍ＠域を隔てた第２のトランジスタ
Ｔｒ２のソース電圧によって変化してしまう、この指値
変化の測定結果を第６図に示す。

第６図において、横軸は第２のトランジスタＴｒ２のソ
ース電流に加えた電圧をボルトで表し、縦軸は第１のト
ランジスタＴ　ｒ　２の開鎖をボルトで表す。すなわち
、縦軸の値の変化か本来は一定であることが望まれる開
鎖の変化を表す、第２のトランジスタＴｒ２のソース電
圧の絶対値が代かに０■からＩＶに向かって上昇するの
につれ、第１のトランジスタＴｒｉの間値電圧はｍ著に
変化してしまうのが認められる。この現象は素子分離領
域の幅が狭くなるとさらに大きくなる。隣（サイド）の
素子のバイアスが、あたかもゲート電圧のように働くの
でサイドゲート効果と呼ばれる。

したかって、このような素子を集積化する場合、サイド
ゲート効果が生じないよう、ないしは影響しない程度ま
で低減するよう素子分離領域３６の幅を広げる必要があ
った。たとえば、第２のトランジスタＴｒ２に一３ｖ印
加される場合、第１、第２のトランジスタＴｒｉ、Ｔｒ
２間の素子分術幅は数十μｍも必要になる。

サイドゲート効果の原因の１つとして、基板３１とノン
ドープ化合物半導体層３２の界面が考えられている（Ｉ
ＥＥＥ、Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅ　　Ｌｅｔ
ｔｅｒｓ、ｖｏｌ、ＥＤＬ−８゜Ｎｏ、６．　　ｐ２８
０　　（１９８７））。

そこで、界面を分離するため、第７図のように、素子分
離領域３６をノンドープ化合物半導体層３２を貫通させ
て、基板３１内にまで達するように形成することにより
サイドゲート効果を低減することか考えられる。しかし
、表面から基板３１までの深さは通常１μｍ程度はある
。この深さの素子分離をエツチングで行う場合は、後に
残る段差により、配線金属の段切れか生じ、信顆性が得
られない、そこでイオン注入に１より、素子分離を行う
ことが考えられるが、イオンの横方向の拡がりのなめ、
たとえば３μｍ程度の、広い素子分離領域の幅が必要と
なってしまう。

このように、従来技術によれば、素子分離領域を制限し
て良好な素子分Ｍを行うことはできなかった。

本発明の目的は、制限した素子分離領域で良好にサイド
ゲート効果を低減できる半導体装置の製造方法を提供す
ることである。

動層４を貫通し、少なくとも中間化合物半導体層１２の
途中まで達する素子分離領域６を設ける。

また、半絶縁性化合物半導体の基板１の上に、サイドゲ
ート効果を低減する低い基板温度でノンドープ化合物半
導体のバッファ層２を分子線エピタキシャル成長法で成
長し、基板温度を連続的或いは段階的に上昇して化合物
半導体の中間層１２、化合物半導体の能動層４をを分子
線エピタキシャル成長する。能動層４を貫通し、少なく
とも中間化合物半導体層１２の途中まで達する分離領域
６を形成する。

［課題を解決するための手段］ 第１図のごとく、半絶縁性化き物半導体基板１上にノン
ドープ化合物半導体のバッファ層２をサイドゲート効果
を低減する低い基板温度で分子線エピタキシャル成長す
る。その上に化合物半導体の中間層１２と化合物半導体
の能動層４を基板温度を連続的あるいは段階的に所定温
度まで上昇して分子線エピタキシャル成長した層で構成
する。能［作用］ 低い基板温度で分子線エピタキシャル成長したノンドー
プ化合物半導体層は、高電界下のキャリア移動に対し、
優れた遮蔽効果を有すると考えられる。これによりサイ
ドゲート効果を減することができる。

この様なノンドープ化合物半導体層を有する半導体装置
においては、素子分離領域を基板まで達しさせる必要は
ない、能動層を貫通し、下の中間層の途中まで達する素
子分離効果を設ければ十分な素子分離効果が得られる。

［実施例］ 第２図（Ａ）、（Ｂ）、（Ｃ）は本発明の実施例による
ＨＥＭＴ素子の製造工程のいくつかの段階について示し
ている。

半絶縁性ＧａＡｓ基板２１を分子線エピタキシャル成長
（ＭＢＥ）装置内に設置し、基板温度を約２００°Ｃと
して、第２図（Ａ）に示すように、ノンドープＧａＡｓ
のバッファ層２２ａを約５００人ＭＢＥ法でエピタキシ
ャル成長する。

後にさらに説明するように、このような低い基板温度で
成長したランド−１半導体のバッファ層はサイドゲート
効果を低減することができる。このバッファ層２２ａの
厚さは良好なサイドゲート効果の防止のためには２００
Å以上あることが望ましい。

低い基板温度とは高々４００℃の温度であり、好ましく
は約３００℃以下、より好ましくは約２００℃程度以下
の温度である。但し、１５０℃より低くない温度である
。

サイドゲート効果は、高電界の下でキャリアが移動し、
素子下の基板あるいは基板・ＭＢＥ層界面のある種のト
ラップに蓄積されてポテンシャルが変化してしまうと考
えると説明ができる。

低い基板温度で成長したＭＢＥエピタキシャル成長層は
多くの欠陥を導入すると考えられる。このような結晶欠
陥に付随して、深い準位のキャリアトラップが形成され
ると考えられる。このような深い単位のキャリアトラッ
プを多数含む半導体層は以下のように高電界下でのキャ
リア移動に対して優れた遮蔽効果を持つと考えられる。

深い単位のキャリアトラップは、電子等のキャリアが移
動してくると、それらのキャリアを捕らえ、強く束縛す
る。これにより、キャリアの通過を阻止することができ
る。このようにして、基板とその上のノンドープ化合物
半導体層との界面に起因すると考えられるサイドゲート
効果の原因を遮蔽することができるものと考えられる。

良好な半導体装置を形成するためにはランド−１化合物
半導体のバッファ層は単結晶であって、その上に結晶性
の良い化合物半導体の能動層が成長できなくてはならな
い、低い基板温度とは、このような深い単位のキャリア
トラップを多数形成しつつ、ＭＢＥ法で単結晶を成長さ
せる温度である。

低い基板温度でノンドープＧａＡｓのバッファ層２２ａ
を成長した後、第２図（Ｂ）に示すように、基板温度を
連続的に上昇しつつノンドープａａＡｓＪ！２２ｂを成
長し、基板温度を６８０℃で一定としさらにノンドープ
ＧａＡｓ層２２ｃを成長する。　ＧａＡｓ層２２ｂ、２
２ｃを合計５５００人の厚さ形成する。　つぎに、基板
温度を６８０℃に保ったまま、Ｓｉを２　Ｘ　１０１−
−３ドープしたｎ型Ａｔ、３Ｇａ。

７へＳ層２３を厚さ４００人、同様にＳｉをドーフ。

したｎ型ＧａＡｓ層２４を１０００人成長する。

ノンドープＧａＡｓ層２２ｃとｎ型ＡＩＧａＡＳ層２３
との接触電位と不純物濃度との差等により、ノンドープ
ＧａＡｓ層２２ｃの表面近傍に２次元キャリア（この場
合は電子）ガス２５が生成する。

第２図（Ｃ）に示すように、まず、２つのトランジスタ
Ｔ　ｒ　１とＴｒ２との間に、０＋イオンを打ち込んで
、素子分離領域２６を形成する。素子分離領域２６は能
動層２３．２４を貫通し、その下のｉ型ＧａＡｓ層２２
ｃ表面の２次元キャリアガス２５の下まで到達する６次
に、ｎ型ＧａＡＳ層２４の上にソース電極２７、ドレイ
ン電極２８を形成し、ｎ型ＧａＡｓ層２４をリセスエッ
チングして、ゲート電極２９を形成する。ソース電極２
７、ドレイン電極２８は、たとえばｎ型ＧａＡｓ層２４
に４５０℃で合金化された厚さ約４０００人のＡｕＧｅ
およびＡｕ層であり、ゲート電極２つは、たとえば厚さ
約４０００人のＡ１層である。

この構造の上にＳ　ｉ　Ｏ２などの層間絶縁膜、電極間
を接続する配線金属層など（図示せず）か形成されて集
積回路を構成する。

一方ＧａＡｓ層２２ｃ、ｎ型ＡｌＧａＡｓ層２３、ｎ型
ＧａＡｓ層２４をＭＢＥ成長する温度は、結晶欠陥を積
極的に作るノンドープのＧａＡｓのバッファＨＩ２２ａ
の成長と異なり、良好な結晶性の半導体層をＭＢＥ成長
するものであるや６８０℃に限らず５００〜７００℃の
範囲から選ぶことができる。

第３図に他の実施例による化合物半導体装置の断面図を
示す、第２図（Ｂ）においては、まず基板温度を所定基
板温度まで連続的に上昇させつつｉ型ＧａＡｓ層２２ｂ
をＭＢＥ成長した後、さらに所定基板温度でＧａＡｓ層
２２ｃをＭＢＥ成長したが、第３図の実施例では、低い
基板温度２００°Ｃ″′Ｃ″ｉ型ＧａＡｓ層２２ａを成
長した後、段階的に６８０℃まで昇温し、ｉ型ＧａＡｓ
層２２ｃを約０．５μｍＭＢＥ成長する。その他は第２
図の実施例と同様である。

第３図に示す構成の化合物半導体装１において、第１の
トランジスタＴｒｉのソース電圧、ドレイン電圧をそれ
ぞれｏ、ｉｖとして、第２のトランジスタＴｒ２のソ〜
ス＄極に印加した電圧を変化させ、第１のトランジスタ
Ｔｒｉの闇値を測定した。ここで、測定に用いた半導体
装置の素子分離幅は１μｍであった。測定結果を第４図
に示す。

第４図において、横軸は第２のトランジスタのソース電
極に印加した電圧を表し、縦軸は第１のトランジスタの
闇値を表す、第６図の従来技術による例の場合には、第
２のトランジスタのソース電圧の大きさが０から大きく
なると直ちにサイドゲート効果がｆＩ！察されたか、第
４図の場合は第２のトランジスタのソース電圧か約−４
Ｖまでは闇値は変化を示さず、はとんどサイドゲート効
果を示していない、従来例と比較したとき、上記実施例
によりサイドゲート効果を大巾に低減できることが判る
。

なお、単独のトランジスタとしての性能の低下は見られ
ず、ノンドーグＧａＡｓ層２２ａを２００℃で成長した
ことによる影響は、その上に昇温した基板温度でｉ型Ｇ
ａＡｓ層２２ｃを成長した後、能動層２３．２４を形成
することによって、防止できたものと考えられる。

酸素イオン０＋打ち込みによる素子分離領域の深さを２
次元キャリアガス２５の下までとできたので、素子分離
領域の幅も約１μｍとすることができた。

また、能動層下のｉ型ＧａＡＳ、Ｉｊｉ２２　ｃに、短
チヤネル効果を防止するためのｐ型ＧａＡｓ層あるいは
へ１ＧａＡｓ層を挿入することも可能であるし、基板２
１とＩ型ＧａＡｓ層にバッファ層としてｉ型ＧａＡｓ層
を挿入することも可能である。

なお、ＨＥＭＴの場合を説明したが、本発明がこれに限
らないのは自明であろう。たとえば、通常のＦＥＴを作
ることもできる。この場合は、たとえばＧａＡｓ基板上
に低い基板温度でノンドープｉ型ＧａＡｓ層をＭＢＥ成
長し、さらに基板温度を上げてｉ型ＧａＡｓ層を成長し
、さらにｎ型ＧａＡｓ層を成長してチャネルを形成する
活性層とすることができる。

以上、いくつかの実施例にそって本発明を説明したが、
本発明の精神から逸脱することなく、種々の組み合わせ
、変更、修正等ができることは当業者に自明であろう。

［発明の効果］ 素子の性能劣化を伴わずに、制限した素子分離領域でサ
イドゲート効果を低減した、素子分離の良好な半導体装
置が得られる。

集積回路化した時に、高集積度を実現できる。

【図面の簡単な説明】

第１図は、本発明の原理図、 第２図（Ａ）、（Ｂ）、（Ｃ）は本発明の実施例による
半導体装置の製造方法を示す断面図、第３図は、本発明
の他の実施例による半導体装置の断面図、 第４図は第３図の構成の具体例によるサイドゲー効果低
減の程度を表す測定データを示すグラフ、 第５図は、従来技術による半導体装置の断面図、第６図
は、第５図の従来例の構成例による半導体装置のサイド
ゲート効果を表す測定データを示すグラフ、 第７図は第５図の半導体装置の素子分離領域を深くシた
場合の構成を示す断面図である。 図において 半絶縁性半導体基板 低い基板温度でＭＢＥ法によって成長 したノンドーグ化合物半導体のバッフ ァ層 ３．２３．２４　　化合物半導体の能動層６．２６　　
　　素子分離領域 １２　、２２ｂ、　２２ｃ化合物半導体の中間層２５　
　　２次元キャリアガス １．２１ ２．２２ａ ２　　ノンドープ化合物半導体のバッファ層７８．９　
電極 本発明の原理図 第　　１　　図 ２１　　半絶縁恰髄酩基板 ２２ａ　　ノンドーアーνくツファ層 （Ａ）低い温度のバッファ層成長 本発明の実施例 第　　２　　図 ２ｂ ２２Ｃ 昇温成長ノンドープ”ＧａＡＳＮ 窩温成長ノンドーフ’ＧａＡｓ層 ｎ−ＡｌＧａＡｓ層 ｎ　　ＧａＡＳ１！ （Ｂ）温度を上げた中間層、バッファ層の成長２６　　
０゛注入素子分離領域 ２７、２８．２９　　電　極 （Ｃ）３、素子分離領域の形成 本発明の実施例 第　　２　　図（続き） 従来例の半導体装１ 第　　５　　図 第５２の構成ｙρンナイドゲート効果 第　　６　　図 本発明の他の実施例 第　　３　　図 第３図の構成例によるサイドゲート効果筒　　４　　図

Claims (1)

1. 【特許請求の範囲】 （１）、半絶縁性化合物半導体の基板（１）上にノンド
   ープ化合物半導体のバッファ層（２）をサイドゲート効
   果を低減する低い基板温度で分子線エピタキシャル成長
   する工程と、 基板温度を連続的あるいは段階的に所定温度まで上げて
   、該バッファ層（２）上に化合物半導体の中間層（１２
   ）および化合物半導体の能動層（３）を分子線エピタキ
   シャル成長する工程と、 該能動層（３）を貫通して、下の該中間層 （１２）の途中まで達する素子分離領域（６）を形成す
   る工程と、 を含むことを特徴とする化合物半導体装置の製造方法。