JPH11340760A

JPH11340760A - 可変利得増幅回路

Info

Publication number: JPH11340760A
Application number: JP10148036A
Authority: JP
Inventors: Jun Hasegawa; 潤長谷川
Original assignee: Fujifilm Microdevices Co Ltd; Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp; Fujifilm Microdevices Co Ltd
Priority date: 1998-05-28
Filing date: 1998-05-28
Publication date: 1999-12-10
Also published as: US6175278B1

Abstract

(57)【要約】【課題】従来よりもより高帯域で高い増幅率まで使用
可能な可変利得増幅回路であって動作点の切換が高速か
つ安定的に行える可変利得増幅回路を提供することを課
題とする。【解決手段】本発明の可変利得増幅回路は、入力電圧
を電流に変換して出力する電圧−電流変換手段と、設定
された可変利得で前記電流を増幅する電流増幅手段と、
前記増幅された電流を出力電圧に変換する手段と、基準
となる電圧が入力されている時間に前記出力電圧が所定
の範囲に収束するように動作点を設定する動作点設定手
段とを有して構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、可変利得増幅回路
に係わり、特に画像信号処理用のＣＭＯＳ集積回路に組
み込む場合に好適な可変利得増幅回路に関する。

【０００２】

【従来の技術】特公平２−３４２０５号公報において従
来の技術として引用されているものとして、本願図１１
に示したような可変利得制御回路が提案されている。こ
の可変利得制御回路は、演算増幅器１００を反転増幅器
として使用し、入力抵抗１０１とフィードバック抵抗１
０２との抵抗値の比を変えることにより利得を変化させ
ることができる。

【０００３】入力抵抗１０１は図示のように抵抗Ｒと抵
抗２Ｒとの８段構成のラダー抵抗網として構成されてお
り、各抵抗段にはスイッチ１０３が接続される。スイッ
チ１０３の動接点が演算増幅器１００の反転入力の接点
と接続した状態（オン状態）で入力からの電圧Ｖinが設
定された利得で増幅されて出力電圧Ｖout として出力さ
れる。スイッチ１０３のオン・オフは制御信号すなわち
利得制御信号を端子Ｓ１〜Ｓ８のどれかに印加すること
により制御される。オンになっているスイッチ１０３の
個数と組み合わせに応じて利得が変わる。

【０００４】

【発明が解決しようとする課題】この図１１に示すよう
な従来の形式の可変利得制御回路では、一般に画像信号
処理用として必要とされる利得と帯域とを同時に得よう
とすると、演算増幅器１００に非常に高いＧＢ積（利得
帯域幅積）が要求され、現実にはこの構成でＣＭＯＳ集
積回路で画像信号処理用の可変利得制御回路を実現する
ことはきわめて難しい。

【０００５】図１１の回路から明らかなように、この回
路は入力電圧Ｖinを基準電圧Ｖrefに置き換えると、Ｄ
／Ａ変換器そのものである。

【０００６】本発明の目的は、このＤ／Ａ変換器の原理
を持ちいつつも、従来よりも飛躍的に高帯域で高い増幅
率まで使用可能な可変利得増幅回路を提供することであ
る。

【０００７】本発明のさらに別の目的は動作点の切換が
高速かつ安定的に行える可変利得増幅回路を提供するこ
とである。

【０００８】

【課題を解決するための手段】本発明の可変利得増幅回
路は、入力電圧を電流に変換して出力する電圧−電流変
換手段と、設定された可変利得で前記電流を増幅する電
流増幅手段と、前記増幅された電流を出力電圧に変換す
る手段と、基準となる電圧が入力されている時間に前記
出力電圧が所定の範囲に収束するように動作点を設定す
る動作点設定手段とを有する。

【０００９】

【発明の実施の形態】図１に、本発明の可変利得増幅回
路の原理を説明する回路図を示す。これは、バイナリ・
ウエイト電流源型のＤ／Ａ変換器の構成であり、基準電
流Ｉref が導電率Ｚ＝ゲート幅Ｗ／ゲート長ＬのＭＯＳ
トランジスタ１０に流れ、出力側の共通ゲート接続の多
段（８段）構成の導電率Ｚ_i＝ゲート幅Ｗ／ゲート長Ｌ
のトランジスタ１１にはカレントミラーでＩref のＺ_i
／Ｚ倍の電流が流れる。

【００１０】出力側の各トランジスタ１１のＷ／Ｌ値
は、それぞれにバイナリで重み付けがなされている。例
えば図１において、出力側の８個のトランジスタ１１
は、左から右方向に向かって順次、Ｚ₇＝Ｚ／２¹，Ｚ
₆＝Ｚ／２²，Ｚ₅＝Ｚ／２³，Ｚ₄＝Ｚ／２⁴，Ｚ₃
＝Ｚ／２⁵，Ｚ₂＝Ｚ／２⁶，Ｚ₁＝Ｚ／２⁷，Ｚ₀＝
Ｚ／２⁸となっている。例えばゲート幅Ｗを変えること
により、上記の導電率Ｚ_iを変えることができる。

【００１１】８個のスイッチ１２は、８ビットの信号Ｓ
₀〜Ｓ₇によって制御される。信号Ｓ₀〜Ｓ₇が１のと
きに、スイッチ１２は閉じる。それぞれスイッチ１２が
オン状態（出力端子と接続）の場合には、各トランジス
タ１１に流れる電流は、それぞれＩref の１／２¹，１
／２²，１／２³，１／２⁴，１／２⁵，１／２⁶，１
／２⁷，１／２⁸となっている。スイッチ１２のオンに
より選択されたトランジスタ１１に流れる電流の合計が
負荷抵抗Ｒout を流れて、負荷抵抗Ｒout での電圧効果
により下記式１で表される出力電圧Ｖout が得られる。

【００１２】

【数１】

【００１３】ここで、Ｎはトランジスタ１１の段数であ
り、例えば８である。Ｓｎは、スイッチ１２の制御ビッ
トである。

【００１４】式１において、基準電流Ｉref の代わり
に、入力電流Iin とし、電圧入力Ｖinを電圧−電流変換
手段によってＩinに変換して図１の回路に入力する構成
を採用することにより、Ｄ／Ａ変換器から可変利得増幅
回路が得られることになる。ここで、例えば電圧−電流
変換の関係をＩin＝Ｖin／Ｒi とすれば、

【００１５】

【数２】

【００１６】ここで、下記式３とおく、

【００１７】

【数３】

【００１８】すると、式２は

【００１９】

【数４】

【００２０】となる。ここで、Ｎ＝８の場合、すなわち
トランジスタ１１の段数が８段の場合にはｋは０／２５
６〜２５５／２５６（≒１）までの範囲の値を取るの
で、最大利得がおおそＶout ／Ｖin＝Ｒout ／Ｒi で、
利得の設定分解能が最大利得の１／２５６という性能を
有する可変利得増幅回路が得られることになる。

【００２１】すなわち、図１の回路の場合、制御信号Ｓ
₀〜Ｓ₇に応じてスイッチ１２をオンあるいはオフする
ことにより利得を最大利得から０までの範囲で最大利得
の１／２５６ステップで可変できることを示している。
もちろん、本実施例は図１のように８段のトランジスタ
１１の構成に限定するものではなく、トランジスタ１１
の段数Ｎ（およびそのスイッチ１２の数）を任意に選択
して可変範囲を任意に設定できることはいうまでもな
い。

【００２２】ここで、具体的な本発明による可変利得増
幅回路の実施例について図２を参照して説明する。入力
端子ＩＮから入力される電圧は演算増幅器２０の非反転
入力端子（＋）に与えられる。演算増幅器２０の出力は
Ｎ型（チャネル）トランジスタ２１のゲートに入力され
る。トランジスタ２１のソースはＡ点で抵抗２２（Ｒi
n）と接続すると同時に演算増幅器２０の反転入力端子
（−）にフィードバック入力される。

【００２３】トランジスタ２１のソースは抵抗２２を介
して電源電圧端子８（グランド）に接続されており、ト
ランジスタ２１と抵抗２２とでソースフォロアが構成さ
れる。このソースフォロアの出力であるＡ点の電位は入
力端子ＩＮの電圧と等しくなるように演算増幅器２０に
よりフィードバック制御される。このとき、抵抗２２を
流れる電流Ｉinは、

【００２４】

【数５】

【００２５】と表される。Ａ点にはＰ型（チャネル）ト
ランジスタ２３のドレインが接続され、そのゲートには
後で詳しく説明する電圧調整回路２４の出力であるＶcl
p が印加され、さらにそのソースは抵抗２５（Ｒbp）を
介して電源電圧ＶDDに接続されソースフォロアを構成し
ている。このソースフォロアを流れる電流ＩbpはＶclp
とトランジスタ２３のしきい値電圧Ｖthと抵抗２５の抵
抗値Ｒbpとによって決まり、おおよそ

【００２６】

【数６】

【００２７】で与えられる電流となる。ここで、この電
流ＩbpはＶclp が一定であればトランジスタ２３が５極
管動作をしている限り、Ａ点の電位によらず一定であ
り、Ｖclp 電圧で制御される定電流源とみなすことがで
きる。トランジスタ２３および抵抗２５を流れる電流が
Ｉbpであるから、Ｐ型トランジスタ２６を流れる電流Ｉ
sig は、

【００２８】

【数７】

【００２９】で与えられる。トランジスタ２６は、ソー
ス接地でドレインとゲートとが接続された所謂ダイオー
ド接続をしており、Ｃ点の電位はＷ／Ｌ＝Ｚであるトラ
ンジスタに対してＩsig を流すだけのゲート電圧を提供
することになる。このＣ点の電圧はソース接地され、Ｗ
／Ｌ＝Ｚ_iであるようなＮ型トランジスタ２７（２７−
１〜２７−８）のゲートに印加されると、そのトランジ
スタ２７が５極管動作をしている限りにおいては

【００３０】

【数８】

【００３１】で与えられるドレイン電流が流れることに
なる。Ｃ点の電圧がトランジスタ２７−１〜２７−８の
各ゲートに印加された場合、各トランジスタのドレイン
に接続されたスイッチ２８がオン状態の時に、Ｚ_i＝Ｗ
／Ｌに応じた電流が各トランジスタに流れる。下記の表
１に各トランジスタのＺ_i＝Ｗ／Ｌと流れる電流との関
係を示す。

【００３２】

【表１】

【００３３】各トランジスタ２７に接続されたスイッチ
２８はゲイン設定ビットＳ₇〜Ｓ₀でオン・オフ制御さ
れＳｎ（Ｓ₇〜Ｓ₀）を“１”としたときに対応するス
イッチ２８（２８−１〜２８−８）がオンするようにす
ると負荷抵抗２９（Ｒout ）に流れる電流Ｉout は、Ｓ
n を用いて以下の式９で表される。

【００３４】

【数９】

【００３５】この出力電流Ｉout による負荷抵抗２９
（Ｒout ）での電圧降下は出力電圧Ｖout となり、次式
で表される。

【００３６】

【数１０】

【００３７】式９に式５及式７を代入して整理し、式１
０に代入すると、入力電圧と出力電圧の関係は以下の式
１１により与えられる。

【００３８】

【数１１】ここで、Ｖofs ≡ｋ×２⁴×Ｒout ×Ｉbpとする。

【００３９】上記式１１から、入力電圧の変化に対する
出力電圧の変化量、すなわち利得は、ｋ×２⁴×Ｒout
／Ｒinで表され、例えば、Ｒout ／Ｒin＝２になるよう
に設定すると、最大利得が３２倍となり、画像信号処理
用の可変利得増幅回路としては充分な性能を持つ。ま
た、その場合設定分解能としては、実施例では説明の都
合上８ビットの分解能（Ｎ＝８）で制御するようになさ
れているために、０．１２５倍刻みになっているが、こ
れを例えば１０ビットにすれば０．０３１２５倍刻みと
なって、論理乗算器でデジタル的な利得を施した場合に
換算すると、整数部５ビット、小数部５ビットに相当
し、画像信号に対する可変利得増幅回路としては充分な
分解能が得られる。これらの定数は必要な最大利得と利
得分解能に応じて適宜設定すればよい。

【００４０】なお、図２の回路において、Ｐ型トランジ
スタ３０はミラー容量により動作帯域の劣化を防止する
ためのカスコード接続トランジスタである。このトラン
ジスタ３０がなかった場合とあった場合との比較のため
に、それぞれの場合の等価回路を図３（Ａ）、（Ｂ）に
示す。

【００４１】図３（Ａ）の等価回路のＰ型トランジスタ
３２( 図２のトランジスタ２７に相当）と負荷抵抗３３
（図２の抵抗２９に相当）とからなる構成はインバータ
であり、入力であるＶinの電位（図２のＣ点の電圧に相
当）の変化が出力Ｖout の大きな変化として反転増幅さ
れる。トランジスタ３２にはゲートとドレイン間に寄生
容量Ｃgdがあり、これが入力と出力との間に存在するこ
とになる。周知のようにインバータ回路の入力と出力と
の間に容量が存在した場合には、入力端子から見ると、
ミラー容量としてＣmil ＝（１−Ａ）×Ｃgd (ここでＡ
は増幅率) の大きな容量があるのと等価になる。

【００４２】図３（Ａ）の入力Ｖinに相当する図２のＣ
点での電位変化はｍＶオーダのごく僅かなものであり、
これに対して出力電圧は通常１Ｖ程度まで増幅されるた
めに、増幅率は−１００倍以上となる。このために、ミ
ラー容量によってトランジスタ２７（２７−１〜２７−
８）のゲート−ドレイン間の寄生容量の１００倍以上の
負荷容量が入力側のダイオード接続トランジスタ２６
（図２）から見えることになる。このダイオード接続ト
ランジスタ２６は出力インピーダンスが比較的高いため
に、このインピーダンスとミラー容量とで決まる時定数
は画像信号の処理回路としては許容できない程度の大き
さになってしまう。

【００４３】ここで、図３（Ｂ）の等価回路のように、
カスコード接続（ｃａｓｃｏｄｅｃｏｎｎｅｃｔｉｏ
ｎ）でトランジスタ３４（図２のトランジスタ３０に相
当）を挿入すると、ＣgdはＶinとＶa との間に存在し、
Ｖinに対するＶa の伝達ゲインはほぼ−１になる。以
下、その理由を示す。

【００４４】トランジスタ３２の相互コンダクタンスを
ｇｍ１、トランジスタ３４の相互コンダクタンスをｇｍ
２とし、トランジスタ３２、３４を流れる電流の変化量
をｉとして小信号解析を行うと以下の関係式が成り立
つ。

【００４５】ｉ＝−ｇｍ１×（Ｖin−Ｖdd）＝−ｇｍ１×（Ｖin−０）＝−ｇｍ１×Ｖin ｉ＝−ｇｍ２×（Ｖbias−Ｖa ）＝−ｇｍ２×（０−Ｖa ）＝ｇｍ２×Ｖa

【００４６】上式から、ｇｍ２×Ｖa ＝−ｇｍ１×Ｖin
が成り立ち、結局、Ｖa ／Ｖin＝−ｇｍ１／ｇｍ２となって、ｇｍ１≒ｇｍ２とすると、ＶinのＶa に対す
る伝達ゲインは“−１”となる。

【００４７】従って、ミラー容量は高々Ｃgdの２倍程度
で収まり、動作帯域はトランジスタ３４がない場合に比
較して大幅に向上する。

【００４８】次に図２の電圧調整回路２４について説明
する。本実施例では、電圧調整回路２４の出力Ｖclp は
トランジスタ２３のゲートに印加され、Ｖclp によって
抵抗２２（Ｒin）を流れる電流に一定の電流値分だけ流
し込み、トランジスタ２１、２６を流れる電流を絞るた
めのバイパス電流を流す構成になっている。

【００４９】本実施例では、入力電圧の動作点は２Ｖ程
度としており、もし、このバイパス路（Ｖclp で制御さ
れたトランジスタ２３と抵抗２５）がなかった場合に
は、抵抗２２のＲinが５ｋΩ、負荷抵抗２９のＲout が
１０ｋΩであった場合に、抵抗２２を流れる電流は４０
０μＡとなる。スイッチ２８がすべてオンした場合抵抗
２２を流れる電流の３２倍の電流が負荷抵抗２９に流れ
てしまうと、単純計算で出力電圧は、４００μＡ×３２
×１０ｋΩ＝１２８Ｖという値となり、これでは出力電
圧は電源電圧に張りついてしまうことになって回路とし
て破綻してしまう。

【００５０】このために、入力電圧が所定の動作点( 入
力動作基準電圧値) にある場合に出力電圧も所定の動作
点( 出力動作基準電圧値) になるように制御をする必要
があるために、Ｖclp で制御されたトランジスタ２３と
抵抗２５とで構成されるバイパス回路によって、Ｉinか
らＩbpをバイパスすることによりＩout が所定出力動作
点を与えるようなＩsig 電流を得るようにＶclp が制御
される。

【００５１】すなわち、電流の増幅率は設定した利得に
より異なるので、バイパス電流を設定した利得に応じて
制御される。つまり、Ｖin＝Ｖin0 が入力の動作点とし
て、Ｖout ＝Ｖout0が出力の動作点とすると、式１１か
ら、

【００５２】

【数１２】

【００５３】となり、Ｖofs ≡ｋ×２²×Ｒout ×Ｉbp
の関係から、

【００５４】

【数１３】

【００５５】となるようにバイパス電流Ｉbpを制御すれ
ばよいことになる。

【００５６】以下、その制御の方法について述べる。図
４に本実施例の可変利得増幅回路に入力される画像信号
についてのタイミング図を示す。画像信号は有効な画像
情報を含む画像信号出力期間と無信号状態を表すブラン
キング期間とが交互に繰り返される。このブランキング
期間の電圧が入力の動作点に相当し、有効画像信号出力
は、ブランキング出力を基準に出力される。可変利得増
幅回路はこのブランキング期間、すなわち基準となる信
号が入力されている期間に出力の動作点の調整を行う。

【００５７】基本的に、電圧調整回路２４は、ブランキ
ング期間に目標の出力動作点であるＶref 電圧と、出力
電圧Ｖout との比較を行い、出力電圧Ｖout が目標の基
準電圧Ｖref よりも低い場合には、トランジスタ２３の
ゲート電圧のＶclp を僅かに上げるように動作する。

【００５８】Ｖclp が高くなると、バイパス回路を流れ
る電流Ｉbpは減少して、Ｉsig は増加する。Ｉsig が増
加すると、カレントミラーによって出力側の負荷抵抗２
９を流れる電流Ｉout も増加する。Ｉout が増加するこ
とによって、負荷抵抗２９（Ｒout ）の電圧降下が大き
くなり、出力電圧はもとの電圧よりもわずかに高くな
る。逆に、出力電圧Ｖout 目標の基準電圧Ｖref よりも
高い場合には、トランジスタ２３のゲート電圧のＶclp
が僅かに下がり、出力電圧が下がるように動作する。

【００５９】この出力電圧の調整動作は、電圧調整回路
２４に供給されるクロックφclp に同期して離散的（間
欠的）に行われる。図４の波形タイミング図に示すよう
に、このクロックφclp は、ブランキング期間の中で動
作点調整動作を許可する信号ＨＳがハイ（高レベル）の
期間にのみ出力される。電源投入直後や、設定利得を変
更した場合には、動作点が目標からずれているが、φcl
p が入力されると、電圧調整回路２４の働きにより出力
電圧は目標の動作点に収束してゆくことになる。

【００６０】電圧調整回路２４およびクロック制御回路
３１の詳細を図５に示す。互いに比較される二つの信号
Ｖref とＶout とはコンパレータ４０に入力される。コ
ンパレータ４０にはさらにクロック制御回路３１のφcl
p 発生回路５０からクロック信号φclp が入力される。

【００６１】コンパレータ４０は図６に示すような構成
となっている。クロックφclp がロー（低レベル）の時
はＮ型トランジスタ６０がオフ状態で電流は流れない。
同時にＰ型トランジスタ６１、６２が両方ともオンとな
りＸＮ点とＸＰ点の電圧はＶDDとなり、増幅器６３、６
４の出力すなわち、コンパレータ４０の出力ＣＭＰＮと
ＣＭＰＰはローレベルとなる。

【００６２】クロックφclp がハイレベルの時はトラン
ジスタ６０がオン状態で、Ｐ型トランジスタ６１、６２
が両方ともオフとなる。トランジスタ６０がオンとなる
と、トランジスタ６５、６６もオンとなろうとし、電流
が流れ始め、ＸＮ点とＸＰ点の電圧は下がり始める。こ
こで目標基準電圧Ｖref が出力電圧Ｖout よりも高かっ
た場合には、トランジスタ６５のオン抵抗の方がトラン
ジスタ６６のオン抵抗よりも低くなり、ＸＰ点の電位が
ＸＮ点の電位よりも下がる。ＸＰ，ＸＮ点は、トランジ
スタ６７、６８のゲートに接続されているために、ＸＰ
点の電位が下がるとトランジスタ６７のオン抵抗がより
下がり、ＸＮ点の電位を上げる方向に働き、ＸＮ点の電
位が上がるとトランジスタ６８のオン抵抗が上がり、Ｘ
Ｐ点の電位を下げる方向に働く。

【００６３】これらの動作は正のフィードバック動作で
あり、ＸＮ点の電位は急速に上がって、ＸＰ点の電位は
急速に下がる。ＸＮ，ＸＰはそれぞれ増幅器６３、６４
に接続されており、結果的にクロックφclp がローから
ハイになった時点のＶref 電圧がＶout 電圧よりも高け
ればＣＭＰＰはハイに、ＣＭＰＮはローに高速に判
定結果を出力する。

【００６４】図７に電圧調整回路２４の動作タイミング
を示し、図５の回路図に基づいてその動作を説明する。
回路図で、φclp はディレイインバータ４１に供給され
る。ディレイインバータ４１はタイミング調整用の遅延
時間の比較的大きなインバータである。ディレイインバ
ータ４１の出力はディレイインバータ４２に供給され
る。ディレイインバータ４１、４２の出力がＮＡＮＤ回
路４３に入力される。ＮＡＮＤ回路４３はφpr-pパルス
を発生する。また、ＮＡＮＤ回路４３の出力は増幅器４
４に接続され、増幅器４４はφpr-pパルスの反転となる
φpr-nパルスを発生する。φpr-pパルスとφpr-nパルス
はそれぞれＮ型トランジスタ４５とＰ型トランジスタ４
６のゲートに接続される。トランジスタ４５のソースに
は後述のＭＯＤＥ信号によって選択された電圧Ｖllが印
加される。また、トランジスタ４６のソースにはやはり
ＭＯＤＥ信号によって選択された電圧Ｖhhが印加され
る。電圧Ｖllは、ＭＯＤＥ信号がハイのときにＧＮＤ
（接地電位）でローのときにＧＮＤ電圧よりもやや高い
電圧になるように、また電圧Ｖhhは、ＭＯＤＥ信号がハ
イのときにＶDDでローのときにＶDDよりもやや低い電圧
になるように、スイッチ４７、４８と、抵抗４９、５
０、５１とで構成される回路から供給される。

【００６５】φclp がローの期間に、φpr-nパルスとφ
pr-pパルスがそれぞれトランジスタ４５と４６のゲート
に印加されると、それぞれのトランジスタはオンとな
り、トランジスタ４５のドレインと接続された容量５２
はＶll電位に、トランジスタ４６のドレインと接続され
た容量５３はＶhh電位に充電される。ここで、容量５
２、５３はそれぞれ寄生容量であってごく小さな値であ
る。なお、このとき、（φclp がロー期間) コンパレー
タ４０の出力ＣＭＰＰ、ＣＭＰＮはいずれもローレ
ベルを出力しており、ＣＭＰＰが入力された反転増幅
器５４の出力φincはハイに、ＣＭＰＮが入力された
増幅器５５の出力φdec はローとなって、Ｎ型トランジ
スタ５６及びＰ型トランジスタ５７はともにオフとなっ
ている。φclp がハイに変化すると、前述のようにコン
パレータ４０がＶref 電圧とＶout 電圧の大小関係を判
定し、Ｖref 側が高ければＣＭＰＰをハイ出力し、低
ければＣＭＰＮをハイ出力とする。ＣＭＰＰがハイ
になると、φinc は、ローを出力しトランジスタ５７は
オンし、ＣＭＰＮはローのままであるためにφdec は
ローで、トランジスタ５６はオフ状態を維持する。

【００６６】トランジスタ５７がオンすることで、寄生
容量５３に充電された電荷は、容量５３や５２に比べて
充分大きな容量を持つ容量５８に流入し、Ｖclp 電圧を
僅かに上昇させる。逆に、ＣＭＰＮがハイであった場
合には、φinc はハイのままで、φdec がハイとなるた
め、トランジスタ５７はオフ、トランジスタ５６はオン
となって容量５８に充電されていた電荷のうち、一部が
寄生容量５３に流出し、容量５８の電位が僅かに下が
る。

【００６７】以上の動作によって、Ｖref 端子の電位が
Ｖout 端子の電位よりも高かった場合には、Ｖclp 電圧
が僅かに上がり、Ｖout 端子の電位がＶref 端子の電位
よりも高かった場合には、Ｖclp 電圧が僅かに下がる動
作を行う。なお、ＭＯＤＥ信号によってＶhh電圧がＶDD
電圧よりも低く、Ｖll電圧がＧＮＤよりも高くなってい
た場合には、それぞれＶDD、ＧＮＤのときに比べてＶcl
p 電圧の変化量が小さくなる。すなわち、ＭＯＤＥ信号
がハイのときは出力の電圧振幅が大きく、ローのときは
出力電圧振幅が小さくなるように制御される。

【００６８】次に、電圧調整回路２４による動作点制御
時の収束モード切換について説明する。可変利得増幅回
路の設定利得を変更した場合の直後には電圧調整回路２
４の出力Ｖclp 電圧は、前の電圧値をそのまま維持して
いる。このために、新しく設定したすなわち変更後の利
得に対しては所望の動作点を得るためのバイパス電流Ｉ
bpにはなっていない。このために、出力の動作点は目標
の動作点から大きくずれてしまっている。この場合に
は、なるべく早く動作点が正常になるように、高速に動
作点を収束させる必要がある。

【００６９】一般に、本実施例のように離散的（間欠
的）なフィードバックによって収束を図る回路では、入
力すなわちＶclp の調整が出力に反映されるまで待って
から、次の入力を与えることが行われる。これは収束の
安定を図るためであり、入力の結果が出力に反映される
前に次の入力を与えた場合には収束にいたるまでが不安
定となる。

【００７０】しかし、収束の精度よりも、高速に収束さ
せる必要がある場合には、必ずしも上記のような制御を
行う必要はない。そこで、本発明の実施例においては、
収束モードの切換により高速収束と安定収束とを選択で
きるようにした。すなわち、高速に収束させたい場合に
は、φclp の周期を短くし、精度よく（安定的に）収束
させたい場合には、φclp の周期を長くするという操作
を行う。

【００７１】この選択切換は、ＭＯＤＥ信号によって行
い、ＭＯＤＥ信号がハイのときは、、高速収束モード、
ローのときは高精度収束モードとなるようにしている。
特に、高精度収束モードではＶclp の調整電圧振幅も小
さくしてさらに安定性を高めている。このモード切換の
ためのＭＯＤＥ信号は図５の収束判定回路３５で発生し
て電圧調整回路２４に供給される。さらにＭＯＤＥ信号
はφclp 発生回路５０にも、供給されてＶclp パルスの
発生周期φclp の切換を行っている。

【００７２】クロック制御回路３１の内部の収束判定回
路３５とφclp 発生回路５０について、図８（Ａ）、
（Ｂ）の回路図と、図９の動作タイミング図によって説
明する。

【００７３】図８（Ａ）は、収束判定回路３５の回路図
である。収束判定回路３５は、ＲＳ型フリップフロップ
５１、５２、Ｄ型フリップフロップ５３、及び否定（Ｎ
ＯＴ）回路５４を有する。

【００７４】設定利得を変更した場合には、図８（Ａ）
の収束判定回路３５にＲＥＳ信号が印加され、この時点
で高速収束モードへ移行すべくＭＯＤＥ信号が立ち上が
る。これ移行、φinc とφdec のパルスからこの可変利
得増幅回路の出力の動作点が所定の値に収束したかどう
かを判断している。

【００７５】すなわち、収束に達するまでは、φinc あ
るいはφdec のどちらか一方の信号のみが電圧調整回路
２４から出力される。これが収束すると、φinc とφde
c とが交互に出力されるようになる。従って、これを検
出すれば収束に達したことが判定できる。このために、
ＲＥＳ信号でリセットされた後、φinc が出力され次に
φdec が出力された時点で収束と判断して、ＨＳの立ち
下がりでＭＯＤＥ信号をローとする回路構成をとってい
る。これにより次回のＨＳハイ期間から高精度収束モー
ドで動作するように切換がなされる。

【００７６】図８（Ｂ）は、φclp 発生回路５０の回路
図である。φclp 発生回路５０は、Ｄ型フリップフロッ
プ回路６１、６２、論理積（ＡＮＤ）回路６３、６５、
及び論理和（ＯＲ）回路６４を有する。

【００７７】図８（Ｂ）のφclp 発生回路５０では、図
９に示すように、ＭＯＤＥ信号がハイのときは、ＨＳと
ＣＬＫとのＡＮＤをとったパルスをφclp とし、ＭＯＤ
Ｅ信号がローのときにはそれを１／４に間引くように分
周回路の出力でマスクしたパルスをφclp としている。

【００７８】以上によって、設定利得を変更したことで
ずれた出力動作点を所定の動作点に収束するまでは高速
収束動作を行い、一旦収束した後には動作点変動が最小
になるように高精度の収束動作を行うことで、高速にか
つ高精度に動作点を設定することができる。

【００７９】図１０に本発明の第２の実施例の可変利得
増幅回路を示す。図２の第１の実施例との違いは、第２
の実施例では入力に差動増幅器を使用していないこと、
及び電流バイパス回路を出力側に設けている点である。
なお、図１０において、図２の回路図と同じ参照番号で
示すものは基本的に同一の要素を示すので、それらの説
明については省略する。

【００８０】入力ＩＮに差動増幅器を用いずにＮ型トラ
ンジスタ７０に直接入力電圧を印加すると、Ａ点の電位
はトランジスタ７０と抵抗７１とがソースフォロアを構
成しているために、

【００８１】

【数１４】

【００８２】で与えられる。ここで、Ａ0 はソースフォ
ロアの利得で、おおよそ０．８程度であり、第１の実施
例と比較するとこの部分で利得はロスすることになる
が、第１の実施例では差動増幅器２０とソースフォロア
（２１、２２）で構成されるフィードバック回路の発振
防止のために動作帯域をそれほど高くできなかったが、
第２の実施例ではソースフォロアに直接入力電圧を印加
しているために動作帯域は大幅に向上する。従って、動
作帯域をより重視した用途にはこの実施例の方が適して
いる。

【００８３】電流バイパス回路については、第１の実施
例における式５が

【００８４】

【数１５】

【００８５】となり、式７が

【００８６】

【数１６】

【００８７】となり、式９が

【００８８】

【数１７】

【００８９】となり、式１１が

【００９０】

【数１８】

【００９１】となる。なお、ここで

【００９２】

【数１９】

【００９３】としている。以上から、Ｖin＝Ｖin0 、Ｖ
out ＝Ｖout0の入出力動作点を得るためには、Ｉbpの値
が、

【００９４】

【数２０】

【００９５】を満たすようにＶclp のフィードバックを
書ければ第1 の実施例と同様に動作点が確定することに
なる。

【００９６】なお、本発明は以上説明した実施例のもの
に限るものではなく、実施例の開示にもとづき様々な変
更や改良が当業者であれば可能であることは自明であろ
う。

【００９７】

【発明の効果】本発明によれば、画像信号処理用に好適
な可変利得増幅回路として、ＣＭＯＳ回路に容易に組み
込め、かつ必要な動作帯域と、最大利得、可変利得設定
分解能を満たすことができる。また、動作点の設定を随
時行う場合には、収束モードの切換を有するので、高速
かつ安定した動作点設定が可能である。

【図面の簡単な説明】

【図１】本発明の可変利得増幅回路の動作原理を説明す
るための回路図である。

【図２】本発明の第１の実施例による可変利得増幅回路
の回路図である。

【図３】本発明の実施例におけるカスコード接続トラン
ジスタの効果を説明するための等価回路図である。

【図４】画像信号の波形タイミング図である。

【図５】本発明の実施例における電圧調整回路とクロッ
ク制御回路の詳細を示す回路図である。

【図６】本発明の実施例におけるコンパレータ回路の回
路図である。

【図７】電圧調整回路の動作タイミング図である。

【図８】収束判定回路とφclp 発生回路の回路図であ
る。

【図９】クロック制御回路の動作タイミング図である。

【図１０】本発明の第２の実施例による可変利得増幅回
路の回路図である。

【図１１】従来の技術による可変利得増幅回路の回路図
である。

【符号の簡単な説明】

１０入力側トランジスタ１１共通ゲート出力側トランジスタ１２スイッチ１３負荷抵抗２０差動増幅器２１、２３、２７、３０トランジスタ２６ダイオード接続トランジスタ２２、２５抵抗２４電圧調整回路２９負荷抵抗２８スイッチ３１クロック制御回路

Claims

【特許請求の範囲】

【請求項１】入力電圧を電流に変換して出力する電圧
−電流変換手段と、設定された可変利得で前記電流を増幅する電流増幅手段
と、前記増幅された電流を出力電圧に変換する電流−電圧変
換手段と、基準となる電圧が入力されている時間に前記出力電圧が
所定の範囲に収束するように動作点を設定する動作点設
定手段とを有する可変利得増幅回路。
【請求項２】前記電圧−電流変換手段は、トランジス
タと抵抗とを含み、前記入力電圧が前記トランジスタの
ゲートに入力され、前記トランジスタのソースと基準電
圧端子との間に前記抵抗が接続されたソースフォロア回
路であることを特徴とする請求項１記載の可変利得増幅
回路。
【請求項３】前記電圧−電流変換手段は、トランジス
タと抵抗と差動増幅回路とを含み、前記入力電圧が前記
差動増幅回路の非反転入力に接続され、前記差動増幅回
路の出力が前記トランジスタのゲートに接続され、前記
トランジスタのソースに前記抵抗の一端が接続され、前
記抵抗の他端が基準電圧端子に接続され、前記トランジ
スタのソースと前記抵抗との接続点が前記差動増幅回路
の反転入力と結合したことを特徴とする請求項１記載の
可変利得増幅回路。
【請求項４】前記電流増幅手段は、非対称のカレント
ミラー回路と、該カレントミラー回路の入力側と出力側
のトランジスタのゲート幅Ｗとゲート長Ｌの比を変更す
る手段とを含み、前記Ｗ／Ｌの比を変更することで電流
増幅の利得を可変制御することを特徴とする請求項１記
載の可変利得増幅回路。
【請求項５】前記ゲート幅Ｗとゲート長Ｌの比を変更
する手段は、複数のトランジスタと該トランジスタの各
々に接続するスイッチとを含み、該スイッチのオン・オ
フ制御により前記複数のトランジスタの内の電流を流す
トランジスタを選択して実行的に前記Ｗ／Ｌを変化させ
る手段を有することを特徴とする請求項４記載の可変利
得増幅回路。
【請求項６】前記電流増幅手段の出力にソースが接続
され、ゲートには一定の電圧が印加され、ドレインが電
流出力端子となるように接続されたトランジスタを配置
することを特徴とする請求項４あるいは５記載の可変利
得増幅回路。
【請求項７】前記電流−電圧変換手段は、基準電圧端
子と前記電流増幅手段との間に接続された抵抗を含むこ
とを特徴とする請求項１記載の可変利得増幅回路。
【請求項８】前記動作点設定手段は、目標動作点の値
と、該可変利得増幅回路の出力値とを比較する比較手段
と、該比較手段の比較結果に基づき出力電流量を増減す
る電流制御機能を有する定電流源手段とを有し、該定電
流源手段の出力が前記電圧−電流変換手段に結合されて
前記電流増幅手段に入力する電流量を前記電流制御機能
により制御することを特徴とする請求項１記載の可変利
得増幅回路。
【請求項９】前記動作点設定手段は、目標動作点の値
と、該可変利得増幅回路の出力値とを比較する比較手段
と、該比較手段の比較結果に基づき出力電流量を増減す
る電流制御機能を有する定電流源手段とを有し、該定電
流源手段の出力が前記電流−電圧変換手段に結合されて
前記電流増幅手段から出力される電流量を前記電流制御
機能により制御することを特徴とする請求項１記載の可
変利得増幅回路。
【請求項１０】前記定電流源手段は、一方の端子を基
準電圧に接続した抵抗と該抵抗を負荷として結合したト
ランジスタを含むソースフォロア回路を有し、該トラン
ジスタのゲート電圧によってソースの電位を制御し、該
ソース電位と該基準電圧とで決まる電流を該トランジス
タのドレインから流すことを特徴とする請求項８あるい
は９記載の可変利得増幅回路。
【請求項１１】前記トランジスタの前記ゲート電圧を
制御する手段をさらに有し、該ゲート電圧を制御する手
段は、第１の基準電圧にプリチャージされた第１の微小
容量と、第２の基準電圧にプリチャージされた第２の微
小容量と、前記ゲートに接続された前記微小容量よりも
大きな容量と、第１及び第２の微小容量との間に接続さ
れた第１および第２のスイッチを含み、前記比較手段の
比較結果に応じてオンあるいはオフする前記スイッチを
選択する手段を有することを特徴とする請求項１０記載
の可変利得増幅回路。
【請求項１２】所定周期のクロック信号を発生する手
段をさらに有し、前記プリチャージと前記スイッチを選
択する手段は、基準電圧入力期間中に前記クロック手段
のクロック信号周期に応じて繰り返し制御されることを
特徴とする請求項１１記載の可変利得増幅回路。
【請求項１３】収束モード設定手段をさらに有し、該
設定手段の出力に応じて前記クロック手段のクロック周
期を変更することを特徴とする請求項１２記載の可変利
得増幅回路。
【請求項１４】収束モード設定手段をさらに有し、該
設定手段の出力に応じて前記第１または第２の基準電圧
の少なくとも一方を変化させることを特徴とする請求項
１１記載の可変利得増幅回路。