JP2008219611A - バイアス回路 - Google Patents

Abstract

【課題】直流レベルの大きな変動を引き起こすことなく回路の動作点をシフトさせることができるバイアス回路を得る。
【解決手段】入力端子１と出力端子６の間に接続され、信号を増幅する増幅器３と、前記増幅器３の出力を前記増幅器３の入力に帰還する負帰還回路５と、前記負帰還回路５の入力にバイアス電圧、電流のいずれかを加算する加算器４とを設けた。
【選択図】図１

Description

この発明は、アナログ信号にバイアス電圧を与えて動作点をずらして増幅を行うサンプリング回路などのバイアス回路に関するものである。

サンプリング回路へアナログ信号を入力する際、特定電位付近のサンプリング精度を確保するために、アナログ信号に故意にバイアス電圧を与えて動作点をずらして増幅を行うことがよく行われる。

上記の目的では、増幅器の入力にバイアス電圧／電流を加算することによって出力信号レベルをシフトさせて次段の増幅器あるいはサンプリング回路に入力することがよく行われる。図５は、従来のバイアス回路の具体的な構成を示す回路図である（例えば、特許文献１参照）。この図５では、差動増幅器の片側入力にオフセット電圧を印加することによって等価的に入力信号にバイアス電圧を与え動作点をずらしている。

しかし、この方法では、印加した直流バイアスもそのまま増幅されてしまうため、次の段に接続される増幅器やサンプリング回路に入力される信号レベルがこれらの入力回路の許容範囲を超えてしまうことが起こりうる。

増幅器やサンプリング回路に入力される信号レベルがこれらの入力回路の許容範囲を超えると、増幅器を構成するトランジスタが正常動作しなくなることによって信号波形が劣化してしまうという問題点があった。

図６は、従来のバイアス回路の上述した問題点を模式的に説明した図で、従来のバイアス回路の構成及び信号波形を示す図である。図６において、入力端子１から入力された信号波形Ｓ１が、加算器４でバイアス電圧が印加され（信号波形Ｓ２参照）、さらに増幅器（Ａ）３により増幅されて信号波形Ｓ３が出力される。印加したバイアス電圧も同時に増幅されるため、信号波形Ｓ３の直流レベルは大きくシフトする。このとき、後段に接続される増幅器３やサンプリング回路の正常動作レベル範囲を信号波形Ｓ３が逸脱するとこれら後段回路が正常動作しなくなるという問題点があった。

消費電力を低減するために回路の電源電圧は通常可能な限り低く設計するため、回路が正常動作する入力信号範囲は一般的に小さい。また、バイアス電圧を加算して信号波形Ｓ２になった時点で増幅器３の入力動作範囲を逸脱し、この増幅器３が正常動作しなくなることもある。

特開平１１−２０３８９８号公報

上述したような従来のバイアス回路では、バイアス電圧が印加された信号波形が後段に接続される増幅器などの正常動作レベル範囲を逸脱すると、これら後段回路が正常動作しなくなるというという問題点があった。

この発明は、上述のような課題を解決するためになされたもので、その目的は、直流レベルの大きな変動を引き起こすことなく回路の動作点をシフトさせることができるバイアス回路を得るものである。

この発明に係るバイアス回路は、信号を増幅する増幅器と、前記増幅器の出力を前記増幅器の入力に帰還する帰還回路と、前記帰還回路の入力に電圧、電流のいずれかを加算する加算器とを設けたものである。

この発明に係るバイアス回路は、直流レベルの大きな変動を引き起こすことなく回路の動作点をシフトさせることができるという効果を奏する。

実施の形態１．
この発明の実施の形態１に係るバイアス回路について図１及び図２を参照しながら説明する。図１は、この発明の実施の形態１に係るバイアス回路の構成及び信号波形を示す図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。

図１において、この発明の実施の形態１に係るバイアス回路は、入力端子１に接続された加算器２と、加算器２と出力端子６の間に接続された増幅器（Ａ）３と、増幅器３の出力側に接続された加算器４と、加算器４と加算器２の間に接続された負帰還回路（−β）５とが設けられている。

つぎに、この実施の形態１に係るバイアス回路の動作について図面を参照しながら説明する。

このバイアス回路は、上述したように、負帰還回路５を備え、バイアス電圧は増幅器３の出力側に加算器４によって印加する。説明を簡単にするために、ここでは負帰還回路５の帰還係数β＝１として動作を説明する。加算器４によってバイアス電圧を印加すると、負帰還回路５によってこの印加電圧を打ち消す方向に回路が動作するため、結果として増幅器３の入力は入力波形Ｓ２のようになり、これが増幅されて出力波形Ｓ３が得られる。

従来のバイアス回路を示す図６と違い、直流レベルの変動を抑圧し、回路の動作点のみを変更することが出来る。

図２は、この発明の実施の形態１に係るバイアス回路の具体的な構成を示す回路図である。

図２において、この発明の実施の形態１に係るバイアス回路は、入力端子１と出力端子６の間に接続された増幅器３と、増幅器３の出力側に接続された負荷抵抗７と、増幅器３の出力側に接続された電流源８と、増幅器３の出力側と入力側の間に接続され、抵抗５１、５２から構成された負帰還回路５とが設けられている。なお、負荷抵抗７、電流源８及び出力端子６は、増幅器３の出力側に接続されたトランジスタを介さずに、増幅器３の出力側に直接接続してもよい。

このバイアス回路は、増幅器３の出力側に接続された負荷抵抗７の電圧を、負帰還回路５を用いて負帰還をかけている。また、増幅器３の出力側には電流源８が接続され、印加したバイアス電流が負荷抵抗７で電圧に変換され、バイアス電圧として増幅器３の出力に加算される。すなわち、図１の加算器４は、図２では、増幅器３の出力側に接続された電流源８と、増幅器３の出力側に接続され、電流源８によるバイアス電流を電圧に変換する負荷抵抗７とから構成される。

また、このバイアス回路の動作は、図１で説明した通り、負帰還回路５が接続された増幅器３の出力にバイアス電圧を印加するもので、図１の増幅器３の入力側に示した加算器２は、この図２では、負帰還回路５を増幅器３の反転入力端子に接続することで実現している。帰還率は負帰還回路５を構成する抵抗５１、５２の比で決まり、必要な利得と直流レベルシフトの抑圧率を鑑みて決定すればよい。

実施の形態２．
この発明の実施の形態２に係るバイアス回路について図３を参照しながら説明する。図３は、この発明の実施の形態２に係るバイアス回路の具体的な構成を示す回路図である。

図３において、この発明の実施の形態２に係るバイアス回路は、入力端子１と出力端子６の間に接続された増幅器３と、増幅器３の出力側に接続された負荷抵抗７と、増幅器３の出力側に接続された電流源８と、増幅器３の出力側と入力側の間に接続された負帰還回路５とが設けられている。なお、負荷抵抗７、電流源８及び出力端子６は、増幅器３の出力側に接続されたトランジスタを介さずに、増幅器３の出力側に直接接続してもよい。

本実施の形態２に係るバイアス回路は、上記の実施の形態１に係るバイアス回路の負帰還回路５の抵抗分割比を無限大にしたもので、１００％の帰還がかかっている

したがって、図３に示す実施の形態２に係るバイアス回路は、印加バイアス電圧による直流レベルシフトを完全に抑圧した、利得１のバイアス回路であり、図１で説明した本発明の基本動作そのものの動作を実現するものである。

実施の形態３．
この発明の実施の形態３に係るバイアス回路について図４を参照しながら説明する。図４は、この発明の実施の形態３に係るバイアス回路の具体的な構成を示す回路図である。

本実施の形態３に係るバイアス回路は、差動型増幅器３Ａと負帰還回路５Ａを用いたバイアス回路である。この実施の形態３では、差動型増幅器３Ａは２段のトランジスタからなり、出力が負帰還回路５Ａによって差動型増幅器３Ａの２段目のトランジスタの入力に帰還されている。

負帰還回路５Ａはエミッタフォロワであるから、２段目のトランジスタのコレクタ電位がベースに正相で１００％帰還される。ベースの電位はコレクタ電位と逆相であるから、負帰還回路５Ａは１００％の負帰還として動作する。

電流源８で印加したバイアス電流は負荷抵抗７で電圧に変換され、バイアス電圧として差動型増幅器３Ａの出力に加算される。以上により、図４に示した本発明の実施の形態３に係るバイアス回路は、図３に示した実施の形態２と同様に、出力レベルが印加バイアスに依存しない、動作点のみをシフトするバイアス回路として動作する。

この発明の実施の形態１に係るバイアス回路の構成及び信号波形を示す図である。 この発明の実施の形態１に係るバイアス回路の具体的な構成を示す回路図である。 この発明の実施の形態２に係るバイアス回路の具体的な構成を示す回路図である。 この発明の実施の形態３に係るバイアス回路の具体的な構成を示す回路図である。 従来のバイアス回路の具体的な構成を示す回路図である。 従来のバイアス回路の構成及び信号波形を示す図である。

符号の説明

１ 入力端子、２ 加算器、３ 増幅器、３Ａ 差動型増幅器、４ 加算器、５、５Ａ 負帰還回路、６ 出力端子、７ 負荷抵抗、８ 電流源。

Claims (5)

1. 信号を増幅する増幅器と、
   前記増幅器の出力を前記増幅器の入力に帰還する帰還回路と、
   前記帰還回路の入力に電圧、電流のいずれかを加算する加算器と
   を備えたことを特徴とするバイアス回路。
2. 前記帰還回路は、前記増幅器の出力の一部を前記増幅器の入力に帰還する
   ことを特徴とする請求項１記載のバイアス回路。
3. 前記帰還回路は、前記増幅器の出力の全てを前記増幅器の入力に帰還する
   ことを特徴とする請求項１記載のバイアス回路。
4. 前記加算器は、
   前記増幅器の出力側に接続された電流源と、
   前記増幅器の出力側に接続され、前記電流源によるバイアス電流を電圧に変換する負荷抵抗とから構成される
   ことを特徴とする請求項１から請求項３までのいずれかに記載のバイアス回路。
5. 前記増幅器は、２段のトランジスタからなる差動型であり、
   前記帰還回路は、前記増幅器の出力を前記増幅器の２段目のトランジスタの入力に帰還する
   ことを特徴とする請求項１から請求項４までのいずれかに記載のバイアス回路。

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