JPH11331884A - 画像信号処理集積回路 - Google Patents
画像信号処理集積回路Info
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- JPH11331884A JPH11331884A JP10127483A JP12748398A JPH11331884A JP H11331884 A JPH11331884 A JP H11331884A JP 10127483 A JP10127483 A JP 10127483A JP 12748398 A JP12748398 A JP 12748398A JP H11331884 A JPH11331884 A JP H11331884A
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Abstract
(57)【要約】
【課題】 簡単な操作で検査対象の画像信号処理集積回
路に適応したテスト信号により、適確迅速に動作機能の
検査を行なうことが可能な画像信号処理集積回路を提供
する。 【解決手段】 テスト信号レジスタ５には、予め検査に
使用するテストデータがマイコンから供給保持されてお
り、通常動作モードでは、画像信号処理集積回路に入力
され所定の信号処理が施される画像信号が、フィールド
メモリ１２に格納され外部に出力されるが、テストモー
ドでは、テスト信号レジスタ５から読み出されたテスト
データがフィールドメモリ１２に格納され、フィールド
メモリ１２から読み出したテストデータの表示画像に基
づき、画像信号処理集積回路の動作の判定が行なわれ、
最適なテストデータを使用して、短時間で簡単な操作に
より、フィールドメモリ１２を画像加工メモリに共用す
る簡単な構成て、動作特性の適確な検査と品質評価を行
なうことが可能になる。
路に適応したテスト信号により、適確迅速に動作機能の
検査を行なうことが可能な画像信号処理集積回路を提供
する。 【解決手段】 テスト信号レジスタ５には、予め検査に
使用するテストデータがマイコンから供給保持されてお
り、通常動作モードでは、画像信号処理集積回路に入力
され所定の信号処理が施される画像信号が、フィールド
メモリ１２に格納され外部に出力されるが、テストモー
ドでは、テスト信号レジスタ５から読み出されたテスト
データがフィールドメモリ１２に格納され、フィールド
メモリ１２から読み出したテストデータの表示画像に基
づき、画像信号処理集積回路の動作の判定が行なわれ、
最適なテストデータを使用して、短時間で簡単な操作に
より、フィールドメモリ１２を画像加工メモリに共用す
る簡単な構成て、動作特性の適確な検査と品質評価を行
なうことが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、画像信号の処理を
行なう画像信号処理集積回路に関する。
行なう画像信号処理集積回路に関する。
【０００２】
【従来の技術】ビデオカメラなど各種のビデオ機器に
は、画像信号の処理を行なうそれぞれの機能の画像信号
処理集積回路が使用されている。この種の画像信号処理
集積回路は、年々大型化する傾向にあり、集積回路には
種々の機能を持った回路ブロックが搭載されている。こ
の種の画像信号処理集積回路の動作特性の評価を行なう
には、特定の測定器から所定のテスト画像信号を入力し
て、該画像信号処理集積回路から出力されるテスト画像
信号をモニタに表示させ、モニタの表示画像を監視する
ことにより行なっている。
は、画像信号の処理を行なうそれぞれの機能の画像信号
処理集積回路が使用されている。この種の画像信号処理
集積回路は、年々大型化する傾向にあり、集積回路には
種々の機能を持った回路ブロックが搭載されている。こ
の種の画像信号処理集積回路の動作特性の評価を行なう
には、特定の測定器から所定のテスト画像信号を入力し
て、該画像信号処理集積回路から出力されるテスト画像
信号をモニタに表示させ、モニタの表示画像を監視する
ことにより行なっている。
【０００３】
【発明が解決しようとする課題】前述の画像信号処理集
積回路の従来の動作特性の評価では、測定器からのテス
ト画像信号を複数の回路を経由して検査対象の画像信号
処理集積回路に入力する必要があり、検査対象の画像信
号処理集積回路に対応して、それぞれのテスト画像信号
を出力する測定器を準備することが要求され、動作特性
の検査が煩雑で、検査時間が長くなり、検査コストの上
からも問題があった。
積回路の従来の動作特性の評価では、測定器からのテス
ト画像信号を複数の回路を経由して検査対象の画像信号
処理集積回路に入力する必要があり、検査対象の画像信
号処理集積回路に対応して、それぞれのテスト画像信号
を出力する測定器を準備することが要求され、動作特性
の検査が煩雑で、検査時間が長くなり、検査コストの上
からも問題があった。
【０００４】本発明は、前述したような画像信号処理集
積回路の動作特性の検査の現状に鑑みてなされたもので
あり、その目的は、簡単な操作で検査対象の画像信号処
理集積回路に適応したテスト画像信号により、適確迅速
に動作特性の検査を行なうことが可能な画像信号処理集
積回路を提供することにある。
積回路の動作特性の検査の現状に鑑みてなされたもので
あり、その目的は、簡単な操作で検査対象の画像信号処
理集積回路に適応したテスト画像信号により、適確迅速
に動作特性の検査を行なうことが可能な画像信号処理集
積回路を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、通常動作モードで画像信号が入力され、
該画像信号に所定の信号処理を施す画像信号処理集積回
路であり、予め入力される検査用のテストデータを保持
するデータ保持手段と、前記通常動作モードでは、前記
信号処理が施された画像データが格納され、テストモー
ドでは、前記データ保持手段から読み出された前記テス
トデータが格納される処理格納手段と、前記通常動作モ
ード時と前記テストモード時とで、前記処理格納手段へ
のそれぞれのデータの格納の切換制御を行なう制御手段
とを備え、テストモードにおいて、前記処理格納手段か
ら読み出した前記テストデータの表示画像に基づいて、
動作特性の判定が行なわれることを特徴とするものであ
る。
に、本発明は、通常動作モードで画像信号が入力され、
該画像信号に所定の信号処理を施す画像信号処理集積回
路であり、予め入力される検査用のテストデータを保持
するデータ保持手段と、前記通常動作モードでは、前記
信号処理が施された画像データが格納され、テストモー
ドでは、前記データ保持手段から読み出された前記テス
トデータが格納される処理格納手段と、前記通常動作モ
ード時と前記テストモード時とで、前記処理格納手段へ
のそれぞれのデータの格納の切換制御を行なう制御手段
とを備え、テストモードにおいて、前記処理格納手段か
ら読み出した前記テストデータの表示画像に基づいて、
動作特性の判定が行なわれることを特徴とするものであ
る。
【０００６】
【発明の実施の形態】以下に、本発明の一実施の形態
を、図１ないし図８を参照して説明する。図１は本実施
の形態の構成を示すブロック図、図２は本実施の形態に
使用する通信データフォーマットの構成を示す説明図、
図３及び図４は図２のフォーマットデータの内訳を示す
説明図、図５は本実施の形態の通信データ書込の説明
図、図６は本実施の形態の第１の画像表示の説明図、図
７は本実施の形態の第２の画像表示の説明図、図８は本
実施の形態の動作を示すフローチャートである。
を、図１ないし図８を参照して説明する。図１は本実施
の形態の構成を示すブロック図、図２は本実施の形態に
使用する通信データフォーマットの構成を示す説明図、
図３及び図４は図２のフォーマットデータの内訳を示す
説明図、図５は本実施の形態の通信データ書込の説明
図、図６は本実施の形態の第１の画像表示の説明図、図
７は本実施の形態の第２の画像表示の説明図、図８は本
実施の形態の動作を示すフローチャートである。
【０００７】図１に示すように、本実施の形態に係る画
像信号処理用のＬＳＩ（大規模集積回路）１には、テス
ト動作を制御する制御ブロック２と、通常動作モード
で、信号処理された画像信号が格納され、テストモード
でテスト信号が格納される蓄積ブロック３とが設けられ
ている。制御ブロック２には、マイコンから供給される
テスト用の通信データを、蓄積ブロック３に入力するた
めに、所定のデータ列に変換して保持するテスト信号レ
ジスタ５と、蓄積プロック３の動作を制御するコントロ
ーラ６とが設けられている。
像信号処理用のＬＳＩ（大規模集積回路）１には、テス
ト動作を制御する制御ブロック２と、通常動作モード
で、信号処理された画像信号が格納され、テストモード
でテスト信号が格納される蓄積ブロック３とが設けられ
ている。制御ブロック２には、マイコンから供給される
テスト用の通信データを、蓄積ブロック３に入力するた
めに、所定のデータ列に変換して保持するテスト信号レ
ジスタ５と、蓄積プロック３の動作を制御するコントロ
ーラ６とが設けられている。
【０００８】また、蓄積ブロック３においては、テスト
信号レジスタ５に接続され、テスト信号のアドレスを出
力するテスト信号アドレス発生器７と、通常動作時のア
ドレスを出力する通常動作アドレス発生器８とが設けら
れ、テスト信号アドレス発生器７の出力端子と、通常動
作アドレス発生器８の出力端子とが、スイッチ１０の切
換端子ｔ１、ｔ２にそれぞれ接続され、スイッチ１０の
コモン端子ｔｃが、通常動作モードでは信号処理された
画像信号を、テストモードではテスト画像信号を格納す
るフィールドメモリ１２に接続されている。また、蓄積
ブロック３には、フィールドメモリ１２への入力の切換
を行なうスイッチ１１と、テスト信号タイミング発生器
１３とが設けられ、スイッチ１１の切換端子ｔ３、ｔ４
には、テスト信号レジスタ５からのテスト画像信号と、
ＬＳＩ１で信号処理された画像信号とがそれぞれ入力さ
れ、スイッチ１１のコモン端子ｔｃがフィールドメモリ
１２に接続され、テスト信号タイミング発生器１３に
は、コントローラ６からのＴＳＧＷＳＰ（テスト信号書
込開始）信号とクロックが入力され、テスト信号タイミ
ング発生器１３の出力端子は、フィールドメモリ１２に
接続されている。
信号レジスタ５に接続され、テスト信号のアドレスを出
力するテスト信号アドレス発生器７と、通常動作時のア
ドレスを出力する通常動作アドレス発生器８とが設けら
れ、テスト信号アドレス発生器７の出力端子と、通常動
作アドレス発生器８の出力端子とが、スイッチ１０の切
換端子ｔ１、ｔ２にそれぞれ接続され、スイッチ１０の
コモン端子ｔｃが、通常動作モードでは信号処理された
画像信号を、テストモードではテスト画像信号を格納す
るフィールドメモリ１２に接続されている。また、蓄積
ブロック３には、フィールドメモリ１２への入力の切換
を行なうスイッチ１１と、テスト信号タイミング発生器
１３とが設けられ、スイッチ１１の切換端子ｔ３、ｔ４
には、テスト信号レジスタ５からのテスト画像信号と、
ＬＳＩ１で信号処理された画像信号とがそれぞれ入力さ
れ、スイッチ１１のコモン端子ｔｃがフィールドメモリ
１２に接続され、テスト信号タイミング発生器１３に
は、コントローラ６からのＴＳＧＷＳＰ（テスト信号書
込開始）信号とクロックが入力され、テスト信号タイミ
ング発生器１３の出力端子は、フィールドメモリ１２に
接続されている。
【０００９】図２に示すように、本実施の形態におい
て、制御ブロック２のテスト信号レジスタ５に入力され
る通信信号のフォーマットＦは、マイコンとの一度の通
信では２１ワードからなり、その内訳は、図３に示すよ
うに、通信データのパリティチェック信号２ワード、テ
スト信号書込アドレス１ワード、画像ライン識別アドレ
ス１ワード、輝度信号（Ｙ信号）用画像データ８ワー
ド、色差信号（Ｃ−Ｙ信号）用画像データＲ−Ｙ、Ｂ−
Ｙそれぞれ４ワード、テスト信号判別のＭＯＤＥ信号１
ワードである。
て、制御ブロック２のテスト信号レジスタ５に入力され
る通信信号のフォーマットＦは、マイコンとの一度の通
信では２１ワードからなり、その内訳は、図３に示すよ
うに、通信データのパリティチェック信号２ワード、テ
スト信号書込アドレス１ワード、画像ライン識別アドレ
ス１ワード、輝度信号（Ｙ信号）用画像データ８ワー
ド、色差信号（Ｃ−Ｙ信号）用画像データＲ−Ｙ、Ｂ−
Ｙそれぞれ４ワード、テスト信号判別のＭＯＤＥ信号１
ワードである。
【００１０】ところで、本実施の形態では、４：２：２
のサンプリングで、ＲＥＣ６０１の画像フォーマットを
使用しているため、１ラインのデータ転送を行なうため
に必要な通信回数は９０回となる。また、図１の蓄積ブ
ロック３のメモリ容量を考慮して、４ライン程度のメモ
リ領域が設定されており、４ラインの画像データの書込
には３６０回の通信が必要である。このために、図３の
ＬＩＮＥ（１：０）に示すように、ライン識別アドレス
を２ビット用意しておき、図２に示すように、ＬＩＮＥ
ＡＤＤＲＥＳＳが００のラインをライン番号０、０１
のラインをライン番号１、１０のラインをライン番号
２、１１のラインをライン番号３とし、所定のメモリア
ドレスに画像データが書込まれるようになっている。
のサンプリングで、ＲＥＣ６０１の画像フォーマットを
使用しているため、１ラインのデータ転送を行なうため
に必要な通信回数は９０回となる。また、図１の蓄積ブ
ロック３のメモリ容量を考慮して、４ライン程度のメモ
リ領域が設定されており、４ラインの画像データの書込
には３６０回の通信が必要である。このために、図３の
ＬＩＮＥ（１：０）に示すように、ライン識別アドレス
を２ビット用意しておき、図２に示すように、ＬＩＮＥ
ＡＤＤＲＥＳＳが００のラインをライン番号０、０１
のラインをライン番号１、１０のラインをライン番号
２、１１のラインをライン番号３とし、所定のメモリア
ドレスに画像データが書込まれるようになっている。
【００１１】また、本実施の形態では、図６に示す画像
分割表示と、図７に示す線順次表示との何れかを選択し
て、フィールドメモリ１２から読み出すテスト画像信号
の表示可能になっていて、図３に示すＬＩＮＥ（１：
０）の３ビット目のＴＳＧＭＤフラグが０では画面分割
表示が、ＴＳＧＭＤのフラグが１では線順次表示が行な
われるように構成されている。この画面分割表示では、
例えば、Ａ領域にはライン番号０の画像が、Ｂ領域には
ライン番号１の画像が、Ｃ領域にはライン番号２の画像
が、Ｄ領域にはライン番号３の画像が表示される。ま
た、本実施の形態では、図３のＬＩＮＥ ＳＥＬ（７：
０）に示すように、２ビットごとに組になったＬＡＳＥ
Ｌ、ＬＢＳＥＬ、ＬＣＳＥＬ、ＬＤＳＥＬによって、各
領域にどのライン番号の画像を表示するかを任意に設定
可能になっている。さらに、本実施の形態では、図７に
示すように、各ライン番号の画像を領域ごとでなく、１
ラインごとに各ライン番号の画像を順次表示させること
も可能になっている。
分割表示と、図７に示す線順次表示との何れかを選択し
て、フィールドメモリ１２から読み出すテスト画像信号
の表示可能になっていて、図３に示すＬＩＮＥ（１：
０）の３ビット目のＴＳＧＭＤフラグが０では画面分割
表示が、ＴＳＧＭＤのフラグが１では線順次表示が行な
われるように構成されている。この画面分割表示では、
例えば、Ａ領域にはライン番号０の画像が、Ｂ領域には
ライン番号１の画像が、Ｃ領域にはライン番号２の画像
が、Ｄ領域にはライン番号３の画像が表示される。ま
た、本実施の形態では、図３のＬＩＮＥ ＳＥＬ（７：
０）に示すように、２ビットごとに組になったＬＡＳＥ
Ｌ、ＬＢＳＥＬ、ＬＣＳＥＬ、ＬＤＳＥＬによって、各
領域にどのライン番号の画像を表示するかを任意に設定
可能になっている。さらに、本実施の形態では、図７に
示すように、各ライン番号の画像を領域ごとでなく、１
ラインごとに各ライン番号の画像を順次表示させること
も可能になっている。
【００１２】本実施の形態の動作を、図８のフローチャ
ートに基づいて説明する。図８のフローチャートのステ
ップＳ１で、図５に示すように、チップセレクト信号Ｘ
ＣＳの立ち上がりの検出が判定され、ステップＳ２に進
んで、マイコンから入力される通信データが、チップセ
レクト信号ＸＣＳの立ち上がりで、テスト信号レジスタ
５にラッチされる。次いで、ステップＳ３に進んで、通
信データ内のテスト信号（ＴＥＳＴＳＧ）フラグが論理
値“１”であるか否かが判定され、ステップＳ４では、
信号ＴＳＧＦの論理値が“１”であるか否かが判定さ
れ、この判定がＹＥＳであると、スイッチ１０は切換端
子ｔ１側に切り換えられ、スイッチ１１が切換端子ｔ３
側に切り換えられ、ステップＳ５に進んでテスト信号書
込モードが設定される。
ートに基づいて説明する。図８のフローチャートのステ
ップＳ１で、図５に示すように、チップセレクト信号Ｘ
ＣＳの立ち上がりの検出が判定され、ステップＳ２に進
んで、マイコンから入力される通信データが、チップセ
レクト信号ＸＣＳの立ち上がりで、テスト信号レジスタ
５にラッチされる。次いで、ステップＳ３に進んで、通
信データ内のテスト信号（ＴＥＳＴＳＧ）フラグが論理
値“１”であるか否かが判定され、ステップＳ４では、
信号ＴＳＧＦの論理値が“１”であるか否かが判定さ
れ、この判定がＹＥＳであると、スイッチ１０は切換端
子ｔ１側に切り換えられ、スイッチ１１が切換端子ｔ３
側に切り換えられ、ステップＳ５に進んでテスト信号書
込モードが設定される。
【００１３】そして、ステップＳ６に進んで、コントロ
ーラ６からテスト信号タイミング発生器１３に、信号Ｔ
ＳＧＷＳＰ（テスト信号書込開始信号）が入力されたか
否かの判定が行なわれ、ステップＳ６の判定がＹＥＳで
あると、ステップＳ７に進んで、テスト信号アドレス発
生器７から、テスト信号のアドレスがフィールドメモリ
１２に供給され、テスト信号タイミング発生器１３か
ら、タイミング信号がフィールドメモリ１２に供給され
る。次いで、ステップＳ８に進んで、テスト画像信号の
輝度信号データＹと色差信号データＣ−Ｙが、スイッチ
１１を介してフィールドメモリ１２に入力され書込まれ
る。この動作は、マイコンが信号ＴＥＳＴＳＧの論理値
を“０”に設定するまで継続される。
ーラ６からテスト信号タイミング発生器１３に、信号Ｔ
ＳＧＷＳＰ（テスト信号書込開始信号）が入力されたか
否かの判定が行なわれ、ステップＳ６の判定がＹＥＳで
あると、ステップＳ７に進んで、テスト信号アドレス発
生器７から、テスト信号のアドレスがフィールドメモリ
１２に供給され、テスト信号タイミング発生器１３か
ら、タイミング信号がフィールドメモリ１２に供給され
る。次いで、ステップＳ８に進んで、テスト画像信号の
輝度信号データＹと色差信号データＣ−Ｙが、スイッチ
１１を介してフィールドメモリ１２に入力され書込まれ
る。この動作は、マイコンが信号ＴＥＳＴＳＧの論理値
を“０”に設定するまで継続される。
【００１４】ステップＳ８からステップＳ１に戻って、
チップセレクト信号ＸＣＳの立ち上がりを確認して、ス
テップＳ２で次のデータがラッチされるが、ステップＳ
３でテスト信号（ＴＥＳＴＳＧ）フラグが論理値“０”
であることを確認して、ステップＳ９に進み、信号ＴＳ
ＧＦの論理値が“１”であるか否かが判定される。ステ
ップＳ９の判定がＮＯであると、ステップＳ１０に進ん
で通常処理が行なわれ、ステップＳ９の判定がＹＥＳで
あると、ステップＳ１１に進んで、テスト信号読出モー
ドが設定され、ステップＳ１２に進んで、信号ＴＳＧＭ
Ｄの論理値が“０”であるか否かが判定される。
チップセレクト信号ＸＣＳの立ち上がりを確認して、ス
テップＳ２で次のデータがラッチされるが、ステップＳ
３でテスト信号（ＴＥＳＴＳＧ）フラグが論理値“０”
であることを確認して、ステップＳ９に進み、信号ＴＳ
ＧＦの論理値が“１”であるか否かが判定される。ステ
ップＳ９の判定がＮＯであると、ステップＳ１０に進ん
で通常処理が行なわれ、ステップＳ９の判定がＹＥＳで
あると、ステップＳ１１に進んで、テスト信号読出モー
ドが設定され、ステップＳ１２に進んで、信号ＴＳＧＭ
Ｄの論理値が“０”であるか否かが判定される。
【００１５】ステップＳ１２で、信号ＴＳＧＭＤの論理
値が“０”であると判定されると、ステップＳ１３に進
んで、テスト信号アドレス発生器７から、画面分割表示
のアドレスがフイルドメモリ１２に入力され、テスト信
号タイミング発生器１３から、画面分割表示のタイミン
グ信号が、フィールドメモリ１２に入力される。次い
で、ステップＳ１４に進んで、フィールドメモリ１２か
ら、格納されているテスト信号のデータが読み出され、
ステップＳ１５において、読み出されたテスト信号のデ
ータが、図５に示すように画面分割モードで表示され
る。
値が“０”であると判定されると、ステップＳ１３に進
んで、テスト信号アドレス発生器７から、画面分割表示
のアドレスがフイルドメモリ１２に入力され、テスト信
号タイミング発生器１３から、画面分割表示のタイミン
グ信号が、フィールドメモリ１２に入力される。次い
で、ステップＳ１４に進んで、フィールドメモリ１２か
ら、格納されているテスト信号のデータが読み出され、
ステップＳ１５において、読み出されたテスト信号のデ
ータが、図５に示すように画面分割モードで表示され
る。
【００１６】一方、ステップＳ１２で、信号ＴＳＧＭＤ
の論理値が“１”であると判定されると、ステップＳ１
６に進んで、テスト信号アドレス発生器７から、線順次
表示のアドレスがフィールドメモリ１２に入力され、テ
スト信号タイミング発生器１３から、線順次表示のタイ
ミング信号がフィールドメモリ１２に入力される。次い
で、ステップＳ１７に進んで、フィールドメモリ１２か
ら、格納されているテスト信号のデータが読み出され、
ステップＳ１８において、読み出されたテスト信号のデ
ータが、図７に示すように線順次モードで表示される。
の論理値が“１”であると判定されると、ステップＳ１
６に進んで、テスト信号アドレス発生器７から、線順次
表示のアドレスがフィールドメモリ１２に入力され、テ
スト信号タイミング発生器１３から、線順次表示のタイ
ミング信号がフィールドメモリ１２に入力される。次い
で、ステップＳ１７に進んで、フィールドメモリ１２か
ら、格納されているテスト信号のデータが読み出され、
ステップＳ１８において、読み出されたテスト信号のデ
ータが、図７に示すように線順次モードで表示される。
【００１７】以上に説明したように、本実施の形態によ
ると、マイコンから検査対象のＬＳＩ１に最適のテスト
信号の画像データを、予めテスト信号レジスタ５にラッ
チ保持させ、テストモードで、テスト信号レジスタ５か
ら、テスト信号の画像データをフィールドメモリ１２に
書き込み、例えば、ライン番号０にカラーバーを、ライ
ン番号１に輝度信号を、ライン番号２に１００％色信号
を表示させ、ＬＳＩ１の検査と特性の評価を短時間で適
確に行なうことが可能になり、画像データはディジタル
信号のままで、フィールドメモリ１２に書込まれ、ＡＤ
コンバータが介在されないので、例えば、フィルタ特性
などをも高精度で把握することが可能になる。また、構
成上でも通常動作時には、フィールドメモリ１２が、画
像加工メモリとして使用されるため、複雑な構成とはな
らず、ビデオ機器に搭載したままで、迅速適確に検査と
品質評価とを行なうことが可能である。
ると、マイコンから検査対象のＬＳＩ１に最適のテスト
信号の画像データを、予めテスト信号レジスタ５にラッ
チ保持させ、テストモードで、テスト信号レジスタ５か
ら、テスト信号の画像データをフィールドメモリ１２に
書き込み、例えば、ライン番号０にカラーバーを、ライ
ン番号１に輝度信号を、ライン番号２に１００％色信号
を表示させ、ＬＳＩ１の検査と特性の評価を短時間で適
確に行なうことが可能になり、画像データはディジタル
信号のままで、フィールドメモリ１２に書込まれ、ＡＤ
コンバータが介在されないので、例えば、フィルタ特性
などをも高精度で把握することが可能になる。また、構
成上でも通常動作時には、フィールドメモリ１２が、画
像加工メモリとして使用されるため、複雑な構成とはな
らず、ビデオ機器に搭載したままで、迅速適確に検査と
品質評価とを行なうことが可能である。
【００１８】
【発明の効果】本発明に係る画像信号処理集積回路は、
データ保持手段と処理格納手段とを備え、データ保持手
段には、検査に使用するテストデータが予め保持されて
おり、通常動作モードでは、入力される画像信号には、
所定の信号処理が施されて処理格納手段に格納され、処
理格納手段から信号処理が施された画像信号が外部に出
力されるが、テストモードでは、データ保持手段から、
予め保持されているテストデータが読み出されて処理格
納手段に格納され、処理格納手段から読み出したテスト
データの表示画像に基づいて、画像信号処理集積回路の
動作の判定が行なわれるので、マイコンから提供された
最適なテストデータを使用して、短時間で簡単な操作に
より、処理格納手段を画像加工メモリに共用する簡単な
構成て、動作機能の適確な検査と品質評価を行なうこと
が可能になる。
データ保持手段と処理格納手段とを備え、データ保持手
段には、検査に使用するテストデータが予め保持されて
おり、通常動作モードでは、入力される画像信号には、
所定の信号処理が施されて処理格納手段に格納され、処
理格納手段から信号処理が施された画像信号が外部に出
力されるが、テストモードでは、データ保持手段から、
予め保持されているテストデータが読み出されて処理格
納手段に格納され、処理格納手段から読み出したテスト
データの表示画像に基づいて、画像信号処理集積回路の
動作の判定が行なわれるので、マイコンから提供された
最適なテストデータを使用して、短時間で簡単な操作に
より、処理格納手段を画像加工メモリに共用する簡単な
構成て、動作機能の適確な検査と品質評価を行なうこと
が可能になる。
【図１】本発明の一実施の形態の構成を示すブロック図
である。
である。
【図２】同実施の形態に使用する通信データフォーマッ
トの構成を示す説明図である。
トの構成を示す説明図である。
【図３】図２のフォーマットデータの内訳を示す説明図
（その１）である。
（その１）である。
【図４】図２のフォーマットデータの内訳を示す説明図
（その２）である。
（その２）である。
【図５】同実施の形態の通信データ書込の説明図であ
る。
る。
【図６】同実施の形態の第１の画像表示の説明図であ
る。
る。
【図７】同実施の形態の第２の画像表示の説明図であ
る。
る。
【図８】同実施の形態の動作を示すフローチャートであ
る。
る。
１…ＬＳＩ、２…制御ブロック、３…蓄積ブロック、５
…テスト信号レジスタ、６…コクトローラ、７…テスト
信号アドレス発生器、８…通常動作アドレス発生器、１
０、１１…スイッチ、１２…フィールドメモリ、１３…
テス信号タイミング発生器。
…テスト信号レジスタ、６…コクトローラ、７…テスト
信号アドレス発生器、８…通常動作アドレス発生器、１
０、１１…スイッチ、１２…フィールドメモリ、１３…
テス信号タイミング発生器。
Claims (1)
- 【請求項１】 通常動作モードで画像信号が入力され、
該画像信号に所定の信号処理を施す画像信号処理集積回
路であり、 予め入力される検査用のテストデータを保持するデータ
保持手段と、 前記通常動作モードでは、前記信号処理が施された画像
データが格納され、テストモードでは、前記データ保持
手段から読み出された前記テストデータが格納される処
理格納手段と、 前記通常動作モード時と前記テストモード時とで、前記
処理格納手段へのそれぞれのデータの格納の切換制御を
行なう制御手段とを備え、 テストモードにおいて、前記処理格納手段から読み出し
た前記テストデータの表示画像に基づいて、動作特性の
判定が行なわれることを特徴とする画像信号処理集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10127483A JPH11331884A (ja) | 1998-05-11 | 1998-05-11 | 画像信号処理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10127483A JPH11331884A (ja) | 1998-05-11 | 1998-05-11 | 画像信号処理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11331884A true JPH11331884A (ja) | 1999-11-30 |
Family
ID=14961068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10127483A Pending JPH11331884A (ja) | 1998-05-11 | 1998-05-11 | 画像信号処理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11331884A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204853A (ja) * | 2010-03-25 | 2011-10-13 | Denso Corp | システムインパッケージ |
-
1998
- 1998-05-11 JP JP10127483A patent/JPH11331884A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011204853A (ja) * | 2010-03-25 | 2011-10-13 | Denso Corp | システムインパッケージ |
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