JPH05307900A - 半導体メモリ素子 - Google Patents
半導体メモリ素子Info
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- JPH05307900A JPH05307900A JP4112749A JP11274992A JPH05307900A JP H05307900 A JPH05307900 A JP H05307900A JP 4112749 A JP4112749 A JP 4112749A JP 11274992 A JP11274992 A JP 11274992A JP H05307900 A JPH05307900 A JP H05307900A
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- Japan
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- output
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- test mode
- memory
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Abstract
(57)【要約】
【目的】 複数ビットのデータを入出力するメモリ素子
において、テストモードだけを用いて、信頼性の高いテ
ストを可能とする。 【構成】 テストモード時(TE=1)の書き込み時、
データ分配回路2は、入力データDin1を出力S1〜S
8の全てに分配して、メモリブロック1〜8に書き込
む。読み出し時、メモリブロック1〜8からの読み出し
データD1〜D8は、比較回路5に入力され、出力選択
回路4は、比較検出出力CMPに制御されデータD1〜
D8が全て一致したとき、読み出しデータD1を出力デ
ータ信号Dout1〜Dout4として出力し、不一致の場
合、高レベルと低レベルとが混在する信号をDout1〜
Dout4として出力する。これにより、テストモードだ
けを使用してメモリ素子をテストして、高い検出率でメ
モリ素子の不良を摘出することができ、メモリ素子のテ
ストに要する時間を短縮することができる。
において、テストモードだけを用いて、信頼性の高いテ
ストを可能とする。 【構成】 テストモード時(TE=1)の書き込み時、
データ分配回路2は、入力データDin1を出力S1〜S
8の全てに分配して、メモリブロック1〜8に書き込
む。読み出し時、メモリブロック1〜8からの読み出し
データD1〜D8は、比較回路5に入力され、出力選択
回路4は、比較検出出力CMPに制御されデータD1〜
D8が全て一致したとき、読み出しデータD1を出力デ
ータ信号Dout1〜Dout4として出力し、不一致の場
合、高レベルと低レベルとが混在する信号をDout1〜
Dout4として出力する。これにより、テストモードだ
けを使用してメモリ素子をテストして、高い検出率でメ
モリ素子の不良を摘出することができ、メモリ素子のテ
ストに要する時間を短縮することができる。
Description
【0001】
【産業上の利用分野】本発明は、テスト可能な半導体メ
モリ素子に係り、特に、複数ビットの入出力構成を持つ
メモリ素子を短時間でテストすることが可能な半導体メ
モリ素子に関する。
モリ素子に係り、特に、複数ビットの入出力構成を持つ
メモリ素子を短時間でテストすることが可能な半導体メ
モリ素子に関する。
【0002】
【従来の技術】メモリ素子を短時間の間にテストするこ
とのできる半導体メモリ素子に関する従来技術として、
テストモードを備える半導体メモリ素子が知られてい
る。
とのできる半導体メモリ素子に関する従来技術として、
テストモードを備える半導体メモリ素子が知られてい
る。
【0003】一般に、テストモードでは、メモリ素子の
容量を複数個のメモリブロックの集まりと考え、テスト
モード時に複数個のメモリブロックに同時に同一のデー
タを書き込み、前記データを読み出すとき、前記複数個
のメモリブロックから同時に読み出した全てのデータの
一致、不一致を判定し、その結果を出力する。
容量を複数個のメモリブロックの集まりと考え、テスト
モード時に複数個のメモリブロックに同時に同一のデー
タを書き込み、前記データを読み出すとき、前記複数個
のメモリブロックから同時に読み出した全てのデータの
一致、不一致を判定し、その結果を出力する。
【0004】このため、前記従来技術は、メモリの1ブ
ロック分のテスト時間で全ブロックのテストを行うこと
ができることになり、ノーマルテストによりテストする
場合に比較して、短時間でテストを実行することができ
る。
ロック分のテスト時間で全ブロックのテストを行うこと
ができることになり、ノーマルテストによりテストする
場合に比較して、短時間でテストを実行することができ
る。
【0005】また、前述とは異なるテストモード方式を
持つメモリ素子に関する従来技術として、例えば、特開
昭63−254550号公報等に記載された技術が知ら
れている。
持つメモリ素子に関する従来技術として、例えば、特開
昭63−254550号公報等に記載された技術が知ら
れている。
【0006】この従来技術は、メモリ・テスト処理方式
として複数のメモリブロックに、同一のデータを書き込
んでおき、読み出し時に期待値データを入力し、期待値
と各メモリブロックから同時に読み出した全てのデータ
が一致しているときに、メモリ素子が前記メモリブロッ
クから読み出したデータを出力し、期待値と読み出した
全てのデータのどれか1つでも一致しないときに、メモ
リ素子が期待値の反転データを出力するというものであ
る。
として複数のメモリブロックに、同一のデータを書き込
んでおき、読み出し時に期待値データを入力し、期待値
と各メモリブロックから同時に読み出した全てのデータ
が一致しているときに、メモリ素子が前記メモリブロッ
クから読み出したデータを出力し、期待値と読み出した
全てのデータのどれか1つでも一致しないときに、メモ
リ素子が期待値の反転データを出力するというものであ
る。
【0007】これにより、この従来技術は、各メモリブ
ロックから同時に読み出した全てのデータが反転して一
致している場合にも、さらに期待値と比較しているた
め、信頼性の高いテストモードの試験を行うことが可能
となるというものである。
ロックから同時に読み出した全てのデータが反転して一
致している場合にも、さらに期待値と比較しているた
め、信頼性の高いテストモードの試験を行うことが可能
となるというものである。
【0008】
【発明が解決しようとする課題】前述した前者の従来技
術は、テストモードにおけるデータの読み出し時、同時
に読み出した各メモリブロックのデータの一致、不一致
の判定結果を出力するだけであるので、例えば、メモリ
素子の入力回路が故障し、入力レベルが低レベル(また
は高レベル)側に固定してしまうような場合、各メモリ
ブロックのデータが一致しているため、このような不良
を検出することができないという問題点を有している。
術は、テストモードにおけるデータの読み出し時、同時
に読み出した各メモリブロックのデータの一致、不一致
の判定結果を出力するだけであるので、例えば、メモリ
素子の入力回路が故障し、入力レベルが低レベル(また
は高レベル)側に固定してしまうような場合、各メモリ
ブロックのデータが一致しているため、このような不良
を検出することができないという問題点を有している。
【0009】また、前述した後者の従来技術は、テスト
モードにおけるデータの読み出し時に、期待値と各メモ
リブロックから同時に読み出した全てのデータとの比較
結果を出力するため、読み出し時に期待値データの入力
が必要であり、データ入力端子とデータ出力端子とを分
ける必要があるが、複数ビット入出力のメモリ素子の場
合、入出力データに同一端子を使用するため、データ読
み出し時に期待値データを入力することが困難であると
いう問題点を有している。
モードにおけるデータの読み出し時に、期待値と各メモ
リブロックから同時に読み出した全てのデータとの比較
結果を出力するため、読み出し時に期待値データの入力
が必要であり、データ入力端子とデータ出力端子とを分
ける必要があるが、複数ビット入出力のメモリ素子の場
合、入出力データに同一端子を使用するため、データ読
み出し時に期待値データを入力することが困難であると
いう問題点を有している。
【0010】本発明の目的は、前述した従来技術の問題
点を解決し、期待値入力が不要で、かつ、信頼性の高い
テストを行うことが可能なテストモードを有する半導体
メモリ素子を提供することにある。
点を解決し、期待値入力が不要で、かつ、信頼性の高い
テストを行うことが可能なテストモードを有する半導体
メモリ素子を提供することにある。
【0011】
【課題を解決するための手段】本発明によれば前記目的
は、複数ビットの入出力が可能なメモリ素子のテストモ
ードにおける読み出し時に、同時に読み出したメモリブ
ロックのデータが一致している場合、メモリブロックか
ら読み出したデータを出力し、不一致の場合、複数ビッ
トの高レベルと低レベルとの信号が混在するデータを出
力するようにすることにより達成される。
は、複数ビットの入出力が可能なメモリ素子のテストモ
ードにおける読み出し時に、同時に読み出したメモリブ
ロックのデータが一致している場合、メモリブロックか
ら読み出したデータを出力し、不一致の場合、複数ビッ
トの高レベルと低レベルとの信号が混在するデータを出
力するようにすることにより達成される。
【0012】さらに、前記目的は、複数ビットの入出力
が可能なメモリ素子のテストモードにおける書き込み時
に、複数の入力ビットのそれぞれのデータを複数のメモ
リブロックに分配して書き込むようにすることにより達
成される。
が可能なメモリ素子のテストモードにおける書き込み時
に、複数の入力ビットのそれぞれのデータを複数のメモ
リブロックに分配して書き込むようにすることにより達
成される。
【0013】
【作用】読み出される複数ビットの出力全体で意味を持
つようにし、複数ビット全てのデータ出力が等しく、そ
のデータ出力が書き込んだ時のデータと等しければメモ
リ素子を良品とし、それ以外を不良とすることにより、
複数のメモリブロックの一致/不一致だけでなく、複数
メモリブロックのデータが一致している場合のメモリブ
ロックに書き込まれたデータを読み出すことができる。
また、複数メモリブロックからの読み出しデータに不一
致が検出された場合、1ビットのデータでは不良である
ことを表現できないため、2ビット以上の複数ビットで
高レベルと低レベルとの混在したデータを出力するよう
にしているので、これによりメモリ素子の不良を表現す
ることができる。
つようにし、複数ビット全てのデータ出力が等しく、そ
のデータ出力が書き込んだ時のデータと等しければメモ
リ素子を良品とし、それ以外を不良とすることにより、
複数のメモリブロックの一致/不一致だけでなく、複数
メモリブロックのデータが一致している場合のメモリブ
ロックに書き込まれたデータを読み出すことができる。
また、複数メモリブロックからの読み出しデータに不一
致が検出された場合、1ビットのデータでは不良である
ことを表現できないため、2ビット以上の複数ビットで
高レベルと低レベルとの混在したデータを出力するよう
にしているので、これによりメモリ素子の不良を表現す
ることができる。
【0014】さらに、テストモードにおける書き込み動
作時に、入出力ビット毎にデータを書き込むようにする
ことにより、複数ビットの入出力回路の故障についても
検出することができる。
作時に、入出力ビット毎にデータを書き込むようにする
ことにより、複数ビットの入出力回路の故障についても
検出することができる。
【0015】
【実施例】以下、本発明による半導体メモリ素子の一実
施例を図面により詳細に説明する。
施例を図面により詳細に説明する。
【0016】図1は本発明の一実施例の構成を示すブロ
ック図、図2はデータの書き込み、読み出しの第1の例
を説明する図、図3はデータの書き込み、読み出しの第
2の例を説明する図、図4はデータの書き込み、読み出
しの第3の例を説明する図、図5はデータの書き込み、
読み出しの第4の例を説明する図である。図1におい
て、1はメモリ素子、2はデータ分配回路、3はメモリ
ブロック、4は出力選択回路、5は比較回路である。
ック図、図2はデータの書き込み、読み出しの第1の例
を説明する図、図3はデータの書き込み、読み出しの第
2の例を説明する図、図4はデータの書き込み、読み出
しの第3の例を説明する図、図5はデータの書き込み、
読み出しの第4の例を説明する図である。図1におい
て、1はメモリ素子、2はデータ分配回路、3はメモリ
ブロック、4は出力選択回路、5は比較回路である。
【0017】図1に示す本発明の一実施例は、1Mワー
ド×4ビットで、テストモード時に8個のメモリブロッ
クを同時にテストするメモリ素子に適用した例であり、
テストモード時に同時に選択される各メモリブロックの
1ビットのデータについて示している。
ド×4ビットで、テストモード時に8個のメモリブロッ
クを同時にテストするメモリ素子に適用した例であり、
テストモード時に同時に選択される各メモリブロックの
1ビットのデータについて示している。
【0018】この本発明の実施例によるメモリ素子にお
いて、メモリ素子1へのデータ入力信号Din1〜Din4
は、データ分配回路2に接続され、カラムアドレス信号
C0とテストモード信号TEとは、前記データ分配回路
2と出力選択回路4とに接続される。また、データ分配
回路2の出力信号S1〜S8は、メモリブロック1〜8
に接続され、メモリブロック1〜8から出力されるデー
タ信号D1〜D8は、出力選択回路4と比較回路5とに
接続される。比較回路5の出力の一致検出出力信号CM
Pは、出力選択回路4に接続され、出力選択回路4は、
比較回路5の出力の一致検出出力信号CMPに制御され
て、データ出力信号Dout1〜Dout4を出力する。
いて、メモリ素子1へのデータ入力信号Din1〜Din4
は、データ分配回路2に接続され、カラムアドレス信号
C0とテストモード信号TEとは、前記データ分配回路
2と出力選択回路4とに接続される。また、データ分配
回路2の出力信号S1〜S8は、メモリブロック1〜8
に接続され、メモリブロック1〜8から出力されるデー
タ信号D1〜D8は、出力選択回路4と比較回路5とに
接続される。比較回路5の出力の一致検出出力信号CM
Pは、出力選択回路4に接続され、出力選択回路4は、
比較回路5の出力の一致検出出力信号CMPに制御され
て、データ出力信号Dout1〜Dout4を出力する。
【0019】なお、図1に示すメモリ素子は、実際の動
作に際してローアドレスを必要とするが、図を簡略にす
るために示していない。そして、以下に説明するテスト
モードの動作は、ローアドレスを順次更新して実行され
るものである。また、図1に示すメモリ素子のテスト時
の動作は、種々の形式が考えられ、以下、これらについ
て説明する。
作に際してローアドレスを必要とするが、図を簡略にす
るために示していない。そして、以下に説明するテスト
モードの動作は、ローアドレスを順次更新して実行され
るものである。また、図1に示すメモリ素子のテスト時
の動作は、種々の形式が考えられ、以下、これらについ
て説明する。
【0020】まず、図1に示す本発明の実施例におい
て、データの書き込み、読み出しを行い、メモリ素子の
テストを行う第1の例を図2を参照して説明する。
て、データの書き込み、読み出しを行い、メモリ素子の
テストを行う第1の例を図2を参照して説明する。
【0021】図2に示すように、図1に示す本発明の実
施例は、信号TE=0のときノーマルモードとして動作
し、その書き込みのとき、カラムアドレス信号C0が低
レベル(C0=0)であれば、入力データ信号Din1〜
Din4は、データ分配回路2により、それぞれ出力信号
S1、S3、S5、S7に接続され、メモリブロック
1、3、5、7に書き込まれる。また、カラムアドレス
信号C0が高レベル(C0=1)であれば、入力データ
信号Din1〜Din4は、データ分配回路2によりそれぞ
れ出力信号S2、S4、S6、S8に接続され、メモリ
ブロック2、4、6、8に書き込まれる。
施例は、信号TE=0のときノーマルモードとして動作
し、その書き込みのとき、カラムアドレス信号C0が低
レベル(C0=0)であれば、入力データ信号Din1〜
Din4は、データ分配回路2により、それぞれ出力信号
S1、S3、S5、S7に接続され、メモリブロック
1、3、5、7に書き込まれる。また、カラムアドレス
信号C0が高レベル(C0=1)であれば、入力データ
信号Din1〜Din4は、データ分配回路2によりそれぞ
れ出力信号S2、S4、S6、S8に接続され、メモリ
ブロック2、4、6、8に書き込まれる。
【0022】また、ノーマルモード時の読み出し(TE
=0)のとき、カラムアドレス信号C0が低レベル(C
0=0)であれば、メモリブロック1、3、5、7から
出力されるデータ信号D1、3、5、7が、出力選択回
路4により、データ出力信号Dout1〜Dout4にそれぞ
れ接続されて読み出される。また、カラムアドレス信号
C0が高レベル(C0=1)であれば、メモリブロック
2、4、6、8から出力されるデータ信号D2、4、
6、8が、出力選択回路4により、データ出力信号D
out1〜Dout4にそれぞれ接続されて読み出される。
=0)のとき、カラムアドレス信号C0が低レベル(C
0=0)であれば、メモリブロック1、3、5、7から
出力されるデータ信号D1、3、5、7が、出力選択回
路4により、データ出力信号Dout1〜Dout4にそれぞ
れ接続されて読み出される。また、カラムアドレス信号
C0が高レベル(C0=1)であれば、メモリブロック
2、4、6、8から出力されるデータ信号D2、4、
6、8が、出力選択回路4により、データ出力信号D
out1〜Dout4にそれぞれ接続されて読み出される。
【0023】このような、ノーマルモードにおけるデー
タの書き込み、読み出しの動作は、従来技術の場合と同
様に行われる。
タの書き込み、読み出しの動作は、従来技術の場合と同
様に行われる。
【0024】テストモード時の書き込みのとき、信号T
E=1とされる。この場合、入力データ信号Din1は、
データ分配回路2によりその出力信号S1〜S8の全て
に接続され、メモリブロック1〜8に書き込まれる。こ
のとき、入力データ信号Din2〜Din4は無視される。
E=1とされる。この場合、入力データ信号Din1は、
データ分配回路2によりその出力信号S1〜S8の全て
に接続され、メモリブロック1〜8に書き込まれる。こ
のとき、入力データ信号Din2〜Din4は無視される。
【0025】なお、前述において、入力データ信号Din
1〜Din4として同一の値を持つデータを入力し、その
1つを任意に選択して、信号S1〜S8に分配するよう
にしてもよい。
1〜Din4として同一の値を持つデータを入力し、その
1つを任意に選択して、信号S1〜S8に分配するよう
にしてもよい。
【0026】また、テストモード時の読み出しのとき、
メモリブロック1〜8から読み出されたデータ信号D1
〜D8は、出力選択回路4と比較回路5とに与えられ
る。比較回路5による比較の結果データが全て一致(C
MP=1)していれば、出力選択回路4は、比較回路か
らの一致検出出力CMPにより制御され、メモリブロッ
ク1から読み出されたデータ信号D1をデータ出力信号
Dout1〜Dout4として出力する。また、データ信号D
1〜D8が一致していなければ(CMP=0)、出力選
択回路4は、メモリブロックのデータに関係無く、デー
タ出力信号Dout1、Dout3に高レベル、データ出力信
号Dout2、Dout4に低レベルを出力する。
メモリブロック1〜8から読み出されたデータ信号D1
〜D8は、出力選択回路4と比較回路5とに与えられ
る。比較回路5による比較の結果データが全て一致(C
MP=1)していれば、出力選択回路4は、比較回路か
らの一致検出出力CMPにより制御され、メモリブロッ
ク1から読み出されたデータ信号D1をデータ出力信号
Dout1〜Dout4として出力する。また、データ信号D
1〜D8が一致していなければ(CMP=0)、出力選
択回路4は、メモリブロックのデータに関係無く、デー
タ出力信号Dout1、Dout3に高レベル、データ出力信
号Dout2、Dout4に低レベルを出力する。
【0027】なお、前述において、CMP=1のとき
に、データ出力信号Dout1〜Dout4として出力される
データは、メモリブロック1からの読み出し信号に限ら
ず、他のメモリブロックからの読み出し信号であっても
よい。また、CMP=0のときに、データ出力信号D
out1〜Dout4として出力されるデータは、高レベルと
低レベルの信号が混在するものであれば、前述の形式で
ある必要はない。
に、データ出力信号Dout1〜Dout4として出力される
データは、メモリブロック1からの読み出し信号に限ら
ず、他のメモリブロックからの読み出し信号であっても
よい。また、CMP=0のときに、データ出力信号D
out1〜Dout4として出力されるデータは、高レベルと
低レベルの信号が混在するものであれば、前述の形式で
ある必要はない。
【0028】前述したテストモード時のデータの書き込
み、読み出しの第1の例は、4ビットのデータ入力信号
Din1〜Din4に同一の値を持つデータを入力し、各メ
モリブロックに対する8ビットのデータを一致させた状
態で書き込みを行い、読み出し時に前記各メモリブロッ
クの8ビットのデータが一致しているとき、4ビットの
データ出力信号Dout1〜Dout4としてメモリブロック
の読み出しデータを出力するようにしているため、入力
したデータと出力されたデータとが等しければ、良品で
あり、異なれば不良であるとしてメモリ素子の良、不良
を判定することができる。
み、読み出しの第1の例は、4ビットのデータ入力信号
Din1〜Din4に同一の値を持つデータを入力し、各メ
モリブロックに対する8ビットのデータを一致させた状
態で書き込みを行い、読み出し時に前記各メモリブロッ
クの8ビットのデータが一致しているとき、4ビットの
データ出力信号Dout1〜Dout4としてメモリブロック
の読み出しデータを出力するようにしているため、入力
したデータと出力されたデータとが等しければ、良品で
あり、異なれば不良であるとしてメモリ素子の良、不良
を判定することができる。
【0029】また、各メモリブロックから読み出される
8ビットのデータが一致していなければ、4ビットのデ
ータ出力信号Dout1〜Dout4の出力が、入力されたデ
ータと異なるため、即座にメモリ素子の不良を検出する
ことができる。
8ビットのデータが一致していなければ、4ビットのデ
ータ出力信号Dout1〜Dout4の出力が、入力されたデ
ータと異なるため、即座にメモリ素子の不良を検出する
ことができる。
【0030】前述した本発明の実施例は、これにより、
読み出し時に前記各メモリブロックのデータが一致して
いる場合にも、期待値入力を必要とすることなく、メモ
リ素子の不良を検出することができ、信頼性の高いテス
トを行うことができる。
読み出し時に前記各メモリブロックのデータが一致して
いる場合にも、期待値入力を必要とすることなく、メモ
リ素子の不良を検出することができ、信頼性の高いテス
トを行うことができる。
【0031】次に、データの書き込み、読み出しを行
い、メモリ素子のテストを行う第2の例を図3を参照し
て説明する。
い、メモリ素子のテストを行う第2の例を図3を参照し
て説明する。
【0032】この第2の例において、ノーマルモード時
の動作は、図2により説明した第1の例の場合と全く同
一であり、また、テストモード時の書き込み動作も、第
1の例と同一であるので、以下では、テストモード時の
読み出しの動作について説明する。
の動作は、図2により説明した第1の例の場合と全く同
一であり、また、テストモード時の書き込み動作も、第
1の例と同一であるので、以下では、テストモード時の
読み出しの動作について説明する。
【0033】テストモード時の読み出し(TE=1)の
とき、出力選択回路4は、データ出力信号Dout1とし
て、比較回路5からの一致検出出力信号CMPを出力
し、データ出力信号Dout2〜Dout4として、それぞれ
メモリブロック4、6、8から読み出されたデータ信号
D4、6、8を出力する。
とき、出力選択回路4は、データ出力信号Dout1とし
て、比較回路5からの一致検出出力信号CMPを出力
し、データ出力信号Dout2〜Dout4として、それぞれ
メモリブロック4、6、8から読み出されたデータ信号
D4、6、8を出力する。
【0034】前述した第2の例によるテストモードは、
4ビットのデータ入力信号Din1〜Din4に同一の値を
持つデータを設定し、各メモリブロックから読み出され
たデータの一致、不一致の検出出力とメモリブロックか
らの読み出しデータを、データ出力信号Dout1〜Dout
4として同時に出力しているため、図2により説明した
第1の例の場合と同様に、半導体メモリ素子に対して信
頼性の高いテストを行うことができる。
4ビットのデータ入力信号Din1〜Din4に同一の値を
持つデータを設定し、各メモリブロックから読み出され
たデータの一致、不一致の検出出力とメモリブロックか
らの読み出しデータを、データ出力信号Dout1〜Dout
4として同時に出力しているため、図2により説明した
第1の例の場合と同様に、半導体メモリ素子に対して信
頼性の高いテストを行うことができる。
【0035】次に、データの書き込み、読み出しを行
い、メモリ素子のテストを行う第3の例を図4を参照し
て説明する。
い、メモリ素子のテストを行う第3の例を図4を参照し
て説明する。
【0036】この第3の例において、ノーマルモード時
の動作は、図2により説明した第1の例の場合と全く同
一でありので、以下では、テストモード時の書き込み、
読み出しの動作について説明する。
の動作は、図2により説明した第1の例の場合と全く同
一でありので、以下では、テストモード時の書き込み、
読み出しの動作について説明する。
【0037】テストモード時の書き込み(TE=1)の
とき、入力データ信号Din1は、データ分配回路2によ
り出力信号S1、2に接続され、メモリブロック1、2
に書き込まれ、入力データ信号Din2は、データ分配回
路2により出力信号S3、4に接続され、メモリブロッ
ク3、4に書き込まれ、入力データ信号Din3は、デー
タ分配回路2により出力信号S5、6に接続され、メモ
リブロック5、6に書き込まれ、さらに、入力データ信
号Din4は、データ分配回路2により出力信号S7、8
に接続され、メモリブロック7、8に書き込まれる。
とき、入力データ信号Din1は、データ分配回路2によ
り出力信号S1、2に接続され、メモリブロック1、2
に書き込まれ、入力データ信号Din2は、データ分配回
路2により出力信号S3、4に接続され、メモリブロッ
ク3、4に書き込まれ、入力データ信号Din3は、デー
タ分配回路2により出力信号S5、6に接続され、メモ
リブロック5、6に書き込まれ、さらに、入力データ信
号Din4は、データ分配回路2により出力信号S7、8
に接続され、メモリブロック7、8に書き込まれる。
【0038】テストモード時の読み出し(TE=1)の
とき、メモリブロック1〜8から読み出されたデータ信
号D1〜D8は、出力選択回路4と比較回路5とに与え
られる。比較回路5による比較の結果データが全て一致
(CMP=1)していれば、出力選択回路4は、比較回
路からの一致検出出力CMPにより制御され、メモリブ
ロック1から読み出されたデータ信号D1をデータ出力
信号Dout1〜Dout4として出力する。また、データ信
号D1〜D8が一致していなければ(CMP=0)、出
力選択回路4は、メモリブロックのデータに関係無く、
データ出力信号Dout1、Dout3に高レベル、データ出
力信号Dout2、Dout4に低レベルを出力する。
とき、メモリブロック1〜8から読み出されたデータ信
号D1〜D8は、出力選択回路4と比較回路5とに与え
られる。比較回路5による比較の結果データが全て一致
(CMP=1)していれば、出力選択回路4は、比較回
路からの一致検出出力CMPにより制御され、メモリブ
ロック1から読み出されたデータ信号D1をデータ出力
信号Dout1〜Dout4として出力する。また、データ信
号D1〜D8が一致していなければ(CMP=0)、出
力選択回路4は、メモリブロックのデータに関係無く、
データ出力信号Dout1、Dout3に高レベル、データ出
力信号Dout2、Dout4に低レベルを出力する。
【0039】なお、このテストモード時の読み出し動作
は、前述した図2の場合と同一である。
は、前述した図2の場合と同一である。
【0040】前述した第3の例によるテストモードは、
4ビットのデータ入力信号Din1〜Din4に同一の値の
データを設定し、入力データ信号Din1をメモリブロッ
ク1、2に書き込み、入力データ信号Din2をメモリブ
ロック3、4に書き込み、入力データ信号Din3をメモ
リブロック5、6に書き込み、入力データ信号Din4を
メモリブロック7、8に書き込んでいる。
4ビットのデータ入力信号Din1〜Din4に同一の値の
データを設定し、入力データ信号Din1をメモリブロッ
ク1、2に書き込み、入力データ信号Din2をメモリブ
ロック3、4に書き込み、入力データ信号Din3をメモ
リブロック5、6に書き込み、入力データ信号Din4を
メモリブロック7、8に書き込んでいる。
【0041】このため、第3の例によるテストモード
は、各メモリブロックに同じデータを書き込む際、ビッ
ト毎に各入出力ビットの入力回路を4つを全て使用し
て、図2に説明した場合と同様な書き込みを行うことが
できる。このため、第3の例によるテストモードは、図
2に説明した場合のように入力データ信号Din1に対す
る入力回路だけでなく、他の入力回路の故障も含めて、
メモリ素子の故障を検出することが可能である。
は、各メモリブロックに同じデータを書き込む際、ビッ
ト毎に各入出力ビットの入力回路を4つを全て使用し
て、図2に説明した場合と同様な書き込みを行うことが
できる。このため、第3の例によるテストモードは、図
2に説明した場合のように入力データ信号Din1に対す
る入力回路だけでなく、他の入力回路の故障も含めて、
メモリ素子の故障を検出することが可能である。
【0042】すなわち、この第3のテストモードは、図
2の場合と同様に期待値入力を必要とすることなく、高
い信頼性を持って半導体メモリ素子のテストを行うこと
ができる。
2の場合と同様に期待値入力を必要とすることなく、高
い信頼性を持って半導体メモリ素子のテストを行うこと
ができる。
【0043】次に、データの書き込み、読み出しを行
い、メモリ素子のテストを行う第4の例を図5を参照し
て説明する。
い、メモリ素子のテストを行う第4の例を図5を参照し
て説明する。
【0044】この第4の例において、ノーマルモード時
の動作は、図2により説明した第1の例の場合と全く同
一であり、また、テストモード時の書き込み動作は、図
4により説明した第3の例と同一であるので、以下で
は、テストモード時の読み出しの動作について説明す
る。
の動作は、図2により説明した第1の例の場合と全く同
一であり、また、テストモード時の書き込み動作は、図
4により説明した第3の例と同一であるので、以下で
は、テストモード時の読み出しの動作について説明す
る。
【0045】テストモード時の読み出し(TE=1)の
とき、出力選択回路4は、データ出力信号Dout1とし
て、比較回路5からの一致検出出力信号CMPを出力
し、データ出力信号Dout2〜Dout4として、それぞれ
メモリブロック4、6、8から読み出されたデータ信号
D4、6、8を出力する。
とき、出力選択回路4は、データ出力信号Dout1とし
て、比較回路5からの一致検出出力信号CMPを出力
し、データ出力信号Dout2〜Dout4として、それぞれ
メモリブロック4、6、8から読み出されたデータ信号
D4、6、8を出力する。
【0046】なお、このテストモード時の読み出し動作
は、前述した図3の場合と同一である。
は、前述した図3の場合と同一である。
【0047】このような第4の例によるテストモードに
よれば、図3により説明した第2の例の場合と同様に、
一致検出出力とメモリブロックのデータとがデータ出力
信号Dout1〜Dout4としてに同時に出力されるので、
同様に、信頼性の高い半導体メモリ素子のテストを行う
ことができる。
よれば、図3により説明した第2の例の場合と同様に、
一致検出出力とメモリブロックのデータとがデータ出力
信号Dout1〜Dout4としてに同時に出力されるので、
同様に、信頼性の高い半導体メモリ素子のテストを行う
ことができる。
【0048】以上、本発明を実施例に基づいて具体的に
説明したが、本発明は、前述の実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々に変更する
ことが可能である。例えば、前述の実施例は、入出力4
ビットのメモリ素子のテストモード回路について示した
が、本発明は、入出力4ビット以外のビット構成のもの
についても同様に適用可能である。また、メモリ容量の
分割数についても、メモリブロック数が8個以外の場合
にも同様に適用可能である。また、前述した実施例は、
比較回路にデータ信号D1〜D8の信号を全て入力して
いるが、入出力ビット毎に比較回路を設け、各ビット毎
にメモリブロックの比較を行うことも可能である。ま
た、テストモードの書き込み時に1ビットのデータを各
メモリブロックに分配するのではなく、各ビットにメモ
リブロックを割り振ることで、入力回路に異常がある場
合にも、その異常を検出することが可能となる。
説明したが、本発明は、前述の実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々に変更する
ことが可能である。例えば、前述の実施例は、入出力4
ビットのメモリ素子のテストモード回路について示した
が、本発明は、入出力4ビット以外のビット構成のもの
についても同様に適用可能である。また、メモリ容量の
分割数についても、メモリブロック数が8個以外の場合
にも同様に適用可能である。また、前述した実施例は、
比較回路にデータ信号D1〜D8の信号を全て入力して
いるが、入出力ビット毎に比較回路を設け、各ビット毎
にメモリブロックの比較を行うことも可能である。ま
た、テストモードの書き込み時に1ビットのデータを各
メモリブロックに分配するのではなく、各ビットにメモ
リブロックを割り振ることで、入力回路に異常がある場
合にも、その異常を検出することが可能となる。
【0049】
【発明の効果】以上説明したように本発明によれば、従
来のテストモードで取り除けなかった不良を摘出でき、
また、テストモードでノーマルモード並みの高い検出率
で不良を摘出することができ、メモリ素子のテスト時間
を短縮することができる。
来のテストモードで取り除けなかった不良を摘出でき、
また、テストモードでノーマルモード並みの高い検出率
で不良を摘出することができ、メモリ素子のテスト時間
を短縮することができる。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】データの書き込み、読み出しの第1の例を説明
する図である。
する図である。
【図3】データの書き込み、読み出しの第2の例を説明
する図である。
する図である。
【図4】データの書き込み、読み出しの第3の例を説明
する図である。
する図である。
【図5】データの書き込み、読み出しの第4の例を説明
する図である。
する図である。
1 メモリ素子 2 データ分配回路 3 メモリブロック 4 出力選択回路 5 比較回路
Claims (4)
- 【請求項1】 複数のメモリブロックより構成され、複
数ビットの入出力が可能な半導体メモリ素子において、
テストモードの書き込み動作時に、入力データを各メモ
リブロックに分配して同時に書き込み、テストモードの
読み出し動作時に、各メモリブロックから同時に読み出
されたデータが一致しているか否かを判定し、前記各メ
モリブロックから同時に読み出され全てのデータが一致
しているとき、出力に読み出しデータを出力し、前記各
メモリブロックから同時に読み出されたデータが一致し
ないとき、高レベルと低レベルとが混在するデータを出
力することを特徴とする半導体メモリ素子。 - 【請求項2】 複数のメモリブロックより構成され、複
数ビットの入出力が可能な半導体メモリ素子において、
テストモードの書き込み動作時に、入力データを各メモ
リブロックに分配して同時に書き込み、テストモードの
読み出し動作時に、各メモリブロックから同時に読み出
されたデータが一致しているか否かを判定し、ある特定
のビットに前記判定の結果を出力し、他のビットには任
意のメモリブロックからの読み出しデータを出力するこ
とを特徴とする半導体メモリ素子。 - 【請求項3】 複数のメモリブロックより構成され、複
数ビットの入出力が可能な半導体メモリ素子において、
テストモードの書き込み動作時に、複数の入力ビットの
それぞれを複数のメモリブロックに分配して書き込み、
テストモードの読み出し動作時に、各メモリブロックか
ら同時に読み出されたデータが一致しているか否かを判
定し、前記各メモリブロックから同時に読み出され全て
のデータが一致しているとき、出力に読み出しデータを
出力し、前記各メモリブロックから同時に読み出された
データが一致しないとき、高レベルと低レベルとが混在
するデータを出力することを特徴とする半導体メモリ素
子。 - 【請求項4】 複数のメモリブロックより構成され、複
数ビットの入出力が可能な半導体メモリ素子において、
テストモードの書き込み動作時に、複数の入力ビットの
それぞれを複数のメモリブロックに分配して書き込み、
テストモードの読み出し動作時に、各メモリブロックか
ら同時に読み出されたデータが一致しているか否かを判
定し、ある特定のビットに前記判定の結果を出力し、他
のビットには任意のメモリブロックからの読み出しデー
タを出力することを特徴とする半導体メモリ素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4112749A JPH05307900A (ja) | 1992-05-01 | 1992-05-01 | 半導体メモリ素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4112749A JPH05307900A (ja) | 1992-05-01 | 1992-05-01 | 半導体メモリ素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05307900A true JPH05307900A (ja) | 1993-11-19 |
Family
ID=14594596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4112749A Pending JPH05307900A (ja) | 1992-05-01 | 1992-05-01 | 半導体メモリ素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05307900A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007272982A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
US8108741B2 (en) | 2007-07-30 | 2012-01-31 | Samsung Electronics Co., Ltd. | Semiconductor memory device having mount test circuits and mount test method thereof |
-
1992
- 1992-05-01 JP JP4112749A patent/JPH05307900A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007272982A (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査方法 |
US8108741B2 (en) | 2007-07-30 | 2012-01-31 | Samsung Electronics Co., Ltd. | Semiconductor memory device having mount test circuits and mount test method thereof |
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