JPH07312100A - 半導体メモリ集積回路 - Google Patents
半導体メモリ集積回路Info
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- JPH07312100A JPH07312100A JP10261394A JP10261394A JPH07312100A JP H07312100 A JPH07312100 A JP H07312100A JP 10261394 A JP10261394 A JP 10261394A JP 10261394 A JP10261394 A JP 10261394A JP H07312100 A JPH07312100 A JP H07312100A
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- signal
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- output
- output terminal
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 唯一のデータ出力端子を測定することで、メ
モリアレイ全体のメモリ素子の状態を知ることができる
という、半導体メモリ集積回路を得る。 【構成】 読み出し信号バスを相互に接続する手段を設
け、読み出し信号バスを相互に接続するようにした。 【効果】 ドライバ数・コンパレータ数・ＤＣ測定ユニ
ット数等に制限がある検査装置を用いた場合であって
も、同時に数多くのＩＣチップを測定・検査することが
可能である。
モリアレイ全体のメモリ素子の状態を知ることができる
という、半導体メモリ集積回路を得る。 【構成】 読み出し信号バスを相互に接続する手段を設
け、読み出し信号バスを相互に接続するようにした。 【効果】 ドライバ数・コンパレータ数・ＤＣ測定ユニ
ット数等に制限がある検査装置を用いた場合であって
も、同時に数多くのＩＣチップを測定・検査することが
可能である。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ集積回
路装置のデータ出力回路に関する。
路装置のデータ出力回路に関する。
【０００２】
【従来の技術】従来、図２に示すように、メモリアレイ
からの読み出し信号を、データ出力端子に出力する機構
を有する半導体メモリ集積回路装置が知られていた。以
下図面に基づいて動作概要を説明する。説明をより具体
的かつ明瞭にすべく電気的に書き換え可能な不揮発性メ
モリ素子から成る半導体不揮発性メモリ装置を引用す
る。
からの読み出し信号を、データ出力端子に出力する機構
を有する半導体メモリ集積回路装置が知られていた。以
下図面に基づいて動作概要を説明する。説明をより具体
的かつ明瞭にすべく電気的に書き換え可能な不揮発性メ
モリ素子から成る半導体不揮発性メモリ装置を引用す
る。
【０００３】一般的なメモリ装置は、単位動作当たりの
データの処理効率を高める目的からデータ構成が複数で
あるものが多く用いられており、本説明にはデータ長さ
が８ビット（１バイト）であるものを引用することとす
る。メモリアレイ１には不揮発性メモリセルがマトリッ
クス状に配置されている。この中から１バイト分のメモ
リの内容を読み出すには、先ずワード選択信号入力２に
信号を入力し、複数のワード線の中からひとつのワード
線を選択し有効とする。
データの処理効率を高める目的からデータ構成が複数で
あるものが多く用いられており、本説明にはデータ長さ
が８ビット（１バイト）であるものを引用することとす
る。メモリアレイ１には不揮発性メモリセルがマトリッ
クス状に配置されている。この中から１バイト分のメモ
リの内容を読み出すには、先ずワード選択信号入力２に
信号を入力し、複数のワード線の中からひとつのワード
線を選択し有効とする。
【０００４】これによって選択された複数バイトの不揮
発性メモリ素子の読み出し出力信号はカラムセレクタ４
に伝えられ、更にカラム選択信号入力３に入力された信
号によって、１バイトの読み出し出力信号のみが読み出
し信号バス５に伝えられる。引き続いて、読み出し信号
バス５に伝えられた、選択された不揮発性メモリの１バ
イト分の信号は、８つのセンスアンプ６で信号増幅さ
れ、それぞれ出力バッファ７を介してデータ入出力端子
８に出力される。
発性メモリ素子の読み出し出力信号はカラムセレクタ４
に伝えられ、更にカラム選択信号入力３に入力された信
号によって、１バイトの読み出し出力信号のみが読み出
し信号バス５に伝えられる。引き続いて、読み出し信号
バス５に伝えられた、選択された不揮発性メモリの１バ
イト分の信号は、８つのセンスアンプ６で信号増幅さ
れ、それぞれ出力バッファ７を介してデータ入出力端子
８に出力される。
【０００５】上述の一連の動作は「読み出し動作」と称
し、不揮発性メモリを問わず、ＳＲＡＭやＤＲＡＭにも
共通する事柄である。メモリアレイ１の中から選択され
たメモリ素子の、読み出し信号は、センスアンプ６によ
って増幅・判定され、論理振幅の“０”あるいは“１”
に振り分けられる。しかしながら本来不揮発性メモリ素
子の場合には、メモリ素子の読み出し信号の大小は連続
的であり論理振幅の二値電位で表されるものではなく、
不揮発性メモリセルトランジスタ１９（図４参照）のし
きい値の大小を問題とする。従って、より詳細にメモリ
素子の状態を調べる目的で、メモリ素子からの読み出し
信号出力が伝達されているところの読み出し信号バス５
を、読み出し信号伝達トランジスタ９を介して、データ
入出力端子８に出力する手段を設けることによって、メ
モリアレイ１の中から選択されたメモリ素子の状態を詳
細に調べる事が可能となる。
し、不揮発性メモリを問わず、ＳＲＡＭやＤＲＡＭにも
共通する事柄である。メモリアレイ１の中から選択され
たメモリ素子の、読み出し信号は、センスアンプ６によ
って増幅・判定され、論理振幅の“０”あるいは“１”
に振り分けられる。しかしながら本来不揮発性メモリ素
子の場合には、メモリ素子の読み出し信号の大小は連続
的であり論理振幅の二値電位で表されるものではなく、
不揮発性メモリセルトランジスタ１９（図４参照）のし
きい値の大小を問題とする。従って、より詳細にメモリ
素子の状態を調べる目的で、メモリ素子からの読み出し
信号出力が伝達されているところの読み出し信号バス５
を、読み出し信号伝達トランジスタ９を介して、データ
入出力端子８に出力する手段を設けることによって、メ
モリアレイ１の中から選択されたメモリ素子の状態を詳
細に調べる事が可能となる。
【０００６】センスアンプを用いての通常の読み出し動
作においては、連続的に変化し得るメモリ素子の状態を
連続量として調べるという事はできないため、上述の如
く読み出し信号伝達トランジスタ９を設け、テスト信号
入力ＴA １０に信号を印加することによりメモリ素子の
状態、具体的にはしきい値を測定するということは、と
りわけ不揮発性メモリ素子を用いた半導体集積メモリ回
路の場合には広く一般に行われていることである。半導
体メモリ集積回路の試験工程において、初期不良及び信
頼性上問題のあるＩＣチップを取り除く（スクリーニン
グする）ことは、非常に重要である。
作においては、連続的に変化し得るメモリ素子の状態を
連続量として調べるという事はできないため、上述の如
く読み出し信号伝達トランジスタ９を設け、テスト信号
入力ＴA １０に信号を印加することによりメモリ素子の
状態、具体的にはしきい値を測定するということは、と
りわけ不揮発性メモリ素子を用いた半導体集積メモリ回
路の場合には広く一般に行われていることである。半導
体メモリ集積回路の試験工程において、初期不良及び信
頼性上問題のあるＩＣチップを取り除く（スクリーニン
グする）ことは、非常に重要である。
【０００７】しきい値を測定するという事柄について、
さらに説明をつけ加える。図４は不揮発性メモリアレイ
の構成を示す一例であり、図２中のメモリアレイ１の詳
細な内容である。ひとつの記憶単位であるところの不揮
発性メモリセル２１は、選択用トランジスタ１８と、不
揮発性メモリセルトランジスタ１９とから構成されてい
る。ここで選択用トランジスタ１８は、正のしきい値を
有するエンハンスメント型トランジスタであり、ワード
線１６に印加される信号によって導通・非導通が制御さ
れる。一方、不揮発性メモリセルトランジスタ１９は、
その独特の構造から、しきい値はデプレッション型から
エンハンスメント型まで、連続的に変化する。しかも、
そのしきい値はＩＣの電源が遮断された状態であって
も、保持しているという特徴を有している。
さらに説明をつけ加える。図４は不揮発性メモリアレイ
の構成を示す一例であり、図２中のメモリアレイ１の詳
細な内容である。ひとつの記憶単位であるところの不揮
発性メモリセル２１は、選択用トランジスタ１８と、不
揮発性メモリセルトランジスタ１９とから構成されてい
る。ここで選択用トランジスタ１８は、正のしきい値を
有するエンハンスメント型トランジスタであり、ワード
線１６に印加される信号によって導通・非導通が制御さ
れる。一方、不揮発性メモリセルトランジスタ１９は、
その独特の構造から、しきい値はデプレッション型から
エンハンスメント型まで、連続的に変化する。しかも、
そのしきい値はＩＣの電源が遮断された状態であって
も、保持しているという特徴を有している。
【０００８】ワード選択信号入力２はワード線１６に接
続され、図４中横方向に伸びて配置された複数のワード
線の内、どれか１本のワード線が選択されることによ
り、不揮発性メモリセルトランジスタ１９のドレイン側
が、選択用トランジスタ１８を介して、ビット線１７に
伝達されることになる。一方、縦方向に伸びて配置され
たビット線１７は図２においてカラムセレクタ４に接続
されているので、読み出し信号バス５、読み出し信号伝
達トランジスタ９を経て、データ入出力端子８に出力さ
れる。
続され、図４中横方向に伸びて配置された複数のワード
線の内、どれか１本のワード線が選択されることによ
り、不揮発性メモリセルトランジスタ１９のドレイン側
が、選択用トランジスタ１８を介して、ビット線１７に
伝達されることになる。一方、縦方向に伸びて配置され
たビット線１７は図２においてカラムセレクタ４に接続
されているので、読み出し信号バス５、読み出し信号伝
達トランジスタ９を経て、データ入出力端子８に出力さ
れる。
【０００９】しかるに、この状態においてデータ入出力
端子８に電圧源を接続し、ＩＣチップに流れ込む電流を
測定することにより、不揮発性メモリセルトランジスタ
１９の状態を判定することができる。さらに、このとき
不揮発性メモリセルトランジスタ１９のコントロールゲ
ート電極２０に対して、ＩＣチップ外部より可変できる
電圧を与えることができるのであれば、より詳細に不揮
発性メモリセルトランジスタ１９の状態を測定すること
ができるようになるのは、自明である。
端子８に電圧源を接続し、ＩＣチップに流れ込む電流を
測定することにより、不揮発性メモリセルトランジスタ
１９の状態を判定することができる。さらに、このとき
不揮発性メモリセルトランジスタ１９のコントロールゲ
ート電極２０に対して、ＩＣチップ外部より可変できる
電圧を与えることができるのであれば、より詳細に不揮
発性メモリセルトランジスタ１９の状態を測定すること
ができるようになるのは、自明である。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
メモリ読み出し回路の構成では、メモリ素子の状態を詳
細に測定するために、複数あるデータ入出力端子のそれ
ぞれに対して、電圧源及び電流測定装置を接続し、逐一
計測をする必要があり、特に半導体メモリ集積回路のデ
ータ長さが大きい場合には、メモリアレイ全体に渡って
測定をすることは、極めて多くの時間を要するという課
題があった。
メモリ読み出し回路の構成では、メモリ素子の状態を詳
細に測定するために、複数あるデータ入出力端子のそれ
ぞれに対して、電圧源及び電流測定装置を接続し、逐一
計測をする必要があり、特に半導体メモリ集積回路のデ
ータ長さが大きい場合には、メモリアレイ全体に渡って
測定をすることは、極めて多くの時間を要するという課
題があった。
【００１１】さらにつけ加えるならば、半導体メモリ集
積回路の分野においては、メモリ容量の増大に伴い、Ｉ
Ｃチップの検査工程における試験時間の増大が問題とな
ってきており、限られた時間のなかでいかにより多くの
ＩＣチップを試験できるかが問われている。当然の事で
はあるが、試験内容の品質を低下させることは許され
ず、ＩＣチップの検査品質を維持しつつ、スループット
を向上させる事が求められているのである。
積回路の分野においては、メモリ容量の増大に伴い、Ｉ
Ｃチップの検査工程における試験時間の増大が問題とな
ってきており、限られた時間のなかでいかにより多くの
ＩＣチップを試験できるかが問われている。当然の事で
はあるが、試験内容の品質を低下させることは許され
ず、ＩＣチップの検査品質を維持しつつ、スループット
を向上させる事が求められているのである。
【００１２】上述のような背景から、実際の半導体メモ
リ集積回路の検査工程においては、同時に複数のＩＣチ
ップを測定することが行われているのだが、検査装置の
制約から同時に測定できるＩＣチップの数量には制限が
ある。検査装置の所有するドライバ数・コンパレータ数
・ＤＣ測定ユニット数には限りがあるため、ＩＣチップ
の端子数が増えれば増えるほど、同時に測定できるＩＣ
チップ数は少なく制限される。
リ集積回路の検査工程においては、同時に複数のＩＣチ
ップを測定することが行われているのだが、検査装置の
制約から同時に測定できるＩＣチップの数量には制限が
ある。検査装置の所有するドライバ数・コンパレータ数
・ＤＣ測定ユニット数には限りがあるため、ＩＣチップ
の端子数が増えれば増えるほど、同時に測定できるＩＣ
チップ数は少なく制限される。
【００１３】そこで、この発明の目的は、従来のこのよ
うな課題を解決するため、複数存在するデータ入出力端
子のうち、どれかひとつのデータ入出力端子を測定する
ことで、メモリアレイ全体のメモリ素子の状態を知るこ
とができるという、回路手段を有する半導体メモリ集積
回路を得ることである。
うな課題を解決するため、複数存在するデータ入出力端
子のうち、どれかひとつのデータ入出力端子を測定する
ことで、メモリアレイ全体のメモリ素子の状態を知るこ
とができるという、回路手段を有する半導体メモリ集積
回路を得ることである。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、この発明はカラムセレクタの出力が接続されている
ところの、読み出し信号バスをお互いに接続する手段を
設けることで、どれかひとつのデータ入出力端子を測定
することにより、メモリアレイ全体のメモリ素子の状態
を知ることができるようにした。
に、この発明はカラムセレクタの出力が接続されている
ところの、読み出し信号バスをお互いに接続する手段を
設けることで、どれかひとつのデータ入出力端子を測定
することにより、メモリアレイ全体のメモリ素子の状態
を知ることができるようにした。
【００１５】あるいは、上記課題を解決するために、こ
の発明は複数のセンスアンプ出力を論理ゲート回路に入
力し、論理ゲート回路の出力信号を信号選択回路を介し
てデータ入出力端子に出力する手段を備え、どれかひと
つのデータ入出力端子を測定することで、メモリアレイ
全体のメモリ素子の状態を知ることができるようにし
た。
の発明は複数のセンスアンプ出力を論理ゲート回路に入
力し、論理ゲート回路の出力信号を信号選択回路を介し
てデータ入出力端子に出力する手段を備え、どれかひと
つのデータ入出力端子を測定することで、メモリアレイ
全体のメモリ素子の状態を知ることができるようにし
た。
【００１６】
【作用】上記のように構成された半導体メモリ集積回路
においては、データ長さ分存在する読み出し信号バス
を、相互接続トランジスタによってお互いに接続する事
により、読み出し信号伝達トランジスタを介してデータ
入出力端子に出力される信号は、データ長さ分存在する
データ入出力端子のどれをとっても、等価の信号が出力
されることとなる。
においては、データ長さ分存在する読み出し信号バス
を、相互接続トランジスタによってお互いに接続する事
により、読み出し信号伝達トランジスタを介してデータ
入出力端子に出力される信号は、データ長さ分存在する
データ入出力端子のどれをとっても、等価の信号が出力
されることとなる。
【００１７】あるいは、上記のように構成された半導体
メモリ集積回路においては、データ長さ分存在するセン
スアンプの出力の全てを論理ゲート回路に入力すること
で、全てのデータが論理値“０”あるいは、論理値
“１”であるといったことを判定することが可能とな
り、論理ゲート回路で判定した情報をいずれかのデータ
入出力端子に出力する。
メモリ集積回路においては、データ長さ分存在するセン
スアンプの出力の全てを論理ゲート回路に入力すること
で、全てのデータが論理値“０”あるいは、論理値
“１”であるといったことを判定することが可能とな
り、論理ゲート回路で判定した情報をいずれかのデータ
入出力端子に出力する。
【００１８】従って、メモリアレイ全体のメモリ素子の
状態を調べることを、いずれかひとつのデータ入出力端
子を測定することで、行えるようにしたものである。
状態を調べることを、いずれかひとつのデータ入出力端
子を測定することで、行えるようにしたものである。
【００１９】
【実施例】以下に、この発明の第１の実施例を図に基づ
いて説明する。図１及び図４において、メモリアレイ１
の中にマトリックス状に配置されたメモリセルの内、ワ
ード選択信号入力２によってワード線１６の内のいずれ
かひとつが選択されることで、一列分のメモリ素子が、
ビット線１７に接続されることとなる。ビット線１７の
信号は、カラムセレクタ４を介して読み出し信号バス５
に伝えられる。このとき、カラム選択信号入力３の作用
により、読み出し信号バス５に伝えられる信号は、カラ
ムセレクタ４で選択されたデータ長さ分の信号である。
いて説明する。図１及び図４において、メモリアレイ１
の中にマトリックス状に配置されたメモリセルの内、ワ
ード選択信号入力２によってワード線１６の内のいずれ
かひとつが選択されることで、一列分のメモリ素子が、
ビット線１７に接続されることとなる。ビット線１７の
信号は、カラムセレクタ４を介して読み出し信号バス５
に伝えられる。このとき、カラム選択信号入力３の作用
により、読み出し信号バス５に伝えられる信号は、カラ
ムセレクタ４で選択されたデータ長さ分の信号である。
【００２０】次いで、テスト信号入力ＴA １０を有効と
することで、読み出し信号伝達トランジスタ９を導通せ
しめ、読み出し信号バス５に現れているところの選択さ
れたメモリ素子の読み出し信号を、データ入出力端子８
に出力する。このとき、テスト信号入力ＴA １０は、セ
ンスアンプ６及び出力バッファ７にも作用し、センスア
ンプ６と出力バッファ７の機能は停止させられる。かく
して、選択されたメモリ素子の読み出し信号は、センス
アンプ６・出力バッファ７を介さずに、直接データ入出
力端子８に出力されることとなる。
することで、読み出し信号伝達トランジスタ９を導通せ
しめ、読み出し信号バス５に現れているところの選択さ
れたメモリ素子の読み出し信号を、データ入出力端子８
に出力する。このとき、テスト信号入力ＴA １０は、セ
ンスアンプ６及び出力バッファ７にも作用し、センスア
ンプ６と出力バッファ７の機能は停止させられる。かく
して、選択されたメモリ素子の読み出し信号は、センス
アンプ６・出力バッファ７を介さずに、直接データ入出
力端子８に出力されることとなる。
【００２１】かかる状態の下で、メモリ素子の状態を詳
細に測定するために、データ入出力端子のそれぞれに対
して、電圧源及び電流測定装置を接続し、メモリ素子に
流れ込む電流を計測する。この際に、不揮発性メモリセ
ルトランジスタ１９のコントロールゲート電極２０に、
ＩＣ外部より電圧を印加する事ができるのであれば、コ
ントロールゲート電極の電圧を変化させながら、メモリ
素子に流れ込む電流を測定する事で、不揮発性メモリセ
ルトランジスタ１９の、電圧―電流（Ｖ−Ｉ）特性を得
る事ができる。
細に測定するために、データ入出力端子のそれぞれに対
して、電圧源及び電流測定装置を接続し、メモリ素子に
流れ込む電流を計測する。この際に、不揮発性メモリセ
ルトランジスタ１９のコントロールゲート電極２０に、
ＩＣ外部より電圧を印加する事ができるのであれば、コ
ントロールゲート電極の電圧を変化させながら、メモリ
素子に流れ込む電流を測定する事で、不揮発性メモリセ
ルトランジスタ１９の、電圧―電流（Ｖ−Ｉ）特性を得
る事ができる。
【００２２】不揮発性メモリセルトランジスタ１９の状
態が、エンハンスメント状態である場合、コントロール
ゲート電極２０にかかる電圧が０Ｖであれば、電流は流
れない。引き続きコントロールゲート電極２０にかかる
電圧を徐々に上げていく事で、電流が流れはじめる。こ
のときの電圧値を一般には、不揮発性メモリセルトラン
ジスタのしきい値（Ｖｔｈ）と定義している。
態が、エンハンスメント状態である場合、コントロール
ゲート電極２０にかかる電圧が０Ｖであれば、電流は流
れない。引き続きコントロールゲート電極２０にかかる
電圧を徐々に上げていく事で、電流が流れはじめる。こ
のときの電圧値を一般には、不揮発性メモリセルトラン
ジスタのしきい値（Ｖｔｈ）と定義している。
【００２３】とりわけ、半導体不揮発性メモリ集積回路
の検査工程において、個々のメモリ素子の状態を検査す
ることは、極めて重要であり、メモリアレイ中の全ての
メモリ素子が、本来あるべきしきい値を有しているかを
検査する事が行われる。しかしながら、メモリアレイ１
に存在する全てのメモリ素子について、個々のメモリ素
子の状態を検査する場合を考えてみるに、検査装置のＤ
Ｃ測定ユニットが１台しかない場合には、データ長さ分
のデータ出力端子８に対して、順次切り換えながら測定
をする必要があり、極めて多くの時間を要する。
の検査工程において、個々のメモリ素子の状態を検査す
ることは、極めて重要であり、メモリアレイ中の全ての
メモリ素子が、本来あるべきしきい値を有しているかを
検査する事が行われる。しかしながら、メモリアレイ１
に存在する全てのメモリ素子について、個々のメモリ素
子の状態を検査する場合を考えてみるに、検査装置のＤ
Ｃ測定ユニットが１台しかない場合には、データ長さ分
のデータ出力端子８に対して、順次切り換えながら測定
をする必要があり、極めて多くの時間を要する。
【００２４】かかる問題を解決するために、本発明にな
るところを以下に説明する。先ずテスト信号入力ＴB １
２を有効とし、相互接続トランジスタ１１を導通させる
ことにより、読み出し信号バス５が相互に接続される。
かかる状態において、テスト信号入力ＴA １０を有効と
し、読み出し信号伝達トランジスタを導通させることに
より、選択されたメモリ素子の読み出し信号をデータ入
出力端子に出力する。このとき、選択されたメモリ素子
の読み出し信号は、お互いに接続されていることになる
ため、データ長さ分存在するデータ入出力端子８のどれ
をしても、得られる情報は等しくなる。
るところを以下に説明する。先ずテスト信号入力ＴB １
２を有効とし、相互接続トランジスタ１１を導通させる
ことにより、読み出し信号バス５が相互に接続される。
かかる状態において、テスト信号入力ＴA １０を有効と
し、読み出し信号伝達トランジスタを導通させることに
より、選択されたメモリ素子の読み出し信号をデータ入
出力端子に出力する。このとき、選択されたメモリ素子
の読み出し信号は、お互いに接続されていることになる
ため、データ長さ分存在するデータ入出力端子８のどれ
をしても、得られる情報は等しくなる。
【００２５】ここで、データ入出力端子８のいずれかひ
とつに電圧源と電流測定装置を接続し、ＩＣチップに流
れ込む電流を測定する。選択されたメモリ素子が全てエ
ンハンスメント状態であり、コントロールゲート電極２
０にかかる電圧が０Ｖであれば、電流は全く流れない。
さらに、コントロールゲート電極２０にかかる電圧を上
げていきながらＩＣチップに流れ込む電流を測定してい
くと、選択されているメモリ素子のうちで最もしきい値
が低いメモリ素子の、しきい値電圧を越えたところで電
流が流れはじめる。
とつに電圧源と電流測定装置を接続し、ＩＣチップに流
れ込む電流を測定する。選択されたメモリ素子が全てエ
ンハンスメント状態であり、コントロールゲート電極２
０にかかる電圧が０Ｖであれば、電流は全く流れない。
さらに、コントロールゲート電極２０にかかる電圧を上
げていきながらＩＣチップに流れ込む電流を測定してい
くと、選択されているメモリ素子のうちで最もしきい値
が低いメモリ素子の、しきい値電圧を越えたところで電
流が流れはじめる。
【００２６】言い替えるならば、かかる状態において
は、選択されたメモリセルの中から最も低いしきい値を
有するメモリセルトランジスタを知ることができる。し
かも、電圧源と電流測定装置はデータ長さ分用意する必
要はなく、１台のＤＣ測定ユニットを用いるだけでよ
い。さらには、メモリ素子が、予め定められたしきい値
より大きな値を有するという事を確認したいのであれ
ば、予め定めたしきい値に相当するコントロールゲート
電圧を、コントロールゲート電極２０に印加し、いずれ
かのデータ入出力端子８に接続したＤＣ測定ユニット
で、ＩＣチップに電流が流れ込まないことを、ただの１
回の測定で確認することができる。
は、選択されたメモリセルの中から最も低いしきい値を
有するメモリセルトランジスタを知ることができる。し
かも、電圧源と電流測定装置はデータ長さ分用意する必
要はなく、１台のＤＣ測定ユニットを用いるだけでよ
い。さらには、メモリ素子が、予め定められたしきい値
より大きな値を有するという事を確認したいのであれ
ば、予め定めたしきい値に相当するコントロールゲート
電圧を、コントロールゲート電極２０に印加し、いずれ
かのデータ入出力端子８に接続したＤＣ測定ユニット
で、ＩＣチップに電流が流れ込まないことを、ただの１
回の測定で確認することができる。
【００２７】さらにつけ加えるならば、ワード選択信号
入力２及びカラム選択信号入力３について、それら全て
を同時に有効にする手段を有するのであれば、メモリア
レイ１の中に配置された全てのメモリ素子のしきい値
が、予め定められたしきい値を有しているかを確認する
ことが、ただの１回の測定で行えることは自明である。
入力２及びカラム選択信号入力３について、それら全て
を同時に有効にする手段を有するのであれば、メモリア
レイ１の中に配置された全てのメモリ素子のしきい値
が、予め定められたしきい値を有しているかを確認する
ことが、ただの１回の測定で行えることは自明である。
【００２８】次に、この発明の第２の実施例を図に基づ
いて説明する。図３において、データ長さ分存在するセ
ンスアンプ６の出力の全ては、いったんＯＲゲート１３
及びＡＮＤゲート１４に入力され、ＯＲゲート出力及び
ＡＮＤゲートの出力は信号選択回路１５に入力される。
さらに、信号選択回路１５にはセンスアンプ６の出力も
入力されており、これら入力された信号の内いずれかひ
とつの信号が選択されて出力され、出力バッファ７を介
してデータ入出力端子８に論理振幅の二値電位として出
力される。このように構成された読み出しデータ出力回
路においては、センスアンプ６の出力信号全てが論理信
号“０”であった場合は、ＯＲゲート１３の出力は
“０”となる。一方センスアンプ６の出力信号全てが論
理信号“１”であった場合は、ＡＮＤゲート１４の出力
は“１”となる。
いて説明する。図３において、データ長さ分存在するセ
ンスアンプ６の出力の全ては、いったんＯＲゲート１３
及びＡＮＤゲート１４に入力され、ＯＲゲート出力及び
ＡＮＤゲートの出力は信号選択回路１５に入力される。
さらに、信号選択回路１５にはセンスアンプ６の出力も
入力されており、これら入力された信号の内いずれかひ
とつの信号が選択されて出力され、出力バッファ７を介
してデータ入出力端子８に論理振幅の二値電位として出
力される。このように構成された読み出しデータ出力回
路においては、センスアンプ６の出力信号全てが論理信
号“０”であった場合は、ＯＲゲート１３の出力は
“０”となる。一方センスアンプ６の出力信号全てが論
理信号“１”であった場合は、ＡＮＤゲート１４の出力
は“１”となる。
【００２９】かくして、データ入出力端子８のうち、信
号選択回路１５の出力が接続されたところのひとつのデ
ータ入出力端子の論理信号を読み取ることで、メモリア
レイ全体のメモリ素子の状態が、全て“０”あるいは全
て“１”であるということを知ることができる。
号選択回路１５の出力が接続されたところのひとつのデ
ータ入出力端子の論理信号を読み取ることで、メモリア
レイ全体のメモリ素子の状態が、全て“０”あるいは全
て“１”であるということを知ることができる。
【００３０】
【発明の効果】この発明は、以上説明したようにメモリ
アレイの中から選択されたメモリ素子の、読み出し信号
が伝達されるところの読み出し信号バスを、相互に接続
するトランジスタを設けるという構成としたことで、メ
モリ素子の状態を調べる際に、複数存在するデータ入出
力端子の全てを測定する必要はなくなり、ただひとつの
データ入出力端子の状態を調べるだけでよい。
アレイの中から選択されたメモリ素子の、読み出し信号
が伝達されるところの読み出し信号バスを、相互に接続
するトランジスタを設けるという構成としたことで、メ
モリ素子の状態を調べる際に、複数存在するデータ入出
力端子の全てを測定する必要はなくなり、ただひとつの
データ入出力端子の状態を調べるだけでよい。
【００３１】また、論理ゲート回路と信号選択回路を設
け、複数のセンスアンプ出力を論理ゲート回路に入力
し、論理ゲート回路出力を信号選択回路に入力し、信号
選択回路の出力信号を出力バッファを介してデータ入出
力端子に出力するという構成としたことで、複数存在す
るデータ入出力端子のうち、ひとつのデータ入出力端子
の論理信号を読み取ることで、メモリアレイ全体のメモ
リ素子の状態が、全て“０”あるいは全て“１”である
ということを知ることができる。
け、複数のセンスアンプ出力を論理ゲート回路に入力
し、論理ゲート回路出力を信号選択回路に入力し、信号
選択回路の出力信号を出力バッファを介してデータ入出
力端子に出力するという構成としたことで、複数存在す
るデータ入出力端子のうち、ひとつのデータ入出力端子
の論理信号を読み取ることで、メモリアレイ全体のメモ
リ素子の状態が、全て“０”あるいは全て“１”である
ということを知ることができる。
【００３２】従って、複数存在するデータ入出力端子の
うち、唯一のデータ入出力端子を測定することにより、
メモリアレイ全体のメモリ素子の状態を知ることがで
き、ドライバ数・コンパレータ数・ＤＣ測定ユニット数
等に制限がある検査装置を用いた場合であっても、同時
に数多くのＩＣチップを測定・検査することができ、測
定・検査に要する時間を短縮するという効果がある。
うち、唯一のデータ入出力端子を測定することにより、
メモリアレイ全体のメモリ素子の状態を知ることがで
き、ドライバ数・コンパレータ数・ＤＣ測定ユニット数
等に制限がある検査装置を用いた場合であっても、同時
に数多くのＩＣチップを測定・検査することができ、測
定・検査に要する時間を短縮するという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例を示す構成図である。
【図２】従来の実施例を示すの構成図である。
【図３】本発明のもうひとつの実施例を示す構成図であ
る。
る。
【図４】不揮発性メモリアレイの構成図である。
１ メモリアレイ ２ ワード選択信号入力 ３ カラム選択信号入力 ４ カラムセレクタ ５ 読み出し信号バス ６ センスアンプ ７ 出力バッファ ８ データ入出力端子 ９ 読み出し信号伝達トランジスタ １０ テスト信号入力ＴA １１ 相互接続トランジスタ １２ テスト信号入力ＴB １３ ＯＲゲート １４ ＡＮＤゲート １５ 信号選択回路 １６ ワード線 １７ ビット線 １８ 選択用トランジスタ １９ 不揮発性メモリセルトランジスタ ２０ コントロールゲート電極 ２１ 不揮発性メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 Ｈ０１Ｌ 21/822 27/04 // Ｈ０１Ｌ 21/66 Ｆ 7630−4Ｍ
Claims (2)
- 【請求項１】 メモリアレイからの複数の読み出し信号
を、複数の読み出し信号バスを介して複数のデータ出力
端子に出力する機構を有する半導体メモリ集積回路にお
いて、前記複数の読み出し信号バスを相互に電気的に接
続する手段を有することを特徴とする半導体メモリ集積
回路。 - 【請求項２】 メモリアレイからの複数の読み出し信号
を、複数のセンスアンプと複数の出力バッファとを介し
てデータ出力端子に出力する半導体メモリ集積回路にお
いて、前記複数のセンスアンプからの複数の出力信号を
論理ゲート回路に入力し、前記センスアンプの出力信号
を信号選択回路に入力し、前記信号選択回路の出力信号
を前記データ出力端子に出力することを特徴とする半導
体メモリ集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261394A JPH07312100A (ja) | 1994-05-17 | 1994-05-17 | 半導体メモリ集積回路 |
| US08/437,501 US5615166A (en) | 1994-05-17 | 1995-05-09 | Semiconductor memory integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10261394A JPH07312100A (ja) | 1994-05-17 | 1994-05-17 | 半導体メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312100A true JPH07312100A (ja) | 1995-11-28 |
Family
ID=14332101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10261394A Pending JPH07312100A (ja) | 1994-05-17 | 1994-05-17 | 半導体メモリ集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5615166A (ja) |
| JP (1) | JPH07312100A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991998A (ja) * | 1995-09-20 | 1997-04-04 | Nittetsu Semiconductor Kk | 半導体記憶装置 |
| JPH09147598A (ja) * | 1995-11-28 | 1997-06-06 | Mitsubishi Electric Corp | 半導体記憶装置およびアドレス変化検出回路 |
| US5724281A (en) * | 1996-01-31 | 1998-03-03 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having improved wiring in input terminal |
| JP3611280B2 (ja) * | 1997-09-30 | 2005-01-19 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US6199000B1 (en) * | 1998-07-15 | 2001-03-06 | Trimble Navigation Limited | Methods and apparatus for precision agriculture operations utilizing real time kinematic global positioning system systems |
| KR100355230B1 (ko) * | 2000-02-11 | 2002-10-11 | 삼성전자 주식회사 | 다중 로우 액티브 외란 테스트 회로, 이를 구비하는 반도체 메모리 장치 및 ｍｒａｄ 테스트 방법 |
| JP2002176153A (ja) * | 2000-12-05 | 2002-06-21 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0388175B1 (en) * | 1989-03-15 | 1995-11-02 | Matsushita Electronics Corporation | Semiconductor memory device |
-
1994
- 1994-05-17 JP JP10261394A patent/JPH07312100A/ja active Pending
-
1995
- 1995-05-09 US US08/437,501 patent/US5615166A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5615166A (en) | 1997-03-25 |
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