JP3298955B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数の被検査回路部、
例えば複数の大規模記憶回路とこれら複数の被検査回路
部の機能検査を行なう検査回路部とを備えた、いわゆる
ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）と
呼ばれる検査手法を用いて検査を行なう半導体装置に関
する。
例えば複数の大規模記憶回路とこれら複数の被検査回路
部の機能検査を行なう検査回路部とを備えた、いわゆる
ＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）と
呼ばれる検査手法を用いて検査を行なう半導体装置に関
する。
【０００２】
【従来の技術】近年半導体集積回路の大規模化が進み、
メモリと呼ばれる大規模記憶回路を複数個搭載する場合
が増えてきた。大規模記憶回路は製造時の不良の有無を
検査する際に、マーチング、ギャロッピング等と呼ばれ
る専用の検査パターンを必要とする。これらのパターン
は通常大変長く、また大規模記憶回路に直接印加するに
は多くの外部ピンを必要とするなど困難を伴う場合が多
い。そこで、最近、自己検査回路（ＢＩＳＴ；Ｂｕｉｌ
ｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）と呼ばれる回路を併せ
て内蔵し、大規模記憶回路の検査を半導体集積回路の内
部で閉じ、良／不良の結果のみ外部に取り出すような構
造にすることが行なわれるようになってきた。その場合
大規模記憶回路は、図２に示すように、メモリのデータ
入力端子ＤＡＴＡＩＮ、アドレス入力端子ＡＤＤＲ、コ
ントロール入力端子ＣＮＴＬの前段側にそれぞれマルチ
プレクサーを設け各マルチプレクサーにテストイネーブ
ル信号ＴＥを入力して、通常動作時には通常入力を、検
査時にはＢＩＳＴからの入力を受けるようにマルチプレ
クサーを用いて切り替え、メモリの出力端子ＤＡＴＯＵ
Ｔからの出力は通常回路とＢＩＳＴへ同時に供給するよ
うな構成をとることが多い。
メモリと呼ばれる大規模記憶回路を複数個搭載する場合
が増えてきた。大規模記憶回路は製造時の不良の有無を
検査する際に、マーチング、ギャロッピング等と呼ばれ
る専用の検査パターンを必要とする。これらのパターン
は通常大変長く、また大規模記憶回路に直接印加するに
は多くの外部ピンを必要とするなど困難を伴う場合が多
い。そこで、最近、自己検査回路（ＢＩＳＴ；Ｂｕｉｌ
ｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）と呼ばれる回路を併せ
て内蔵し、大規模記憶回路の検査を半導体集積回路の内
部で閉じ、良／不良の結果のみ外部に取り出すような構
造にすることが行なわれるようになってきた。その場合
大規模記憶回路は、図２に示すように、メモリのデータ
入力端子ＤＡＴＡＩＮ、アドレス入力端子ＡＤＤＲ、コ
ントロール入力端子ＣＮＴＬの前段側にそれぞれマルチ
プレクサーを設け各マルチプレクサーにテストイネーブ
ル信号ＴＥを入力して、通常動作時には通常入力を、検
査時にはＢＩＳＴからの入力を受けるようにマルチプレ
クサーを用いて切り替え、メモリの出力端子ＤＡＴＯＵ
Ｔからの出力は通常回路とＢＩＳＴへ同時に供給するよ
うな構成をとることが多い。
【０００３】
【発明が解決しようとする課題】このような自己検査機
能を搭載した場合に、検査すべき大規模記憶回路のそれ
ぞれの構成情報（ワード数、ビット数等）を自己検査回
路に与えて、各構成に合わせた検査を行なう必要があ
る。いろいろな構成の大規模記憶回路が集積回路上に搭
載されている場合、従来の１つの方法としては、図３に
示すように、各構成に合わせた自己検査回路それぞれを
各大規模記憶回路と対にして複数個搭載する方法が考え
られていた。しかし、この方法だと半導体集積回路の本
来的な機能からは必要でない自己検査回路が複数必要に
なり、この自己検査回路の占める面積が大きくなってし
まう欠点があった。
能を搭載した場合に、検査すべき大規模記憶回路のそれ
ぞれの構成情報（ワード数、ビット数等）を自己検査回
路に与えて、各構成に合わせた検査を行なう必要があ
る。いろいろな構成の大規模記憶回路が集積回路上に搭
載されている場合、従来の１つの方法としては、図３に
示すように、各構成に合わせた自己検査回路それぞれを
各大規模記憶回路と対にして複数個搭載する方法が考え
られていた。しかし、この方法だと半導体集積回路の本
来的な機能からは必要でない自己検査回路が複数必要に
なり、この自己検査回路の占める面積が大きくなってし
まう欠点があった。
【０００４】また従来の他の方法としては、図４に示す
ように汎用の自己検査回路を１つだけ搭載し、各大規模
記憶回路を検査する際にその構成情報を外部から１つ１
つ自己検査回路に入力する方法があった。図４の従来例
の場合の検査手順を図５に示す。先ず、（１）検査する
大規模記憶回路を外部より選択すると同時に、対象とす
る大規模記憶回路の構成情報を外部より自己検査回路に
入力する。（２）その後ＢＩＳＴ回路よりその構成に応
じた検査用信号が出力され、検査が開始される。（３）
各大規模記憶回路はその入力に応じた値をＢＩＳＴに対
し出力し、検査を受ける。（４）一つの大規模回路の検
査が終了する。その後に再び、外部から次の大規模記憶
回路を選択すると同時に、対象とする大規模記憶回路の
構成情報を自己検査回路に入力する。以降これが繰り返
されることになる。搭載されている大規模記憶回路一つ
ずつに対し、検査が終ったかどうかを確認し、その後次
の構成情報を入力してやる必要がある。このためこの方
法を採用すると検査が煩雑になるという欠点があった。
ように汎用の自己検査回路を１つだけ搭載し、各大規模
記憶回路を検査する際にその構成情報を外部から１つ１
つ自己検査回路に入力する方法があった。図４の従来例
の場合の検査手順を図５に示す。先ず、（１）検査する
大規模記憶回路を外部より選択すると同時に、対象とす
る大規模記憶回路の構成情報を外部より自己検査回路に
入力する。（２）その後ＢＩＳＴ回路よりその構成に応
じた検査用信号が出力され、検査が開始される。（３）
各大規模記憶回路はその入力に応じた値をＢＩＳＴに対
し出力し、検査を受ける。（４）一つの大規模回路の検
査が終了する。その後に再び、外部から次の大規模記憶
回路を選択すると同時に、対象とする大規模記憶回路の
構成情報を自己検査回路に入力する。以降これが繰り返
されることになる。搭載されている大規模記憶回路一つ
ずつに対し、検査が終ったかどうかを確認し、その後次
の構成情報を入力してやる必要がある。このためこの方
法を採用すると検査が煩雑になるという欠点があった。
【０００５】本発明は、上記事情に鑑み、複数の大規模
記憶回路等、複数の被検査回路部を搭載する場合に、汎
用的な検査回路部を備えることにより本来の動作には不
必要な回路部分の占有面積を小さく押えるとともに、検
査の煩雑さを防止し効率の良い検査を行なうことのでき
る半導体装置を提供することを目的とする。
記憶回路等、複数の被検査回路部を搭載する場合に、汎
用的な検査回路部を備えることにより本来の動作には不
必要な回路部分の占有面積を小さく押えるとともに、検
査の煩雑さを防止し効率の良い検査を行なうことのでき
る半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成する本発
明の半導体装置は、複数のメモリとこれら複数のメモリ
の機能検査を行なう、これら複数のメモリに共通の検査
回路部とを備えた半導体装置において、機能検査に必要
となる、複数のメモリそれぞれの、その情報自体がメモ
リの構成を表わす情報を有する構成情報を格納してお
く、これら複数のメモリそれぞれに内蔵された手段と、
複数のメモリそれぞれの機能検査を行なう際に機能検査
が行なわれるメモリの構成情報を検査回路部に伝達する
手段とを備え、検査回路部は、検査回路部に与えられる
情報としては上記構成情報のみを受け取って、その構成
情報により表わされるメモリの構成に応じた検査用信号
を出力するものであることを特徴とするものである。こ
こで、上記構成情報には、メモリのワード数とビット数
の情報が含まれる。
明の半導体装置は、複数のメモリとこれら複数のメモリ
の機能検査を行なう、これら複数のメモリに共通の検査
回路部とを備えた半導体装置において、機能検査に必要
となる、複数のメモリそれぞれの、その情報自体がメモ
リの構成を表わす情報を有する構成情報を格納してお
く、これら複数のメモリそれぞれに内蔵された手段と、
複数のメモリそれぞれの機能検査を行なう際に機能検査
が行なわれるメモリの構成情報を検査回路部に伝達する
手段とを備え、検査回路部は、検査回路部に与えられる
情報としては上記構成情報のみを受け取って、その構成
情報により表わされるメモリの構成に応じた検査用信号
を出力するものであることを特徴とするものである。こ
こで、上記構成情報には、メモリのワード数とビット数
の情報が含まれる。
【０００７】ここで複数の被検査回路部それぞれの構成
情報は、複数の被検査回路部とは別に格納する格納部を
設けてもよいが、より効率的な検査を行なうために各被
検査回路部内にその被検査回路部の構成情報を格納して
おく構成が好ましい。
情報は、複数の被検査回路部とは別に格納する格納部を
設けてもよいが、より効率的な検査を行なうために各被
検査回路部内にその被検査回路部の構成情報を格納して
おく構成が好ましい。
【０００８】
【作用】本発明の半導体装置は、複数の大規模記憶回路
等、複数の被検査回路部を搭載する半導体装置におい
て、該被検査回路部の製造時の検査を行なう汎用の検査
回路部（自己検査機能回路）を搭載した場合に、被検査
回路部の各々の構成情報を外部から入力するのではな
く、半導体装置自身、例えば各被検査回路部自身に内蔵
しており、かつ検査回路部にその構成情報を伝達する機
能を併せ持っていることにより、搭載された複数の被検
査回路部の検査が効率良く行なわれる。
等、複数の被検査回路部を搭載する半導体装置におい
て、該被検査回路部の製造時の検査を行なう汎用の検査
回路部（自己検査機能回路）を搭載した場合に、被検査
回路部の各々の構成情報を外部から入力するのではな
く、半導体装置自身、例えば各被検査回路部自身に内蔵
しており、かつ検査回路部にその構成情報を伝達する機
能を併せ持っていることにより、搭載された複数の被検
査回路部の検査が効率良く行なわれる。
【０００９】
【実施例】以下本発明の実施例について説明する。図１
は、本発明の一実施例の半導体装置の概要図である。汎
用的な自己検査回路が一つあり、各大規模記憶回路が各
々の構成情報を内蔵しており、検査される際に、（１）
検査しようとするブロック（ＲＡＭ）を選択するブロッ
クセレクト信号が自己検査回路（ＢＩＳＴ）から出され
る。（２）該当する大規模記憶回路が自己の構成情報を
ＢＩＳＴ回路に対し伝達する。（３）その後ＢＩＳＴ回
路よりその構成に応じた検査用信号が出力される。
（４）各大規模記憶回路はＢＩＳＴに対しその入力に応
じた値を出力し、検査を受ける。（５）検査終了後、Ｂ
ＩＳＴは次のブロックセレクト信号を出力し、その構成
情報を受ける。以降これが繰り返されることになる。外
部よりパターンを与える必要は一切ない。全てのブロッ
クを検査した後に良／不良の信号を確認するだけで良
く、テストシークエンスが簡略化される。本発明を採用
した半導体装置においてはシステムボード上においても
搭載された大規模記憶回路を自己診断できるようになる
など、大きなメリットがある。
は、本発明の一実施例の半導体装置の概要図である。汎
用的な自己検査回路が一つあり、各大規模記憶回路が各
々の構成情報を内蔵しており、検査される際に、（１）
検査しようとするブロック（ＲＡＭ）を選択するブロッ
クセレクト信号が自己検査回路（ＢＩＳＴ）から出され
る。（２）該当する大規模記憶回路が自己の構成情報を
ＢＩＳＴ回路に対し伝達する。（３）その後ＢＩＳＴ回
路よりその構成に応じた検査用信号が出力される。
（４）各大規模記憶回路はＢＩＳＴに対しその入力に応
じた値を出力し、検査を受ける。（５）検査終了後、Ｂ
ＩＳＴは次のブロックセレクト信号を出力し、その構成
情報を受ける。以降これが繰り返されることになる。外
部よりパターンを与える必要は一切ない。全てのブロッ
クを検査した後に良／不良の信号を確認するだけで良
く、テストシークエンスが簡略化される。本発明を採用
した半導体装置においてはシステムボード上においても
搭載された大規模記憶回路を自己診断できるようになる
など、大きなメリットがある。
【００１０】
【発明の効果】以上説明したように、本発明の半導体装
置は、機能検査に必要となる、複数の被検査回路部それ
ぞれの構成情報を格納しておいて、複数の被検査回路部
それぞれの機能検査を行なう際に機能検査が行なわれる
被検査回路部の構成情報を検査回路部に伝達する構成と
したため、本来の動作には不必要な回路部分の占有面積
を小さく押えるとともに検査の煩雑さを防止し効率の良
い検査を行なうことができる。
置は、機能検査に必要となる、複数の被検査回路部それ
ぞれの構成情報を格納しておいて、複数の被検査回路部
それぞれの機能検査を行なう際に機能検査が行なわれる
被検査回路部の構成情報を検査回路部に伝達する構成と
したため、本来の動作には不必要な回路部分の占有面積
を小さく押えるとともに検査の煩雑さを防止し効率の良
い検査を行なうことができる。
【図１】本発明の一実施例の概要図である。
【図２】ＢＩＳＴを搭載した半導体装置における大規模
記憶回路の模式図である。
記憶回路の模式図である。
【図３】複数の大規模記憶回路と複数のＢＩＳＴを搭載
した場合の概念図である。
した場合の概念図である。
【図４】複数の大規模記憶回路と汎用のＢＩＳＴを搭載
した場合の概念図である。
した場合の概念図である。
【図５】汎用のＢＩＳＴを搭載した場合の信号の授受を
示した図である。
示した図である。
Claims (2)
- 【請求項１】 複数のメモリとこれら複数のメモリの機
能検査を行なう、これら複数のメモリに共通の検査回路
部とを備えた半導体装置において、 機能検査に必要となる、前記複数のメモリそれぞれの、
その情報自体がメモリの構成を表わす情報を有する構成
情報を格納しておく、前記複数のメモリそれぞれに内蔵
された手段と、 前記複数のメモリそれぞれの機能検査を行なう際に機能
検査が行なわれるメモリの構成情報を前記検査回路部に
伝達する手段とを備え、 前記検査回路部は、該検査回路部に与えられる情報とし
ては前記構成情報のみを受け取って、該構成情報により
表わされるメモリの構成に応じた検査用信号を出力する
ものであることを特徴とする半導体装置。 - 【請求項２】 前記構成情報は、メモリのワード数とビ
ット数の情報を含むものであることを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34472192A JP3298955B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34472192A JP3298955B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06194421A JPH06194421A (ja) | 1994-07-15 |
| JP3298955B2 true JP3298955B2 (ja) | 2002-07-08 |
Family
ID=18371468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34472192A Expired - Fee Related JP3298955B2 (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3298955B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW384477B (en) * | 1997-06-23 | 2000-03-11 | Samsung Electronics Co Ltd | Merged memory logic semiconductor device, memory test control circuit and memory test method |
| JPH1165871A (ja) * | 1997-08-11 | 1999-03-09 | Mitsubishi Electric Corp | ワンチップクロック同期式メモリー装置 |
| JP3989756B2 (ja) | 2002-03-18 | 2007-10-10 | シャープ株式会社 | 表示装置およびその走査回路検査方法 |
| JP2004030765A (ja) * | 2002-06-25 | 2004-01-29 | Fujitsu Ltd | 自己診断機能内蔵の半導体記憶装置 |
| JP2008065862A (ja) * | 2006-09-04 | 2008-03-21 | System Fabrication Technologies Inc | 半導体記憶装置 |
| JP6570608B2 (ja) | 2017-12-21 | 2019-09-04 | キヤノン株式会社 | 検査装置、撮像装置、電子機器および輸送装置 |
| JP7086634B2 (ja) | 2018-02-20 | 2022-06-20 | キヤノン株式会社 | 撮像装置及びその検査方法、並びに撮像システム |
-
1992
- 1992-12-24 JP JP34472192A patent/JP3298955B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06194421A (ja) | 1994-07-15 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000822 |
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