JPH04147500A - 半導体集積回路のテスト回路 - Google Patents
半導体集積回路のテスト回路Info
- Publication number
- JPH04147500A JPH04147500A JP27275890A JP27275890A JPH04147500A JP H04147500 A JPH04147500 A JP H04147500A JP 27275890 A JP27275890 A JP 27275890A JP 27275890 A JP27275890 A JP 27275890A JP H04147500 A JPH04147500 A JP H04147500A
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- test
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Links
- 238000012360 testing method Methods 0.000 title claims abstract description 38
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000015654 memory Effects 0.000 claims abstract description 65
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000001186 cumulative effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路のテスト回路に関し、特に書き
換え可能なメモリのテスト回路に関する。
換え可能なメモリのテスト回路に関する。
従来の半導体集積回路には、ディジタルデータを大量に
記憶するためのメモリ回路があり、その中には書き換え
可能なメモリであるRAM’?BP−ROM、E2FR
OM等がある。
記憶するためのメモリ回路があり、その中には書き換え
可能なメモリであるRAM’?BP−ROM、E2FR
OM等がある。
これら従来のメモリ回路の構成を第3図に示す。
第3図において、メモリ回路6.メモリへの書き込みデ
ータ7、読み出しデータ8.メモリの番地を示すアドレ
スデータ9が示されている。このようなメモリ回路6を
内蔵する半導体集積回路において、メモリ回路6をテス
トする手順は、従来では以下の様に行なっていた。
ータ7、読み出しデータ8.メモリの番地を示すアドレ
スデータ9が示されている。このようなメモリ回路6を
内蔵する半導体集積回路において、メモリ回路6をテス
トする手順は、従来では以下の様に行なっていた。
第3図において、まず書き込みデータ7を外部より設定
し、全メモリセル分だけアドレスデータ9を変化させ、
全メモリセルに書き込みデータ7を書き込む。
し、全メモリセル分だけアドレスデータ9を変化させ、
全メモリセルに書き込みデータ7を書き込む。
次に読み出し状態にして、アドレスデータ9を変化させ
、全メモリセルより読み出しデータ8を読み出す。
、全メモリセルより読み出しデータ8を読み出す。
その時、書き込み時に各メモリセルに書き込ん−・つ−
だデータと、読み出しデータ8との比較は、外部に別途
設けたテスト回路で行っていた。
設けたテスト回路で行っていた。
前述した従来の半導体集積回路では、メモリ回路6をテ
ストする為に、外部よりデータを設定して、書き込み又
読み出し、データも外部に出力し、前記書き込みデータ
との比較を外部で行うので、ICテスタ等の特別なテス
ト装置を別途必要とするという問題がある。又、書きこ
みデータや、読み出しデータ等の期待値がテスト用のパ
ターンとして必要となる。
ストする為に、外部よりデータを設定して、書き込み又
読み出し、データも外部に出力し、前記書き込みデータ
との比較を外部で行うので、ICテスタ等の特別なテス
ト装置を別途必要とするという問題がある。又、書きこ
みデータや、読み出しデータ等の期待値がテスト用のパ
ターンとして必要となる。
そこで、本発明の目的は、前述した問題を解決し、テス
トパターンやICテスタ等の特別なテスト装置を必要と
せず、メモリ回路のテストを行うことができるような半
導体集積回路のテスト回路を提供することにある。
トパターンやICテスタ等の特別なテスト装置を必要と
せず、メモリ回路のテストを行うことができるような半
導体集積回路のテスト回路を提供することにある。
本発明の半導体集積回路のテスト回路の構成は、書き換
え可能なメモリ回路を内蔵し、テスト前に値を設定して
その出力が前記メモリ回路の書き込みデータとなる少な
くとも1つのレジスタと、前記メモリ回路の読み出しデ
ータと前記レジスタとを比較して不一致信号を出力する
コンパレータとを備えていることを特徴とする。
え可能なメモリ回路を内蔵し、テスト前に値を設定して
その出力が前記メモリ回路の書き込みデータとなる少な
くとも1つのレジスタと、前記メモリ回路の読み出しデ
ータと前記レジスタとを比較して不一致信号を出力する
コンパレータとを備えていることを特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する第1図は本
発明の一実施例の半導体集積回路のテスト回路を示す回
路図である。第1図において、本実施例のテスト回路は
、メモリ回路6の他に、コンパレータ5.I/レジスタ
、カウンタ10が用意される。さらに、コンパレータ5
の不一致出力信号lと、カウンタ10の入力り口・ツク
パルス2と、書きこみデータ及び読み出しデータの期待
値であるレジスタ3と、読み出しデータと期待値との比
較を行うコンパレータ5と、書き換え可能なメモリ回路
6と、メモリ回Al86の書き込みデータ7と、メモリ
回路6の読み出しデータ8と、メモリ回路6のアドレス
データ9と、カウンタ10とが示されている。
発明の一実施例の半導体集積回路のテスト回路を示す回
路図である。第1図において、本実施例のテスト回路は
、メモリ回路6の他に、コンパレータ5.I/レジスタ
、カウンタ10が用意される。さらに、コンパレータ5
の不一致出力信号lと、カウンタ10の入力り口・ツク
パルス2と、書きこみデータ及び読み出しデータの期待
値であるレジスタ3と、読み出しデータと期待値との比
較を行うコンパレータ5と、書き換え可能なメモリ回路
6と、メモリ回Al86の書き込みデータ7と、メモリ
回路6の読み出しデータ8と、メモリ回路6のアドレス
データ9と、カウンタ10とが示されている。
本実施例において、メモリ回路のテスト順序を、第1図
を参照して説明する。まずテストに入る前にレジスタ3
にテスト用のデータを設定しておく。次に全メモリセル
のアドレスを示すようなカウンタ10に、クロックパル
ス2を加え、アドレスデータ9を変化させ、全メモリセ
ルにレジスタ3の値を書き込む。その後、読み出し状態
にし、メモリセルに書き込んだデータを読み出す。
を参照して説明する。まずテストに入る前にレジスタ3
にテスト用のデータを設定しておく。次に全メモリセル
のアドレスを示すようなカウンタ10に、クロックパル
ス2を加え、アドレスデータ9を変化させ、全メモリセ
ルにレジスタ3の値を書き込む。その後、読み出し状態
にし、メモリセルに書き込んだデータを読み出す。
その読み出しデータ8は、コンパレータ5に入力してい
て、これがレジスタ3と比較され、不一致の場合は不一
致信号1を出力する。その際のアドレスは、カウンタ1
0の出力であるアドレスデータ9となり、クロックパル
ス2の入力数により、カウンタの出力であるアドレスを
特定できるようになっている。
て、これがレジスタ3と比較され、不一致の場合は不一
致信号1を出力する。その際のアドレスは、カウンタ1
0の出力であるアドレスデータ9となり、クロックパル
ス2の入力数により、カウンタの出力であるアドレスを
特定できるようになっている。
第2図は本発明の他の実施例を示す回路図である。第2
図において、本実施例は、ビ・ント干渉チエツクができ
るようにしたものである。ビ・yト干渉チエ・ツクとは
、メモリ回路6のテスト項目の1つであり1.メモリセ
ルが格子状に並んでし)る時に、そのセルのとなりのセ
ルの影響がなり)ことを、チエツクするテストである。
図において、本実施例は、ビ・ント干渉チエツクができ
るようにしたものである。ビ・yト干渉チエ・ツクとは
、メモリ回路6のテスト項目の1つであり1.メモリセ
ルが格子状に並んでし)る時に、そのセルのとなりのセ
ルの影響がなり)ことを、チエツクするテストである。
第2図において、書き込みデータ及び読み出しデータの
期待値であるレジスタ3,4と、レジスタ3.4の出力
でマルチプレクサ15の入力となる入力データ11.1
2と、アドレスデータ9をデコードするデコーダ13と
、デコーダ13の出力信号でありかつマルチプレクサ1
5の入力となる選択信号14と、レジスタ3とレジスタ
4とを選択するマルチプレクサ15とが示されている。
期待値であるレジスタ3,4と、レジスタ3.4の出力
でマルチプレクサ15の入力となる入力データ11.1
2と、アドレスデータ9をデコードするデコーダ13と
、デコーダ13の出力信号でありかつマルチプレクサ1
5の入力となる選択信号14と、レジスタ3とレジスタ
4とを選択するマルチプレクサ15とが示されている。
第4図は、第2図のメモリセルのビット構成図である。
第4図において、格子状の各−区画は、メモリセル1ビ
ツトを示しており1区画内の○はメモリされた例えば1
”レベル、Δは例えば°0”レベルを示している。
ツトを示しており1区画内の○はメモリされた例えば1
”レベル、Δは例えば°0”レベルを示している。
第4図において、レジスタ3のデータを書き込むべきメ
モリセル群16と、レジスタ4のデータを書き込むべき
メモリセル群17とがある。
モリセル群16と、レジスタ4のデータを書き込むべき
メモリセル群17とがある。
第2図の実施例において、メモリ回路6のテストの1つ
であるビット干渉チエ・・Iりの順序を第2図及び第4
図を参照して説明する。
であるビット干渉チエ・・Iりの順序を第2図及び第4
図を参照して説明する。
まず、レジスタ3とレジスタ4とに、干渉用のデータを
設定する。これは、通常それぞれの°″o”、’“1”
反転データとなる。次に、全メモリセルのアドレスを示
すようなカウンタ10にクロックパルスを入力し、アド
レスデータ9を変化させ、全メモリセルにレジスタの値
を書き込む。
設定する。これは、通常それぞれの°″o”、’“1”
反転データとなる。次に、全メモリセルのアドレスを示
すようなカウンタ10にクロックパルスを入力し、アド
レスデータ9を変化させ、全メモリセルにレジスタの値
を書き込む。
その際、レジスタ3とレジスタ4との選択をマルチプレ
クサ15で行うが、この選択には、アドレスデータをデ
コードしたデコーダ13の出力が用いられる。
クサ15で行うが、この選択には、アドレスデータをデ
コードしたデコーダ13の出力が用いられる。
これは、いかなるデータとデコードするのか説明すると
、第4図において、メモリセルが格子状に並んでいる時
、メモリセルのデータ入出力が接続されているデジット
方向に、交互に“O”と°°1°°のデータを書き込む
ために、第4図で示すメモリセル群16と17を交互に
選択するようにアドレスをデコードする。これにより、
書き込み時、アドレスデータ9により、第4図のメモリ
セル群16にはレジスタ3のデータ、メモリセル群17
にはレジスタ4のデータというように、書き込みデータ
を選択する事ができる。このようにして全メモリセルに
干渉用のデータを書き込んだ後は、読み出し状態にし、
メモリセルに書き込んだデータを読み出す。その読み出
しデータ8はコンパレータ5に入力していて、読み出し
データの期待値であるマルチプレクサ15の出力データ
と比較され、不一致の場合は不一致信号゛1”を出力す
る。その時のマルチプレクサ15で選択されるレジスタ
は、書き込み時と同じデコーダ13で選択されるので、
書きこみ時と同じアドレスなら同じレジスタとなる。又
、その際のアドレスはカウンタ10の出力であるアドレ
スデータ9となり。
、第4図において、メモリセルが格子状に並んでいる時
、メモリセルのデータ入出力が接続されているデジット
方向に、交互に“O”と°°1°°のデータを書き込む
ために、第4図で示すメモリセル群16と17を交互に
選択するようにアドレスをデコードする。これにより、
書き込み時、アドレスデータ9により、第4図のメモリ
セル群16にはレジスタ3のデータ、メモリセル群17
にはレジスタ4のデータというように、書き込みデータ
を選択する事ができる。このようにして全メモリセルに
干渉用のデータを書き込んだ後は、読み出し状態にし、
メモリセルに書き込んだデータを読み出す。その読み出
しデータ8はコンパレータ5に入力していて、読み出し
データの期待値であるマルチプレクサ15の出力データ
と比較され、不一致の場合は不一致信号゛1”を出力す
る。その時のマルチプレクサ15で選択されるレジスタ
は、書き込み時と同じデコーダ13で選択されるので、
書きこみ時と同じアドレスなら同じレジスタとなる。又
、その際のアドレスはカウンタ10の出力であるアドレ
スデータ9となり。
クロックパルス2の入力数により、カウンタ10の出力
であるアドレスを特定できるようになっている。
であるアドレスを特定できるようになっている。
以上のように、第1図及び第2図に示す実施例の回路は
、テスト前に値を設定しておく事により、その後は外部
からの入力は必要とせず、メモリ回路6のテストを行う
ことができる。
、テスト前に値を設定しておく事により、その後は外部
からの入力は必要とせず、メモリ回路6のテストを行う
ことができる。
以上説明したように、本発明によれば、テストパターン
やICテスタ等の特別なテスト装置を必要とせず、メモ
リ回路のテストを行うことができ、また内部で判定を行
なっている為他のテストと同時にテストする事も可能で
、テスト時間を短縮できるという効果を有する。
やICテスタ等の特別なテスト装置を必要とせず、メモ
リ回路のテストを行うことができ、また内部で判定を行
なっている為他のテストと同時にテストする事も可能で
、テスト時間を短縮できるという効果を有する。
第1図は本発明の一実施例の半導体累積回路のテスト回
路の回路図、第2図は本発明の他の実施例の回路図、第
3図は従来のメモリ回路の一例を示す回路図、第4図は
第2図のメモリセルのビット構成図である。 1・・・コンパし一夕の不一致出力信号、2・・・カウ
ンタの入力クロックパルス、3.4・・・レジスタ、ら
・・・コンパレータ、6・・・メモリ回路、7・・・メ
モリ回路の書き込みデータ、8・・・メモリ回路の読み
出しデータ、9・・・メモリ回路のアドレスデータ、1
0・・・カウンタ、11.12・・・レジスタの出力、
13・・・デコーダ、14・・・マルチプレクサの選択
信号、15・・・マルチプレクサ、16.17・・・メ
モリセル群。
路の回路図、第2図は本発明の他の実施例の回路図、第
3図は従来のメモリ回路の一例を示す回路図、第4図は
第2図のメモリセルのビット構成図である。 1・・・コンパし一夕の不一致出力信号、2・・・カウ
ンタの入力クロックパルス、3.4・・・レジスタ、ら
・・・コンパレータ、6・・・メモリ回路、7・・・メ
モリ回路の書き込みデータ、8・・・メモリ回路の読み
出しデータ、9・・・メモリ回路のアドレスデータ、1
0・・・カウンタ、11.12・・・レジスタの出力、
13・・・デコーダ、14・・・マルチプレクサの選択
信号、15・・・マルチプレクサ、16.17・・・メ
モリセル群。
Claims (1)
- 書き換え可能なメモリ回路を内蔵する半導体集積回路に
おいて、テスト前に値を設定してその出力が前記メモリ
回路の書き込みデータとなる少なくとも1つのレジスタ
と、前記メモリ回路の読み出しデータと前記レジスタと
を比較して不一致信号を出力するコンパレータとを含む
ことを特徴とする半導体集積回路のテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27275890A JPH04147500A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路のテスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27275890A JPH04147500A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路のテスト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04147500A true JPH04147500A (ja) | 1992-05-20 |
Family
ID=17518342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27275890A Pending JPH04147500A (ja) | 1990-10-11 | 1990-10-11 | 半導体集積回路のテスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04147500A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
-
1990
- 1990-10-11 JP JP27275890A patent/JPH04147500A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100825776B1 (ko) * | 2006-08-28 | 2008-04-28 | 삼성전자주식회사 | 메모리 장치 및 그 테스트 방법 |
US7765442B2 (en) | 2006-08-28 | 2010-07-27 | Samsung Electronics Co., Ltd. | Memory device testable without using data and dataless test method |
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