JPH11330411A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11330411A JPH11330411A JP10130172A JP13017298A JPH11330411A JP H11330411 A JPH11330411 A JP H11330411A JP 10130172 A JP10130172 A JP 10130172A JP 13017298 A JP13017298 A JP 13017298A JP H11330411 A JPH11330411 A JP H11330411A
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- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Abstract
(57)【要約】
【課題】 リークが小さく，かつ電荷保持能力の高い記
憶容量膜を備えた半導体記憶装置及びその製造方法を提
供する。 【解決手段】 化学量論的組成比を有するＢＳＴ膜から
なる高誘電率層３と、上部電極１５との間に、Ｔｉ組成
比が化学量論的組成から外れたＢＳＴ膜からなる低リー
ク層５を介在させ、高誘電率層３及び低リーク層５によ
り記憶容量膜１を構成する。Ｔｉ組成比が化学量論的組
成から外れたＢＳＴ膜は、リーク電流量を抑制する機能
が高く、かつ、化学量論的組成を有するＢＳＴ膜に比べ
て比誘電率の低下が小さい。したがって、コンデンサの
直列構造となる記憶容量膜全体の比誘電率の低下を極め
て小さく抑制しながら、リーク電流の抑制を図ることが
でき、半導体記憶装置の微細化を進めることができる。
憶容量膜を備えた半導体記憶装置及びその製造方法を提
供する。 【解決手段】 化学量論的組成比を有するＢＳＴ膜から
なる高誘電率層３と、上部電極１５との間に、Ｔｉ組成
比が化学量論的組成から外れたＢＳＴ膜からなる低リー
ク層５を介在させ、高誘電率層３及び低リーク層５によ
り記憶容量膜１を構成する。Ｔｉ組成比が化学量論的組
成から外れたＢＳＴ膜は、リーク電流量を抑制する機能
が高く、かつ、化学量論的組成を有するＢＳＴ膜に比べ
て比誘電率の低下が小さい。したがって、コンデンサの
直列構造となる記憶容量膜全体の比誘電率の低下を極め
て小さく抑制しながら、リーク電流の抑制を図ることが
でき、半導体記憶装置の微細化を進めることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、高誘電体材料で構
成される容量絶縁膜の電荷蓄積状態を情報として記憶す
る半導体記憶装置及びその製造方法に関する。
成される容量絶縁膜の電荷蓄積状態を情報として記憶す
る半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】近年のマルチメディアの進展にともな
い、情報機器で扱われるデジタル情報はますます大容量
化しており、半導体メモリにおいても、今後、ますます
記憶情報の大容量化が図られると予想される。しかしな
がら、例えばダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと表記）においては、記憶情報の大容量化
にともない、微細なセルを形成する必要がある一方で、
各セルの電荷容量は、ほぼ従来通りの値（およそ３０ｆ
Ｆ）だけ確保する必要がある。このため、近年、セルの
容量膜に、例えば、チタン酸バリウム・ストロンチウム
（以下、ＢＳＴと表記）などの高誘電率の材料を適用す
ることにより、微細化を図りつつ容量を確保しようとす
る動きが盛んになってきた。
い、情報機器で扱われるデジタル情報はますます大容量
化しており、半導体メモリにおいても、今後、ますます
記憶情報の大容量化が図られると予想される。しかしな
がら、例えばダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと表記）においては、記憶情報の大容量化
にともない、微細なセルを形成する必要がある一方で、
各セルの電荷容量は、ほぼ従来通りの値（およそ３０ｆ
Ｆ）だけ確保する必要がある。このため、近年、セルの
容量膜に、例えば、チタン酸バリウム・ストロンチウム
（以下、ＢＳＴと表記）などの高誘電率の材料を適用す
ることにより、微細化を図りつつ容量を確保しようとす
る動きが盛んになってきた。
【０００３】しかしながら、ＢＳＴは基本的に多結晶薄
膜であるため、リーク電流を抑制することが重要な課題
であった。
膜であるため、リーク電流を抑制することが重要な課題
であった。
【０００４】この課題の対策として、例えば特開平７−
１６１８３３号公報に開示されている「誘電体積層膜」
がある。
１６１８３３号公報に開示されている「誘電体積層膜」
がある。
【０００５】図８は、上記公報に記載の記憶容量膜の断
面構造を示す断面図である。同図において、１００は基
板、１０１は基板１００上に形成されたＴｉ膜、１０２
はＴｉ膜１０１の上に形成されたＴｉ酸化膜、１０３は
Ｔｉ酸化膜１０２の上に形成された（Ｂａ，Ｐｂ）（Ｚ
ｒ，Ｔｉ）Ｏ3 からなる高誘電体膜、１０４は高誘電体
膜Ｔｉの上に形成されたＴｉ酸化膜、１０５はＴｉ酸化
膜１０４の上に形成されたＴｉ膜である。
面構造を示す断面図である。同図において、１００は基
板、１０１は基板１００上に形成されたＴｉ膜、１０２
はＴｉ膜１０１の上に形成されたＴｉ酸化膜、１０３は
Ｔｉ酸化膜１０２の上に形成された（Ｂａ，Ｐｂ）（Ｚ
ｒ，Ｔｉ）Ｏ3 からなる高誘電体膜、１０４は高誘電体
膜Ｔｉの上に形成されたＴｉ酸化膜、１０５はＴｉ酸化
膜１０４の上に形成されたＴｉ膜である。
【０００６】上記従来のＤＲＡＭ構造によると、高誘電
体膜１０３のリークを低減するため、高誘電体膜１０３
と、電極として作用するＴｉ膜１０１、１０５との界面
に夫々Ｔｉ酸化膜１０２、１０４を介在させて、記憶容
量膜を構成している。Ｔｉ酸化膜は（Ｂａ，Ｐｂ）（Ｚ
ｒ，Ｔｉ） ０3 膜に比してリーク電流が小さく、絶縁
耐圧も高いため、全体としてリークの小さい記憶容量膜
を実現できる。
体膜１０３のリークを低減するため、高誘電体膜１０３
と、電極として作用するＴｉ膜１０１、１０５との界面
に夫々Ｔｉ酸化膜１０２、１０４を介在させて、記憶容
量膜を構成している。Ｔｉ酸化膜は（Ｂａ，Ｐｂ）（Ｚ
ｒ，Ｔｉ） ０3 膜に比してリーク電流が小さく、絶縁
耐圧も高いため、全体としてリークの小さい記憶容量膜
を実現できる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来のＤＲＡＭにおいてはリークを低減するために、本来
の容量絶縁膜である高誘電体膜１０３の上下をＴｉ酸化
膜１０２，１０４により挟む構造としているので、この
３つの絶縁膜全体の比誘電率が低下する。これは、Ｔｉ
酸化膜の比誘電率が２５程度と低いからである。そし
て、上下のＴｉ膜１０１，１０５間に介在する３つの絶
縁膜全体の比誘電率は、各絶縁膜によりそれぞれ構成さ
れるコンデンサの直列に接続した回路の容量を計算する
場合と同様に算出されるので、図８に示す構造を有する
上記公報記載のＤＲＡＭにおいては、単位面積当たりの
電荷情報蓄積能力が低下する，つまりメモリ全体の微細
化を阻害する一因となっていた。
来のＤＲＡＭにおいてはリークを低減するために、本来
の容量絶縁膜である高誘電体膜１０３の上下をＴｉ酸化
膜１０２，１０４により挟む構造としているので、この
３つの絶縁膜全体の比誘電率が低下する。これは、Ｔｉ
酸化膜の比誘電率が２５程度と低いからである。そし
て、上下のＴｉ膜１０１，１０５間に介在する３つの絶
縁膜全体の比誘電率は、各絶縁膜によりそれぞれ構成さ
れるコンデンサの直列に接続した回路の容量を計算する
場合と同様に算出されるので、図８に示す構造を有する
上記公報記載のＤＲＡＭにおいては、単位面積当たりの
電荷情報蓄積能力が低下する，つまりメモリ全体の微細
化を阻害する一因となっていた。
【０００８】本発明は、斯かる点に鑑みてなされたもの
であり、その目的は、記憶容量膜のリーク電流を抑制し
ながらその比誘電率の低下を抑制する手段を講ずること
により、微細化された半導体記憶装置及びその製造方法
を提供することにある。
であり、その目的は、記憶容量膜のリーク電流を抑制し
ながらその比誘電率の低下を抑制する手段を講ずること
により、微細化された半導体記憶装置及びその製造方法
を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では以下に記載されている半導体記憶装置に
関する手段と、半導体記憶装置の製造方法に関する手段
とを講じている。
に、本発明では以下に記載されている半導体記憶装置に
関する手段と、半導体記憶装置の製造方法に関する手段
とを講じている。
【００１０】本発明の半導体記憶装置は、下部電極と、
該下部電極の上に設けられ情報を記憶することが可能な
誘電体材料からなる記憶容量膜と、該記憶容量膜の上に
設けられた上部電極とを含むセルを備えた半導体記憶装
置であって、該記憶容量膜は、少なくとも２つの金属元
素を含む酸化物により構成され、高誘電体または強誘電
体からなる第１の誘電体層と、上記第１の誘電体層の上
方及び下方のうち少なくともいずれか一方に設けられ、
少なくとも２つの金属元素を含む酸化物によって構成さ
れて、上記第１の誘電体層に比してリーク電流が小さい
特性を有する第２の誘電体層とを備えている。
該下部電極の上に設けられ情報を記憶することが可能な
誘電体材料からなる記憶容量膜と、該記憶容量膜の上に
設けられた上部電極とを含むセルを備えた半導体記憶装
置であって、該記憶容量膜は、少なくとも２つの金属元
素を含む酸化物により構成され、高誘電体または強誘電
体からなる第１の誘電体層と、上記第１の誘電体層の上
方及び下方のうち少なくともいずれか一方に設けられ、
少なくとも２つの金属元素を含む酸化物によって構成さ
れて、上記第１の誘電体層に比してリーク電流が小さい
特性を有する第２の誘電体層とを備えている。
【００１１】これにより、第２の誘電体層が、従来のＴ
ｉ酸化膜のごとく単一の金属元素を含む酸化膜ではな
く、少なくとも２つの金属元素を含む酸化膜によって構
成されていることで、その組成を調整すれば誘電率とリ
ーク特性とを適宜に調整することが可能になる。例えば
２つの金属元素のうちリークを除去する機能の高い金属
元素の比率を多くして、当該金属元素の酸化物を結晶粒
界に析出させることで、効果的にリークを抑制すること
が可能になる。そして、結晶粒そのものは高い誘電率を
有する２金属系酸化物とすれば、記憶容量膜全体の比誘
電率は高く維持できることになる。したがって、半導体
記憶装置の微細化をさらに進めることができる。
ｉ酸化膜のごとく単一の金属元素を含む酸化膜ではな
く、少なくとも２つの金属元素を含む酸化膜によって構
成されていることで、その組成を調整すれば誘電率とリ
ーク特性とを適宜に調整することが可能になる。例えば
２つの金属元素のうちリークを除去する機能の高い金属
元素の比率を多くして、当該金属元素の酸化物を結晶粒
界に析出させることで、効果的にリークを抑制すること
が可能になる。そして、結晶粒そのものは高い誘電率を
有する２金属系酸化物とすれば、記憶容量膜全体の比誘
電率は高く維持できることになる。したがって、半導体
記憶装置の微細化をさらに進めることができる。
【００１２】上記半導体記憶装置において、上記第１の
誘電体層をほぼ化学量論的組成を有するものとし、上記
第２の誘電体層を化学量論的組成からはずれた組成を有
するものとすることが好ましい。
誘電体層をほぼ化学量論的組成を有するものとし、上記
第２の誘電体層を化学量論的組成からはずれた組成を有
するものとすることが好ましい。
【００１３】これにより、第２の誘電体層の組成が化学
量論的組成からはずれることで、第２の誘電体層を構成
する少なくとも２つの金属元素のうちの１つの金属元素
の酸化物が結晶粒界に析出するので、リークを抑制しな
がら高い比誘電率を維持することが容易となる。
量論的組成からはずれることで、第２の誘電体層を構成
する少なくとも２つの金属元素のうちの１つの金属元素
の酸化物が結晶粒界に析出するので、リークを抑制しな
がら高い比誘電率を維持することが容易となる。
【００１４】上記半導体記憶装置において、上記第１の
誘電体層が、Ｂａ，Ｓｒ及びＴｉの３元素を含んでいる
ことが好ましい。
誘電体層が、Ｂａ，Ｓｒ及びＴｉの３元素を含んでいる
ことが好ましい。
【００１５】Ｂａ，Ｓｒ及びＴｉの３元素を含む材料
は、ＢＳＴと略称される高誘電体材料であることが知ら
れている。このＢＳＴ層により第１の誘電体層を構成す
ることにより、記憶容量膜全体の比誘電率を高く維持す
ることができる。
は、ＢＳＴと略称される高誘電体材料であることが知ら
れている。このＢＳＴ層により第１の誘電体層を構成す
ることにより、記憶容量膜全体の比誘電率を高く維持す
ることができる。
【００１６】上記半導体記憶装置において、上記第１の
誘電体層が、ｘを０以上１以下の数とするとき、化学式
Ｂａx Ｓr1-x ＴｉＯ3 で表される組成を有しているこ
とが好ましい。
誘電体層が、ｘを０以上１以下の数とするとき、化学式
Ｂａx Ｓr1-x ＴｉＯ3 で表される組成を有しているこ
とが好ましい。
【００１７】これにより、第１の誘電体層がＴｉ含有比
が５０％のＢＳＴ膜により構成され、高い比誘電率を発
揮することができる。
が５０％のＢＳＴ膜により構成され、高い比誘電率を発
揮することができる。
【００１８】上記半導体記憶装置において、上記第２の
誘電体層が、Ｂａ，Ｓｒ及びＴｉの３元素を含んでいる
ことが好ましい。
誘電体層が、Ｂａ，Ｓｒ及びＴｉの３元素を含んでいる
ことが好ましい。
【００１９】これにより、第２の誘電体層の比誘電率も
高く維持されるので、記憶容量膜全体のリークを抑制す
る機能と比誘電率の低下を抑制する機能とが高くなる。
高く維持されるので、記憶容量膜全体のリークを抑制す
る機能と比誘電率の低下を抑制する機能とが高くなる。
【００２０】上記半導体記憶装置において、上記第２の
誘電体層中のＴｉの原子数が、ＢａとＳｒとＴｉとの原
子数の和に比して５０％より大きく６０％以下であるこ
とが好ましい。
誘電体層中のＴｉの原子数が、ＢａとＳｒとＴｉとの原
子数の和に比して５０％より大きく６０％以下であるこ
とが好ましい。
【００２１】この範囲では、ＢＳＴ膜の比誘電率も比較
的高く、かつリークも少ないことが実験的にわかってい
るので、記憶容量膜全体のリークを抑制する機能と比誘
電率の低下を抑制する機能とが高くなる。
的高く、かつリークも少ないことが実験的にわかってい
るので、記憶容量膜全体のリークを抑制する機能と比誘
電率の低下を抑制する機能とが高くなる。
【００２２】上記半導体記憶装置において、上記記憶容
量膜の第１及び第２誘電体層の双方にＢａ，Ｓｒ及びＴ
ｉの３元素を含ませて、上記第１及び第２誘電体層を、
上記記憶容量膜中のＴｉの原子数とＢａとＳｒとＴｉと
の原子数の和の比がその膜厚方向における記憶容量膜の
下面からの距離の連続関数として表されるように形成し
ておくことができる。
量膜の第１及び第２誘電体層の双方にＢａ，Ｓｒ及びＴ
ｉの３元素を含ませて、上記第１及び第２誘電体層を、
上記記憶容量膜中のＴｉの原子数とＢａとＳｒとＴｉと
の原子数の和の比がその膜厚方向における記憶容量膜の
下面からの距離の連続関数として表されるように形成し
ておくことができる。
【００２３】これにより、組成が不連続的に急激に変化
することがないので、結晶内の歪が小さく結晶粒の大き
い記憶容量膜が得られ、より高い比誘電率を発揮するこ
とができる。
することがないので、結晶内の歪が小さく結晶粒の大き
い記憶容量膜が得られ、より高い比誘電率を発揮するこ
とができる。
【００２４】上記半導体記憶装置において、上記記憶容
量膜に含まれるＴｉの原子数とＢａとＳｒとＴｉとの原
子数の和の比が、上記記憶容量膜全体の厚みの２分の１
以上の厚みを占める部分において５０％であることが好
ましい。
量膜に含まれるＴｉの原子数とＢａとＳｒとＴｉとの原
子数の和の比が、上記記憶容量膜全体の厚みの２分の１
以上の厚みを占める部分において５０％であることが好
ましい。
【００２５】これにより、結晶粒界に析出するＴｉ等の
酸化物を安定して介在させておくことが可能になる。
酸化物を安定して介在させておくことが可能になる。
【００２６】本発明の半導体記憶装置の製造方法は、基
板の上に下部電極を形成する工程と、上記下部電極の上
に情報を記憶することが可能な誘電体材料からなる記憶
容量膜を形成する工程と、上記記憶容量膜の上に上部電
極を形成する工程とを備えた半導体記憶装置の製造方法
であって、上記記憶容量膜を形成する工程は、少なくと
も２つの金属元素を含む酸化物により構成され高誘電体
または強誘電体となる第１の誘電体層を形成する工程
と、上記第１の誘電体層の上方及び下方のうち少なくと
もいずれか一方に、上記第１の誘電体層と同じ元素を含
み、かつその組成を上記第１の誘電体層とは異ならせた
酸化物により、上記第１の誘電体層に比してリーク電流
が小さい特性を有する第２の誘電体層を形成する工程と
を備えている。
板の上に下部電極を形成する工程と、上記下部電極の上
に情報を記憶することが可能な誘電体材料からなる記憶
容量膜を形成する工程と、上記記憶容量膜の上に上部電
極を形成する工程とを備えた半導体記憶装置の製造方法
であって、上記記憶容量膜を形成する工程は、少なくと
も２つの金属元素を含む酸化物により構成され高誘電体
または強誘電体となる第１の誘電体層を形成する工程
と、上記第１の誘電体層の上方及び下方のうち少なくと
もいずれか一方に、上記第１の誘電体層と同じ元素を含
み、かつその組成を上記第１の誘電体層とは異ならせた
酸化物により、上記第１の誘電体層に比してリーク電流
が小さい特性を有する第２の誘電体層を形成する工程と
を備えている。
【００２７】この方法により、上述の優れた機能を有す
る半導体記憶装置を容易に形成することができる。
る半導体記憶装置を容易に形成することができる。
【００２８】上記半導体記憶装置の製造方法において、
上記第１の誘電体層を形成する工程では、Ｂａ，Ｓｒ及
びＴｉの３元素をほぼ化学量論的組成で含む第１の誘電
体層を形成し、上記第２の誘電体層を形成する工程で
は、Ｂａ，Ｓｒ及びＴｉの３元素を、Ｔｉの原子数がＢ
ａとＳｒとＴｉとの原子数の和に比して５０％より大き
く６０％以下である組成で含む第２の誘電体層を形成す
ることが好ましい。その場合、上記第１及び第２の誘電
体層を形成する工程の後に、基板を６５０℃以上の温度
に加熱する熱処理を行なうことが好ましい。
上記第１の誘電体層を形成する工程では、Ｂａ，Ｓｒ及
びＴｉの３元素をほぼ化学量論的組成で含む第１の誘電
体層を形成し、上記第２の誘電体層を形成する工程で
は、Ｂａ，Ｓｒ及びＴｉの３元素を、Ｔｉの原子数がＢ
ａとＳｒとＴｉとの原子数の和に比して５０％より大き
く６０％以下である組成で含む第２の誘電体層を形成す
ることが好ましい。その場合、上記第１及び第２の誘電
体層を形成する工程の後に、基板を６５０℃以上の温度
に加熱する熱処理を行なうことが好ましい。
【００２９】この方法により、ＢＳＴにより構成される
各誘電体膜の比誘電率を向上させることができる。
各誘電体膜の比誘電率を向上させることができる。
【００３０】上記半導体記憶装置の製造方法において、
上記第１及び第２の誘電体層を形成する工程では、有機
金属化学気相成長法により上記第１及び第２の誘電体層
を形成する間に基板温度を変化させることでＴｉの原子
数とＢａとＳｒとＴｉの原子数の和の比を変化させるこ
とができる。
上記第１及び第２の誘電体層を形成する工程では、有機
金属化学気相成長法により上記第１及び第２の誘電体層
を形成する間に基板温度を変化させることでＴｉの原子
数とＢａとＳｒとＴｉの原子数の和の比を変化させるこ
とができる。
【００３１】この方法により、原料物質の組成を変化さ
せることなく、各誘電体層の組成を簡便に調整すること
ができ、量産に適した方法となる。
せることなく、各誘電体層の組成を簡便に調整すること
ができ、量産に適した方法となる。
【００３２】その場合、特に、上記第１及び第２の誘電
体層を形成する工程では、上記第１の誘電体層を形成す
る際には基板温度を一定とし、上記第２の誘電体層を形
成する際に基板温度を変化させることが好ましい。
体層を形成する工程では、上記第１の誘電体層を形成す
る際には基板温度を一定とし、上記第２の誘電体層を形
成する際に基板温度を変化させることが好ましい。
【００３３】
【発明の実施の形態】（第１の実施形態）まず、本発明
の第１の実施形態に係る半導体記憶装置について図１〜
図５を参照しながら説明する。ただし、本実施形態の半
導体記憶装置は、一般的な半導体記憶装置とは特に記憶
容量膜の構造及び製造方法のみが異なるため、主として
記憶容量膜及びそれに近接する部材の構造，動作及び製
造方法についてのみ説明し、半導体記憶装置の他の部材
については適宜説明を省略する。
の第１の実施形態に係る半導体記憶装置について図１〜
図５を参照しながら説明する。ただし、本実施形態の半
導体記憶装置は、一般的な半導体記憶装置とは特に記憶
容量膜の構造及び製造方法のみが異なるため、主として
記憶容量膜及びそれに近接する部材の構造，動作及び製
造方法についてのみ説明し、半導体記憶装置の他の部材
については適宜説明を省略する。
【００３４】図１は、本実施形態に係る半導体記憶装置
のセル１８付近における構造を示す断面図である。
のセル１８付近における構造を示す断面図である。
【００３５】図１に示すように、セル１８には、記憶容
量膜１が設けられている。この記憶容量膜１は、高誘電
体層３と低リーク層５とにより構成されている。高誘電
体層３は、例えばＢａ：Ｓｒ：Ｔｉ（組成比）が化学量
論的組成比２５：２５：５０である厚さ２０ｎｍのＢＳ
Ｔ薄膜により構成されている。低リーク層５は、組成比
が化学量論的組成から外れた厚さ５ｎｍの少なくともＢ
ａ、Ｓｒ、Ｔｉを含む薄膜により構成されている。本実
施形態では、このような低リーク層５を、例えばＴｉ／
（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比が５５％となるもの、す
なわち化学式Ｂａ0.45Ｓｒ0.45Ｔｉ1.1Oによって表され
る組成を有するものによって構成している。
量膜１が設けられている。この記憶容量膜１は、高誘電
体層３と低リーク層５とにより構成されている。高誘電
体層３は、例えばＢａ：Ｓｒ：Ｔｉ（組成比）が化学量
論的組成比２５：２５：５０である厚さ２０ｎｍのＢＳ
Ｔ薄膜により構成されている。低リーク層５は、組成比
が化学量論的組成から外れた厚さ５ｎｍの少なくともＢ
ａ、Ｓｒ、Ｔｉを含む薄膜により構成されている。本実
施形態では、このような低リーク層５を、例えばＴｉ／
（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比が５５％となるもの、す
なわち化学式Ｂａ0.45Ｓｒ0.45Ｔｉ1.1Oによって表され
る組成を有するものによって構成している。
【００３６】また、記憶容量膜１の下方には下部電極６
が、上方に上部電極６がそれぞれ設けられている。下部
電極６は、例えば厚みが３０ｎｍの窒化チタン膜の上
に、厚みが５０ｎｍのルテニウム膜と、厚みが１００ｎ
ｍの酸化ルテニウム膜とを順次積層して構成されてい
る。下部電極６の下方には、例えば多結晶シリコンから
なる配線１３が設けられている。この配線１３は、絶縁
層１７に設けられたコンタクトホール内に埋め込まれて
おり、一般的なＤＲＡＭにおいては、図１には示されて
いないトランジスタの例えばドレイン領域に接続されて
いる。低リーク層５の上には上部電極１５が設けられて
おり、この上部電極１５は、例えば厚みが５０ｎｍのル
テニウム膜により構成されている。
が、上方に上部電極６がそれぞれ設けられている。下部
電極６は、例えば厚みが３０ｎｍの窒化チタン膜の上
に、厚みが５０ｎｍのルテニウム膜と、厚みが１００ｎ
ｍの酸化ルテニウム膜とを順次積層して構成されてい
る。下部電極６の下方には、例えば多結晶シリコンから
なる配線１３が設けられている。この配線１３は、絶縁
層１７に設けられたコンタクトホール内に埋め込まれて
おり、一般的なＤＲＡＭにおいては、図１には示されて
いないトランジスタの例えばドレイン領域に接続されて
いる。低リーク層５の上には上部電極１５が設けられて
おり、この上部電極１５は、例えば厚みが５０ｎｍのル
テニウム膜により構成されている。
【００３７】次に、図２を参照しながら、本実施形態に
係る半導体記憶装置の記憶容量膜のリーク電流の低減効
果について説明する。
係る半導体記憶装置の記憶容量膜のリーク電流の低減効
果について説明する。
【００３８】図２は、高誘電体層３及び低リーク層５を
構成するＢＳＴ薄膜中のＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原
子数比（％）と＋０．５Ｖ印加時のリーク電流の相関を
示す図である。なお、ＢＳＴの組成におけるＢａとＳｒ
の比は任意に選択可能であるが、一般に、Ｂａ：Ｓｒ=
１：１で比誘電率が最大になることが知られており、本
実施形態においてもＢａ：Ｓｒ=１：１を採用してい
る。
構成するＢＳＴ薄膜中のＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原
子数比（％）と＋０．５Ｖ印加時のリーク電流の相関を
示す図である。なお、ＢＳＴの組成におけるＢａとＳｒ
の比は任意に選択可能であるが、一般に、Ｂａ：Ｓｒ=
１：１で比誘電率が最大になることが知られており、本
実施形態においてもＢａ：Ｓｒ=１：１を採用してい
る。
【００３９】図２から明らかなように、高誘電体層３及
び低リーク層５を構成するＢＳＴは、化学量論的組成、
すなわちＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）＝５０％において
リーク電流が最大になる。一方、特にＢＳＴ中のＴｉの
含有比を増加させることにより、リーク電流は大幅に低
減されることが理解される。例えばＴｉ／（Ｂａ＋Ｓｒ
＋Ｔｉ）＝５５％とＴｉ含有比を５％増加させると、リ
ーク電流値を化学量論的組成を有するＢＳＴ膜のリーク
電流値のおよそ１０分の１の低い値に抑制することが可
能である。また、ＢＳＴ膜のリーク電流の大きさは膜厚
に対する依存性が小さいので、低リーク層５の厚みはそ
れ程大きくなくてもよい。
び低リーク層５を構成するＢＳＴは、化学量論的組成、
すなわちＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）＝５０％において
リーク電流が最大になる。一方、特にＢＳＴ中のＴｉの
含有比を増加させることにより、リーク電流は大幅に低
減されることが理解される。例えばＴｉ／（Ｂａ＋Ｓｒ
＋Ｔｉ）＝５５％とＴｉ含有比を５％増加させると、リ
ーク電流値を化学量論的組成を有するＢＳＴ膜のリーク
電流値のおよそ１０分の１の低い値に抑制することが可
能である。また、ＢＳＴ膜のリーク電流の大きさは膜厚
に対する依存性が小さいので、低リーク層５の厚みはそ
れ程大きくなくてもよい。
【００４０】このように、本発明者らは、例えば本実施
形態のように記憶容量膜１中に厚みが５ｎｍ程度の薄い
低リーク層５を設けることで、記憶容量膜１のリーク電
流の大きさを化学量論的組成のＢＳＴ膜を介在させた場
合のおよそ１桁低い値に抑制できることを発見した。
形態のように記憶容量膜１中に厚みが５ｎｍ程度の薄い
低リーク層５を設けることで、記憶容量膜１のリーク電
流の大きさを化学量論的組成のＢＳＴ膜を介在させた場
合のおよそ１桁低い値に抑制できることを発見した。
【００４１】一方、図３は、ＢＳＴ薄膜中のＴｉ／（Ｂ
ａ＋Ｓｒ＋Ｔｉ）原子数比を変化させた場合の比誘電率
の変化を示している。ＤＲＡＭの記憶容量膜の構成部材
としての観点からみれば、単位面積当たりの電荷蓄積能
力を高めるため、高誘電体層３及び低リーク層５を比誘
電率が高い材料により構成するほど有利である。この比
誘電率は、ＢＳＴが化学量論的組成、すなわちＴｉ／
（Ｂａ＋Ｓｒ＋Ｔｉ）＝５０％において最大値となり、
本実施形態の場合、比誘電率の最大値はおよそ１９０で
あった。このＢＳＴ膜中のＴｉ含有比が化学量論的組成
からずれるとその比誘電率も低下し、特に、Ｔｉ含有比
が大きくなるほど比誘電率は大きく低下する。しかし、
例えばＴｉ含有比が５５％であっても、ＢＳＴの比誘電
率として１２５という高い値が得られることを本発明者
らは発見した。
ａ＋Ｓｒ＋Ｔｉ）原子数比を変化させた場合の比誘電率
の変化を示している。ＤＲＡＭの記憶容量膜の構成部材
としての観点からみれば、単位面積当たりの電荷蓄積能
力を高めるため、高誘電体層３及び低リーク層５を比誘
電率が高い材料により構成するほど有利である。この比
誘電率は、ＢＳＴが化学量論的組成、すなわちＴｉ／
（Ｂａ＋Ｓｒ＋Ｔｉ）＝５０％において最大値となり、
本実施形態の場合、比誘電率の最大値はおよそ１９０で
あった。このＢＳＴ膜中のＴｉ含有比が化学量論的組成
からずれるとその比誘電率も低下し、特に、Ｔｉ含有比
が大きくなるほど比誘電率は大きく低下する。しかし、
例えばＴｉ含有比が５５％であっても、ＢＳＴの比誘電
率として１２５という高い値が得られることを本発明者
らは発見した。
【００４２】ここで、重要なのは、記憶容量膜１を構成
する絶縁膜全体としての比誘電率の値ある。誘電体膜３
と低リーク層５の比誘電率をμ１，μ２とし、両者の厚
みの比をｍ：ｎとすると、記憶容量膜全体の比誘電率μ
は下記式で表される。
する絶縁膜全体としての比誘電率の値ある。誘電体膜３
と低リーク層５の比誘電率をμ１，μ２とし、両者の厚
みの比をｍ：ｎとすると、記憶容量膜全体の比誘電率μ
は下記式で表される。
【００４３】１／μ＝［ｍ／｛（ｍ＋ｎ）・μ１｝］＋
［ｎ／｛（ｍ＋ｎ）・μ２｝］ したがって、高誘電体層３，低リーク層５をそれぞれ構
成する各ＢＳＴ膜の組成と厚みとを調整することで、記
憶容量膜１全体の比誘電率とリーク電流値との総合特性
を所望の値にすることが可能になる。そこで、本実施形
態では、記憶容量膜１全体の比誘電率が、その全体が化
学量論的組成比のＢＳＴによって構成されているとした
場合の比誘電率の７５％以上（比誘電率１４２．５以
上）であるように設定する。例えば、高誘電体層３の厚
みが２０ｎｍで比誘電率μ１が１９０、低リーク層５の
厚みが５ｎｍで比誘電率が７５の場合には、記憶容量膜
１全体の比誘電率μは、以下のようになる。
［ｎ／｛（ｍ＋ｎ）・μ２｝］ したがって、高誘電体層３，低リーク層５をそれぞれ構
成する各ＢＳＴ膜の組成と厚みとを調整することで、記
憶容量膜１全体の比誘電率とリーク電流値との総合特性
を所望の値にすることが可能になる。そこで、本実施形
態では、記憶容量膜１全体の比誘電率が、その全体が化
学量論的組成比のＢＳＴによって構成されているとした
場合の比誘電率の７５％以上（比誘電率１４２．５以
上）であるように設定する。例えば、高誘電体層３の厚
みが２０ｎｍで比誘電率μ１が１９０、低リーク層５の
厚みが５ｎｍで比誘電率が７５の場合には、記憶容量膜
１全体の比誘電率μは、以下のようになる。
【００４４】 μ＝１／［｛４／（５・１９０）｝＋｛１／（５・７５）｝］ ＝１４５ この比誘電率μの値は１４２．５以上であり、記憶容量
膜１全体の比誘電率をそれ程低下させるものではない。
なお、低リーク層５の比誘電率を７５以上とするために
は、低リーク層５を構成するＢＳＴ中のＴｉ含有比（Ｔ
ｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比）は６０％以下に設
定する必要がある。
膜１全体の比誘電率をそれ程低下させるものではない。
なお、低リーク層５の比誘電率を７５以上とするために
は、低リーク層５を構成するＢＳＴ中のＴｉ含有比（Ｔ
ｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比）は６０％以下に設
定する必要がある。
【００４５】以上を総合すると、高誘電体層３の厚みが
２９ｎｍで組成が化学量論的組成であるとし、低リーク
層５の厚みを５ｎｍ程度にしたときに、低リーク層５を
構成するＢＳＴ中のＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数
比を５５〜６０％に設定することで、リーク電流値の小
さい，かつ単位面積当たりの電荷蓄積能力の大きい記憶
容量膜１を実現することができる。
２９ｎｍで組成が化学量論的組成であるとし、低リーク
層５の厚みを５ｎｍ程度にしたときに、低リーク層５を
構成するＢＳＴ中のＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数
比を５５〜６０％に設定することで、リーク電流値の小
さい，かつ単位面積当たりの電荷蓄積能力の大きい記憶
容量膜１を実現することができる。
【００４６】それに対し、低リーク層５として上記公報
の技術におけるＴｉ酸化膜（比誘電率はおよそ２５）を
使用すると、記憶容量膜１全体の比誘電率μはおよそ８
０程度と大きく低下する。すなわち、本実施形態の構造
による効果が顕著なことがわかる。
の技術におけるＴｉ酸化膜（比誘電率はおよそ２５）を
使用すると、記憶容量膜１全体の比誘電率μはおよそ８
０程度と大きく低下する。すなわち、本実施形態の構造
による効果が顕著なことがわかる。
【００４７】なお、低リーク層５の膜厚が記憶容量膜１
全体の膜厚に占める割合を増加すると記憶容量膜１の比
誘電率が低下する傾向にあることは明らかである。図４
は、Ｔｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比が５５％のＢ
ＳＴで構成された低リーク層５の記憶容量膜１全体の厚
みに対する膜厚比を変化させた場合における記憶容量膜
１全体の比誘電率の変化を示す図である。同図に示され
るように、例えば低リーク層５の膜厚比を５０％とする
と記憶容量膜１の比誘電率はおよそ１５５に低下する。
そして、このような比誘電率の低下を例えば２０％以下
に抑制するためには、低リーク層５の膜厚比を５０％よ
り小さくすればよい。
全体の膜厚に占める割合を増加すると記憶容量膜１の比
誘電率が低下する傾向にあることは明らかである。図４
は、Ｔｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比が５５％のＢ
ＳＴで構成された低リーク層５の記憶容量膜１全体の厚
みに対する膜厚比を変化させた場合における記憶容量膜
１全体の比誘電率の変化を示す図である。同図に示され
るように、例えば低リーク層５の膜厚比を５０％とする
と記憶容量膜１の比誘電率はおよそ１５５に低下する。
そして、このような比誘電率の低下を例えば２０％以下
に抑制するためには、低リーク層５の膜厚比を５０％よ
り小さくすればよい。
【００４８】以上のように、本実施形態に係る半導体記
憶装置は、化学量論的組成比のＢＳＴにより構成される
高誘電体層３の上に、Ｔｉ組成比が化学量論的組成から
外れたＢＳＴからなる低リーク層５を形成し、両者の積
層膜全体を記憶容量膜１として用いるようにしたので、
単位面積当たりの電荷蓄積能力が高く、かつ低リークの
記憶容量膜１を実現できる。すなわち、本発明は、Ｔｉ
の組成比が化学量論的組成からずれたＢＳＴは、リーク
電流量が大幅に低減される上に、比誘電率の低下が小さ
いという発見に基づいてなされたものであって、本発明
により、コンデンサの直列構造となる記憶容量膜１全体
のリーク電流を低減しながら、比誘電率の低下を極めて
小さく抑制して電荷蓄積能力を高く維持することが可能
となり、半導体記憶装置の微細化をさらに進めることが
できるのである。
憶装置は、化学量論的組成比のＢＳＴにより構成される
高誘電体層３の上に、Ｔｉ組成比が化学量論的組成から
外れたＢＳＴからなる低リーク層５を形成し、両者の積
層膜全体を記憶容量膜１として用いるようにしたので、
単位面積当たりの電荷蓄積能力が高く、かつ低リークの
記憶容量膜１を実現できる。すなわち、本発明は、Ｔｉ
の組成比が化学量論的組成からずれたＢＳＴは、リーク
電流量が大幅に低減される上に、比誘電率の低下が小さ
いという発見に基づいてなされたものであって、本発明
により、コンデンサの直列構造となる記憶容量膜１全体
のリーク電流を低減しながら、比誘電率の低下を極めて
小さく抑制して電荷蓄積能力を高く維持することが可能
となり、半導体記憶装置の微細化をさらに進めることが
できるのである。
【００４９】なお、図２から明らかなように、Ｔｉ含有
比つまりＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比が化学量
論的組成比５０％より小さいＢＳＴにより低リーク層５
を構成してもリーク電流の低減の効果が得られるが、Ｔ
ｉ含有比が化学量論的組成比５０％より大きいＢＳＴを
用いた方が、リーク電流の低減効果が大きい。これは、
Ｔｉ含有比が大きいＢＳＴでは、余分なＴｉが酸化チタ
ンとなってＢＳＴ膜内の結晶粒界に偏析して熱的に安定
に存在するからである。一方、Ｔｉ含有比が小さいＢＳ
Ｔにおいては、バリウム・カーボン化合物、ストロンチ
ウム・カーボン化合物といった物質がＢＳＴ膜内の結晶
粒界に偏析することでリーク電流は多少低下するもの
の、これらの物質は６５０℃前後で分解しやすいため、
熱処理中に分解が発生し、ＢＳＴ膜中の結晶粒界に沿っ
たリーク経路が形成されるためと考えられる。
比つまりＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比が化学量
論的組成比５０％より小さいＢＳＴにより低リーク層５
を構成してもリーク電流の低減の効果が得られるが、Ｔ
ｉ含有比が化学量論的組成比５０％より大きいＢＳＴを
用いた方が、リーク電流の低減効果が大きい。これは、
Ｔｉ含有比が大きいＢＳＴでは、余分なＴｉが酸化チタ
ンとなってＢＳＴ膜内の結晶粒界に偏析して熱的に安定
に存在するからである。一方、Ｔｉ含有比が小さいＢＳ
Ｔにおいては、バリウム・カーボン化合物、ストロンチ
ウム・カーボン化合物といった物質がＢＳＴ膜内の結晶
粒界に偏析することでリーク電流は多少低下するもの
の、これらの物質は６５０℃前後で分解しやすいため、
熱処理中に分解が発生し、ＢＳＴ膜中の結晶粒界に沿っ
たリーク経路が形成されるためと考えられる。
【００５０】このため、記憶容量膜１の形成後の温度条
件が６５０℃以上の高温になる場合は、特にＴｉ含有比
が５０％より大きいＢＳＴにより低リーク層５を構成す
る方が、より確実にリーク電流を低減することができ
る。例えば、従来の一般的な工程では、ＢＳＴ膜を記憶
容量膜として用いる場合、記憶容量膜１を形成した後
に、熱処理として７００℃のＲＴＡを施すことにより、
所望の高誘電率が得られるようにしている。かかる場合
には、低リーク層中のＴｉ含有比を化学量論的組成より
も大きくすることが必要である。
件が６５０℃以上の高温になる場合は、特にＴｉ含有比
が５０％より大きいＢＳＴにより低リーク層５を構成す
る方が、より確実にリーク電流を低減することができ
る。例えば、従来の一般的な工程では、ＢＳＴ膜を記憶
容量膜として用いる場合、記憶容量膜１を形成した後
に、熱処理として７００℃のＲＴＡを施すことにより、
所望の高誘電率が得られるようにしている。かかる場合
には、低リーク層中のＴｉ含有比を化学量論的組成より
も大きくすることが必要である。
【００５１】次に、図５（ａ）〜図５（ｄ）を参照しな
がら、本実施形態に係る半導体記憶装置のうち特にセル
部分の製造方法を説明する。
がら、本実施形態に係る半導体記憶装置のうち特にセル
部分の製造方法を説明する。
【００５２】まず、図５（ａ）に示す工程で、一般的な
半導体記憶装置の製造方法と同様にして、基板上の絶縁
層１７にコンタクトホールを開口し、このコンタクトホ
ール内を埋める多結晶シリコンプラグからなる配線１３
を形成する。次に、配線１３の上に配線１３に接続され
る下部電極６を形成する。下部電極６は、例えば本実施
形態においては、絶縁層１７のうち配線１３が形成され
ている領域を含む広い領域に浅い凹部を形成した後、基
板全体の上に、例えばスパッタ法を用いて、厚みが約３
０ｎｍの窒化チタン膜と、厚みが約５０ｎｍのルテニウ
ム膜と、厚みが約１００ｎｍの酸化ルテニウム膜とを順
次堆積し、さらに、例えば化学的物理的研磨（ＣＭＰ
法）によりこの積層膜を凹部内に埋め込むことにより形
成する。すなわち、上面が周囲の絶縁層１７の上面と同
じ高さ位置になるように平坦化され、セルごとに分離さ
れた下部電極６が形成される。
半導体記憶装置の製造方法と同様にして、基板上の絶縁
層１７にコンタクトホールを開口し、このコンタクトホ
ール内を埋める多結晶シリコンプラグからなる配線１３
を形成する。次に、配線１３の上に配線１３に接続され
る下部電極６を形成する。下部電極６は、例えば本実施
形態においては、絶縁層１７のうち配線１３が形成され
ている領域を含む広い領域に浅い凹部を形成した後、基
板全体の上に、例えばスパッタ法を用いて、厚みが約３
０ｎｍの窒化チタン膜と、厚みが約５０ｎｍのルテニウ
ム膜と、厚みが約１００ｎｍの酸化ルテニウム膜とを順
次堆積し、さらに、例えば化学的物理的研磨（ＣＭＰ
法）によりこの積層膜を凹部内に埋め込むことにより形
成する。すなわち、上面が周囲の絶縁層１７の上面と同
じ高さ位置になるように平坦化され、セルごとに分離さ
れた下部電極６が形成される。
【００５３】次に、図５（ｂ）に示す工程で、例えば有
機金属化学気相成長法（以下、ＭＯＣＶＤ法）により、
高誘電体層３を形成する。この高誘電体層３は、例えば
以下の手順により形成される。例えば、β−ジケトン系
有機金属錯体であるＢａ（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）
2 、ＴｉＯ（ＤＰＭ）2 をｎ−酢酸ブチルにそれぞれ
０．１（ｍｏｌ／Ｌ）の濃度で溶解して作成した液体材
料を混合した後、昇温して気化し、例えばこれをＡｒガ
スで搬送することで導入し、例えば圧力５Ｔｏｒｒ、酸
素分圧２５％の雰囲気下で、例えば６００℃に基板を加
熱することによりこの混合ガスを熱的に反応させてＢＳ
Ｔ膜を成膜し、高誘電体層３を形成する。なお、例えば
Ｂａ（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）2 、ＴｉＯ（ＤＰ
Ｍ）2 を含有するそれぞれの液体材料の混合比を例えば
３５：３５：３０に制御することで、ＢＳＴ膜中のＢ
ａ：Ｓｒ：Ｔｉ原子数比を２５：２５：５０としてい
る。
機金属化学気相成長法（以下、ＭＯＣＶＤ法）により、
高誘電体層３を形成する。この高誘電体層３は、例えば
以下の手順により形成される。例えば、β−ジケトン系
有機金属錯体であるＢａ（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）
2 、ＴｉＯ（ＤＰＭ）2 をｎ−酢酸ブチルにそれぞれ
０．１（ｍｏｌ／Ｌ）の濃度で溶解して作成した液体材
料を混合した後、昇温して気化し、例えばこれをＡｒガ
スで搬送することで導入し、例えば圧力５Ｔｏｒｒ、酸
素分圧２５％の雰囲気下で、例えば６００℃に基板を加
熱することによりこの混合ガスを熱的に反応させてＢＳ
Ｔ膜を成膜し、高誘電体層３を形成する。なお、例えば
Ｂａ（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）2 、ＴｉＯ（ＤＰ
Ｍ）2 を含有するそれぞれの液体材料の混合比を例えば
３５：３５：３０に制御することで、ＢＳＴ膜中のＢ
ａ：Ｓｒ：Ｔｉ原子数比を２５：２５：５０としてい
る。
【００５４】次に、図５（ｃ）に示す工程で、例えば、
それぞれＢａ（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）2 、ＴｉＯ
（ＤＰＭ）2 を含有する液体材料の混合比を３０：３
０：４０とすることにより、例えばＴｉ含有比が５５％
であるＢＳＴ膜を成膜し、低リーク層５を形成する。
それぞれＢａ（ＤＰＭ）2 、Ｓｒ（ＤＰＭ）2 、ＴｉＯ
（ＤＰＭ）2 を含有する液体材料の混合比を３０：３
０：４０とすることにより、例えばＴｉ含有比が５５％
であるＢＳＴ膜を成膜し、低リーク層５を形成する。
【００５５】次に、図５（ｄ）に示す工程で、例えばス
パッタ法を用いて、厚みが約１００ｎｍのルテニウム膜
を堆積した後、これをパターニングすることにより、上
部電極１５を形成する。
パッタ法を用いて、厚みが約１００ｎｍのルテニウム膜
を堆積した後、これをパターニングすることにより、上
部電極１５を形成する。
【００５６】なお、図５（ｂ）から図５（ｃ）に示す工
程において、Ｔｉ含有比を変化させる手段は、他の手段
を用いても良いことは言うまでもない。例えば、本発明
者らは、それぞれの有機金属錯体を含有する液体材料の
混合比はそのままにしておいても、基板温度を上昇させ
るとＢＳＴ膜中のＴｉ含有比が増加し、逆に基板温度を
低下させるとＴｉ含有比が低下することを発見した。こ
の原理を用い、気化した液体材料を含有するＡｒガスの
供給量は変化させることなく、図５（ｂ）に示す工程で
は高誘電体層３を構成する組成のＢＳＴ膜を厚み２０ｎ
ｍだけ成膜させた後、基板温度を６００℃から例えば５
０℃上昇させることにより、その後図５（ｃ）に示す工
程で形成されるＢＳＴ膜つまり低リーク層５のＴｉ含有
比を５０％から５５％へと増加させることが可能であっ
た。このような製造方法によれば、液体材料の混合比変
更に伴うＭＯＣＶＤ成膜装置（液体材料の供給経路，配
管等を含むシステム全体）の液体材料の置換が不要とな
る。すなわち、原料物質の組成を変化させることなく、
簡便な方法でＴｉ含有比を変更することが可能である。
なお、形成されるＢＳＴ膜の組成の変化を明確にするた
め、基板温度を変化させている間は、原料の反応炉への
供給を停止してもよい。
程において、Ｔｉ含有比を変化させる手段は、他の手段
を用いても良いことは言うまでもない。例えば、本発明
者らは、それぞれの有機金属錯体を含有する液体材料の
混合比はそのままにしておいても、基板温度を上昇させ
るとＢＳＴ膜中のＴｉ含有比が増加し、逆に基板温度を
低下させるとＴｉ含有比が低下することを発見した。こ
の原理を用い、気化した液体材料を含有するＡｒガスの
供給量は変化させることなく、図５（ｂ）に示す工程で
は高誘電体層３を構成する組成のＢＳＴ膜を厚み２０ｎ
ｍだけ成膜させた後、基板温度を６００℃から例えば５
０℃上昇させることにより、その後図５（ｃ）に示す工
程で形成されるＢＳＴ膜つまり低リーク層５のＴｉ含有
比を５０％から５５％へと増加させることが可能であっ
た。このような製造方法によれば、液体材料の混合比変
更に伴うＭＯＣＶＤ成膜装置（液体材料の供給経路，配
管等を含むシステム全体）の液体材料の置換が不要とな
る。すなわち、原料物質の組成を変化させることなく、
簡便な方法でＴｉ含有比を変更することが可能である。
なお、形成されるＢＳＴ膜の組成の変化を明確にするた
め、基板温度を変化させている間は、原料の反応炉への
供給を停止してもよい。
【００５７】また、一般に下部電極６として用いられる
ルテニウムや白金と言った材料からなる薄膜は、表面に
膜が無い状態で高温にすると面荒れが生じる場合がある
が、この場合は、高誘電体層３を２０ｎｍ形成した後に
昇温しているため、下部電極６の面荒れが抑制されると
いう効果も得られた。
ルテニウムや白金と言った材料からなる薄膜は、表面に
膜が無い状態で高温にすると面荒れが生じる場合がある
が、この場合は、高誘電体層３を２０ｎｍ形成した後に
昇温しているため、下部電極６の面荒れが抑制されると
いう効果も得られた。
【００５８】なお、以上の製造方法において、公知の技
術を利用して、上部電極１５の形成前または後に、例え
ば窒素雰囲気中で例えば７００℃で３０分の熱処理を施
すことにより、記憶容量膜１の比誘電率の向上やリーク
電流の低減といった効果をより増大させることも可能で
ある。
術を利用して、上部電極１５の形成前または後に、例え
ば窒素雰囲気中で例えば７００℃で３０分の熱処理を施
すことにより、記憶容量膜１の比誘電率の向上やリーク
電流の低減といった効果をより増大させることも可能で
ある。
【００５９】次に、本実施形態の変形形態について説明
する。図６（ａ），図６（ｂ）は本実施形態の変形形態
に係る半導体記憶装置のセル部の構造を示す断面図であ
る。低リーク層５は、半導体記憶装置の動作時に電子が
注入される側に設ける方がリーク抑制の効果が大きいた
め、例えば下部電極６の方が上部電極１５よりも電位が
高い状態で電荷をチャージするときは、上記図１に示す
ごとく高誘電体層３の上に低リーク層５を配置した方が
リーク抑制効果が大きい。逆に、上部電極１５の方が下
部電極６よりも電位が高い状態で電荷をチャージすると
きは、図６（ａ）に示すように、高誘電体層３の下方に
つまり下部電極６との間に低リーク層４１を設けること
が好ましい。また、記憶容量膜１へ両極性の電界を印加
する半導体記憶装置の駆動方法を用いる場合は、図６
（ｂ）に示すように、高誘電体層３の上下につまり上部
電極１５，下部電極６との間にそれぞれ低リーク層４
３，４５を設けることが好ましい。
する。図６（ａ），図６（ｂ）は本実施形態の変形形態
に係る半導体記憶装置のセル部の構造を示す断面図であ
る。低リーク層５は、半導体記憶装置の動作時に電子が
注入される側に設ける方がリーク抑制の効果が大きいた
め、例えば下部電極６の方が上部電極１５よりも電位が
高い状態で電荷をチャージするときは、上記図１に示す
ごとく高誘電体層３の上に低リーク層５を配置した方が
リーク抑制効果が大きい。逆に、上部電極１５の方が下
部電極６よりも電位が高い状態で電荷をチャージすると
きは、図６（ａ）に示すように、高誘電体層３の下方に
つまり下部電極６との間に低リーク層４１を設けること
が好ましい。また、記憶容量膜１へ両極性の電界を印加
する半導体記憶装置の駆動方法を用いる場合は、図６
（ｂ）に示すように、高誘電体層３の上下につまり上部
電極１５，下部電極６との間にそれぞれ低リーク層４
３，４５を設けることが好ましい。
【００６０】そして、図６（ａ），（ｂ）に示すいずれ
の構造によっても、リーク電流低減と比誘電率の低下抑
制の効果を実現することができる。
の構造によっても、リーク電流低減と比誘電率の低下抑
制の効果を実現することができる。
【００６１】なお、本実施形態においては、ＢＳＴ膜を
ＭＯＣＶＤ法を用いて形成しているが、本発明における
ＢＳＴ膜の成膜方法は本実施形態の方法に限定されるも
のではなく、ＢＳＴ膜中のＴｉ含有比を制御することが
可能であれば、他の成膜方法を採用することができる。
ＭＯＣＶＤ法を用いて形成しているが、本発明における
ＢＳＴ膜の成膜方法は本実施形態の方法に限定されるも
のではなく、ＢＳＴ膜中のＴｉ含有比を制御することが
可能であれば、他の成膜方法を採用することができる。
【００６２】例えば、スパッタ法による場合には、化学
量論的組成の膜を成膜するターゲットと、Ｔｉ組成比が
外れた膜を成膜するターゲットを少なくとも２種類用い
ることにより、本実施形態のＢＳＴ膜と同様の構造を有
する高誘電体層及び低リーク層の積層構造を得ることが
できる。
量論的組成の膜を成膜するターゲットと、Ｔｉ組成比が
外れた膜を成膜するターゲットを少なくとも２種類用い
ることにより、本実施形態のＢＳＴ膜と同様の構造を有
する高誘電体層及び低リーク層の積層構造を得ることが
できる。
【００６３】また、例えばスピン塗布による場合には、
組成比が異なる２種類以上の塗布液を用いることによ
り、本実施形態のＢＳＴ膜と同様の構造を有する高誘電
体層及び低リーク層の積層構造を得ることができる。
組成比が異なる２種類以上の塗布液を用いることによ
り、本実施形態のＢＳＴ膜と同様の構造を有する高誘電
体層及び低リーク層の積層構造を得ることができる。
【００６４】さらに、本発明における上部電極，下部電
極を構成する材料は、上記第１の実施形態におけるそれ
らの材料に限定されるものではない。ＢＳＴという酸化
物誘電体膜に接触させる電極の材料としては、例えば、
白金、パラジウム、イリジウム、酸化イリジウム、ロジ
ウムなどを用いても同様の効果を得ることが可能である
ことは言うまでもない。
極を構成する材料は、上記第１の実施形態におけるそれ
らの材料に限定されるものではない。ＢＳＴという酸化
物誘電体膜に接触させる電極の材料としては、例えば、
白金、パラジウム、イリジウム、酸化イリジウム、ロジ
ウムなどを用いても同様の効果を得ることが可能である
ことは言うまでもない。
【００６５】また、本発明における上部電極，下部電極
の構造も、本実施形態における構造に限定されるもので
はない。例えば下部電極を円柱形状にしたスタック構造
にして電極面積を増加するようにした公知の構造に本発
明を適用することによっても、リーク電流の低減を図る
ことができる。
の構造も、本実施形態における構造に限定されるもので
はない。例えば下部電極を円柱形状にしたスタック構造
にして電極面積を増加するようにした公知の構造に本発
明を適用することによっても、リーク電流の低減を図る
ことができる。
【００６６】（第２の実施形態）次に、本発明の第２の
実施形態に係る半導体記憶装置について、図７を参照し
ながら説明する。ただし、本実施形態の半導体記憶装置
は、既に説明した第１の実施形態の半導体記憶装置とは
記憶容量膜の構造と製造方法のみが異なるため、以下、
記憶容量膜及びそれに隣接する領域の構造とその製造方
法のみを説明するものとする。
実施形態に係る半導体記憶装置について、図７を参照し
ながら説明する。ただし、本実施形態の半導体記憶装置
は、既に説明した第１の実施形態の半導体記憶装置とは
記憶容量膜の構造と製造方法のみが異なるため、以下、
記憶容量膜及びそれに隣接する領域の構造とその製造方
法のみを説明するものとする。
【００６７】図７は、本実施形態に係る半導体記憶装置
のセルの構造を示す断面図、及び記憶容量膜５１の膜厚
方向のＴｉ組成について説明する図である。
のセルの構造を示す断面図、及び記憶容量膜５１の膜厚
方向のＴｉ組成について説明する図である。
【００６８】本実施形態の半導体記憶装置における記憶
容量膜５１は、見かけ上１層のＢＳＴ膜で構成されてお
り、このＢＳＴ膜における図７で示されるような濃度勾
配を有することを特徴とする。つまり、記憶容量膜５１
中のＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比が、その膜厚
方向における記憶容量膜５１の下面からの距離の連続関
数として表されるように形成されている。例えば、本実
施形態では、記憶容量膜５１のうち下部電極６に接する
側の大部分の領域ではＴｉ含有比つまりＴｉ／（Ｂａ＋
Ｓｒ＋Ｔｉ）原子数比が化学量論的組成比である５０％
であり、上部電極１５に近い薄い領域では上方に向かう
につれて徐々にＴｉ含有比が増加して最終的には５５％
となるように構成されている。つまり、大部分の領域が
高誘電体層として機能し、上部の薄い領域が低リーク層
として機能している。
容量膜５１は、見かけ上１層のＢＳＴ膜で構成されてお
り、このＢＳＴ膜における図７で示されるような濃度勾
配を有することを特徴とする。つまり、記憶容量膜５１
中のＴｉ／（Ｂａ＋Ｓｒ＋Ｔｉ）原子数比が、その膜厚
方向における記憶容量膜５１の下面からの距離の連続関
数として表されるように形成されている。例えば、本実
施形態では、記憶容量膜５１のうち下部電極６に接する
側の大部分の領域ではＴｉ含有比つまりＴｉ／（Ｂａ＋
Ｓｒ＋Ｔｉ）原子数比が化学量論的組成比である５０％
であり、上部電極１５に近い薄い領域では上方に向かう
につれて徐々にＴｉ含有比が増加して最終的には５５％
となるように構成されている。つまり、大部分の領域が
高誘電体層として機能し、上部の薄い領域が低リーク層
として機能している。
【００６９】次に、本実施形態の記憶容量膜５１の形成
方法について説明する。このような記憶容量膜は、例え
ばＭＯＣＶＤ法により形成が可能である。例えば、第１
の実施形態の図５（ｂ），図５（ｃ）に示す工程におい
て、ＴｉＯ（ＤＰＭ）2 を含有する液体材料の混合比を
経時的に変化させることで、図７に示すようごとく、記
憶容量膜５１のＴｉ含有比を膜厚方向にほぼ連続的に変
化させることが可能である。その際、第１の実施形態で
説明したように、基板温度を変化させることは、Ｔｉ含
有比を変化させるのに特に有効である。一般に基板温度
の昇・降温は瞬間的には行えないため、昇・降温速度を
制御することで連続的な含有比の変化を生じさせること
が可能である。図７に示すＴｉ含有比の膜厚方向分布
は、例えば基板温度を６００℃から６５０℃へ徐々に低
下させていくことで得られる。
方法について説明する。このような記憶容量膜は、例え
ばＭＯＣＶＤ法により形成が可能である。例えば、第１
の実施形態の図５（ｂ），図５（ｃ）に示す工程におい
て、ＴｉＯ（ＤＰＭ）2 を含有する液体材料の混合比を
経時的に変化させることで、図７に示すようごとく、記
憶容量膜５１のＴｉ含有比を膜厚方向にほぼ連続的に変
化させることが可能である。その際、第１の実施形態で
説明したように、基板温度を変化させることは、Ｔｉ含
有比を変化させるのに特に有効である。一般に基板温度
の昇・降温は瞬間的には行えないため、昇・降温速度を
制御することで連続的な含有比の変化を生じさせること
が可能である。図７に示すＴｉ含有比の膜厚方向分布
は、例えば基板温度を６００℃から６５０℃へ徐々に低
下させていくことで得られる。
【００７０】本実施形態においても、記憶容量膜５１を
構成するＢＳＴのうちの一部が化学量論的組成比からは
ずれた組成を有していて、低リーク層として機能するの
で、上記第１の実施形態と同様の効果を発揮することが
できる。すなわち、リークを抑制しながら、記憶容量膜
全体の比誘電率の低下をも抑制することができ、よっ
て、半導体記憶装置の微細化をさらに進めていくことが
できる。
構成するＢＳＴのうちの一部が化学量論的組成比からは
ずれた組成を有していて、低リーク層として機能するの
で、上記第１の実施形態と同様の効果を発揮することが
できる。すなわち、リークを抑制しながら、記憶容量膜
全体の比誘電率の低下をも抑制することができ、よっ
て、半導体記憶装置の微細化をさらに進めていくことが
できる。
【００７１】さらに、本実施形態の記憶容量膜５１にお
いては、ＢＳＴ膜の膜厚方向における組成の変化が連続
的であるため、記憶容量膜５１を構成する単結晶ＢＳＴ
膜の結晶格子の乱れが小さくなり、第１の実施形態にお
ける記憶容量膜１中のＢＳＴ膜よりも結晶性が良好であ
る。その結果、記憶容量膜５１の比誘電率は、例えば膜
厚２５ｎｍの場合で１９０という第１の実施形態よりも
さらに高い値を得ることが可能であった。
いては、ＢＳＴ膜の膜厚方向における組成の変化が連続
的であるため、記憶容量膜５１を構成する単結晶ＢＳＴ
膜の結晶格子の乱れが小さくなり、第１の実施形態にお
ける記憶容量膜１中のＢＳＴ膜よりも結晶性が良好であ
る。その結果、記憶容量膜５１の比誘電率は、例えば膜
厚２５ｎｍの場合で１９０という第１の実施形態よりも
さらに高い値を得ることが可能であった。
【００７２】なお、本発明の記憶容量膜を構成する絶縁
材料は、上記各実施形態におけるＢＳＴに限定されるも
のではない。例えば、ＰＺＴ，ＢａＴｉＯ3 ，ＳｒＴｉ
Ｏ3のように、ＡサイトとＢサイトとを有するＡＢＯ3
型酸化物を利用して、化学量論的組成では高誘電体又は
強誘電体となる絶縁材料を用いることもできる。
材料は、上記各実施形態におけるＢＳＴに限定されるも
のではない。例えば、ＰＺＴ，ＢａＴｉＯ3 ，ＳｒＴｉ
Ｏ3のように、ＡサイトとＢサイトとを有するＡＢＯ3
型酸化物を利用して、化学量論的組成では高誘電体又は
強誘電体となる絶縁材料を用いることもできる。
【００７３】
【発明の効果】本発明の半導体記憶装置又はその製造方
法によると、上下電極により挟まれる記憶容量膜を、少
なくとも２つの金属元素を含む酸化物により構成される
第１の誘電体層と、少なくとも２つの金属元素を含む酸
化物によって構成され第１の誘電体層に比してリーク電
流が小さい特性を有する第２の誘電体層とを積層するこ
とにより形成するようにしたので、全体として低リーク
かつ比誘電率の高い記憶容量膜を実現でき、半導体記憶
装置の微細化をさらに進めることができる。
法によると、上下電極により挟まれる記憶容量膜を、少
なくとも２つの金属元素を含む酸化物により構成される
第１の誘電体層と、少なくとも２つの金属元素を含む酸
化物によって構成され第１の誘電体層に比してリーク電
流が小さい特性を有する第２の誘電体層とを積層するこ
とにより形成するようにしたので、全体として低リーク
かつ比誘電率の高い記憶容量膜を実現でき、半導体記憶
装置の微細化をさらに進めることができる。
【図１】本発明の第１の実施形態における半導体記憶装
置のセル付近の構造を示す部分断面図である。
置のセル付近の構造を示す部分断面図である。
【図２】第１の実施形態におけるＢＳＴ膜中のＴｉ含有
比の変化に対するＢＳＴ膜のリーク電流値の変化を示す
特性図である。
比の変化に対するＢＳＴ膜のリーク電流値の変化を示す
特性図である。
【図３】第１の実施形態におけるＢＳＴ膜中のＴｉ含有
比の変化に対するＢＳＴ膜の比誘電率の変化を示す特性
図である。
比の変化に対するＢＳＴ膜の比誘電率の変化を示す特性
図である。
【図４】第１の実施形態における低リーク層の膜厚比と
記憶容量膜全体の比誘電率との相関関係を示す特性図で
ある。
記憶容量膜全体の比誘電率との相関関係を示す特性図で
ある。
【図５】第１の実施形態における半導体記憶装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図６】第１の実施形態の２つの変形形態として、高誘
電体層の下方又は上下に低リーク層を設けた半導体記憶
装置のセル付近の構造を示す部分断面図である。
電体層の下方又は上下に低リーク層を設けた半導体記憶
装置のセル付近の構造を示す部分断面図である。
【図７】本発明の第２の実施形態における半導体記憶装
置のセル付近の構造を示す部分断面図及び記憶容量膜に
おける膜厚方向のＴｉ含有比の変化を示す図である。
置のセル付近の構造を示す部分断面図及び記憶容量膜に
おける膜厚方向のＴｉ含有比の変化を示す図である。
【図８】従来の半導体記憶装置のセル付近の構造を示す
部分断面図である。
部分断面図である。
１ 記憶容量膜 ３ 高誘電体層 ５ 低リーク層 ６ 下部電極 １３ 配線 １５ 上部電極 １７ 絶縁層 １８ セル ４１ 低リーク層 ４３ 低リーク層 ４５ 低リーク層
Claims (13)
- 【請求項１】 下部電極と、該下部電極の上に設けられ
情報を記憶することが可能な誘電体材料からなる記憶容
量膜と、該記憶容量膜の上に設けられた上部電極とを含
むセルを備えた半導体記憶装置であって、 該記憶容量膜は、 少なくとも２つの金属元素を含む酸化物により構成さ
れ、高誘電体または強誘電体からなる第１の誘電体層
と、 上記第１の誘電体層の上方及び下方のうち少なくともい
ずれか一方に設けられ、少なくとも２つの金属元素を含
む酸化物によって構成されて、上記第１の誘電体層に比
してリーク電流が小さい特性を有する第２の誘電体層と
を備えていることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 上記第１の誘電体層はほぼ化学量論的組成を有してお
り、 上記第２の誘電体層は、化学量論的組成からはずれた組
成を有していることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１又は２記載の半導体記憶装置に
おいて、 上記第１の誘電体層は、Ｂａ，Ｓｒ及びＴｉの３元素を
含んでいることを特徴とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、 上記第１の誘電体層は、ｘを０以上１以下の数とすると
き、化学式Ｂａx Ｓr1-x ＴｉＯ3 で表される組成を有
することを特徴とする半導体記憶装置。 - 【請求項５】 請求項１〜４のうちいずれか１つに記載
の半導体記憶装置において、 上記第２の誘電体層は、Ｂａ，Ｓｒ及びＴｉの３元素を
含んでいることを特徴とする半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置におい
て、 上記第２の誘電体層中のＴｉの原子数が、ＢａとＳｒと
Ｔｉとの原子数の和に比して５０％より大きく６０％以
下であることを特徴とする半導体記憶装置。 - 【請求項７】 請求項２記載の半導体記憶装置におい
て、 上記記憶容量膜の第１及び第２誘電体層の双方は、Ｂ
ａ，Ｓｒ及びＴｉの３元素を含んでおり、 上記第１及び第２誘電体層は、上記記憶容量膜中のＴｉ
の原子数とＢａとＳｒとＴｉとの原子数の和の比がその
膜厚方向における記憶容量膜の下面からの距離の連続関
数として表されるように形成されていることを特徴とす
る半導体記憶装置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、 上記記憶容量膜に含まれるＴｉの原子数とＢａとＳｒと
Ｔｉとの原子数の和の比が、上記記憶容量膜全体の厚み
の２分の１以上の厚みを占める部分において５０％であ
ることを特徴とする半導体記憶装置。 - 【請求項９】 基板の上に下部電極を形成する工程と、 上記下部電極の上に情報を記憶することが可能な誘電体
材料からなる記憶容量膜を形成する工程と、 上記記憶容量膜の上に上部電極を形成する工程とを備え
た半導体記憶装置の製造方法であって、 上記記憶容量膜を形成する工程は、 少なくとも２つの金属元素を含む酸化物により構成され
高誘電体または強誘電体となる第１の誘電体層を形成す
る工程と、 上記第１の誘電体層の上方及び下方のうち少なくともい
ずれか一方に、上記第１の誘電体層と同じ元素を含み、
かつその組成を上記第１の誘電体層とは異ならせた酸化
物により、上記第１の誘電体層に比してリーク電流が小
さい特性を有する第２の誘電体層を形成する工程とを備
えていることを特徴とする半導体記憶装置の製造方法。 - 【請求項１０】 請求項９記載の半導体記憶装置の製造
方法において、 上記第１の誘電体層を形成する工程では、Ｂａ，Ｓｒ及
びＴｉの３元素をほぼ化学量論的組成で含む第１の誘電
体層を形成し、 上記第２の誘電体層を形成する工程では、Ｂａ，Ｓｒ及
びＴｉの３元素を、Ｔｉの原子数がＢａとＳｒとＴｉと
の原子数の和に比して５０％より大きく６０％以下であ
る組成で含む第２の誘電体層を形成することを特徴とす
る半導体記憶装置の製造方法。 - 【請求項１１】 請求項９又は１０記載の半導体記憶装
置の製造方法において、 上記第１及び第２の誘電体層を形成する工程の後に、基
板を６５０℃以上の温度に加熱する熱処理を行なうこと
を特徴とする半導体記憶装置の製造方法。 - 【請求項１２】 請求項１０記載の半導体記憶装置の製
造方法において、 上記第１及び第２の誘電体層を形成する工程では、有機
金属化学気相成長法により上記第１及び第２の誘電体層
を形成する間に基板温度を変化させることでＴｉの原子
数とＢａとＳｒとＴｉの原子数の和の比を変化させるこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体記憶装置の製
造方法において、 上記第１及び第２の誘電体層を形成する工程では、上記
第１の誘電体層を形成する際には基板温度を一定とし、
上記第２の誘電体層を形成する際に基板温度を変化させ
ることを特徴とする半導体記憶装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10130172A JPH11330411A (ja) | 1998-05-13 | 1998-05-13 | 半導体記憶装置及びその製造方法 |
| US09/310,313 US6285051B1 (en) | 1998-05-13 | 1999-05-12 | Semiconductor memory device and method for fabricating the same |
| EP99109528A EP0957522A3 (en) | 1998-05-13 | 1999-05-12 | Semiconductor memory device and method for fabricating the same |
| KR1019990017061A KR19990088240A (ko) | 1998-05-13 | 1999-05-13 | 반도체기억장치및그제조방법 |
| TW088107771A TW405249B (en) | 1998-05-13 | 1999-05-13 | Semiconductor memory device and method for fabricating the same |
| US09/379,857 US6238966B1 (en) | 1998-05-13 | 1999-08-24 | Semiconductor memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10130172A JPH11330411A (ja) | 1998-05-13 | 1998-05-13 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330411A true JPH11330411A (ja) | 1999-11-30 |
Family
ID=15027764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10130172A Pending JPH11330411A (ja) | 1998-05-13 | 1998-05-13 | 半導体記憶装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6285051B1 (ja) |
| EP (1) | EP0957522A3 (ja) |
| JP (1) | JPH11330411A (ja) |
| KR (1) | KR19990088240A (ja) |
| TW (1) | TW405249B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7423308B2 (en) | 2001-11-01 | 2008-09-09 | Fujitsu Limited | Ferroelectric capacitor |
| US8026184B2 (en) | 2006-12-28 | 2011-09-27 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
| US8124476B2 (en) | 2005-10-21 | 2012-02-28 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319764B1 (en) | 1999-08-25 | 2001-11-20 | Micron Technology, Inc. | Method of forming haze-free BST films |
| US6943392B2 (en) * | 1999-08-30 | 2005-09-13 | Micron Technology, Inc. | Capacitors having a capacitor dielectric layer comprising a metal oxide having multiple different metals bonded with oxygen |
| US6444478B1 (en) * | 1999-08-31 | 2002-09-03 | Micron Technology, Inc. | Dielectric films and methods of forming same |
| US6335049B1 (en) | 2000-01-03 | 2002-01-01 | Micron Technology, Inc. | Chemical vapor deposition methods of forming a high K dielectric layer and methods of forming a capacitor |
| US6693033B2 (en) | 2000-02-10 | 2004-02-17 | Motorola, Inc. | Method of removing an amorphous oxide from a monocrystalline surface |
| US6558517B2 (en) | 2000-05-26 | 2003-05-06 | Micron Technology, Inc. | Physical vapor deposition methods |
| US6555946B1 (en) | 2000-07-24 | 2003-04-29 | Motorola, Inc. | Acoustic wave device and process for forming the same |
| US6590236B1 (en) | 2000-07-24 | 2003-07-08 | Motorola, Inc. | Semiconductor structure for use with high-frequency signals |
| US6638838B1 (en) | 2000-10-02 | 2003-10-28 | Motorola, Inc. | Semiconductor structure including a partially annealed layer and method of forming the same |
| EP1338029A1 (en) * | 2000-11-14 | 2003-08-27 | Motorola, Inc. | Semiconductor structure having high dielectric constant material |
| US6566147B2 (en) * | 2001-02-02 | 2003-05-20 | Micron Technology, Inc. | Method for controlling deposition of dielectric films |
| US6673646B2 (en) | 2001-02-28 | 2004-01-06 | Motorola, Inc. | Growth of compound semiconductor structures on patterned oxide films and process for fabricating same |
| US6479100B2 (en) * | 2001-04-05 | 2002-11-12 | Applied Materials, Inc. | CVD ruthenium seed for CVD ruthenium deposition |
| US6709989B2 (en) | 2001-06-21 | 2004-03-23 | Motorola, Inc. | Method for fabricating a semiconductor structure including a metal oxide interface with silicon |
| KR20030002063A (ko) * | 2001-06-30 | 2003-01-08 | 주식회사 하이닉스반도체 | 비에스티 박막의 형성 방법 및 그를 이용한 캐패시터의제조 방법 |
| US20030017266A1 (en) * | 2001-07-13 | 2003-01-23 | Cem Basceri | Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers, including such layers having a varied concentration of barium and strontium within the layer |
| US6838122B2 (en) * | 2001-07-13 | 2005-01-04 | Micron Technology, Inc. | Chemical vapor deposition methods of forming barium strontium titanate comprising dielectric layers |
| US6531740B2 (en) | 2001-07-17 | 2003-03-11 | Motorola, Inc. | Integrated impedance matching and stability network |
| US6646293B2 (en) | 2001-07-18 | 2003-11-11 | Motorola, Inc. | Structure for fabricating high electron mobility transistors utilizing the formation of complaint substrates |
| US6693298B2 (en) | 2001-07-20 | 2004-02-17 | Motorola, Inc. | Structure and method for fabricating epitaxial semiconductor on insulator (SOI) structures and devices utilizing the formation of a compliant substrate for materials used to form same |
| US6594414B2 (en) | 2001-07-25 | 2003-07-15 | Motorola, Inc. | Structure and method of fabrication for an optical switch |
| US6585424B2 (en) | 2001-07-25 | 2003-07-01 | Motorola, Inc. | Structure and method for fabricating an electro-rheological lens |
| US6667196B2 (en) | 2001-07-25 | 2003-12-23 | Motorola, Inc. | Method for real-time monitoring and controlling perovskite oxide film growth and semiconductor structure formed using the method |
| US6639249B2 (en) | 2001-08-06 | 2003-10-28 | Motorola, Inc. | Structure and method for fabrication for a solid-state lighting device |
| US6589856B2 (en) | 2001-08-06 | 2003-07-08 | Motorola, Inc. | Method and apparatus for controlling anti-phase domains in semiconductor structures and devices |
| US6673667B2 (en) | 2001-08-15 | 2004-01-06 | Motorola, Inc. | Method for manufacturing a substantially integral monolithic apparatus including a plurality of semiconductor materials |
| US7011978B2 (en) * | 2001-08-17 | 2006-03-14 | Micron Technology, Inc. | Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions |
| US20040152214A1 (en) * | 2003-01-30 | 2004-08-05 | Sanjeev Aggarwal | Method of making a haze free, lead rich PZT film |
| JP4880894B2 (ja) * | 2004-11-17 | 2012-02-22 | シャープ株式会社 | 半導体記憶装置の構造及びその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5624707A (en) | 1991-12-13 | 1997-04-29 | Symetrix Corporation | Method of forming ABO3 films with excess B-site modifiers |
| US5572052A (en) * | 1992-07-24 | 1996-11-05 | Mitsubishi Denki Kabushiki Kaisha | Electronic device using zirconate titanate and barium titanate ferroelectrics in insulating layer |
| US5665625A (en) * | 1995-05-19 | 1997-09-09 | Micron Technology, Inc. | Method of forming capacitors having an amorphous electrically conductive layer |
-
1998
- 1998-05-13 JP JP10130172A patent/JPH11330411A/ja active Pending
-
1999
- 1999-05-12 EP EP99109528A patent/EP0957522A3/en not_active Withdrawn
- 1999-05-12 US US09/310,313 patent/US6285051B1/en not_active Expired - Fee Related
- 1999-05-13 KR KR1019990017061A patent/KR19990088240A/ko not_active Application Discontinuation
- 1999-05-13 TW TW088107771A patent/TW405249B/zh not_active IP Right Cessation
- 1999-08-24 US US09/379,857 patent/US6238966B1/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7423308B2 (en) | 2001-11-01 | 2008-09-09 | Fujitsu Limited | Ferroelectric capacitor |
| US8124476B2 (en) | 2005-10-21 | 2012-02-28 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US8361861B2 (en) | 2005-10-21 | 2013-01-29 | Fujitsu Semiconductor Limited | Semiconductor device and method of manufacturing the same |
| US8026184B2 (en) | 2006-12-28 | 2011-09-27 | Elpida Memory, Inc. | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW405249B (en) | 2000-09-11 |
| EP0957522A3 (en) | 2000-05-17 |
| KR19990088240A (ko) | 1999-12-27 |
| US6285051B1 (en) | 2001-09-04 |
| EP0957522A2 (en) | 1999-11-17 |
| US6238966B1 (en) | 2001-05-29 |
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