TW405249B

TW405249B - Semiconductor memory device and method for fabricating the same

Info

Publication number: TW405249B
Application number: TW088107771A
Authority: TW
Inventors: Takashi Ohtsuka; Michihito Ueda
Original assignee: Matsushita Electric Ind Co Ltd
Priority date: 1998-05-13
Filing date: 1999-05-13
Publication date: 2000-09-11
Also published as: US6285051B1; EP0957522A3; US6238966B1; KR19990088240A; JPH11330411A; EP0957522A2

Description

五、發明説明（ 405249 A7 B7 經濟部智慧財產局員工消費合作社印製 [發明之技術領域] 本發明是有關於半導體記憶裝置及其製造方法，其係以高介電質材料所構成之電容絕緣膜的電荷積蓄狀態作爲資訊來記憶者。 [習知技術] 伴隨近年來之多媒體（multi-media)的進展，以資訊機器所處理之數位（digital)資訊之記憶量越來越大，在半導體記憶器（memory)，今後，亦是預測要益加謀求記憶資訊之記憶量增大。但是，例如，在動態随機存取記憶器 (dynamic random access memory，以下是稱爲 DRAM)，是伴隨記憶資訊之記憶量增大，一方面是有必要形成細微單元 (cell)，各個單元電荷電容，是有必要確保大致僅依照習知之値（大約30fF )。爲此，近年來，是盛行在單元之電容膜，例如，經由適用鈇酸鋇.鳃（barium . strontiuffly^^ T ^ 是稱爲BST)等之高介電質材料，來確保持續謀之方向。但是，因爲BST在基本上是多晶體薄膜，抑制漏電流是其重要課題。該課題之對策，例如，是特開平7-161833號公報所揭露之「介電質積層膜」。圖8，是圖示上述公報所記載之記憶電容膜截面構造截面圖。在該圖中，100是基板，101是在基板100上面所形成之Ti (鈦）膜，102是在Ti膜101上面所形成之Ti氧化膜，103是由在Ti氧化膜102上面所形成之（Ba ， -4- ---------袭------1T------ -- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 405249 五、發明説明（2 )

PbXZr，T〇〇3所構成之高介電質膜’ 104是在高介電質膜Ti上面所形成之Ti氧化膜，1〇5是在Ti氧化膜1〇4 上面所形成之打膜° 如果依上述習知DRAM構造，爲了降低高介電質膜103 之洩漏，在高介電質膜103 ，和作爲電極來起作用之Ti 膜101、105之界面，是各別夾雜Ti氧化膜102、104，來構成記憶電容膜。Ti氧化膜與（Ba，Pb)(Zr，Ti) 03 膜相比較，因爲漏電流變小，絕緣耐壓亦變高之故，在全體上是能實現小洩漏之記憶電容膜。 [發明欲解決之課題] 但疋’在上述習知DRAM爲了降低茂漏，而經由τί氧化膜102、104作爲挾住原本爲電容絕緣膜之高介電質膜 103上下之構造之故，該3個絕緣膜全體之相對介電率降低。此係因爲使Τι氧化膜相對介電率降低25左右之故。然後，介於上下之Τι膜101、105之間的3個絕緣膜全體相對介電率，因爲被計算出其係與計算由各個絕緣膜所構成之電容器串聯連接之電路電容之情況相同之故，在具有圖8所示之構造的上述公報所記載之⑽舰中，單位面積之電荷資訊積蓄能力降低，即，其是阻礙記憶器全體細微化之一個因素。本發明是鑑於上述問題點來構成者，其目的是採取經由 Γ記憶電容膜之漏電流來抑制其相對介電率低減之方法，以提供細微化之半導體記憶^及其製造方法。尺度^國家標準^ ---------政------ir------ 私 - * (請先閲讀背面之注意事項再填窝本頁) 經濟部智慧財產局員工消費合作社印製 405249

[解決課題之方法] :爲了達到上述目的’本發明是採取以下所記载之半導體記隱裝置有關之機構，和半導體記憶裝置製造方法有關之方法。本發明之半導體記憶裝置是具備有含有下列者之單元者：下部電極；記憶電容膜，其是由可記憶設置在該下部 :極上面〈資訊的介電質材料所構成；和上部電極，其是 '•又置在，¾ $憶電容膜上面；該記憶電容膜是具備有：第1 電質層’其是經由含有至少2種金屬元素之氧化物所構成’並由尚介電質或是強介電質所構成；和第2介電質層’其是設置在上述D介電質層上方及下方之至少任一方，並藉由含有至少2種金屬元素之氧化物來構成，且與上述第1介電質層相比較，是具有小漏電流特性者。藉此，第2介電質層，並不是含有如同習知Ti氧化膜之單一金屬元素氧化膜，而是藉由含有至少2種金屬元素之氧化膜來構成’如果調整其結構，是能適宜調整介電率和淺漏特性。例如，藉由在2種金屬元素内，使去除茂漏功能高之金屬元素比率變多，使該金屬元素氧化物解析出結晶粒，是可有效的抑制洩漏。而且，如果該結晶粒是具有高介電率之2種金屬系列氧化物，是能維持高記憶電容膜全體相對介電率。因此，是能進—步促進半導體記憶裝置之細微化。在上述半導體記憶裝置，最好是上述第〗介電質層是作爲具有大致化學計量結構者，且上述第2介電質層係具有 (請先閎讀背面之注意事項再填寫本頁) •裝. -訂經濟部智慧財產局員工消費合作社印製

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從化學計量結構分離之結構者。藉此，從化學計量結構分離第2 2介電質層之至少2種金屬元素内的因為構成筹被解析出結晶粒之故，能容易地兔兀素氧化扬電率。 ’待抑制淺漏和高相對介在上述半導體記憶裳置中，上述第^電質層含有鋇（Ba)，鳃（sr)及鈦（Ti) 3元素。疋含有鎖，魏及鈥3元素之材料，是已知簡稱為BSTP 介電質材料。由該BST層構成第！介；

憶電容膜全體相對介電率。 W 二中’上述第1介”層，在X是肌所表示之結構。取好疋具有以化學式一 ·χ 藉此’第1介電質層是經由鈦含有比例為50%之BST膜所構成，並能發揮高介電率。在上述半導體記时置中，上述g 2 + 有鋇，锶及鈦3元素。 I最好疋含經濟部智慧財產局員工消費合作社印製

M,--------11---------Μ (請先間讀背面之注意事項再填寫本頁) 藉：，因為亦能維持第2介電質層之高相 =電容膜全軸之功能和抑制相對介電率之低減功在上述半導體記憶裝置中，上述第2介子數在與鋇和總和欽之原子數之和相比較，最好:大於 50%並在60%以下。在該範圍，腹膜之相對介電率亦比較高，且經過實驗， -7-

本紙張尺細侧家鮮(CNS)A4^iI^7^F •、發明説明（茂漏亦較少，抑制記憶介電率低減功能變高β K…能和抑制相對導體記憶裝置中，使上述記憶電容第2介電質層雙方含有鎖’總及鈥二記憶電容膜中之ι而了用使上述是轰κ 原子數和鋇、鳃及鈦之原子數之和之比疋表不作爲從其膜屋函數之方^ W ^隐电容膜下面的距離之連續 — 式，形成上述第1及第2介電質層。歪：：並因爲結構是連續地急遽變化，而可得到晶體内之電率’。、4大之域電容膜，並能發揮更高之相對介在上述半導體記憶裝置中，原子數T讀所含有之妖電容膜““在占有上述記憶 #體厚度d/2以上之厚度部分，最好是5〇%。猎此’能穩定並夾雜結晶粒界所解析出之鈇等之氧化經濟部智慧財產局員工消費合作社印製發明（半導體記憶裝置製造方法，是具備有下列步驟 •在基板上面形成下部電極之步驟；形成記憶電容膜步驟’其是形成能在上述下部電極上面記憶資訊之由介材料所構成之記憶電容膜；和在上述記憶電容膜上㈣成上部电極之步驟；形成上述記憶電容膜之步驟，是具備有：形成第1介電質層步驟，其是形成由含有至少2種金屬几素<氧化物所構成之高介電質或是強介電質之第1介電質層；和形成第2介電質層步驟，其是在上述第^介啦質層上方及下方之至少任一方，含有與上述第ι介電質：本紙張尺度咖國國家標隼2-^97公釐

405249 五、發明説明（6 相同之元素，並且經由其結構是與上述第^ 之氧化物，形成與上述第】介電質層不同質層相比較，具流特性之第2介電質層》、小漏電經由該方法，能容易形成具有憶裝置。有上述優艮功能之半導體記在上述半導體記憶裝置製造方法中，形成上迷第i介咖質層步驟，是形成其化學計量結構大致含㈣、總及^ 疋素〈第！介電質層，·形成上述第2介電質層步驟，最好是形成與鎖、鳃及鈦原子數之和相比較，鈦原子數是大於 5〇%並在60%以下之結構來含有鋇、總及鈇3元素之第2 介電質層。在該情況，於形成上述第i及第2介電質層步訂驟〈後，最好是進行將基板加熱到65G (以上溫度之熱處理。 ’ ”二由該方法，能提升由BST所構成之各個介電質膜的相對介電率。繾濟部智慧財產局員工消費合作社印製在上述半導體記憶裝置製造方法中，形成上述第1及第 2介電質層步驟，是經由有機金屬化學氣態成長法，於形成上述第1及第2介電質層期間，使基板溫度變化，並能使欽原子數和鋇、鳃及鈦原子數之和之比變化。經由該方法，不會使原料物質結構變化，而能簡易調整各個介電質層結構，是適合量產之方法。在該情況，特別是，形成上述第丨及第2介電質層步 '驟’在形成上述第1介電質層時使基板溫度固定，而在形成*上述第2介電質層時最好是使基板溫度變化。本紙張尺度顧中關家轉（cns ) A4規格（2獻297公襲） A7 B7 405249 五、發明説明（7 ) [發明之實施例] [第1實施例] 首先，是參考圖1〜圖5來説明與本發明第1實施例有關之丰導體記憶装置。但是，該實施例之半導體記憶裝置，因爲是與一般之半導體記憶裝置，特別是僅記憶電容膜之構造及製造方法不同，故主要僅説明記憶電容膜及與其接近之構件之構造，動作及製造方法，省略半導體記憶裝置之其他構件的適當説明。圖1 ，是圖示與該實施例之半導體記憶裝置單元18附近構造之截面圖。如圖1所示，在單元18 ，設置有記憶電容膜1 。藉由高介電質層3和低洩漏層5來構成該記憶電容膜1 。例如，高介電質層3 ，其鋇：锶：鈦（結構化）是經由化學計量結構比25:25:50之厚度20 mn (奈米）BST薄膜來構成。低洩漏層5，是經由含有從化學計量結構分離其結構比之至少厚度5 nm的鋇、鳃、鈦之薄膜來構成。在該實施例’例如，是具有鈦/(鋇+锶+鈦）原子數比爲55%者，即由化學式Ba〇 ^SrtMsTiuo所表示之結構者來構成如此之低茂漏層5。又，在記憶電容膜1下方設置下部電極6，而在上方設置上部電極15。下邵電極6，例如是在厚度爲3〇 nm之氮化献（Ti)膜上面，依序堆積厚度爲50 之釕（Ru)膜，和厚度爲100 nm之氧化釕膜來構成。在下部電極6下方，是設置由例如多晶體矽所構成之配線13。該配線u，是 ---------袭------—1T—-----^ (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製

經濟部智慧財產局員工消費合作社印製 A7 4CUV249 B7 五、發明说明（8 ) 埋入於絕緣層I7所設置之傳導孔（conduct hole)内，在一般之DRAM中，係連接於圖1所省略之電晶體之例如没極 (drain)領域。在低戌漏層5上面，設置上部電極15 ,該上述電極15 ’例如是經由厚度爲50 nm之奶膜來構成。其次，參考圖2，來説明與該實施例有關之半導體記憶裝置之記憶電容膜漏電流降低效果。圖2圖示構成高介電質層3及低洩漏層5之BST薄膜中的鈦/ (鋇+總+鈦）原子數比（％)和施加+ 0 5V時之漏電流的相互關係圖。又，能任意選擇BST結構之鋇和鳃比例，一般習知鋇：鳃=1:1時，相對介電率是最大，在該實施例亦是採用鎖：總=1:1。從圖2 了解到，構成高介電質層3及低洩漏層5之 BST ，化學計量結構，即在鈦/ (鋇+鳃+鈦）=5〇0/。，漏電流是最大。另一方面，能理解到特別是使BST中之鈦含有比增加，是能大幅降低漏電流《例如，如果鈦"鋇+總+ 鈇）=55%使鈇含有比增加5%，是能將漏電流値抑制住，具有化學計量結構之BST膜的漏電流値之大約1/10之低値。又’因爲BST膜之漏電流大小對膜厚之依賴性很小之故’低洩漏層5之厚度亦是可以不用那樣大。如此，發明者們，例如，如同該實施例，是在記憶電容膜1中設置厚度爲5 nm左右之薄低洩漏層5 ，並發現到是將記憶電容膜1之漏電流大小抑制在夾雜化學計量結構之BST膜時的大約低1位數之値。另一方面，圖3，是圖示使BST薄膜中鈦/(鋇+鳃+鈦） -11- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）袭 —.訂—-----.冰 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 __405249五、發明説明（9 ) 原子數比變化時之相對介電率變化。從作爲dram之記憶電容膜構成構件觀點來看，爲了提高單位面積之電荷積蓄能力，由高相對介電率材料來構成高介電質層3及低洩漏層5較有利。該相對介電率，BST在化學計量結構，即欽 /(鋇十鳃+鈦）=50%，是最大，在該實施例之情況，相對介電率之最大値是大約190 。如果從化學計量結構分離該 BST膜中之鈦含有比，亦能降低其相對介電率，特別是，鈦含有比變越大，相對介電率越大幅降低。但是，發明者發現到，例如即使鈦含有比是55%，BST之相對介電率亦是能得到125之高値。於此，重要的是，作爲構成記憶電容膜1之全體絕緣膜的相對介電率之値。介電質膜3和低洩漏層5之相對介電率設爲μΐ 、μ2 ，設兩者之厚度比爲m:n ，可以下式來表示全體記憶電容膜之相對介電率μ。 l/μ = [m/{(m + η) · μΐ}] + [n/{(m + η) · μ2}] 因此，調整各別構成高介電質層3、低洩漏層5之各個 BST膜之結構和厚度，能使記憶電容膜1全體之相對介電率和漏電流値之综合特性達到希望値。於此，在該實施例，記憶電容膜1全體之相對介電率，是設定在經由化學計量結構比之BST來構成其全體時之相對介電率之75%以上（相對介電率142.5以上）^例如，高介電質層3之厚度是20 nm，相對介電率μΐ是190，低洩漏層5之厚度是5 -12- ----------t本-----丨ΐτ—-----^ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） ^05249 五、發明説明（l〇 ) A7 B7 nm相對介電率是75之情況，全體記憶電容膜1之相對介電率μ，是如同下述： μ 1/[{4/(5 . 190)} + {1/(5 . 75)}]二 145 經濟部智慧財產局員工消費合作社印製 ^相對介電率μ之値是142.5以上，不是使全體記憶電合膜1之相對介電率降低到那種程度者。又，爲了使低洩漏層5之相對介電率達到75以上，是有必要設定構成低洩漏層5之BST中的鈦含有比(鈦/(鋇+鳃+鈦)原子數比) 在60%以下。如果综合以上，在設定高介電質層3之厚度爲2〇 njn，構爲化予计量結構，低洩漏層5之厚度爲5 nm左右，構成低洩漏層5之BST中的鈦/(鋇+鳃+鈦）原子數比是設疋在55〜60%，能實現漏電流小，且，單位面積之大電荷積蓄能力的記憶電容膜1。對此。如果是使用上述公報之鈦氧化膜技術（相對介電率疋大約25 )來作爲低洩漏層5 ，全體記憶電容膜1之相對介電率μ是大幅降低大約80左右。即，可了解到本實施例之構造效果很顯著。又，了解到如果將低洩漏層5之膜厚在占有全體記憶電容膜1之膜厚比例增加，便有降低記憶電容膜1之相對介電率的傾向。圖4 ，是圖示使以鈦/ (鋇+锶+鈦）原予數比爲55%之BST所構成之低洩漏層5對記憶電容膜i整體的厚度之膜厚比變化時之全體記憶電容膜i的相對介電率 ___________^3 - 良紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐 (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 • an 1^1 —^1 I 1-1 1 A7 B7 405249

五、發明説明（U 變化圖。如同該圖所示，例如，如果使低戌漏層5之膜厚比是寫，記憶電容膜1之相對介電率是降低到大約 155。而且，爲了將如此之相對介電率抑制在例如薦以下，使低洩漏層5之膜厚比小於5〇%即可。如上述般，與該實施例有關之半導體記憶裝置，係在經由化學計量結構比之BST所構成之高介電質層3上面，形成低淺漏層5 ’該$漏層5是由從化學計量結構分離欽結構比（BST所構成，因爲是使用兩者之全體堆積層來作爲口己it电谷膜1 ’能實現單位面積之電荷積蓄能力高，且低洩漏之記憶電容膜1 。即，本發明是依照從化學計量結構分離鈦結構比之BST ’係基於在大幅降低漏電流量外，相對J電率降低小之發現而構成者，藉由本發明，能降低形成電容亊聯構造之全體記憶電容膜丨的漏電流，並將相對介電率低減抑制到極小來維持高電荷積蓄能力，且進—步促進半導體記憶裝置之細微化。又’從圖2 了解到’藉由鈦含有比即鈦/(鋇+锶+鈦）原子數比是小於化學計量結構比50%之BST來構成，低淺漏層5雖亦能得到漏電流之降低效果，但在使用鈦含有比是大於化學計量結構比50%之BST時，漏電流之降低效果是較大。此乃因在鈦含有比較大之BST中，多餘之鈦形成氧化鈥，來分析出BST膜内之結晶粒界，而能熱穩定存在之故。另一方面，在鈦含有比較小之BST中，鋇碳（Ba . C)化合物，鳃碳（Sr . C)化合物之物質是從BST膜内之結晶粒界分析出，而多少會降低漏電流，因爲這些物質容易 • 14- 良紙張尺度適用中國國家襟準（CNS ) A*規格（21〇><297公釐） (請先閱讀背面之注意事項再填寫本頁}

、1T 經濟部智慧財產局員工消費合作社印製 A7 B7 405241 五、發明説明（12 ) 在650 °C左右分解，而在熱處理中發生分解，並形成沿著 BST膜中之結晶粒界的洩漏路徑。爲此，在記憶電容膜1形成後之溫度條件是在650 X：以上之高溫情況，特別是由鈦含有比大於50%之BST所構成之低洩漏層5方面，能更確切地降低漏電流。例如，在習知之一般步驟，使用BST來作爲記憶電容膜時，在形成記憶電容膜1之後，是施用700 °C之RTA來作爲熱處理，而得到希望之高介電率。在有關情況，是有必要使低戍漏層中之鈦含有比比化學計量結構大。其次，參考圖5(a)〜圖5(d)，來説明與該實施例有關之半導體記憶裝置内特別是單元部分之製造方法。首先’在圖5(a)所示之步驟，是與一般之半導體記憶裝置之製造方法相同，於基板上面之絕緣層17形成傳導孔 (conduct hole)開口，形成埋在該傳導孔内之多晶體矽插銷 (plug)所構成之配線13 。其次，是在配線13上面形成與配線13連接之下部電極6。下部電極6，例如在本實施例中，於絕緣層17内形成有配線13之領域的廣闊領域上形成淺凹郅之後，在全體基板上面，例如是使用漱射法 (Sputter)，來依序堆積厚度爲大約30 nm之氧化釕膜，厚度爲大約50 nm之釕膜，和厚度爲大約1〇〇 nm之氧化釣膜’進而，經由例如化學機構研磨（CMP法），將該堆積膜埋於凹部内來形成。即，是在與周園之絕緣層17上面相同高度位置使上面平坦化，來形成與每個單元分離之下部電極6。 -15. 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---------ά------IT------^ - , (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印製 A7--405249--五、發明説明（π ) 其次，在圖5(b)所示之步驟，例如藉由有機金屬化學態成長法（以下，稱MOCVD法），來形成高介電質層3 。該高介電質層3 ，經由例如以下之步驟來形成。例如，是將 β-二酮基（diketone)有機金屬化合物之Ba(DPM)2 、 Sr(DPM)2、TiO(DPM)2 (DPM是β-二酮基有機金屬化合物），各別以〇·1 (mol/L ，莫耳/升）之濃度溶解作成液體材料混合到η-醋酸丁酯之後，昇溫氣化之，例如將其以氬 (Ar)氣傳送來注入，例如是在壓力5托（Torr) '氧氣部分壓力爲25%之周圍大氣環境下，例如在基板加熱600 °C來使該等混合氣體產生熱反應並將BST膜成膜，形成高介電質層 3。又，將含有例如 Ba(DPM)2 ' Sr(DPM)2、TiO(DPM)2 之各別液體材料控制在例如35:35:30，使BST膜中之鋇：總：鈇原子數比爲25:25:50。其次，在圖5(c)所示之步驟，例如使含有Ba(DPM)2、 Sr(DPM)2 、 TiO(DPM)2之各別液體材料混合比是 30:30:40，將例如鈦含有比爲55%之BST膜成膜，形成低殘漏層5。其次，在圖5(d)所示之步驟，例如是使用濺射法，在堆積厚度爲大約1〇〇 nm之釣膜後，將其圖案化（patterning)，來形成上部電極15。又，在從圖5(b)到圖5(c)所示之步驟，使鈦含有比變化之方法，當然亦是可以使用其他之方法。例如，本發明人們發現，即使是使含有各別之有機金屬化合物之液體材料混合比保持厚狀，如果使基板溫度上昇則BST膜中之鈦含 -16- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — I--------Ί------1T------^. (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部智慧財產局員工消費合作社印製五、發明說明（14 ) 有比增加’反之，如果使基板溫度降低則鈦含有比降低。使用該原理’不必使含有已氣化之液體材料的氬氣供應量變化’在圖5(b)所示之步驟，將構成高介電質層3結構之 BST膜以僅20 mn之厚度成膜之後，藉由使基板溫度從 600 °C上昇例如50。(：，接著，便可使在圖5(c)所示之步騾所形成之BST膜，亦就是可使低洩漏層5之鈦含有比從 50%增加為55%。如果藉由如此之製造方法，是不需要伴隨液體材料混合比變更之MOCVD成膜裝置（含有液體材料之供應路徑’配管等之全體系統）之液體材料置換。即，不用使原料物質結構變化，亦能以簡易方法來變更鈦含有比。又，為了使所形成之BST膜結構之變化明確化，在使基板溫度變化期間，亦可停止對原料反應爐之供應。又，一般是由所使用之釕或白金等材料所構成之薄膜來作為下部電極6 ，如果在表面是無膜狀態且處於高溫，是有產生裂痕之情況，在該情況，因將高介電質層3形成為 20 nm之後昇溫之故，亦能得到抑制下部電極6裂痕之效果。 5 又，在以上之製造方法中，是利用眾所皆知之技術，在形成上部電極15之前或是之後，例如在氮氣週圍環境中於700 °C施以30分鐘之熱處理，是能使記憶電容膜丨之相對介電率的提昇、漏電流降低之效果是更為增大。其次，說明該實施例之變形例。圖6(a)、圖6(b)是圖示與該實施例之變形例有關之半導體記憶裝置單元部=造$ 面圖。低淺漏| 5 ，®設在4導體記憶装置動作時注入電 (請先閲讀背面之注意事項再填寫本頁) 裝--------訂---------破 •17·

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五、發明説明（15 經濟部智慧財產局員工消費合作社印製子侧万面可使抑制茂漏效位於比上部電極15更…故例如下部電極6是. 〈電位狀態將電荷充時，在如上述圖i所千忐古无電（charge) 岡ί所π在高介電質層3 層5可使抑制我漏效果變 ⑩置低茂漏比下部電極6更高之電位狀邵電極15是位於示，在高介電質層3 時，如圖6⑷所拉且層下万耶就是在與下部電極6之間，最好是設置低洩漏層41 。又，^时 &1 ~ p — 在使用將兩極性之電場施加到圮憶电谷膜1之半導體記憶 _ 潺衣置驅動万法疋情況，如圖 6(b)所示，在高介電質層3 、 <上卜，吓吨是在與上部電極 15 ’下部電接6之間，最好县久取对疋各別設置低洩漏層43 '45。然後，藉由圖6(a)、（b)户斤·ί· >紅· 4* 、 V} 不乏任一構造，亦是能實現漏電流降低和相對介電率低減之抑制效果。又，在該實施例中，雖是使用M〇CVD法形成bst膜，但本發明之BST膜成膜方法並不限定在該實施例之方法，，、要施控制BST膜中之鈦含有比，亦是能採用其他之成膜方法。例如’在使用濺射法之情況，經由使用至少2種使化學計量結構膜予以成膜之標的物（target)，和使分離鈦結構比之膜予以成膜之標的物，是能得到具有與本實施例之BST 膜相同構造之高介電質層及低淺漏層之堆積層構造。又’例如在使用旋壓（spin)塗抹之情況，經由使用2種以上之不同結構比塗抹液，是能得到具有與本實施例之 BST膜相同構造之高介電質層及低洩漏層之堆積層構造。 • 18 _ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X2.97公釐） (請先閲讀背面之注意事項再填寫本頁) 裝_ 訂- .丨冰經濟部智慧財產局員工消費合作社印製 405249 B；五、發明説明（' 一~---~~~-- 構成本發明（上部電極，τ部電極材料，並不限定在述第1實施例〈該等材料者。作爲與BST氧化物介電質膜接觸之電極材料’例如，使用白金 '鈀銥、氧化銥、铑等，當然亦能得到相同效果。又’本發明之上部電極、下部電極，亦並不是限定在該實施例之構造。例如，在將下部電極作成圓柱體形之堆積 (stack)構造來增加電極面積之眾所週知構造中使用本發明’亦能謀求漏電流之降低。 (第2實施例）其次，是參考圖7來説明與本發明之第2實施例有關之半導體記憶装置。但是，本實施例之半導體記憶裝置，與已經所説明之第1實施例的半導體記憶裝置因爲僅有記憶電容膜之構造和製造方法不同，以下，僅説明記憶電容膜及與其鄰接領域之構造和其製造方法。圖7，是圖示與本實施例有關之半導體記憶裝置單元構造截面圖’及説明記憶電容膜51之膜厚方向鈦結構圖。本實施例之半導體記憶裝置的記憶電容膜51 ，從外表上是以1層之BST膜所構成’在具有如圖7之bst膜所示之濃度分配是其特徵。亦就是，記憶電容膜51中之妖 /(鋇+鳃+鈦）原子數比，是形成表示來自其膜厚方法之記憶電容膜51下面之距離連續函數。例如，在本實施例，記憶電容膜51之内，於接觸下部電極6侧之大部分領域，鈦含有比亦就是鈦/(鋇+鳃+鈦）原子數比是化學計量結構比之50%，在接近上部電極15之淺薄領域係構 ( CMS ) A4絲（210X297公釐） ---------Ί-------ΐτ------^ - , (請先閲讀背面之注意事項再填寫本頁) A7 B7 4Q^2.4a 五、發明説明（17 ) 成向上方緩缓地增加鈦含有比，最終爲55%。亦就是，大部分領域是作爲高介電質層，而上部之淺薄領域是作爲< 洩漏層。其次，是説明本實施例之記憶電容膜51形成方法。此種記憶電容膜，可經由例如是MOCVD法來形成。例如，在第1實施例之圖5(b)、圖5(c)所示之步裸中，經常使本有Ti〇(DPM)2之液體材料混合比變化，如圖7所示，是能在膜厚方向使記憶電容膜51之鈥含有比大致連續地變化。此時，如於第1實施例所説明，在使基板溫度變化對使鈥含有比變化是特別有效。一般而言，基板溫度之昇、降溫因爲不能在瞬間進行之故，藉由控制昇、降溫速度是可能產生連續的含有比變化。圖7所示之鈦含有比的膜厚方向分布，係例如藉由使基板溫度從600。(：缓緩上昇到 650 °C而得者。在本實施例中，構成記憶電容膜51之BST内的一部分亦是具有從化學計量結構比分離之結構，因爲是作爲低洩漏層來動作，是能發揮與上述第1實施例相同效果。即，可控制戌漏，並亦能抑制全體記憶電容膜之相對介電率低減’因此’是能進一步促進半導體記憶裝置之細微化。又’在本實施例之記憶電容膜51中，因爲BST膜之膜厚方向的結構變化是連續的，故構成記憶電容膜51之單时體BST膜晶格混亂變小，並具有比第1實施例之記憶電谷膜1中之BST膜更良好結晶度。結果，記憶電容膜51 之相對介電率，例如’在膜厚25 ηιη之情況，與第1實施本紙織通用 ί請先閲讀背面之注意事項再填寫本頁) 裝· 訂- 經濟部智慧財產局員工消費合作社印製 -20- A7 五、發明說明（18 例之190相比較，是能進一步得到更高值。又，構成本發明之記憶電容膜的絕緣材料，並不限定於上述各個實施例之BST 。例如，以同PZT ，BaTi〇3， SrTi〇3，利用具有A位置…⑹和B位置之ab〇3型氧化物，在化學计量結構亦是能使用高介電質或是強介電質之絕緣材料。 [發明效果] 依據本發明之半導體記憶裝置或是製造方法，因為是藉由堆積第1介電質層和第2介電質層來形成經由上下電趣挟住記憶電容膜’而第丨介電質層是由含有至少2種金屬兀素之氧化物所構成；帛2介電質層是由含有至少2種金屬兀素<氧化物所構成之與第丨介電質層相比較是具有小漏屯流 < 特性，在全體上是能實現低洩漏且高相對介電率 <记憶電容膜，並能進一步促進半導體記憶裝置之細微化。 (請先閱讀背面之注4事項再填寫本頁} 經濟部智慧財產局員工消費合作社印製 [附圖簡單說明] 圖1是圖示與本發明之第1實施例有關之半導體記憶置單兀附近構造之部分截面圖。圖2是圖示相對於第1實施例之BST膜中鈦含有比變化之BST膜的漏電流值變化特性圖。圖3疋圖$相對於第1實施例之BST膜中鈦含有比變之BST膜的相對介電率變化特性圖。圖4疋圖不第1實施例之低洩漏層膜厚比和全體記憶谷膜 < 相對介電率之相關關係特性圖。裝化電 -I 裝· _ ί I I I 訂· I I------線 -21- 本紙張尺度剌㈣ 297公釐）經濟部智慧財產局員工消費合作社印製 __405249 b7五、發明説明（19 ) 圖5a〜d是圖示第1實施例之半導體記憶裝置製造步驟截面圖。圖6a和b是作爲第1實施例之2個變形例，爲圖示在高介電質層下方或是上方設置低洩漏層之半導體記憶裝置單元附近構造之部分截面圖。圖7是圖示本發明之第2實施例的半導體記憶裝置單元附近構造之部分截面圖，及圖示記憶電容膜之膜厚方向鈇含有比變化圖。圖8是圖示習知半導體記憶裝置單元附近構造之部分截面圖。 [符號説明] 1記憶電容膜 3高介電質層 5低洩漏層 6下部電極 13配線 15上部電極 17絕緣層 18單元 41低洩漏層 43低淺漏層 45低洩漏層 (請先閲讀背面之注意事項再填寫本頁) -22- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）

Claims

A8 B8 C8 D8 申請專利範圍

405249 i. 一種半導體記憶裝置，列者之單元者. 、；·其係具備含有下在該下部電接上西^電極；記憶電容膜，其是由設置者；和上部電極，：/憶資訊〈介電質材料所構成、疋設置在蓀記憶電容膜上面者；及<^己隐電谷膜是且储右.筮】人咖備有·弟1介電質層’其是經由 ά有至少 2種冬Jg二士 _ " 素<氧化物所構成，並由高介電質或疋強介電質所構成者；和第2介電質層，其是設置在上述第1介電質層上方及下方疋至少任一方，並經由含有至少2種金屬元素之氧化物所構成，且與上述第i介電質層相比較是具有小漏電流特性者。 2·如申請專利範圍第i項之半導體記憶裝置，其中上述第1介電質層是大致具有化學計量結構；上述第2介電質層是具有從化學計量結構分離之結構。 3·如申請專利範園第1項之半導體記憶裝置，其中上述第1介電質層是含有Ba、Sr及Ti 3元素。 4. 如申請專利範圍第3項之半導體記憶裝置，其中上述第1介電質層’在X是〇以上1以下之數目時，是具有以化學式Bax sri_x Ti〇3所表示之結構。 5. 如中請專利範園第1_4項中任一項之半導體記憶裝置’其中上述第2介電質層，是含有Ba、Sr及Ti 3 元素。 6. 如申請專利範圍第5項之半導體記憶裝置，其中上述第2介電質層中之Ti原子數，與Ba、Sr和Ti之原子 -23 · 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） (請先聞讀背面之注意事項再填寫本頁) .策. 、-° 經濟部智慧財產局員工消費合作社印製經濟部智慧財產局員工消費合作社印製 405249六、申請專利範圍數和相比較，是大於50%並在6〇%以下。 7·如申清專利範圍帛2項之半導體記憶裝置，其中上光憶電容膜之第Ϊ及第2介電質層兩者，是含有Ba/ 3元素；而上述第！及第2介電質層是被:成爲：上述記憶電容膜中之Ti原子數與丑3、&和^之原子數和比，是表示作爲來自其膜厚方向之記憶^ 膜下面之距離連續函數。 U 合 8·如申請專利範圍第7項之半導體記憶裝置，其中上戈記憶電容膜所有之Ti原子數與3&、&和Ti之原子= 和〈比’在占有上述全體記憶電容膜厚度爲厚度部分，是50%。 9· 一種半導體記憶裝置製造方法，其特徵在於其是備有下列步驟者：在基板上面形成下部電極之步驟在上逑下部電極上面形成能記憶資訊之介電質材科構成之記憶電容膜步驟；和在上述記憶電^上” 成上邵電極之步驟；形成上述記憶電容膜之步驟是具備有·· 形成第1介電質層之步驟，其是形成經由含有至少2種金屬元素之氧化物所構成電質的第!介電質層； -質或疋強介形成第2介電質層之步驟，其是在上述第1介質層上方及下方之至少任一方内，含有與上述第7 電質層相同之元素，並且經由其使其結構是 1 電質層不同《氧化物，形成與上述第】介電質層具電介第 (請先閱讀背面之注意事項再填寫本頁) -· A--------訂---------線· I _________-24- 本紙張尺度適用中國國家標準(CNS)A4規格⑽χ 297公爱） 88δ^Ό ABCD 、申請專利範圍相比較’是具有小漏電流特性之第2介電質層者。 10. 如申請專利範圍第9項之半導體記憶裝置製造方法，其中於形成上述第1介電質層之步驟，係以在大致化學计量結構下，形成含有Ba、Sr及Ti 3元素之第1 介電質層；於形成上述第2介電質層之步驟，係以在Ti原子數與Ba、Sr和Ti之原子數之和相比較，是大於5〇。/〇且在6〇/°以下之結構下，來形成含有Ba、Sr和Ti 3元素之第2介電質層。 11. 如申請專利範圍第9項或是第1〇項之半導體記憶裝置製造方法，其中於形成上述第1及第2介電質層步驟之後’進行將基板加熱650 Ό以上溫度之熱處理。 12. 如申請專利範圍第1〇項之半導體記憶裝置製造方法，其中於形成上述第1及第2介電質層之步驟，係經由有機金屬化學氣態成長法，在形成上述第1及第2介電質層期間，使基板溫度變化，而使Ti原子數與 Ba、Sr和Ti原子數之和之比產生變化。 13. 如申請專利範圍第12項之半導體記憶裝置製造方法，其中於形成上述第1及第2介電質層之步驟，係在形成上述第1介電質層時，使基板溫度固定，而在形成上述第2介電質層時，使基板溫度變化。 ,25. ^紙張尺度適用中國國家標準（CNS)A4規格⑵0 x 297公爱 (請先閱讀背面之注意事項再填寫本頁) ^----— — II 訂--------. 經濟部智慧財產局員工消費合作社印製