KR19990088240A - 반도체기억장치및그제조방법 - Google Patents

Abstract

본 발명은 리크가 작고 동시에 전하 유지능력이 높은 기억용량막을 구비한 반도체 기억장치 및 그 제조방법을 제공하기 위한 것이다.

화학양론적 조성비를 갖는 BST막으로 이루어지는 고 유전율층(3)과 상부전극(15) 사이에, Ti 조성비가 화학양론적 조성에서 벗어난 BST막으로 이루어지는 저 리크층(5)을 개재시켜 고 유전체층(3) 및 저 리크층(5)에 의해 기억용량막(1)을 구성한다. Ti 조성비가 화학양론적 조성에서 벗어난 BST막은 리크 전류량을 억제하는 기능이 높고 동시에 화학양론적 조성을 갖는 BST막에 비해 비유전율(Relative dielectric constant)의 저하가 작다. 따라서 콘덴서가 직렬구조로 된 기억용량막 전체의 비유전율의 저하를 극히 작게 억제하면서 리크 전류의 억제를 도모할 수 있으므로 반도체 기억장치의 미세화를 추진할 수가 있다.

Description

반도체 기억장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}

본 발명은 고 유전체 재료로 구성되는 용량 절연막의 전하 축적 상태를 정보로서 기억하는 반도체 기억장치 및 그 제조방법에 관한 것이다.

최근 멀티 미디어의 발달에 따라, 정보 기기에서 취급되는 디지털 정보는 점점 대용량화되고 있으며, 반도체 메모리에 있어서도 앞으로 더욱 더 기억 정보의 대용량화가 도모될 것으로 예상된다. 그러나, 예를 들어 동적 RAM(이하 DRAM으로 표기)에 있어서는 기억정보의 대용량화에 따라 미세한 셀을 형성할 필요가 있는 반면, 각 셀의 전하 용량은 거의 종래 대로의 값(약 30fF)만큼 확보할 필요가 있다. 이 때문에 최근, 셀 용량막에, 예를 들어 티탄산 바륨ㆍ스트론튬(이하 BST로 표기) 등의 고유전율 재료를 적용함으로써 미세화를 도모하면서 용량을 확보하려는 움직임이 활발해지고 있다.

그러나 BST는 기본적으로 다결정 박막이므로 리크 전류의 억제가 중요한 과제였다.

이 과제에 대한 대책으로서 예를 들면 일특개평 7-161833호 공보에 개시(開示)되어 있는 "유전체 적층막"이 있다.

도 8은 상기 일특개평 7-161833호 공보에 기재된 기억용량막의 단면 구조를 나타내는 단면도이다. 도 8에 있어서 100은 기판, 101은 기판(100) 상에 형성된 Ti막, 102는 Ti막(101) 상에 형성된 Ti산화막, 103은 Ti산화막(102) 상에 형성된 (Ba, Pb)(Zr, Ti)O3로 이루어지는 고 유전체막, 104는 고 유전체막(103) 상에 형성된 Ti산화막, 105는 Ti산화막(104) 상에 형성된 Ti막이다.

상기 종래의 DRAM 구조에 의하면, 고 유전체막(103)의 리크를 저감하기 위하여 고 유전체막(103)과 전극으로서 작용하는 Ti막(101, 105)과의 계면에 각각 Ti산화막(102, 104)을 개재시켜 기억용량막을 구성하고 있다. Ti산화막은 (Ba, Pb)(Zr, Ti)O3막에 비해 리크 전류가 작고 절연 내압도 높으므로 전체적으로 리크가 작은 기억용량막을 실현할 수 있다.

그러나 상기 종래의 DRAM에 있어서는 리크를 저감하기 위하여 본래의 용량 절연막인 고 유전체막(103)의 상하를 Ti산화막(102, 104)의 사이에 끼우는 구조로 되어 있으므로 이들 3개 절연막 전체의 비유전율이 저하한다. 이는 Ti산화막의 비유전율이 25정도로 낮기 때문이다. 그리고 상하의 Ti막(101, 105) 사이에 개재하는 3개 절연막 전체의 비유전율은, 각 절연막에 의해 각각 구성되는 콘덴서를 직렬로 접속한 회로의 용량을 계산하는 경우와 마찬가지로 산출되므로 도 8에 도시한 구조를 갖는 상기 일특개평 7-161833호 공보 기재의 DRAM에 있어서는 단위 면적당의 전하정보 축적 능력이 저하한다, 즉 메모리 전체의 미세화를 저해하는 한 원인이었다.

본 발명은 이러한 점에 감안하여 이루어진 것으로 그 목적은 기억용량막의 리크 전류를 억제하면서 그 비유전율의 저하를 억제하는 수단을 강구함으로써, 미세화된 반도체 기억장치 및 그 제조방법을 제공하는 데에 있다.

도 1은 본 발명의 제 1 실시예에서의 반도체 기억장치의 셀 부근의 구조를 도시한 부분 단면도.

도 2는 제 1 실시예에서의 BST막 중의 Ti 함유비 변화에 대한 BST막의 리크 전류값 변화를 나타내는 특성도.

도 3은 제 1 실시예에서의 BST막 중의 Ti 함유비 변화에 대한 BST막의 비유전율 변화를 도시한 특성도.

도 4는 제 1 실시예에서의 저 리크층의 막두께비와 기억용량막 전체의 비유전율과의 상관관계를 도시한 특성도.

도 5는 제 1 실시예에서의 반도체 기억장치의 제조공정을 도시한 단면도.

도 6은 제 1 실시예의 2가지의 변형예로서 고 유전체층의 아래쪽 또는 상하에 저 리크층을 설치한 반도체 기억장치의 셀 부근의 구조를 도시한 부분 단면도.

도 7은 본 발명의 제 2 실시예에서의 반도체 기억장치의 셀 부근의 구조를 도시한 부분 단면도 및 기억용량막에서의 막두께 방향의 Ti 함유비의 변화를 나타내는 도면.

도 8은 종래의 반도체 기억장치의 셀 부근의 구조를 도시한 부분 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 기억용량막 3 : 고 유전체층

5 : 저 리크층 6 : 하부전극

13 : 배선 15 : 상부전극

17 : 절연층 18 : 셀

41 : 저 리크층 43 : 저 리크층

45 : 저 리크층

상기 목적을 달성하기 위하여 본 발명에서는 다음과 같이 기재되는 반도체 기억장치에 관한 수단과, 반도체 기억장치의 제조방법에 관한 수단을 강구한다.

본 발명의 반도체 기억장치는 하부전극과, 이 하부전극 상에 설치되어 정보의 기억이 가능한 유전체 재료로 이루어지는 기억용량막과, 이 기억용량막 상에 설치된 상부전극을 포함하는 셀을 구비한 반도체 기억장치로서, 이 기억용량막은 적어도 2개의 금속원소를 포함하는 산화물로 구성되고 고 유전체 또는 강 유전체로 이루어지는 제 1 유전체층과, 상기 제 1 유전체층의 위쪽 또는 아래쪽 중 적어도 어느 한쪽에 설치되고 적어도 2개의 금속원소를 포함하는 산화물로 구성되며 상기 제 1 유전체층에 비해 리크 전류가 작은 특성을 갖는 제 2 유전체층을 구비한다.

이로써 제 2 유전체층이 종래의 Ti산화막과 같은 단일 금속 원소를 포함하는 산화막이 아니라, 적어도 2개의 금속원소를 포함하는 산화막으로 구성되는 것으로써 그 조성을 조정하면 유전율과 리크 특성을 적당하게 조정하는 것이 가능해진다. 예를 들면 2개의 금속원소 중 리크를 제거하는 기능이 높은 금속 원소의 비율을 많게 하고 이 금속 원소의 산화물을 결정입계에 석출시킴으로써 효과적인 리크 억제가 가능해진다. 그리고 결정입자 자체는 높은 유전율을 갖는 2 금속계 산화물이라고 한다면 기억용량막 전체의 비유전율은 높게 유지될 수 있게 된다. 따라서 반도체 기억장치의 미세화를 더욱 추진할 수 있다.

상기 반도체 기억장치에 있어서, 상기 제 1 유전체층을 거의 화학양론적 조성을 갖는 것으로 하고, 상기 제 2 유전체층을 화학양론적 조성에서 벗어난 조성을 갖는 것으로 하는 것이 바람직하다.

이로써 제 2 유전체층의 조성이 화학양론적 조성에서 벗어남으로써 제 2 유전체층을 구성하는, 적어도 2개의 금속원소 중 1개의 금속원소의 산화물이 결정입계에 석출되므로 리크를 억제하면서 높은 비유전율을 유지하기 쉽게 된다.

상기 반도체 기억장치에 있어서 상기 제 1 유전체층이 Ba와 Sr 및 Ti 의 3원소를 포함하는 것이 바람직하다.

Ba와 Sr 및 Ti 의 3원소를 포함하는 재료는 BST로 약칭되는 고 유전체 재료임이 알려져 있다. 이 BST층에 의하여 제 1 유전체층을 구성함으로써 기억용량막 전체의 비유전율을 높게 유지할 수가 있다.

상기 반도체 기억장치에 있어서, 상기 제 1 유전체층이 x를 0 이상 1 이하의 수로 할 때, 화학식 Bax Sr1-x TiO3로 나타나는 조성을 갖고 있는 것이 바람직하다.

이로써 Ti 함유비가 50%의 BST막에 의하여 제 1 유전체층이 구성되어 높은 비유전율을 발휘할 수 있다.

상기 반도체 기억장치에 있어서 상기 제 2 유전체층이 Ba와 Sr 및 Ti 의 3원소를 포함하는 것이 바람직하다.

이로써 제 2 유전체층의 비유전율도 높게 유지되므로 기억용량막 전체의 리크 억제기능과 비유전율의 저하 억제기능이 높아진다.

상기 반도체 기억장치에 있어서 상기 제 2 유전체층 중의 Ti의 원자수가, Ba, Sr, Ti의 원자수의 합에 비하여 50% 이상이며 60% 이하인 것이 바람직하다.

이 범위에서는 BST막의 비유전율도 비교적 높고 리크도 작은 것이 실험을 통해 알려져 있으므로 기억용량막 전체의 리크 억제기능과 비유전율의 저하 억제기능이 높아진다.

상기 반도체 기억장치에 있어서 상기 기억용량막의 제 1 및 제 2 유전체층의 쌍방에 Ba, Sr, Ti의 3원소를 포함시키고, 상기 제 1 및 제 2 유전체층을, 상기 기억용량막 중의 Ti의 원자수와 Ba, Sr, Ti의 원자수 합의 비율이, 그 막두께 방향에 있어서의 기억용량막 밑면으로부터 거리의 연속 함수로서 나타나도록 형성해 놓을 수가 있다.

이로써 비연속적으로 급격하게 조성이 변화하는 일이 없으므로, 결정내의 뒤틀림이 작고 결정입자가 큰 기억용량막을 얻어지어 더 한층 높은 비유전율을 발휘할 수가 있다.

상기 반도체 기억장치에 있어서 상기 기억용량막에 포함되는 Ti의 원자수와 Ba, Sr, Ti의 원자수 합의 비율이 상기 기억용량막 전체 두께의 2분의 1 이상의 두께를 차지하는 부분에 있어서 50%인 것이 바람직하다.

이로써 결정입계에 석출되는 Ti 등의 산화물을 안정되게 개재시켜 놓을 수가 있다.

본 발명의 반도체 기억장치의 제조방법은 기판 상에 하부전극을 형성하는 공정과, 상기 하부전극 상에 정보의 기억이 가능한 유전체 재료로 이루어지는 기억용량막을 형성하는 공정과, 상기 기억용량막 상에 상부전극을 형성하는 공정을 구비한 반도체 기억장치의 제조방법으로서, 상기 기억용량막을 형성하는 공정은 적어도 2개의 금속원소를 포함하는 산화물로 구성되어 고 유전체 또는 강 유전체로 되는 제 1 유전체층을 형성하는 공정과, 상기 제 1 유전체층의 위쪽 및 아래쪽 중 적어도 어느 한쪽에, 상기 제 1 유전체층과 같은 원소를 포함하며 그 조성을 상기 제 1 유전체층과는 다르게 한 산화물에 의하여, 상기 제 1 유전체층에 비해 리크 전류가 작은 특성을 갖는 제 2 유전체층을 형성하는 공정을 구비하고 있다.

이 방법에 의해, 상술한 바와 같은 우수한 기능을 갖는 반도체 기억장치를 쉽게 형성할 수 있다.

상기 반도체 기억장치의 제조방법에 있어서 상기 제 1 유전체층을 형성하는 공정에서는 Ba, Sr, Ti의 3원소를 거의 화학양론적 조성으로 포함하는 제 1 유전체층을 형성하고, 상기 제 2 유전체층을 형성하는 공정에서는 Ba, Sr, Ti의 3원소를, Ti 원자수가 Ba, Sr, Ti 원자수의 합에 비하여 50% 이상이며 60% 이하인 조성으로 포함하는 제 2 유전체층을 형성하는 것이 바람직하다. 그 경우 상기 제 1 및 제 2 유전체층을 형성하는 공정 후에, 기판을 650℃ 이상의 온도로 가열시키는 열처리를 행하는 것이 바람직하다.

이 방법에 따라 BST로 구성되는 각 유전체막의 비유전율울 향상시킬 수 있다.

상기 반도체 기억장치의 제조방법에 있어서, 상기 제 1 및 제 2 유전체층을 형성하는 공정에서는 유기금속 화학기상 성장법에 따라 상기 제 1 및 제 2 유전체층을 형성하는 사이에 기판온도를 변화시킴으로써 Ti 원자수와 Ba, Sr, Ti의 원자수 합의 비율을 변화시킬 수가 있다.

이 방법에 의해 원료물질의 조성을 변화시키는 일없이 각 유전체층의 조성을 간편하게 조정할 수 있어, 대량생산에 적당한 방법으로 된다.

그 경우, 특히 상기 제 1 및 제 2 유전체층을 형성하는 공정에서는, 상기 제 1 유전체층의 형성시에는 기판온도를 일정하게 하고 상기 제 2 유전체층의 형성시에 기판온도를 변화시키는 것이 바람직하다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

(실시예)

(제 1 실시예)

우선 본 발명의 제 1 실시예에 관한 반도체 기억장치에 대해 도 1∼도 5를 참조하면서 설명하기로 한다. 단 본 실시예의 반도체 기억장치는 일반적인 반도체 기억장치와는 특히 기억용량막의 구조 및 제조방법만이 다르기 때문에, 주로 기억용량막 및 그것에 근접하는 부재의 구조와 동작 및 제조방법에 대해서만 설명하고 반도체 기억장치의 다른 부재에 대해서는 적당히 설명을 생략하기로 한다.

도 1은 본 실시예에 관한 반도체 기억장치의 셀(18) 부근의 구조를 도시한 단면도이다.

도 1에 도시한 바와 같이 셀(18)에는 기억용량막(1)이 설치되어 있다. 이 기억용량막(1)은 고 유전체층(3)과 저 리크층(5)으로 구성된다. 고 유전체층(3)은, 예를 들어 Ba:Sr:Ti(조성비)가 화학양론적 조성비 25:25:50인 두께 20㎚의 BST박막으로 구성된다. 저 리크층(5)은 조성비가 화학양론적 조성에서 벗어난, 두께 5㎚의, 적어도 Ba, Sr, Ti를 포함하는 박막으로 구성된다. 본 실시예에서는 이와 같은 저 리크층(5)을, 예를 들어 Ti/(Ba＋Sr＋Ti)원자수비가 55%로 되는 것, 즉 화학식 Ba0.45Sr0.45Ti1.10 으로 나타나는 조성을 갖는 것으로 구성한다.

또한 기억용량막(1)의 아래쪽에는 하부전극(6)이, 위쪽에는 상부전극(6)이 각각 설치되어 있다. 하부전극(6)은 예를 들어 두께가 30㎚의 질화 티탄막 상에 두께가 50㎚의 루테늄막과, 두께가 100㎚의 산화 루테늄막을 차례로 적층하여 구성된다. 하부전극(6)의 아래쪽에는, 예를 들어 다결정 실리콘으로 이루어지는 배선(13)이 설치된다. 이 배선(13)은 절연층(17)에 설치된 콘텍트 홀 내에 매입되어 있으며, 일반적인 DRAM에 있어서는 도 1에는 도시되지 않은 트랜지스터의, 예를 들어 드레인 영역에 접속되어 있다. 저 리크층(5) 상에는 상부전극(15)이 설치되어 있고 이 상부전극(15)은 예를 들어 두께가 50㎚의 루테늄막으로 구성된다.

다음으로 도 2를 참조하면서 본 실시예에 관한 반도체 기억장치 기억용량막의 리크 전류의 저감효과에 대해 설명하기로 한다.

도 2는 고 유전체층(3) 및 저 리크층(5)을 구성하는 BST박막 중의 Ti/(Ba＋Sr＋Ti)원자수비(%)와 ＋0.5V 인가시 리크전류의 상관관계를 나타내는 도면이다. 또한 BST 조성에 있어서의 Ba와 Sr의 비율은 임의로 선택이 가능하지만, 일반적으로 Ba:Sr＝1:1로 비유전율이 최대로 되는 사실이 알려져 있고 본 실시예에서도 Ba:Sr＝1:1을 채용하고 있다.

도 2에서 알 수 있는 바와 같이 고 유전체층(3) 및 저 리크층(5)을 구성하는 BST는 화학양론적 조성, 즉 Ti/(Ba＋Sr＋Ti)＝50%에서 리크 전류가 최대로 된다. 한편, 특히 BST 중의 Ti 함유비를 증가시킴으로써 리크 전류는 대폭으로 저감되는 것을 알 수 있다. 예를 들어 Ti 함유비를 5% 증가시켜 Ti/(Ba＋Sr＋Ti)＝55%로 하면 리크 전류값을, 화학양론적 조성을 갖는 BST막 리크 전류값의 약 10분의 1 정도의 낮은 값으로 억제할 수 있다. 또한 BST막의 리크 전류 크기는 막두께에 대한 의존성이 작으므로 저 리크층(5)의 두께는 그렇게 두껍지 않아도 좋다.

이와 같이 본원 발명자들은, 예를 들어 본 실시예와 같이 기억용량막(1) 중에 두께가 5㎚ 정도의 얇은 저 리크층(5)을 설치하는 것으로 기억용량막(1)의 리크 전류의 크기를, 화학양론적 조성의 BST막을 개재시킨 경우보다 약 1단 낮은 값으로 억제할 수 있는 것을 발견하였다.

한편 도 3은 BST박막 중의 Ti/(Ba＋Sr＋Ti)원자수비를 변화시킨 경우의 비유전율 변화를 도시한 것이다. DRAM 기억용량막의 구성 부재라는 관점에서 보면 단위 면적당의 전하 축적 능력을 높이기 위하여, 고 유전체층(3) 및 저 리크층(5)을 비유전율이 높은 재료로 구성할수록 유리하다. 이 비유전율은 BST가 화학양론적 조성, 즉 Ti/(Ba＋Sr＋Ti)＝50%에서 최대값으로 되며 본 실시예의 경우 비유전율의 최대값은 약 190이었다. 이 BST박막 중의 Ti 함유비가 화학양론적 조성에서 벗어나면 그 비유전율도 저하되며, 특히 Ti 함유비가 커질수록 비유전율은 크게 저하한다. 그러나 본원 발명자들은, 예를 들어 Ti 함유비가 55%라도 125라는 높은 값의 BST 비유전율이 얻어지는 것을 발견하였다.

여기에서 중요한 것은 기억용량막(1)을 구성하는 절연막 전체로서의 비유전율 값이다. 고 유전체층(3)과 저 리크층(5)의 비유전율을 μ1, μ2로 하고 양자의 두께비를 m:n으로 하면 기억용량막 전체의 비유전율(μ)은 다음의 수학식(1)으로 나타난다.

따라서 고 유전체층(3)과 저 리크층(5)을 각각 구성하는 각 BST막의 조성과 두께를 조정함으로써, 기억용량막(1) 전체의 비유전율과 리크 전류값의 종합특성을 원하는 값으로 할 수 있게 된다. 본 실시예에서는 기억용량막(1) 전체의 비유전율이, 그 전체가 화학양론적 조성비인 BST에 의해 구성되는 경우의 비유전율의 75% 이상(비유전율 142.5 이상)이도록 설정한다. 예를 들어 고 유전체층(3)의 두께가 20㎚이고 비유전율(μ1)이 190, 저 리크층 두께가 5㎚이고 비유전율이 75인 경우에는 기억용량막(1) 전체의 비유전율(μ)은 다음 수학식(2)과 같다.

이 비유전율(μ) 값은 142.5 이상이며 기억용량막(1) 전체의 비유전율을 그렇게 저하시키는 것은 아니다. 여기서 저 리크층(5)의 비유전율을 75 이상으로 하기 위해서는 저 리크층(5)을 구성하는 BST막 중의 Ti 함유비(Ti/(Ba＋Sr＋Ti)원자수비)는 60% 이하로 설정할 필요가 있다.

상술한 내용을 종합하면 고 유전체층(3)의 두께가 29㎚이고, 조성이 화학양론적 조성이며, 저 리크층(5)의 두께가 5㎚ 정도일 때, 저 리크층(5)을 구성하는 BST 중의 Ti/(Ba＋Sr＋Ti)원자수비를 55∼60%로 설정함으로써 리크 전류 값이 작고 동시에 단위 면적당의 전하 축적 능력이 높은 기억용량막(1)을 실현할 수 있다.

이에 반해, 저 리크층(5)으로서 상기 일특개평 7-161833호 공보에 게재된 기술에서의 Ti산화막(비유전율은 약 25)을 이용하면 기억용량막(1) 전체의 비유전율(μ)은 약 80 정도로 크게 저하한다. 즉 본 실시예의 구조에 의한 효과가 현저함을 알 수 있다.

또한 저 리크층(5)의 막두께가 기억용량막(1) 전체의 막두께에서 차지하는 비율을 증가시키면, 기억용량막(1)의 비유전율이 저하하는 경향이 있다는 것은 명확하다. 도 4는 Ti/(Ba＋Sr＋Ti)원자수비가 55%의 BST로 구성된 저 리크층(5)의, 기억용량막(1)의 전체 두께에 대한 막두께비를 변화시킨 경우에 있어서의 기억용량막(1) 전체의 비유전율의 변화를 도시한 것이다. 도 4에 도시된 바와 같이 예를 들어 저 리크층(5)의 막두께비를 50%로 하면 기억용량막(1)의 비유전율은 약 155로 저하한다. 그리고 이와 같은 비유전율의 저하를, 예를 들어 20% 이하로 억제하기 위해서는 저 리크층(5)의 막두께비를 50%보다 작게 하면 된다.

이상과 같이 본 실시예에 관한 반도체 기억장치는 화학양론적 조성비의 BST로 구성되는 고 유전체층(3) 상에, Ti 조성비가 화학양론적 조성에서 벗어난 BST로 이루어지는 저 리크층(5)을 형성하고, 양자의 적층막 전체를 기억용량막(1)으로서 이용하도록 했으므로, 단위 면적당의 전하 축적 능력이 높고 동시에 저 리크의 기억용량막(1)을 실현할 수 있다. 즉 본 발명은, Ti 조성비가 화학양론적 조성에서 벗어난 BST는 리크 전류량이 큰 폭으로 저감되는 데다 비유전율의 저하가 작다는 발견에 기초하여 이루어진 것으로서, 본 발명에 의해 콘덴서가 직렬구조로 된 기억용량막(1) 전체의 리크 전류를 저감하면서 비유전율의 저하를 최대한 작게 억제하여 전하 축적 능력을 높게 유지하는 것이 가능해지며 반도체 기억장치의 미세화를 더욱 추진할 수 있다는 것이다.

또한 도 2에서 알 수 있는 바와 같이 Ti 함유비 즉 Ti/(Ba＋Sr＋Ti)원자수비가 화학양론적 조성비 50%보다 작은 BST로 저 리크층(5)을 구성하여도 리크 전류 저감의 효과는 얻어지지만 Ti 함유비가 화학양론적 조 성비 50%보다 큰 BST를 사용하는 것이 더 리크 전류의 저감 효과가 크다. 이는 Ti 함유비가 큰 BST로는 여분의 Ti이 산화 티탄으로 되어 BST막 내의 결정입계에 편석하여 열적으로 안정되게 존재하기 때문이다. 한편 Ti 함유비가 작은 BST에 있어서는 바륨ㆍ 카본 화합물이나 스트론튬ㆍ카본 화합물 등과 같은 물질이 BST막 내의 결정입계에 편석함으로써 리크 전류는 다소 저하하지만 이들 물질은 650℃ 전후에서 분해되기 쉬우므로 열처리 중에 분해가 발생하여 BST막 중의 결정입계를 좇는 리크 경로가 형성되기 때문이라고 생각된다.

이 때문에 기억용량막(1) 형성후의 온도 조건이 650℃ 이상의 고온으로 될 경우에는 특히 Ti 함유비가 50%보다 큰 BST로 저 리크층(5)을 구성하는 것이 더 확실하게 리크 전류를 저감할 수 있다. 예를 들어 종래의 일반적인 공정에서는, BST막을 기억용량막으로서 이용할 경우, 기억용량막(1)을 형성한 다음에 열처리로서 700℃의 RTA를 실시함으로써, 바라는 바 높은 비유전율을 얻을 수 있도록 하고 있다. 이러한 경우에는 저 리크층 중의 Ti 함유비를 화학양론적 조성보다 크게 할 필요가 있다.

다음으로 도 5(a)∼도 5(d)를 참조하면서 본 실시예에 관한 반도체 기억장치 중 특히 셀 부분의 제조방법을 설명하기로 한다.

우선 도 5(a)에 도시한 공정에서, 일반적인 반도체 기억장치의 제조방법과 마찬가지로 기판 상의 절연층(17)에 콘텍트 홀을 개구하고 이 콘텍트 홀 내를 메우는 다결정 실리콘 플러그로 이루어지는 배선(13)을 형성한다. 다음으로 배선(13) 상에 배선(13)에 접속되는 하부전극(6)을 형성한다. 하부전극(6)은 예를 들어 본 실시예에 있어서는 절연층(17) 중, 배선(13)이 형성된 영역을 포함하는 넓은 영역에 얕은 오목부를 형성한 후, 기판전체의 위에 예를 들어 스퍼터링을 이용하여 두께가 약 30㎚의 질화 티탄막과, 두께가 약 50㎚의 루테늄막과, 두께가 약 100㎚의 산화 루테늄막을 차례로 퇴적하고 또 예를 들어 화학적 물리적 연마(CMP법)에 의하여 이 적층막을 오목부 내에 매입함으로써 형성한다. 즉 상면이 주위의 절연층(17)의 상면과 같은 높이의 위치로 되도록 평탄화되고 셀 별로 분리된 하부전극(6)이 형성된다.

다음으로 도 5(b)에 도시한 공정에서 예를 들어 유기금속 화학기상 성장법(이하 MOCVD법)에 따라 고 유전체층(3)을 형성한다. 이 고 유전체층(3)은 예를 들어 다음과 같은 순서로 형성된다. 예를 들어 β-디케톤계 유기금속착체인 Ba(DPM)2, Sr(DPM)2, TiO(DPM)2를 n-수산 부틸에 각각 0.1(mo1/L)의 농도로 용해시켜 작성한 액체재료를 혼합한 후 승온시켜 기화하고, 예를 들어 이것을 Ar 가스로 반송함으로써 도입하고, 예를 들어 압력 5Torr, 산소 분압 25%의 분위기하에서, 예를 들어 600℃로 기판을 가열함으로써 이 혼합 가스를 열적으로 반응시켜 BST막을 성막시키고 고 유전체층(3)을 형성한다. 또 예를 들어 Ba(DPM)2, Sr(DPM)2, TiO(DPM)2를 함유하는 각각의 액체재료의 혼합비를 예를 들어 35:35:30으로 제어함으로써 BST막 중의 Ba:Sr:Ti 원자수비를 25:25:50으로 한다.

다음으로 도 5(c)에 도시한 공정에서 예를 들어 각각 Ba(DPM)2, Sr(DPM)2, TiO(DPM)2를 함유하는 액체재료의 혼합비를 30:30:40으로 함으로써 예를 들어 Ti 함유비가 55%인 BST막을 성막시켜 저 리크층(5)을 형성한다.

다음으로 도 5(d)에 도시한 공정에서 예를 들어 스퍼터링을 이용하여 두께가 약 100㎚의 루테늄막을 퇴적시킨 후, 이것을 패터닝함으로써 상부전극(15)을 형성한다.

또 도 5(b)∼도 5(c)에 도시한 공정에서, Ti 함유비를 변화시키는 수단은 다른 방법을 이용해도 좋음은 물론이다. 예를 들어 본원 발명자들은 각각의 유기금속착체를 함유하는 액체재료의 혼합비는 그대로 해 두더라도, 기판온도를 상승시키면 BST막 중의 Ti 함유비가 증가하고 반대로 기판온도를 저하시키면 Ti 함유비가 저하하는 것을 발견하였다. 이 원리를 이용하여 기화된 액체재료를 함유하는 Ar 가스 공급량을 변화시킬 필요 없이, 도 5(b)에 도시한 공정에서는 고 유전체층(3)을 구성하는 조성의 BST막을 두께 20㎚만 성막시킨 후 기판온도를 600℃로부터 예를 들어 50℃ 상승시킴으로써, 그 후 도 5(c)에 도시한 공정에서 형성되는 BST막, 즉 저 리크층(5)의 Ti 함유비를 50%에서 55%로 증가시키는 것이 가능하였다. 이러한 제조방법에 의하면 액체재료의 혼합비 변경에 따르는 MOCVD 성막장치(액체재료의 공급 경로, 배관 등을 포함하는 시스템 전체)의 액체재료 치환이 불필요하게 된다. 즉 원료물질의 조성을 변화시킬 필요 없이 간편한 방법으로 Ti 함유비를 변경하는 것이 가능하다. 또 형성되는 BST막 조성의 변화를 명확하게 하기 위하여 기판온도를 변화시키는 동안은 반응로로의 원료 공급을 정지시켜도 좋다.

또한 일반적으로 하부전극(6)으로서 사용되는 루테늄이나 백금 등의 재료로 이루어지는 박막은, 표면에 막이 없는 상태에서 고온으로 하면 면의 거칠어짐이 생길 경우가 있지만 이 경우는 고 유전체층(3)을 20㎚ 형성한 후에 승온시키기 때문에 하부전극(6)의 면이 거칠어지는 것이 억제된다고 하는 효과도 얻을 수 있었다.

또 상술한 제조방법에 있어서 공지의 기술을 이용하여 상부전극(15)의 형성 전 또는 형성 후에, 예를 들어 질소 분위기 중에서 예를 들어 700℃에서 30분 열처리함으로써 기억용량막(1)의 비유전율 향상이나 리크 전류의 저감 등과 같은 효과를 더욱 증대시킬 수도 있다.

다음으로 본 실시예의 변형예에 대하여 설명하기로 한다. 도 6(a), 도 6(b)은 본 실시예의 변형예에 관한 반도체 기억장치의 셀부의 구조를 도시한 단면도이다. 저 리크층(5)은 반도체 기억장치의 동작 시에 전자가 주입되는 쪽에 설치하는 것이 리크 억제 효과가 크므로, 예를 들어 하부전극(6)쪽이 상부전극(15)보다 전위가 높은 상태에서 전하를 충전시킬 때는 상기 도 1에 도시한 바와 같이 고 유전체층(3) 상에 저 리크층(5)을 배치하는 것이 리크 억제 효과가 크다. 역으로 상부전극(15)쪽이 하부전극보다 전위가 높은 상태에서 전하를 충전시킬 때는 도 6(a)에 도시한 바와 같이 고 유전체층(3)의 아래쪽, 즉 하부전극(6)과의 사이에 저 리크층(41)을 설치하는 것이 바람직하다. 또한 기억용량막(1)으로 양극성 전계를 인가하는 반도체 기억장치의 구동방법을 이용하는 경우는 도 6(b)에 도시한 바와 같이 고 유전체층(3) 상하에, 즉 상부전극(15)과 하부전극(6) 사이에 각각 저 리크층(43, 45)을 설치하는 것이 바람직하다.

그리고 도 6(a), (b)에 도시한 어느 구조에 의하여도 리크 전류 저감 및 비유전율의 저하억제 효과를 실현할 수 있다.

또 본 실시예에 있어서는 BST막을 MOCVD법을 이용하여 형성하고 있지만 본 발명에서 BST막의 성막방법은 본 실시예의 방법에 한정되는 것이 아니라, BST막 중의 Ti 함유비를 제어하는 것이 가능한다면 다른 성막방법을 채용할 수 가 있다.

예를 들어 스퍼터링법에 의한 경우에는 화학양론적 조성의 막을 성막시키는 타겟과 Ti 조성비가 화학양론적 조성에서 벗어난 막을 형성하는 타겟을, 적어도 2종류 이용함으로써 본 실시예의 BST막과 같은 구조를 갖는 고 유전체층 및 저 리크층의 적층 구조를 얻을 수 있다.

또한 예를 들어 스핀 도포에 의한 경우에는 조성비가 다른 2종류 이상의 도포액을 사용함으로써 본 실시예의 BST막과 같은 구조를 갖는 고 유전체층 및 저 리크층의 적층 구조를 얻을 수 있다.

더욱이 본 발명에서의 상부전극 및 하부전극을 구성하는 재료는, 상기 제 1 실시예에서 사용되는 재료에 한정되는 것이 아니다. BST라고 하는 산화물 유전체막에 접속시키는 전극의 재료로서는, 예를 들어 백금, 파라듐, 이리듐, 산화 이리듐, 로듐 등을 사용해도 같은 효과를 얻을 수 있는 것은 물론이다.

또 본 발명에서의 상부전극 및 하부전극의 구조도 본 실시예에 있어서의 구조에 한정되지 않는다. 예를 들어 하부전극을 원주형상으로 한 스택(stack)구조로 하여 전극 면적을 넓히도록 한 주지의 구조에 본 발명을 적용함으로써도, 리크 전류 저감을 도모할 수 있다.

(제 2 실시예)

다음으로 본 발명의 제 2 실시예에 관한 반도체 기억장치에 대하여 도 7을 참조하면서 설명하기로 한다. 단, 본 실시예의 반도체 기억장치는 이미 설명한 제 1 실시예의 반도체 기억장치와는 기억용량막의 구조와 제조방법만이 다르므로, 이하에 기억용량막 및 그에 인접하는 영역의 구조와 그 제조방법만을 설명하기로 한다.

도 7은 본 실시예에 관한 반도체 기억장치의 셀 구조를 도시한 단면도 및 기억용량막(51)의 막두께 방향의 Ti 조성에 대한 설명도이다.

본 실시예의 반도체 기억장치에서의 기억용량막(51)은 외관상으로는 한층의 BST막으로 구성되어 있고, 이 BST막에 있어서의 도 7에 도시한 바와 같은 농도 구배를 갖는 것을 특징으로 한다. 즉 기억용량막(51) 중의 Ti/(Ba＋Sr＋Ti)원자수비가 그 막두께 방향에 있어서의 기억용량막(51) 밑면으로부터의 거리의 연속함수로서 나타나도록 형성되어 있다. 예를 들어 본 실시예에서는 기억용량막(51) 중 하부전극(6)에 접하는 측의 대부분 영역에서는 Ti 함유비 즉 Ti/(Ba＋Sr＋Ti)원자수비가 화학양론적 조성비인 50%이며, 상부전극(15)에 가까운 얇은 영역에서는 위쪽으로 향함에 따라 서서히 Ti 함유비가 증가하여 최종적으로는 55%로 되도록 구성되어 있다. 즉 대부분의 영역이 고 유전체층으로서 기능하고 위쪽의 얇은 영역이 저 리크층으로서 기능하고 있다.

다음으로 본 실시예의 기억용량막(51)의 형성방법에 대하여 설명하기로 한다. 이러한 기억용량막은 예를 들어 MOCVD법에 의하여 형성할 수 있다. 예를 들어 제 1 실시예의 도 5(b), 도 5 (c)에 도시한 공정에서, TiO(DPM)2 를 함유하는 액체재료의 혼합비를 시간 경과에 따라 변화시킴으로써 도 7에 도시한 바와 같이 기억용량막(51)의 Ti 함유비를 막두께 방향으로 거의 연속적으로 변화시키는 것이 가능하다. 이 때 제 1 실시예에서 설명한 바와 같이 기판온도를 변화시키는 것은, 특히 Ti 함유비를 변화시키는 데에 유효하다. 일반적으로 기판온도의 상승 및 하강은 순간적으로 할 수 없으므로 상승 및 하강 속도를 제어함으로써 연속적인 함유비 변화를 발생시키는 것이 가능하다. 도 7에 도시한 Ti 함유비의 막두께 방향 분포는, 예를 들어 기판온도를 600℃에서 650℃로 서서히 저하시키는 것으로 얻어진다.

본 실시예에 있어서도 기억용량막(51)을 구성하는 BST 중의 일부가 화학양론적 조성비에서 벗어난 조성을 갖고 있고 저 리크층으로서 기능하기 때문에 상기 제 1 실시예와 같은 효과를 발휘할 수 있다. 즉 리크를 억제하면서 기억용량막 전체의 비유전율 저하도 억제할 수 있으며 이로써 반도체 기억장치의 미세화를 더 한층 추진해 나갈 수 있다.

그리고 본 실시예의 기억용량막(51)에 있어서는 BST막의 막두께 방향에서의 조성 변화가 연속적이기 때문에 기억용량막(51)을 구성하는 단결정 BST막의 결정격자의 흐트러짐이 작아져서, 제 1 실시예에서의 기억용량막(1) 중의 BST막보다 결정성이 양호하다. 그 결과 기억용량막(51)의 비유전율은 예를 들어 막두께 25㎚의 경우에 190이라는 제 1 실시예보다 더 높은 값을 얻는 것이 가능하였다.

또 본 발명의 기억용량막을 구성하는 절연재료는 상기 각 실시예에서의 BST에 한정되지 않는다. 예를 들어 PZT, BaTiO3, SrTiO3와 같이 A사이트와 B사이트를 갖는 ABO3형 산화물을 이용하여, 화학양론적 조성에서는 고 유전체 또는 강 유전체로 되는 절연재료를 사용할 수도 있다.

본 발명의 반도체 기억장치 또는 그 제조방법에 의하면 상하전극에 의해 끼워지는 기억용량막을, 적어도 2가지의 금속원소를 포함하는 산화물로 구성되는 제 1 유전체층과 적어도 2개의 금속원소를 포함하는 산화물로 구성되며 제 1 유전체층에 비하여 리크 전류가 작은 특성을 갖는 제 2 유전체층을 적층함으로써 형성했으므로, 전체적으로 저 리크이고 동시에 비유전율이 높은 기억용량막을 실현할 수 있고 반도체 기억장치의 미세화를 더욱 추진할 수 있다.

Claims (13)

1. 하부전극과 이 하부전극 상에 설치되고 정보의 기록이 가능한 유전체 재료로 이루어지는 기억용량막과, 이 기억용량막 상에 설치된 상부 전극을 포함하는 셀을 구비한 반도체 기억장치에 있어서,

   이 기억용량막은,

   적어도 2개의 금속원소를 포함하는 산화물로 구성되고 고 유전체 또는 강 유전체로 이루어지는 제 1 유전체층과,

   상기 제 1 유전체층의 위쪽 및 아래쪽 중 적어도 어느 한쪽에 설치되며, 적어도 2개의 금속원소를 포함하는 산화물로 구성되어 상기 제 1 유전체층에 비해 리크 전류가 작은 특성을 갖는 제 2 유전체층을 구비하는 것을 특징으로 하는 반도체 기억장치.
2. 제 1 항에 있어서,

   상기 제 1 유전체층은 거의 화학양론적 조성을 가지고 있으며,

   상기 제 2 유전체층은 화학양론적 조성에서 벗어난 조성을 가지고 있는 것을 특징으로 하는 반도체 기억장치.
3. 제 1 항에 있어서,

   상기 제 1 유전체층은 Ba, Sr, Ti의 3원소를 포함하는 것을 특징으로 하는 반도체 기억장치.
4. 제 3 항에 있어서,

   상기 제 1 유전체층은 x를 0 이상 1 이하로 할 때, 화학식 Bax Sr1-x TiO3으로 나타나는 조성을 갖는 것을 특징으로 하는 반도체 기억장치.
5. 제 1항 내지 제 4항 중 어느 한항에 있어서,

   상기 제 2 유전체층은 Ba, Sr, Ti의 3원소를 포함하는 것을 특징으로 하는 반도체 기억장치.
6. 제 5항에 있어서,

   상기 제 2 유전체층 중 Ti 원자수가, Ba과 Sr과 Ti의 원자수 합에 비하여 50% 보다 크고 60% 이하인 것을 특징으로 하는 반도체 기억장치.
7. 제 2항에 있어서,

   상기 기억용량막의 제 1 및 제 2 유전체층은 모두 Ba, Sr, Ti의 3원소수를 포함하고 있으며,

   상기 제 1 및 제 2 유전체층은 상기 기억용량막 중 Ti 원자수와 Ba, Sr, Ti 원자수 합의 비가 그 막두께 방향에 있어서의 기억용량막의 밑면으로부터 거리의 연속함수로서 나타나도록 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
8. 제 7항에 있어서,

   상기 기억용량막에 포함되는 Ti의 원자수와 Ba, Sr, Ti의 원자수 합의 비가 상기 기억용량막 전체 두께의 2분의 1 이상의 두께를 차지하는 부분에서 50%인 것을 특징으로 하는 반도체 기억장치.
9. 기판 상에 하부전극을 형성하는 공정과,

   상기 하부전극 상에 정보의 기억이 가능한 유전체 재료로 이루어지는 기억용량막을 형성하는 공정과,

   상기 기억용량막 상에 상부전극을 형성하는 공정을 구비한 반도체 기억장치의 제조방법에 있어서,

   상기 기억용량막을 형성하는 공정은,

   적어도 2개의 금속원소를 포함하는 산화물로 구성되고 고 유전체 또는 강 유전체로 되는 제 1 유전체층을 형성하는 공정과,

   상기 제 1 유전체층의 위쪽 및 아래쪽 중 적어도 어느 한쪽에, 상기 제 1 유전체층과 같은 원소를 포함하며 그 조성을 상기 제 1 유전체층과는 다르게 한 산화물에의해, 상기 제 1 유전체층에 비해 리크 전류가 작은 특성을 갖는 제 2 유전체층을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 제조방법.
10. 제 9항에 있어서,

    상기 제 1 유전체층을 형성하는 공정에서는 Ba, Sr, Ti의 3원소를 거의 화학양론적 조성에서 포함하는 제 1 유전체층을 형성하고,

    상기 제 2 유전체층을 형성하는 공정에서는 Ba, Sr, Ti의 3원소를, Ti의 원자수가 Ba, Sr, Ti의 원자수 합에 비하여 50% 보다 크고 60% 이하인 조성으로 포함하는 제 2 유전체층을 형성하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
11. 제 9항 또는 제 10항에 있어서,

    상기 제 1 및 제 2 유전체층을 형성하는 공정 후에, 기판을 650℃ 이상의 온도로 가열하는 열처리를 행하는 것을 특징으로 하는 반도체 기억장치의 제조방법.
12. 제 10항에 있어서,

    상기 제 1 및 제 2 유전체층을 형성하는 공정에서는, 유기금속 화학기상 성장법에 의해 상기 제 1 및 제 2 유전체층을 형성하는 사이에 기판온도를 변화시킴으로써 Ti의 원자수와 Ba, Sr, Ti의 원자수 합의 비를 변화시키는 것을 특징으로 하는 반도체 기억장치의 제조방법.
13. 제 12항에 있어서,

    상기 제 1 및 제 2 유전체층을 형성하는 공정에서, 상기 제 1 유전체층의 형성 시에는 기판온도를 일정하게 하고, 상기 제 2 유전체층의 형성 시에는 기판온도를 변화시키는 것을 특징으로 하는 반도체 기억장치의 제조방법.