KR20040095179A - 3차원 강유전체 캐패시터 및 그 제조 방법 및 반도체 기억장치 - Google Patents

3차원 강유전체 캐패시터 및 그 제조 방법 및 반도체 기억장치 Download PDF

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KR20040095179A
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이소베찌하루
사까이요시오
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소니 가부시끼 가이샤
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Abstract

본 발명은 강유전체 캐패시터의 강유전체 박막의 표면적을 확대하여 분극량을 증가시킨 강유전체 캐패시터를 제공한다.
강유전체 캐패시터에서, 다결정 실리콘막(30)의 표면을 HSG 성장시켜 반구 형상의 돌출부(31)를 형성한다. 반구 형상의 돌출부(31)가 형성된 다결정 실리콘막(30) 상에 순차적으로, 밀착층(32), 하부 전극(33), 강유전체막(34) 및 상부 전극(35)을 적층한다. 강유전체막(34)은, 다결정 실리콘막(30)의 반구 형상의 돌출부(31)의 형상으로 중첩되는 형상으로 되어 표면적이 증가한다.

Description

3차원 강유전체 캐패시터 및 그 제조 방법 및 반도체 기억 장치{THREE-DIMENSIONAL FERROELECTRIC CAPACITOR AND METHOD FOR MANUFACTURING THEREOF AS WELL AS SEMICONDUCTOR MEMORY DEVICE}
본 발명은 불휘발성 반도체 메모리, 예를 들면 FeRAM(Ferroelectric Random Access Memory)에 적용하기에 적합한 3차원 강유전체 캐패시터 및 그 제조 방법 및 3차원 강유전체 캐패시터를 이용한 반도체 기억 장치에 관한 것이다.
강유전체형 불휘발성 반도체 메모리는, 유전체 캐패시터부와 선택 트랜지스터부로 구성되고, 그 기억 기능은 유전체 캐패시터부의 강유전체 재료가 갖는 자발적인 전기 분극 현상을 이용하여, 이 자발 분극의 안정된 두개의 상태를 「1」또는 「2」에 대응시킴으로써 정보로서 기억시킬 수 있다. 이 자발 분극은 외부로부터의 전계에 의해 그 방향을 반전시킬 수 있어 「1」또는 「2」 정보를 변경할 수 있고, 또 외부로부터의 전계를 제거하더라도 잔존하기 때문에 전원을 끄더라도 정보가 보존되는 메모리로서 기능한다. 이 강유전체형 불휘발성 반도체 메모리는, 정보의 고속 재기입, 저소비 전력, 고집적화, 재기입 가능 횟수가 비약적으로 높다고 하는 특징을 갖고 실용화되어 있다.
최근의 반도체 메모리의 대용량화에 따르는 셀 면적의 미세화에 대처하여 유전체막으로서 높은 유전율을 갖는 SrTiO3등의 고유전체 재료의 사용이 검토되고 있다. 그러나, 이 고유전체 재료의 전기 특성은 캐패시터 상에 형성된 층간 절연막에 발생하는 응력이나, 기판 내에 발생하는 압축 응력, 인장 응력의 영향을 받아 특성 열화의 원인으로 되고 있었다.
대응책으로서, 반도체 메모리의 구조를 개량하여, 3차원 구조로 한 반도체 장치를 기재한 문헌이 있다(예를 들면, 특허 문헌1 참조). 이 특허 문헌1에 기재된 반도체 장치는, 반도체 기판 상에 컬럼형 구조의 제1 전극과, 제1 전극을 피복하여 형성된 유전체막과, 제1 전극 및 유전체막을 피복하도록 제2 전극으로 이루어지는 유전체 캐패시터를 갖고 제1 전극과 유전체막과의 사이에 비도전체(저유전율층)를 형성한 구조로서, 컬럼형 구조의 제1 전극의 측벽에 유전체막 및 제2 전극이 순차적으로 적층되어 실효적으로 캐패시터로서 동작한다.
또한, 제1 전극과 유전체막과의 사이에 비도전체로서 저유전율층을 형성함으로써 하부 전극 상부에서의 전계를 완화시킬 수 있어 유전체 캐패시터에 있어서의 전계를 하부 전극의 측벽면에 대략 수직인 방향으로 집중시킬 수 있다. 그 때문에, 하부 전극의 엣지 부분 등에 국소적으로 전계가 집중하는 것을 방지할 수가 있어, 결과적으로 반도체 메모리의 신뢰성을 높일 수 있다고 하는 것이다.
상기 특허 문헌1에는 제1 전극을 컬럼형 구조로 하고, 그 위를 피복하도록 유전체막 및 제2 전극을 적층한 3차원 구조의 반도체 메모리가 기술되어 있다. 또한, 유전체 캐패시터에 이용되는 유전체막으로서 산화물 등으로 이루어지는 고유전체막이나 강유전체막을 사용한 경우에도 반도체 기판의 면 내에 발생하는 내부 응력에 의한 유전체막의 특성 열화나, 하부 전극의 엣지 부분에 전계가 집중하는 것에 기인하는 누설 전류의 증대 등을 억제할 수 있는 반도체 장치를 제공하고자 하는 것이다.
그러나, 상기 특허 문헌1에 있어서의 3차원 구조의 반도체 장치에는 강유전체 캐패시터의 미세화에 수반하여 저하하는 강유전체막에 있어서의 분극량을 보충하거나 또는 증가시키고자 하는 의도는 없고 그 기재도 없다.
또한, 강유전체형 불휘발성 반도체 메모리셀이 강유전체 캐패시터부와 선택 트랜지스터 소자로 구성되어 있고, 강유전체 캐패시터부는, 예를 들면, 하부 전극, 상부 전극 및 이들의 전극 사이에 개재된 강유전체층으로 구성되어 있는 것이 플래너형 및 스택형의 강유전체형 불휘발성 반도체 메모리셀의 양자에 대하여 기재되어 있다(예를 들면 특허 문헌2 참조).
<특허 문헌1>
일본 특개2002-198495(제4 페이지 단락[0011]∼단락[0013], 제7 페이지 단락[0045])
<특허 문헌2>
일본 특개2002-57297(제8 페이지 단락[0058]∼제9 페이지 단락[0065], 제9 페이지 단락[0068])
일반적으로 강유전체형 불휘발성 반도체 메모리셀에 이용되는 강유전체 캐패시터의 성능(자발 분극 전하량)을 향상시키기 위해서는, 결정성이 양호하고, 결정 방향(배향성)이 일정 방향으로 정렬된 강유전체를 성막하는 것이 중요하다. 최근, 디바이스 소자는 미세화하는 경향이 있다. 이 때문에 강유전체 캐패시터를 구성하는 하부 전극을 피복하는 강유전체 결정막의 1 소자당 자발 분극을 포함하는 용적도 축소되고, 따라서, 강유전체 캐패시터의 자발 분극 전하량은 감소하는 경향이 있다.
강유전체형 불휘발성 반도체 메모리셀의 강유전체의 캐패시터의 신호량은, 이용하는 강유전체(SBT, PZT, BLT 등)의 분극량에 의존한다. 0.18마이크로미터 이하의 미세화에 수반하는 신호량의 감소를 보상하기 위한 방책이 2개 있다. 하나는, 강유전체 박막 결정의 배향성을 제어하여 미세한 캐패시터 내에서도 균일하고 또한 미세한 그레인을 형성할 수 있는 박막 결정의 제작 기술의 개발이다. 다른 하나는 한정된 캐패시터의 면적을 늘리기 위해서 3차원 구조를 형성하여 표면적을 확대하는 것이다.
그러나, 전자는 각 강유전 재료의 성질에 강하게 의존하여, 배향성의 제어나 그레인의 미세화를 설계대로 실현시키는 것이 어렵다.
그래서, 후자의 각 강유전 재료의 재료 특성을 바꾸지 않고 3차원 구조를 형성하여 표면적을 확대하여 미세화에 수반하는 분극량의 감소를 보상하는 것이 유효하다고 생각된다.
강유전체의 표면적을 확대하기 위한 3차원 캐패시터 구조로서는 직방체 형상으로 에칭 가공된 기초 구조 위에 하부 전극 및 강유전체층을 적층하여 직방체의 강유전체 캐패시터를 구성하는 것이 생각된다.
도 1은, 강유전체 캐패시터를 직방체 형상의 3차원 구조로 하는 개념도이다. 반도체 기판(도시 생략) 상에 층간 절연막(1)을 개재하여 형성된 하부 전극(2)과, 하부 전극(2) 상에 형성된 강유전체 결정막(3)으로 구성되는 강유전체 캐패시터는, 상면에서의 결정 방향(화살표 A)과 측벽면에서의 결정 방향(화살표 B)은 결정 방향, 즉, 결정의 배향성을 달리하고 있다.
또한, 직방체 형상의 엣지부(4)에서 상면과 측벽면의 서로 다른 배향면이 맞닿아 있기 때문에, 연속성이 있는 균일한 결정을 얻는 것이 어려워서, 이 엣지 부분에 보이드가 발생하기 쉬워 결정 결함으로 되기 쉽다. 이와 같이 강유전체 결정막(3)의 형상을 3차원 구조로 하는 것은 강유전체층의 용적, 즉, 표면적을 확대함으로써 자발 분극 전하량을 증가시키기 위해서는 유효하기는 하지만 도 1에 도시하는 직방체 구조에는 결함이 있었다.
본 발명은, 상술한 실정을 감안하여 이루어진 것으로, 강유전체 결정막의 결정 방향(배향성)을 등방향으로 하여 결정막의 표면적을 확대하여 디바이스의 미세화에 수반하는 분극량의 감소를 보충할 수 있는 FeRAM에 이용되는 3차원 강유전체캐패시터 및 그 제조 방법 및 3차원 강유전체 캐패시터를 이용한 반도체 기억 장치를 제공하는 것을 목적으로 한다.
도 1은 강유전체 캐패시터를 3차원 구조로 하는 개념도.
도 2는 본 발명의 일 실시예인 강유전체 캐패시터의 3차원 구조를 설명하는 개념도.
도 3은 본 발명의 강유전체 캐패시터의 일 실시예를 기술하는 개략적 부분 단면도.
도 4는 본 발명의 일 실시예를 기술하는 강유전체 캐패시터를 이용한 플래너형 FeRAM의 구성을 도시하는 부분적 단면도.
도 5는 본 발명의 일 실시예를 기술하는 강유전체 캐패시터를 이용한 스택형 FeRAM의 구성을 도시하는 부분적 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
18, 29 : 비트선
20 : 층간 절연막
25 : 절연판
28 : 배선
30 : 다결정 실리콘층 또는 플러그층
32 : 밀착층
33 : 하부 전극
34 : 강유전체막
35 : 상부 전극
36 : 배리어층
C : 강유전체 캐패시터부
T : 선택 트랜지스터부
본 발명의 3차원 강유전체 캐패시터는, 기판 위에 층간 절연막을 개재하여 형성된 하부 전극과, 상기 하부 전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성되는 상부 전극으로 이루어지는 강유전체 캐패시터로서, 상기 강유전체막은, 표면 상에 강유전체막의 표면적을 확대하기 위해서 복수개의 돌출한 3차원 형상의 돌출부를 형성한 것을 특징으로 한다.
이러한 본 발명의 3차원 강유전체 캐패시터에 따르면, 강유전체막의 표면 상에 강유전체막의 표면적을 확대하기 위해서 복수개의 3차원 형상의 돌출부를 형성함으로써 디바이스의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있어, 강유전체 재료를 변경하지 않고 고집적화에 필요한 분극량을 유지할 수 있다.
또한, 본 발명의 3차원 강유전체 캐패시터의 제조 방법은, 기판 위에 층간 절연막을 개재하여 하부 전극을 형성하는 공정과, 상기 하부 전극 상에 형성되어, 강유전체막의 표면적을 확대하기 위해서 표면 상에 복수개의 3차원 형상의 돌출부를 형성하는 공정과, 상기 돌출부가 형성된 강유전체막 상에 상부 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이러한 본 발명의 3차원 강유전체 캐패시터의 제조 방법에 따르면, 강유전체막의 표면 상에 복수개의 3차원 형상의 돌출부를 형성하는 공정을 채용하는 것에의해 강유전체막의 표면적을 확대하여, 디바이스의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있다.
또한, 본 발명의 반도체 기억 장치는, 반도체 기판 상에 강유전체 캐패시터와 전계 효과 트랜지스터 소자를 구비하며, 상기 강유전체 캐패시터는, 상기 반도체 기판 상에 층간 절연막을 개재하여 형성된 하부 전극과, 상기 하부 전극 상에 형성되며 표면적을 확대하기 위해서 복수개의 3차원 형상의 표면 부분을 갖는 강유전체막과, 상기 강유전체막 상에 형성되는 상부 전극으로 이루어지고, 상기 강유전체 캐패시터와 상기 전계 효과 트랜지스터 소자는 전기적으로 접속되어, 상기 강유전체 캐패시터에 정보를 축적 가능하게 한 것을 특징으로 한다.
이러한 본 발명의 반도체 기억 장치에 따르면, 강유전체 캐패시터와 전계 효과 트랜지스터 소자가 전기적으로 접속되어, 상기 강유전체 캐패시터에 정보를 축적 가능하게 한 반도체 기억 장치로서, 상기 강유전체 캐패시터를 구성하는 하부 전극과 상부 전극과의 사이에 개재되는 강유전체막은, 표면 부분에 표면적을 확대하기 위해서 복수개의 3차원 형상의 돌출부를 형성한다. 그것에 의하여, 디바이스 소자의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있어 상기 강유전체 캐패시터의 성능의 향상을 도모할 수 있고, 나아가서는 고성능의 반도체 기억 장치를 얻을 수 있다.
또한, 본 발명의 플래너형 반도체 기억 장치는, 반도체 기판 상에 강유전체 캐패시터부와 선택 트랜지스터부를 병렬로 제공하는 플래너형 반도체 기억 장치로서, 상기 강유전체 캐패시터부는, 반도체 기판 상에 형성되고 표면에 복수의 반구형상 그레인이 형성된 다결정 실리콘막 HSG과, 상기 HSG 상에 적층되고 상기 반구 형상 그레인 상에 중첩되는 돌출부가 형성되는 밀착층과, 상기 밀착층 상에 적층되고 상기 돌출부 상에 중첩되는 돌출부가 형성되는 하부 전극과, 상기 하부 전극 상에 적층되고, 그 돌출부 상에 중첩되어 표면적을 확대하기 위해서 형성되는 복수의 돌출부를 갖는 강유전체막과, 상기 강유전체막 상에 형성되는 상부 전극으로 구성되고, 상기 강유전체 캐패시터부와 상기 선택 트랜지스터부는 전기적으로 접속되어, 상기 강유전체 캐패시터부에 정보를 축적 가능하게 한 것을 특징으로 한다.
이러한 본 발명의 강유전체 캐패시터와 전계 효과 트랜지스터 소자가 전기적으로 접속되어 2차원적으로 배치된 플래너형 반도체 기억 장치에 있어서는, 강유전체 캐패시터를 구성하는 강유전체막은, 표면 부분에 표면적을 확대하기 위해서 HSG 성장에 의해 복수개의 반구 형상의 돌출부가 형성되어, 표면적을 확대할 수 있기 때문에, 그것에 의하여, 디바이스 소자의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있고, 더구나 강유전체 결정의 결정성, 배향성이 입체 형상의 어느 방향에 대해서도 등방성을 갖는 것에 의해, 상기 강유전체 캐패시터의 성능의 향상을 도모할 수 있고, 나아가서는 고성능의 플래너형 반도체 기억 장치를 얻을 수 있다.
또한, 본 발명의 스택형 반도체 기억 장치는, 반도체 기판 상에 형성되고 표면에 복수의 본 발명의 반도체 기판 상에 형성되는 선택 트랜지스터부와 강유전체 캐패시터부가 스택 형상으로 구성되는 스택형 반도체 기억 장치로서, 상기 강유전체 캐패시터부는, 표면에 복수의 반구 형상 그레인이 형성된 다결정 실리콘막 HSG과, 상기 HSG 상에 적층되고 상기 반구 형상 그레인 상에 중첩되어 돌출부가 형성되는 배리어층과, 상기 배리어층에 적층되고 그 돌출부에 중첩되는 돌출부가 형성되는 밀착층과, 상기 밀착층 상에 적층되고 상기 돌출부 상에 중첩되는 돌출부를 형성하는 하부 전극과, 상기 하부 전극 상에 적층되고 그 돌출부 상에 중첩되어 표면적을 확대하기 위해서 형성되는 복수의 돌출부를 갖는 강유전체막과, 상기 강유전체막 상에 형성되는 상부 전극으로 구성되고, 상기 강유전체 캐패시터부와 상기 선택 트랜지스터부는 전기적으로 접속되어, 상기 강유전체 캐패시터부에 정보를 축적 가능하게 한 것을 특징으로 한다.
이러한 본 발명의 선택 트랜지스터부와 강유전체 캐패시터부가 스택 형상으로 구성되는 스택형 반도체 기억 장치에 따르면, 강유전체 캐패시터를 구성하는 강유전체막은, 표면적을 확대하기 위해서 복수개의 3차원 형상의 돌출부가 형성되고, 그것에 의하여, 디바이스 소자의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있고, 더구나 강유전체 결정의 결정성, 배향성이 입체 형상의 어느 방향에 대해서도 등방성을 갖는 것에 의해, 상기 강유전체 캐패시터의 성능의 향상을 도모할 수 있고, 나아가서는 고성능의 스택형 반도체 기억 장치를 얻을 수 있다.
<발명의 실시예>
이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명한다.
도 1은 강유전체 캐패시터를 3차원 구조로 하는 개념도이다. 도 2는 본 발명의 일 실시예인 강유전체 캐패시터의 3차원 구조를 설명하는 개념도이다. 도 3은 본 발명의 강유전체 캐패시터의 일 실시예를 도시하는 개략적 부분 단면도이고,도 4는 본 발명의 일 실시예를 기술하는 강유전체 캐패시터를 이용한 플래너형 반도체 기억 장치의 구성을 도시하는 부분적 단면도이며, 도 5는 본 발명의 일 실시예를 기술하는 강유전체 캐패시터를 이용한 스택형 반도체 기억 장치의 구성을 도시하는 부분적 단면도이다.
이하 도 2 내지 도 5를 참조하여 본 발명의 실시예에 대하여 설명한다.
도 2는 본 발명의 강유전체 캐패시터를 3차원 구조를 설명하는 개념도로서 1개의 돌출부를 도시한다. 반도체 기판(도시 생략) 상에 반구 형상의 층간막(1)을 형성하고, 그 위에 같은 형상으로 중첩되는 하부 전극(2), 강유전체 결정막(3)을 순차적으로 적층한다.
도 2에 있어서, 강유전체 결정막(3)의 표면 상의 개개의 반구 형상의 결정 방향(배향성)은 화살표 A로 도시한 바와 같이 표면 상의 위치 중 어디에 있더라도 표면에 대하여 수직 방향의 등방성을 나타낸다. 이것은 강유전체 캐패시터의 성능을 향상시키게 된다.
도 3은, 본 발명의 강유전체 캐패시터(7)의 일 실시예를 기술하여 강유전체 결정막(3)의 표면의 복수 위치에 반구 형상의 3차원 구조가 형성되는 것을 도시하는 개략적 부분 단면도이다.
적층되는 층간막(1), 하부 전극(2), 강유전체층(3), 상부 전극(5)의 각각에 형성되는 복수의 돌출부(6a, 6b, 6c, 6d)는 상호 중첩되는 위치에 형성되고, 각각 동일 평면 상에 대략 등간격으로 형성된다. 돌출부의 배치는 대략 등간격으로 도시되어 있지만 랜덤하게도 형성될 수 있다.
층간막(1)의 표면의 복수 위치에 반구 형상의 돌출부(6a)를 형성하기 위해서는, 이미 반구 형상의 돌출부가 형성되어 있는 반도체 기판 상에 층간막(1)을 CVD법으로 성막한다. 해당 반구 형상의 돌출부(6a)의 위에 하부 전극(2)을 형성하여 동 반구 형상의 돌출부(6b)를 얻는다. 또한 해당 하부 전극(2) 상에 강유전체 결정막(3)을 성막하면 동 반구 형상의 돌출부(6c)가 형성된다. 강유전체 결정막(3)의 위에 상부 전극(5)을 형성함으로써 강유전체 캐패시터를 얻을 수 있다.
또한, 도 3에는 도시가 생략되어 있지만 최하 하부막을 다결정 실리콘막으로 형성한 경우에는, 돌출부를 공지의 HSG(Hemispherical Grained Silicon) 기술을 이용하여 HSG 성장시켜 반구 형상으로 하고, 그 위에 순차적으로 층간막(1), 하부 전극(2), 강유전체층(3), 상부 전극(5)의 각 층을 적층하여, 각 층의 돌출부가 각각 중첩되는 위치에 형성됨으로써, 강유전체 캐패시터(7)를 구성한다.
또한, 도 2 및 도 3은 개념적인 설명도로서, 강유전체 캐패시터의 구체적인 제조 방법에 대해서는 후술한다.
도 4는 본 발명의 강유전체 캐패시터를 반도체 기억 장치, 특히 FeRAM에 내장하여 이용되는 경우의 일 실시예를 기술하는 개략적 부분 단면도를 도시한다.
도 4는 소위 플래너형 FeRAM을 도시하고 플래너형 강유전체 캐패시터부 C와 선택 트랜지스터부 T가 서로 병렬로 구성되는 것을 도시한다.
도 4에서, 본 발명의 강유전체 캐패시터부 C에서의 반구 형상 폴리실리콘(poly-silicon)층(30) 상에 플래너형의 강유전체 캐패시터를 구성하는상부 전극/강유전체막/하부 전극(Pt/SrBi2Ta2O9(SBT)/Pt)을 제조하는 방법에 대하여 설명한다.
다결정 실리콘층에 공지의 HSG(Hemispherical Grained Silicon)법을 이용하여 표면에 반구 형상 그레인(돌출부)(31)을 형성한다. 돌출부(31) 상에는 밀착층(32)으로서 CVD법에 의해 SiO2막을 형성한다.
밀착층(32)의 위에 SiO2막(40)을 개재하여 하부 전극 Pt(33)를 스퍼터링법에 의해 형성한다. 하부 전극 Pt(33)의 위에는 강유전체막 SBT(34)가 형성된다. 강유전체막 SBT(34)를 피복성이 양호하고 균일한 성막으로 하기 위해서 MOCVD법 혹은 LSMCD(Liquid Solution Misted Chemical Deposition)법을 이용하면 된다.
다음으로, MOCVD법에 의한 구체적인 강유전체막 SBT(34)의 성막 조건 및 성막 공정에 대하여 설명한다.
기화기 온도 140℃, 캐리어 가스(Ar) 유량 200cc, 산화제로서 이용하는 산소의 유량을 200cc로 하는 조건 하에서 2종의 유기 금속 원료 Sr[Ta2(OC2H5)6]2와, Bi(OtC4H9)3를 4:6의 비율로 공급함으로써 원하는 조성을 실현하는 가스를 리액터에 보낼 수 있다. 리액터 내에 배치된 기판의 온도를 400℃, 리액터 내부의 압력을 1 Torr로 하여, 상기 혼합 가스를 도입하면 기판 위에 SrBi2Ta2O9의 아몰퍼스 박막을 성장시킬 수 있다.
상술한 기화 방법은, 소위 액체 공급법이지만, 그 외에 스테인레스 스틸제의원료 용기에 충전한 소스 원료에 캐리어 가스를 도입하여 기화시키는, 소위 버블링법을 채용할 수도 있다. 이 경우, 효과적인 기화를 행하기 위해서는, 상술한 기화기의 온도와 동등 혹은 그 이상의 온도, 즉, 150∼200℃의 온도로 실린더를 가열하는 것이 필요하다.
SrBi2Ta2O9의 강유전체 특성을 충분히 인출하기 위해서는, 각 원소의 비율, 즉 조성비를 정밀히 제어하는 것이 중요하다. 이 때문에 바이메탈릭 소스 Sr[Ta2(OC2H5)6]2를 이용함으로써 Sr:Ta는 항상 일정하게 유지되어, 성막 조건에 따라 크게 변동하지 않는다.
한편, Bi-소스로서 Bi(OtC4H9)3를 이용한 경우, 막 내에 도입되는 Bi양은 각종 성막 조건에 따라 제어하는 것이 가능하다.
상술된 바와 같이 하여 형성된 아몰퍼스 박막을 강유전체막 SBT로 하기 위해서는 결정화 어닐링을 실시할 필요가 있다. 전형적인 어닐링 조건으로서 700℃, 산소 내에서 대략 1 시간 어닐링하여 강유전체막 SBT(34)를 성막한다.
계속해서, 강유전체막 SBT(34) 상에 스퍼터링법에 의해 Pt 성막을 행하여, 상부 전극(35)을 형성한다. Pt 성막 후에는, 소위 회복 어닐링을 결정화 어닐링과 같은 조건으로 행한다. 이것은 스퍼터링법에 의해 형성한 Pt가, 강유전체막 SBT의 그레인 경계에 있는 보이드로부터 침입하여 실효적인 SBT의 막 두께를 얇게 하여, 내압을 저하시킬 우려를 방지하기 위해서이다.
계속해서, 반구 형상 구조를 갖는 적층한 상부 전극/강유전체막/하부전극(Pt/SrBi2Ta2O9(SBT)/Pt)을 드라이 에칭에 의해 3층을 일괄해서 에칭하는 것에 의해 원하는 사이즈로 가공한 강유전체 캐패시터를 얻을 수 있다.
상술한 강유전체 캐패시터부 C를 내장하여 이용되는 반도체 기억 장치의 일 실시예를 도 4의 개략적 부분 단면도를 참조하여 이하에 설명한다.
반도체 기판(10) 상에 층간 절연막(20)을 형성하고, 그 사이에 소자 분리 영역(11)을 부분적으로 형성한다. 층간 절연막(20) 상에 다결정 실리콘막(30)을 형성하고 그 표면을 HSG 성장시켜 반구 형상의 돌출부(31)를 형성하여 반구 형상 폴리실리콘층으로 한다.
반구 형상의 돌출부(31)를 갖는 다결정 실리콘막(30) 상에는 IrHf로 이루어지는 밀착층(32)이 적층되고, 계속해서 순서대로 Pt로 이루어지는 하부 전극(33), SBT로 이루어지는 강유전체 절연막(34) 및 Pt로 이루어지는 상부 전극(35)이 적층된다. 각 층의 돌출부는, 기초가 되는 다결정 실리콘막(30)의 HSG 상에 각각이 상호 중첩되는 위치에 형성된다. 상부 전극(35)은, 절연층(25)에 형성된 접속 구멍(26)을 통하여 플레이트선(27)에 접속된다.
선택 트랜지스터부 T는, 강유전체 캐패시터부 C에 인접하여 동일 반도체 기판(10) 상에 게이트 절연막(12)을 개재하여 게이트 전극(13)이 형성된다. 게이트 전극(13)의 측면에는 게이트 측벽(14)이 형성된다.
반도체 기판(10)에 이온 주입된 불순물의 활성화 어닐링 처리를 행하여 소스/드레인 영역(15)을 형성하여 전계 강하 트랜지스터를 구성한다.
게이트 전극(13)의 위에는 층간 절연층(20)과 절연층(25)이 적층되어, 소스/드레인 영역(15, 15) 상에 각각 접속 구멍(26A, 26C)이 형성된다.
강유전체 캐패시터부 C의 하부 전극(33)은, 선택 트랜지스터부 T의 한쪽의 소스/드레인 영역(15)과 절연층(25)에 형성된 접속 구멍(26B), 배선(28) 및 접속 구멍(26A)을 통하여 전기적으로 접속된다. 다른 쪽의 소스/드레인 영역(15)은, 접속 구멍(26C)을 통하여 비트선(29)에 접속된다.
이와 같이 하여 본 발명의 플래너형 강유전체 캐패시터를 갖는 유전체 캐패시터부 C는 선택 트랜지스터부 T와 같이, 플래너형 반도체 기억 장치를 구성한다.
도 5는, 본 발명의 강유전체 캐패시터를 반도체 기억 장치에 내장하여 이용되는 경우의 일 실시예를 기술하는 개략적 부분 단면도를 도시한다. 도 5는, 강유전체 캐패시터부 C와 선택 트랜지스터부 T가 수직 방향으로 적층하도록 구성되는 것을 도시한다. 이 경우의 강유전체 캐패시터를 스택형 강유전체 캐패시터라고 칭한다.
도 5에서, 본 발명의 강유전체 캐패시터부 C에서의 반구 형상 폴리실리콘(poly-silicon)층(30) 상에 스택형의 강유전체 캐패시터를 구성하는 상부 전극/강유전체막/하부 전극(Pt/SrBi2Ta2O9(SBT)/Pt)을 제조하는 방법에 대하여 설명한다.
스택형의 셀에 이용하는 플러그(텅스텐 또는 poly-silicon)층(30) 상에 HSG 법을 이용하여 표면에 반구 형상 그레인(돌출부)(31)을 형성한다. 플러그층(30)의위에 TiN으로 이루어지는 배리어층(36)을 적층한다. 배리어층(36)은 스퍼터링법에 의해 형성되어 플러그층(30)과 하부 전극(32)과의 사이의 확산 및 반응의 방지를 위해 형성된다.
배리어층(36) 상에는 IrHf로 이루어지는 밀착층(32)이 스퍼터링법에 의해 형성된다. 밀착층(32)의 위에는 Ir, IrO2, Pt를 순차적으로 적층하여 구성되는 하부 전극(33)이 스퍼터링법에 의해 형성된다.
하부 전극(33)의 위에는 강유전체막 SBT(34)가 형성된다. 표면에 반구 구조의 돌출부를 갖은 강유전체막 SBT(34)를 피복성이 양호하고 균일한 성막으로 하기 위해서는, MOCVD법을 이용한다.
다음으로, MOCVD법에 의한 구체적인 강유전체막 SBT(34)의 성막 조건 및 성막 공정에 대하여 설명한다.
기화기 온도 140℃, 캐리어 가스(Ar) 유량 200cc, 산화제로서 이용하는 산소의 유량을 200cc로 하는 조건 하에서 2종의 유기 금속 원료 Sr[Ta2(0C2H5)6]2와, Bi(OtC4H9)3를 4:6의 비율로 공급하는 것에 의해 원하는 조성을 실현하는 가스를 리액터에 보낼 수 있다. 리액터 내에 배치된 기판의 온도를 400℃, 리액터 내부의 압력을 1Torr로 하여, 상기 혼합 가스를 도입하면 기판 위에 SrBi2Ta2O9의 아몰퍼스 박막을 성장시킬 수 있다.
계속해서, 강유전체막 SBT(34) 상에 스퍼터링법에 의해 Pt 성막을 행하여, 상부 전극(35)을 형성한다. Pt 성막 후에는, 소위 회복 어닐링을 결정화 어닐링과같은 조건으로 행한다. 이것은 스퍼터링법에 의해 형성한 Pt가, 강유전체막 SBT의 그레인 경계에 있는 보이드로부터 침입하여 실효적인 SBT의 막 두께를 얇게 하여, 내압을 저하시킬 우려가 있는데 이것을 방지하기 위해서이다.
계속해서, 반구 형상 구조를 갖는 적층한 상부 전극/강유전체막/하부 전극(Pt/SrBi2Ta2O9(SBT)/Pt)을 드라이 에칭에 의해 3층을 일괄해서 에칭하는 것에 의해 원하는 사이즈로 가공한 강유전체 캐패시터를 얻을 수 있다.
상술한 스택형 강유전체 캐패시터를 내장하여 이용되는 반도체 기억 장치, 특히 반도체 기억 장치에 이용되는 경우의 일 실시예를 도 5의 개략적 부분 단면도를 참조하여 이하에 설명한다.
반도체 기판(10) 상에 층간 절연막(20)을 형성하고, 그 사이에 소자 분리 영역(11)을 부분적으로 형성한다. 선택 트랜지스터부 T는, 동일 반도체 기판(10) 상에 게이트 절연막(12)을 개재하여 게이트 전극(13)이 형성된다. 게이트 전극(13)의 측면에는 게이트 측벽(14)이 형성된다. 반도체 기판(10)에 이온 주입된 불순물의 활성화 어닐링 처리를 행하여 소스/드레인 영역(15)이 형성되어 전계 효과 트랜지스터가 구성된다.
층간 절연층(20)을 관통하는 컨택트홀(16)에 다결정 실리콘 등의 도전 재료(17)가 충전되어, 선택 트랜지스터부 T의 한쪽의 소스/드레인 영역(15)과 강유전체 캐패시터부 C의 폴리실리콘층(30)이 전기적으로 접속된다. 다른 쪽의 소스/드레인 영역(15)은, 비트선(18)에 접속된다.
이와 같이 하여 본 발명의 스택형 강유전체 캐패시터를 갖는 강유전체 캐패시터부 C는 선택 트랜지스터부 T와 같이, 스택형 반도체 기억 장치를 구성한다.
이상 설명한 바와 같이, 본 발명의 3차원 강유전체 캐패시터에 따르면, 강유전체막의 표면 상의 복수 위치에 강유전체막의 표면적을 확대하기 위해서 3차원 형상의 돌출부를 형성함으로써 디바이스의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있어, 강유전체 재료를 변경하지 않고 고집적화에 필요한 분극량을 유지할 수 있다.
또한, 본 발명의 3차원 강유전체 캐패시터의 제조 방법에 따르면, 강유전체막의 표면 상의 복수 위치에 3차원 형상의 돌출부를 형성하는 공정을 채용하는 것에 의해 강유전체막의 표면적을 확대하여, 디바이스의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있다.
또한, 본 발명의 강유전체 캐패시터와 전계 효과 트랜지스터 소자가 전기적으로 접속되어, 상기 강유전체 캐패시터에 정보를 축적 가능하게 한 반도체 기억 장치에 있어서는, 상기 강유전체 캐패시터를 구성하는 하부 전극과 상부 전극과의 사이에 개재되는 강유전체막이 표면 부분의 복수 위치에 표면적을 확대하기 위해서 3차원 형상의 돌출부를 갖도록 형성된다. 그것에 의하여, 디바이스 소자의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있어 상기 강유전체 캐패시터의 성능의 향상을 도모할 수 있고, 나아가서는 고성능의 반도체 기억 장치를 얻을 수 있다.
또한, 본 발명의 강유전체 캐패시터와 전계 효과 트랜지스터 소자가 전기적으로 접속되어 2차원적으로 배치된 플래너형 반도체 기억 장치에 있어서는, 강유전체 캐패시터를 구성하는 강유전체막은, 표면 부분의 복수 위치에 표면적을 확대하기 위해서 HSG 성장에 의해 반구 형상의 돌출부가 형성되고, 그것에 의하여, 디바이스 소자의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있고, 더구나 강유전체 결정의 결정성, 배향성이 입체 형상의 어느 방향에 대해서도 등방성을 갖는 것에 의해, 상기 강유전체 캐패시터의 성능의 향상을 도모할 수 있고, 나아가서는 고성능의 플래너형 반도체 기억 장치를 얻을 수 있다.
또한, 본 발명의 선택 트랜지스터부와 강유전체 캐패시터부가 스택 형상으로 구성되는 스택형 반도체 기억 장치에 있어서는, 강유전체 캐패시터를 구성하는 강유전체막은, 복수 위치에 표면적을 확대하기 위해서 3차원 형상의 돌출부가 형성되고, 그것에 의하여, 디바이스 소자의 미세화에 수반하는 강유전체막의 분극량의 감소를 보충할 수 있고, 더구나 강유전체 결정의 결정성, 배향성이 입체 형상의 어느 방향에 대해서도 등방성을 갖는 것에 의해, 상기 강유전체 캐패시터의 성능의 향상을 도모할 수 있고, 나아가서는 고성능의 스택형 반도체 기억 장치를 얻을 수 있다.
첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명하였지만, 본 발명은 상술한 실시예에 국한되지 않으며 첨부된 청구항들에서 정의된 바와 같이 본 발명의 사상 또는 범위로부터 동떨어짐없이 본 분야의 숙련된 자에 의해 다양한 변경 및 변형이 이루어질 수 있음을 알 수 있을 것이다.

Claims (9)

  1. 3차원 강유전체 캐패시터에 있어서,
    기판 상에 층간 절연막을 개재하여 형성된 하부 전극,
    상기 하부 전극 상에 형성된 강유전체막, 및
    상기 강유전체막 상에 형성되는 상부 전극을 포함하며,
    상기 강유전체막은 상기 강유전체막의 표면적을 늘리기 위해 그 표면상에 형성된 복수개의 3차원 돌출부를 갖는 특징으로 하는 3차원 강유전체 캐패시터.
  2. 제1항에 있어서,
    상기 강유전체막의 표면 상에 형성되는 돌출부는 반구 형상이고, 상기 반구 형상의 강유전체막은 결정 방향이 등방성이며, 연속성이 있는 균질의 결정 구조를 갖는 것을 특징으로 하는 3차원 강유전체 캐패시터.
  3. 3차원 강유전체 캐패시터를 제조하기 위한 방법에 있어서,
    기판상에 층간 절연막을 개재하여 하부 전극을 형성하는 단계,
    상기 하부 전극 상에 형성되는 강유전체막의 표면적을 늘리기 위해 그 표면상에 복수개의 3차원 형상의 돌출부를 형성하는 단계, 및
    상기 돌출부가 형성된 상기 강유전체막 상에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 강유전체 캐패시터의 제조 방법.
  4. 제3항에 있어서,
    상기 강유전체막의 표면적을 늘리기 위해 상기 돌출부를 형성하는 단계는 다결정 실리콘막 상에 반구 형상 그레인을 형성하는 HSG(Hemispherical Grained Silicon) 성장 단계를 포함하는 것을 특징으로 하는 3차원 강유전체 캐패시터의 제조 방법.
  5. 반도체 기판상에 강유전체 캐패시터 및 전계 효과 트랜지스터 소자를 포함하는 반도체 기억 장치에 있어서,
    상기 강유전체 캐패시터는 상기 반도체 기판 상에 층간 절연막을 개재하여 형성된 하부 전극, 상기 하부 전극 상에 형성되며 표면적을 늘리기 위해 복수개의 3차원 표면 부분을 갖는 강유전체막, 및 상기 강유전체막 상에 형성되는 상부 전극을 포함하며,
    상기 강유전체 캐패시터와 상기 전계 효과 트랜지스터 소자를 전기적으로 접속하여 상기 강유전체 캐패시터에 정보가 축적될 수 있게 한 것을 특징으로 하는 반도체 기억 장치.
  6. 반도체 기판 상에 병렬로 제공되는 강유전체 캐패시터부와 선택 트랜지스터부를 포함하는 플래너형 반도체 기억 장치에 있어서,
    상기 강유전체 캐패시터부는 반도체 기판 상에 형성되고 표면에 복수의 반구형상 그레인이 형성된 다결정 실리콘막 HSG, 상기 HSG 상에 적층되며 상기 반구 형상 그레인 상에 중첩되는 돌출부가 형성되는 밀착층, 상기 밀착층 상에 적층되며 상기 돌출부 상에 중첩되는 돌출부가 형성되는 하부 전극, 상기 하부 전극 상에 적층되며 표면적을 늘리기 위해 돌출부들이 중첩되어 형성된 복수의 돌출부들을 갖는 강유전체막, 및 상기 강유전체막 상에 형성되는 상부 전극을 포함하며;
    상기 강유전체 캐패시터부와 상기 선택 트랜지스터부를 전기적으로 접속하여 상기 강유전체 캐패시터부에 정보가 축적될 수 있도록 한 것을 특징으로 하는 플래너형 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 상부 전극은 플레이트선에 접속되고, 상기 하부 전극은 전계 효과 트랜지스터 소자의 한쪽의 소스/드레인 영역들 중 한 영역에 전기적으로 접속되고, 상기 전계 효과 트랜지스터 소자의 다른쪽 소스/드레인 영역은 비트선에 전기적으로 접속되어 상기 강유전체 캐패시터와 상기 전계 효과 트랜지스터 소자가 2차원적으로 배치되는 것을 특징으로 하는 플래너형 반도체 기억 장치.
  8. 반도체 기판 상에 스택형으로 형성되는 선택 트랜지스터부와 강유전체 캐패시터부를 포함하는 스택형 반도체 기억 장치에 있어서,
    상기 강유전체 캐패시터부는 표면에 복수의 반구 형상 그레인이 형성된 다결정 실리콘막 HSG, 상기 HSG 상에 적층되고 상기 반구 형상 그레인 상에 중첩되어돌출부가 형성되는 배리어층, 상기 배리어층 상에 적층되고 상기 베리어층의 상기 돌출부에 중첩되어 돌출부가 형성되는 밀착층, 상기 밀착층 상에 적층되고 상기 밀착층의 상기 돌출부에 중첩되어 돌출부를 형성하는 하부 전극, 상기 하부 전극 상에 적층되고 표면적을 늘리기 위해 상기 하부 전극의 상기 돌출부에 중첩되어 형성되는 복수의 돌출부를 갖는 강유전체막, 및 상기 강유전체막 상에 형성되는 상부 전극을 포함하며;
    상기 강유전체 캐패시터부와 상기 선택 트랜지스터부를 전기적으로 접속하여 상기 강유전체 캐패시터부에 정보가 축적될 수 있도록 한 것을 특징으로 하는 스택형 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 강유전체 캐패시터의 상기 상부 전극은 플레이트선에 접속되고, 상기 반구 형상 그레인이 상부에 형성된 다결정 실리콘막 HSG은 절연층을 관통하여 형성되는 도전성 플러그를 통하여 전계 효과 트랜지스터 소자의 소스/드레인 영역들 중 한 영역에 전기적으로 접속되고, 상기 전계 효과 트랜지스터 소자의 다른쪽 소스/드레인 영역은 비트선에 전기적으로 접속되어, 상기 강유전체 캐패시터와 상기 전계 효과 트랜지스터 소자가 스택 형상으로 배치되는 것을 특징으로 하는 스택형 반도체 기억 장치.
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