JPH11328147A

JPH11328147A - Ｌｓｉ装置

Info

Publication number: JPH11328147A
Application number: JP10131977A
Authority: JP
Inventors: Satoru Nakano; 哲中野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-05-14
Filing date: 1998-05-14
Publication date: 1999-11-30

Abstract

(57)【要約】【課題】ＣＰＵと、周辺回路と、を含むＬＳＩ装置に対
して、外部からの信号やプログラムを実行させずに、そ
のＬＳＩ装置に内蔵される各機能に対する試験を行う。【解決手段】ＬＳＩ装置１に内蔵されているＣＰＵコ
ア２から周辺回路９に対してアクセスを行う代わりに、
試験回路３から周辺回路９に対するアクセスを行う。試
験回路３からのアクセスを行う場合には、ＣＢＩＵ４は
ＣＰＵコア２からのアクセスを抑止し、試験回路３から
のみ周辺回路９などにアクセスすることを許可する。Ｃ
ＢＩＵ４は、ＣＰＵコア２からの周辺回路９に対するア
クセスと試験回路３からの周辺回路９に対するアクセス
とを双方共許可することもできる。試験回路３の内部テ
ーブル３２には、一定の条件が成立した場合にアクセス
を開始するように、アクセスの開始条件であるトリガー
条件が設定される。この内部テーブル３２に対する設定
は、ＣＰＵコア２から行うこともでき、また、ＬＳＩ装
置１の外部から行うこともできる。従って、ＬＳＩ装置
１の内部の各機能に対する詳細な試験ができるようにな
り、ＬＳＩ装置１の品質を確保することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サと周辺回路とを同一のチップ上に実装したＬＳＩ装置
に関する。特に、内部の周辺回路等の試験が容易なＬＳ
Ｉ装置に関する。

【０００２】

【従来の技術】マイクロプロセッサを利用した計算機シ
ステムにおいては、このマイクロプロセッサや周辺回路
を構成する個々の機能を、それぞれ別個のＬＳＩ装置で
構成している場合が多い。すなわち、マイクロプロセッ
サのＬＳＩ装置や、周辺回路を構成するＬＳＩ装置など
を、ＰＣＢ（基板）に装着することで、全体の計算機シ
ステムが構成されていた。このように、マイクロプロセ
ッサや周辺回路が、それぞれ別個のＬＳＩ装置で構成さ
れている計算機システムにおいては、マイクロプロセッ
サに対する試験と、周辺回路に対する試験とを、別個に
行うことができた。すなわち、マイクロプロセッサや周
辺回路という個々の機能に対する試験は、その機能を実
現するＬＳＩ装置単体に設けられている各信号線を制御
することにより実施されている。このようにして、その
ＬＳＩ装置のチップ内部の試験が、各ＬＳＩ装置毎に実
施されている。

【０００３】しかし、近年、半導体集積回路の高集積化
に伴い、マイクロプロセッサだけでなく周辺回路も同一
のチップ上に実装されることが多くなってきた。マイク
ロプロセッサや周辺回路を同一のチップ上に実装するこ
とにより、より計算機システムの小型化が図られてい
る。この結果、各機能が別個のＬＳＩ装置で構成されて
いた計算機システムに比べて、個々の機能を実現してい
る個々の回路に対してその信号線を制御して試験を行う
ことはもはや困難になっている。

【０００４】その理由は、各機能を構成している回路の
信号線が、そのチップの外部から直接制御することが困
難となっているためである。またこの信号線は、プロセ
ッサの中心構成であるＣＰＵから直接制御をすることも
困難である場合が多い。

【０００５】従って、このように複数の機能を実現する
回路が１つのチップ上に実装されているＬＳＩ装置に対
する試験は、そのＬＳＩ装置の内部にあるＣＰＵなど内
部の信号を制御することができる機能のみに対して行わ
れている。または、チップ外部の信号線を用いて制御す
ることができるＬＳＩ装置内部の回路に対してのみ試験
が実施されている。

【０００６】以下、ＣＰＵを内蔵したＬＳＩ装置に関し
て、それぞれの機能を実現している回路に対する試験の
手順について説明する。

【０００７】ＣＰＵと共に、その周辺回路をも内蔵した
ＬＳＩ装置の構成ブロック図が図６に示されている。こ
の図において、ＬＳＩ装置１は、ＣＰＵコア２を内蔵し
ている。このＣＰＵコア２は、ＣＰＵバスインターフェ
ースユニット（以下、ＣＢＩＵと呼ぶ場合もある）９１
を介して、内部バス６と接続している。また、この内部
バス６には、ダイレクトメモリアクセスコントローラ
（以下、ＤＭＡＣと呼ぶ場合もある）９２や、キャッシ
ュ５、メモリ１０、周辺回路９が接続されている。さら
に、この内部バス６には外部バスインターフェースユニ
ット（以下、ＢＩＵと呼ぶ場合もある）７が接続されて
いる。そして、このＢＩＵ７にはこのＬＳＩ装置の外部
バス８を介して、外部回路１１が接続されている。

【０００８】まず、ＬＳＩ装置１に内蔵されている周辺
回路９に対する試験を行う場合には、このＣＰＵコア２
に所定のプログラムを実行させる。そして、このプログ
ラムの動作により、内部バス６を介して周辺回路９に対
するアクセスを行わせるのである。これによって、周辺
回路９を動作させることにより、試験を行うのである。

【０００９】さらに、周辺回路９を試験する方法として
は、このＬＳＩ装置１の外部回路１１から外部バス８を
介して周辺回路９に対してアクセスを行う方法がある。
周辺回路９によっては、このように外部回路１１からの
アクセスによって動作を行う回路もあるためである。

【００１０】上で述べたように、ＣＰＵコア２にプログ
ラムを実行させることによってこの周辺回路９をアクセ
スする方法においては、ＣＰＵコア２がプログラムを実
行する結果として周辺回路９に対するアクセスが行われ
る。従って、そのプログラムを動作させることによっ
て、ＬＳＩ装置１内部のその他の回路動作が発生してし
まう。例えば、ＣＰＵコア２は、プログラムの実行に伴
い、メモリ１０の命令領域（プログラムが格納されてい
るメモリ１０の領域）を読み込む。さらに、命令やデー
タなどは、適宜、キャッシュ５に格納される。従って、
本来の試験対象である周辺回路９の動作とは直接関係の
ない回路動作がＬＳＩ装置１内部で生じてしまう。従っ
て、周辺回路９に対するアクセスをプログラムを用いて
行う場合には、周辺回路９をアクセスするプログラムの
動作によって生じるＬＳＩ装置内部の付随的な回路動作
を全て考慮してプログラムを作成する必要がある。

【００１１】尚、特開平５−３０７５１８号公報には、
データ転送速度を向上させたマイクロプロセッサのバス
インターフェースが示されている。また、特開平４−３
４０１４９号公報には、バス変換モジュールの故障診断
方式が示されている。

【００１２】

【発明が解決しようとする課題】このように、従来の試
験方法においては、ＣＰＵコア２が試験用のプログラム
を実行することにより、ＬＳＩ装置１の内部の各機能の
試験が実施されている。この試験方法を採用する場合に
は、試験内容に応じた動作タイミングや、試験内容に合
致したＬＳＩ装置１の内部の条件、等の設定はその試験
プログラムが設定する必要がある。そのためには、プロ
グラム作成者は、常にＬＳＩ装置１の内部状態を考慮し
て試験用のプログラムを作成する必要があった。

【００１３】さらに、作成したプログラムで設定する試
験条件が正しく設定されたことを確認することが困難で
あった。このため、ＬＳＩ装置１の内部の機能に対して
詳細に、細かい条件まで設定した上で試験を行うことは
困難な場合が多いという問題があった。

【００１４】本発明は、上記問題点を解消するためにな
されたものであり、ＬＳＩ装置１の内部のＣＰＵコア２
と内部バス６の間などにおいて、動作タイミングなどの
詳細な条件を設定することができる試験用の回路をこの
ＬＳＩ装置１の内部に設け、ＬＳＩ装置１の内部の機能
に対する詳細な試験を行うことを目的とする。

【００１５】

【課題を解決するための手段】本発明は、所定のプログ
ラムを実行し、周辺回路をアクセスするＣＰＵコアと、
前記ＣＰＵコアがアクセスする前記周辺回路と、前記Ｃ
ＰＵコアの代わりに前記周辺回路をアクセスするか、又
は、前記周辺回路の代わりに前記ＣＰＵコアからアクセ
スされうる試験回路と、を含むことを特徴とするもので
ある。

【００１６】本発明は、前記試験回路は、前記試験回路
が実行するアクセスの種類、及び、前記試験回路が実行
するアクセスのタイミング、を表すパラメータを格納す
る内部テーブル、を含むことを特徴とするものである。

【００１７】本発明は、前記試験回路は、前記ＬＳＩ装
置の内部状態を観察し、この内部状態に基づいて前記試
験回路が実行するアクセスのタイミングを検出するトリ
ガー検出回路と、前記トリガー検出回路が検出したアク
セスのタイミングにおいて、前記周辺回路をアクセスす
るアクセス制御回路と、を含むことを特徴とするもので
ある。

【００１８】本発明は、前記試験回路は、前記ＬＳＩ装
置の外部の回路の状態を観察し、この外部の回路の状態
に基づいて前記試験回路が実行するアクセスのタイミン
グを検出するトリガー検出回路と、前記トリガー検出回
路が検出したアクセスのタイミングにおいて、前記周辺
回路をアクセスするアクセス制御回路と、を含むことを
特徴とするものである。

【００１９】本発明は、前記試験回路から前記周辺回路
へのアクセスと、前記ＣＰＵコアから前記周辺回路への
アクセスと、を調停するＣＰＵバスインターフェースユ
ニット、を含み、前記ＣＰＵバスインターフェースユニ
ットは、前記試験回路から前記周辺回路へのアクセスを
許可し、前記ＣＰＵコアから前記周辺回路へのアクセス
を禁止する試験モードを有することを特徴とするもので
ある。

【００２０】本発明は、前記試験回路から前記周辺回路
へのアクセスと、前記ＣＰＵコアから前記周辺回路への
アクセスと、を調停するＣＰＵバスインターフェースユ
ニット、を含み、前記ＣＰＵバスインターフェースユニ
ットは、前記試験回路から前記周辺回路へのアクセスを
禁止し、前記ＣＰＵコアから前記周辺回路へのアクセス
を許可する動作モードを有することを特徴とするもので
ある。

【００２１】本発明は、前記試験回路から前記周辺回路
へのアクセスと、前記ＣＰＵコアから前記周辺回路への
アクセスと、を調停するＣＰＵバスインターフェースユ
ニット、を含み、前記ＣＰＵバスインターフェースユニ
ットは、前記試験回路から前記周辺回路へのアクセス
と、前記ＣＰＵコアから前記周辺回路へのアクセスと、
を共に許可する動作試験モードを有することを特徴とす
るものである。

【００２２】本発明は、前記試験回路からの前記周辺回
路へのアクセスと、前記プロセッシングユニットから前
記周辺回路へのアクセスと、を調停するバスインターフ
ェースユニット、を含み、前記バスインターフェースユ
ニットは、前記ＣＰＵコアから試験回路へのアクセスを
許可する試験回路アクセスモードを有することを特徴と
するものである。

【００２３】本発明は、前記試験回路は、前記周辺回路
に対して試験を目的とするアクセスだけでなく、前記周
辺回路の機能を働かせるためのアクセスも行うことを特
徴とするものである。

【００２４】本発明は、前記試験回路は、前記ＣＰＵコ
アからのアクセスを受け付け、前記試験回路が、前記Ｃ
ＰＵコアに対して前記周辺回路と同様の動作を行い、前
記周辺回路を動作させずに、前記ＣＰＵコアのアクセス
動作の試験を行えることを特徴とするものである。

【００２５】本発明は、前記内部テーブルには、前記Ｃ
ＰＵコアが、前記アクセスの種類、及び、前記アクセス
のタイミングを設定しうることを特徴とするものであ
る。

【００２６】本発明は、前記内部テーブルには、本ＬＳ
Ｉ装置の外部の装置が、前記アクセスの種類、及び、前
記アクセスのタイミングを設定しうることを特徴とする
ものである。

【００２７】本発明は、前記試験回路は、前記試験回路
のアクセスによって前記試験回路が読み出したデータ
と、その読み出したデータの期待値と、を比較する比較
回路、を含むものである。

【００２８】

【発明の実施の形態】以下、本発明の好ましい実施の形
態を図面に基づいて説明する。

【００２９】実施の形態１．本実施の形態は、ＬＳＩ装
置内部の機能をアクセスする機能として、ＣＰＵコア２
と、試験回路３との２つが存在する状況を前提としてい
る。本実施の形態１に係るＬＳＩ装置の構成を表すブロ
ック図が図１に示されている。さて、このようにＣＰＵ
コア２以外に、試験回路３を設けることによって、内部
の周辺回路９へのアクセスを、ＣＰＵコア２にプログラ
ムを実行させること以外の手段で実行できるようにした
ものである。このように、プログラム実行以外で周辺回
路９へのアクセスを行うために、ＣＰＵコア２と内部バ
ス６との間のＣＰＵバスインターフェースユニット４を
介して試験回路３を追加したことが、本実施の形態１に
おいて特徴的なことである。

【００３０】このような試験回路３を追加することによ
って、周辺回路９やメモリなどのアクセスの制御を、Ｃ
ＰＵコア２のプログラム実行によって制御するのではな
く、ＣＰＵバスインターフェースユニット４に接続する
上記試験回路３を用いて行っているのである。

【００３１】これによって、プログラム実行に伴うＬＳ
Ｉ装置内部の環境の変化の試験への影響を排除すること
ができる。その結果、試験結果が試験を行う前のプログ
ラムの実行結果（ＬＳＩ装置内部の環境）に左右される
ことを防止でき、本実施の形態１によれば安定した試験
の実施を行うことができる。

【００３２】また、本実施の形態１においては、この試
験回路３からアクセスするそのアクセスオペレーション
と、オペレーションを実行するトリガーとなるトリガー
条件とを、上記試験回路３内部の内部テーブルに設定し
ている。このトリガー条件等の設定は、ＣＰＵコア２が
実行したり、外部回路１１が実行することが考えられ
る。試験回路３は、内部テーブルに設定されたトリガー
条件が成立しているか否かを、ＬＳＩ装置１内部の状況
を監視することによって常に検査している。トリガー条
件が成立した場合には、試験回路３は、予めテーブルに
指定されているオペレーションに従って、ＣＰＵバスイ
ンターフェース４を経由し、さらに内部バス６をも経由
してＬＳＩ装置１内部の回路に対するアクセスを行う。
このＬＳＩ装置１内部の回路とは、周辺回路９やメモリ
１０を意味する。この時に、周辺回路９が行うオペレー
ションが、周辺回路９などからデータを読み込む動作、
すなわち読み込みアクセスである場合には、読み込んだ
データを所定の期待値と比較することによってオペレー
ションが正しく行われているか否かを検査することがで
きる。この所定の期待値は、試験回路３内部の上述した
テーブルに予め格納しておくことができる。そして、試
験回路３は、読み込んだデータとこの期待値との比較を
行って、試験の結果を判断することができるのである。

【００３３】このように、本発明によれば、試験回路３
がＣＰＵコア２とは独立に周辺回路９などに対するオペ
レーションを実行し、その結果を所定の期待値と比較す
るので、ＣＰＵコア２がプログラムを実行することな
く、オペレーションが正しく実行されたか否かを検査す
ることができる。

【００３４】さらに、本発明においては、ＣＰＵバスイ
ンターフェースユニット４から、試験の対象となる回路
（例えば上述したように周辺回路９等を意味する）に対
してアクセスを行うだけでなく、ＣＰＵコア２に対する
アクセスを行うこともできる。

【００３５】上で述べた例においてはＣＰＵコア２から
周辺回路９に対してアクセスをする代わりに、ＣＰＵバ
スインターフェースユニット４に接続されている試験回
路３から周辺回路９に対してアクセスを行った。

【００３６】一方、本実施の形態１においては、この試
験回路３から、ＣＰＵコア２自体に対してアクセスを行
わせることも好ましい。このようなアクセスを行わせる
ことによって、ＬＳＩ装置１内部の回路（周辺回路９や
メモリ１０など）からＣＰＵコア２に対するアクセスの
試験を行うことができる。このＣＰＵコア２に対するア
クセスの試験においても、ＬＳＩ装置１内部の回路の状
態を考慮することなく、利用者が意図する条件の下にア
クセスの試験を行うことができる。

【００３７】以上述べたように、本実施の形態によれば
新たに試験回路３をＣＰＵバスインターフェースユニッ
ト４に接続しているので、ＬＳＩ装置１内部の各種試験
を、利用者が設定する詳細な試験条件の下で実行するこ
とができる。

【００３８】本実施の形態の動作についてより詳細に説
明する。

【００３９】本実施の形態における周辺回路９をアクセ
スする際の試験方法によれば、ＣＰＵコア２が実行する
プログラムによってＬＳＩ装置１内部の状態を予測し、
ＬＳＩ装置１内部の各回路に対してアクセスの条件を決
めるという従来の手法とは異なり、専用の試験回路９を
設けることによって、ＬＳＩ装置１内部状態を予測する
必要がなくなる。従って、ＬＳＩ装置１内部の各回路に
対するアクセスの条件を利用者は自由に設定することが
できる。

【００４０】また、ＬＳＩ装置１内部の各周辺回路９に
対するＣＰＵコア２からのアクセスの試験を実施する場
合に、アクセス対象の周辺回路９の状態や、アクセスの
際に利用するＬＳＩ装置１内部の各種バスの状態に着目
して、周辺回路９にアクセスし、周辺回路９が正しく動
作することを確認することができる。ここで、「状態に
着目して周辺回路９にアクセス」とは、所定の状態にな
った場合にアクセスを行うことを意味する。

【００４１】このようなアクセス動作は、試験回路３の
内部テーブルに、トリガー条件として周辺回路の状態や
内部バスの状態を設定することにより実現される。この
トリガー条件とは、指定された回路やバスが予め指定さ
れている状態になった場合に、テーブルにおいて指定さ
れているオペレーションを開始するような条件である。
このように、指定されたオペレーション及び指定された
トリガー条件の双方は、共に試験回路３の内部のテーブ
ルに予め設定される。なお、オペレーションの指定は、
アクセスの対象である周辺回路９の種類や、アクセス方
向（読み込みであるか、または書き込みであるか）やそ
の際に利用されるデータなどをテーブルに設定すること
により行われる。

【００４２】実際のＣＰＵコア２からのアクセス動作
を、ＣＰＵコア２の代わりに試験回路３が実行する動作
においては、試験回路３の内部テーブルにトリガー条件
や実行するオペレーションを、ＣＰＵコア２や外部の外
部回路１１から設定することにより実現される。すなわ
ち、試験の実際の内容は、内部テーブルに格納される。
この格納はＣＰＵコア２などが行う。同様に、トリガー
条件を設定することによって、試験回路３の試験開始条
件（試験が開始される際の動作環境の要件）も設定され
る。この際、ＣＰＵコア２からのアクセスを禁止するこ
とによってＬＳＩ装置１内部の状態を安定させることが
好ましい。すなわち、本実施の形態においては、原則と
して、試験回路３が動作しアクセスが開始された場合に
は、ＣＰＵコア２からのアクセスが禁止されるのであ
る。これによって、試験動作以外の動作を防止すること
ができる。こうして、次に述べるように、動作環境の設
定が完了した後、試験回路３や外部回路１１から、試験
対象のＬＳＩ装置１内部の周辺回路９に対するアクセス
が開始されるのである。

【００４３】このような試験動作自体は、試験回路３の
内部に設けられているテーブルに設定されているトリガ
ー条件やオペレーションに従って順次行われていく。試
験回路３は、試験の対象である周辺回路９に対して、利
用者が所望する状態を設定する。従って、所望の状態を
作るためにＣＰＵコア２から周辺回路９に対してアクセ
スを行う必要がなくなる。

【００４４】試験回路３の内部テーブルに設定されてい
る試験のための全てのオペレーションが終了した後、こ
の試験回路１３はＣＰＵコア２や外部回路１１にその試
験結果を報告する。報告が完了した後は、ＣＰＵコア２
から周辺回路９へのアクセス禁止状態が解除され、通常
のＬＳＩ装置１の動作状態に復帰する。

【００４５】また、試験回路１３が動作しており、試験
回路３から周辺回路９に対するアクセスが行われている
いわゆる「試験動作中」においても、ＣＰＵコア２から
のアクセスを禁止しないことも考えられる。このように
試験動作中におけるＣＰＵコア２のアクセスを許可する
ことによって、ＣＰＵコア２上のプログラムと連動し
て、周辺回路９に対するアクセスを行うことができる。
このような周辺回路９に対するアクセスは、試験目的だ
けでなく、試験以外の目的に応用することもできる。

【００４６】さらに、本実施の形態においては、試験回
路３が動作中に、周辺回路９から読み込みオペレーショ
ンを行う場合に、その指定された周辺回路９から読み込
んだデータは、予め内部テーブルに設定されている期待
値と比較される。

【００４７】この比較結果（すなわち、試験結果）は、
試験回路３がＣＰＵコア２やＬＳＩ装置１の外部の回路
に報告する。ここで、試験回路３がＣＰＵコア２などに
試験結果を報告する際に、その試験回路３の内部にその
まま試験結果を保持することも好ましい。保持された試
験結果は、ＣＰＵコア２や外部のＣＰＵコア（ＬＳＩ装
置１の外部に接続された他のＣＰＵコア）から試験回路
３にアクセスすることによって、そのＣＰＵコア２や外
部ＣＰＵコアが試験結果を読み出すように構成すること
も好ましい。さらに、試験回路３の周辺回路９に対する
読み込みオペレーションによって、周辺回路９から試験
回路３へ読み込まれたデータは、内部テーブルに設定さ
れている期待値と比較された後、そのまま廃棄しても良
いし、そのまま試験回路３内に保持することも好まし
い。この保持動作は、内部の記憶回路において行われ
る。ここでは、このような記憶回路を特にデータ保持回
路と呼ぶ。

【００４８】さて、読み込むデータが多い場合には、試
験回路３内のデータ保持回路等にはデータを保持しきれ
ない場合も考えられる。また、１回の試験ではその試験
結果を保持できても、複数回の試験を繰り返し行うと全
部の試験の試験結果を保持しきれない場合も想定され
る。

【００４９】その場合には比較動作を行い、報告をした
後に試験結果を削除することも考えられるが、読み込み
データが少ない場合等、試験結果のデータ量が少ない場
合にはそのまま保持しておくことも好ましい。

【００５０】さて、データ保持回路にデータがそのまま
保持される場合には、この保持したデータは、試験回路
３の他の試験動作において、書き込みデータとして用い
ても良い。すなわち、試験回路３が書き込みオペレーシ
ョンを実行することによって周辺回路９などに対する試
験を行う場合に、原則として、内部テーブルに予め設定
されている書き込みデータを用いる。しかし、上述した
ように、上記データ保持回路に保持されているデータを
書き込みデータとして用いるのも好ましい。

【００５１】本実施の形態においては、試験回路３の書
き込みオペレーションにおいて、指定された周辺回路９
に対して、原則としては、予めテーブル内に設定して指
定されているデータの書き込みが行われる。しかし、上
述したように先行する試験動作によって読み込まれたデ
ータを、書き込みオペレーションの書き込みデータとし
て用いてもよい。このように、周辺回路９などから読み
込んだデータを、今度は書き込みデータとしても用いる
ことにより、ダイレクトメモリアクセス（ＤＭＡ）と同
様の動作を行わせることもできる。

【００５２】本実施の形態においては、試験回路３は、
周辺回路９だけでなく、ＣＰＵコア２に対してもアクセ
スできるように構成されている。このようなＣＰＵコア
２に対するアクセス動作を行わせる場合においても、上
で述べたのと同様に試験回路３に対しそのオペレーショ
ンやトリガー条件を設定する。この設定は、試験回路３
の内部テーブルにこのオペレーションやトリガー条件を
格納することにより行われる。但し、内部テーブルに設
定するオペレーションの方向はＣＰＵコア２側に設定す
るのである。このように設定することによってＣＰＵコ
ア２に対して試験回路３がアクセスするのである。

【００５３】なお、このように、オペレーションの方向
がＣＰＵコア２側に設定された状態においては、ＣＰＵ
コア２から周辺回路９に対するアクセスは試験回路３に
おいてチェックされてから実際のアクセスオペレーショ
ンが行われる。また、内部テーブルに予め設定されてい
るオペレーションを試験回路３が実行する場合には、試
験回路３は同じく内部テーブルに設定されている条件に
従ってオペレーションの実行を行う。

【００５４】ここで、ＣＰＵコア２から周辺回路９への
書き込みオペレーションは、実際には試験回路３に対す
る書き込みオペレーションとして行われ、試験回路３は
この書き込みオペレーションによって書き込まれたデー
タをその期待値と比較する。この期待値は、上述したよ
うに内部テーブルに格納されているものである。

【００５５】また、読み込みオペレーションに関して
も、試験回路３の内部テーブルに設定されているデータ
がＣＰＵコア２に引き渡されるのである。ここで、読み
込みオペレーションは、実際には、周辺回路９ではなく
試験回路３からデータを読み出す動作になる。試験回路
３はＣＰＵコア２からの読み出しオペレーションに応じ
てデータを出力し、ＣＰＵコア２にこのデータを引き渡
すのである。

【００５６】実施の形態２．上記実施の形態１と同様
に、図１には、本発明の好ましい実施の形態であるＬＳ
Ｉ装置の構成を表す機能ブロック図が示されている。図
１において、試験対象であるＬＳＩ装置１には、プログ
ラム中の命令を実行するＣＰＵコア２と、このＣＰＵコ
ア２と内部バス６とを制御するＣＰＵバスインターフェ
ースユニット（以下、ＣＢＩＵと呼ぶ場合もある。）４
とが備えられている。

【００５７】また、ＣＰＵコア２で実行されるプログラ
ムは、メモリ１０に格納されている。ＣＰＵコア２がこ
のメモリ１０に格納されている所定のプログラムの実行
を開始すると、このメモリ１０からプログラムが内部バ
ス６とＣＢＩＵ４を経由して、ＣＰＵコア２に読み込ま
れるのである。この際、キャッシュ５に対して、メモリ
１０のデータがいわゆるキャッシングされる。

【００５８】このような動作環境において、ＣＰＵコア
２から周辺回路９に対するアクセスの試験を実施する場
合には、従来の技術においては、ＣＰＵコア２が実行す
るプログラム中に周辺回路９に対するアクセスを行う命
令を含めておいた。そして、このプログラム中の命令が
ＣＰＵコア２において実行されると、ＣＰＵコア２から
ＣＢＩＵ４と内部バス６を経由して周辺回路９に対する
アクセスが行われるのである。周辺回路９に対するアク
セスは時間が命令の解釈より時間がかかることが多いた
め、このアクセスが行われている最中に、ＣＰＵコア２
においてはプログラムの実行を続行するため、次の命令
を読み込む動作が行われている。そのため、周辺回路９
に対するアクセスと、ＣＰＵコア２のメモリ１０の命令
領域に対するアクセスとが同時期に実行されうる。従っ
て、従来の技術においては、周辺回路９に対するアクセ
スが、どのようなタイミングで行われているかを正確に
決定し、そのタイミングにおいて、ＣＰＵコア２からメ
モリ１０の命令領域に対して実行されるアクセスと、内
部バス６の状態、がどのようになっているかを正確に予
測していなければ、周辺回路９に対するアクセスの結果
を正確に試験することはできない。

【００５９】本実施の形態２においては、このような予
測をする必要性をなくすため、ＣＰＵコア２から周辺回
路９に対するアクセスをＣＰＵコア２の命令の実行で行
うのではなく、（原則としてＣＰＵコア２を停止させ
て）試験回路３によって周辺回路９に対するアクセスを
行っている。本実施の形態２において特徴的なことは、
ＣＰＵコア２の代わりにこの試験回路３によって周辺回
路９にアクセスすることである。

【００６０】したがって、試験回路３から周辺回路９を
アクセスする場合には、ＣＰＵコア２の上でプログラム
を実行することによるアクセスを発生させないために、
本実施の形態２においては、ＣＢＩＵ４がＣＰＵコア２
のアクセスを抑止している。ＣＢＩＵ４がＣＰＵコア２
からのアクセスを抑止することによって、利用者が所望
する状態を正確に実現し、この状態における周辺回路９
に対するアクセスの試験を正確に行うことができる。

【００６１】図２には、本実施の形態に係る試験回路３
の構成を表す機能ブロック図が示されている。この図に
おいて、試験回路３の全体の動作制御が、アクセス制御
回路３６によって行われている。また、この試験回路３
には、ＬＳＩ装置１の外部やＬＳＩ装置１の内部の各回
路の状態を監視し、周辺回路９にアクセスするためのト
リガー条件の成立を判断するトリガー検出回路３５が備
えられている。さらに、この試験回路３には、アクセス
するデータを制御するデータ制御回路３１が備えられて
おり、さらにアクセス条件を設定している内部テーブル
３２と、アクセスした結果のデータを、所定の期待値と
比較するデータ比較回路３３が設けられている。この所
定の期待値は、データ保持回路３４に備えられている。
また、データ制御回路３１は、内部テーブル３２と、デ
ータ比較回路３３と、データ保持回路３４とに接続され
ている。また、アクセス制御回路３６はデータ制御回路
３１と、トリガー検出回路３５とに接続されている。試
験回路３はその内部のアクセス制御回路３６を介してＣ
ＢＩＵ４と接続されている。

【００６２】この試験回路３が周辺回路９をアクセスす
る場合には、内部テーブル３２に対してデータを設定す
る必要がある。内部テーブル３２の基本的な構成が図３
に示されている。図３には、典型的な構成が示されてい
るがこの構成は試験対象であるＬＳＩ装置１内部の構造
によって種々の構成が採用される。まず、内部テーブル
３２にはオペレーションを開始する条件を示すトリガー
条件３２１と、そのオペレーションの種類を表す動作３
２２が格納されている。また、図３に示されているよう
に、アクセス先のアドレスを示すアドレス３２３と、ア
クセスする際のデータ値を示すデータ３２４が格納され
ている。

【００６３】試験回路３がデータの読み込みのアクセス
を行う場合には、ＣＰＵコア２などがＣＢＩＵ４経由で
内部テーブル３２の各パラメータに値を設定する。

【００６４】このパラメータは、トリガー条件３２１、
動作３２２、アドレス３２３、データ３２４である。な
お、この各パラメータの設定はＣＰＵコア２だけでなく
ＬＳＩ装置１の外部の回路から行うことも好ましい。

【００６５】このように、各パラメータが設定された
後、ＣＰＵコア２は、アクセス制御回路３６に対して処
理の開始要求を行う。開始要求は、ＬＳＩ装置１の外部
から所定の信号で行うことも好ましい。この開始要求に
よって、試験のための処理が開始される。処理が開始さ
れると、まず内部テーブルのトリガー条件３２１に従っ
て、トリガー検出回路３５がＬＳＩ装置１内部の状態を
監視し始める。この監視の結果、現在の状態がトリガー
条件３２１に設定されている条件と一致していると判断
される場合には、トリガー検出回路３５はその旨をアク
セス制御回路３６に知らせる。

【００６６】トリガー条件が成立している旨の連絡を受
けたアクセス制御回路３６は、ＣＢＩＵ４に対してデー
タの読み込みの要求を行う。この読み込みのアドレス
は、内部テーブル３２のアドレス３２３が利用される。
ＣＢＩＵ４は、試験回路３から要求されたこの読み込み
のアドレスに対して、内部バス６を経由してデータの読
み込みを行う。読み込まれたデータは、試験回路３に供
給される。

【００６７】試験回路３は、読み込まれたデータをデー
タ保持回路３４に保存しておく。そして、データ保持回
路３４に保存されているデータは、内部テーブルのデー
タ３２４と比較される。このデータ比較は、データ比較
回路３３が行う。

【００６８】このようにして周辺回路９等に対するデー
タの読み込みの試験が行われ、データ比較回路による比
較結果（試験結果）もデータ保持回路３４内に格納され
る。なお、試験内容によっては、比較結果をデータ保持
回路３４に格納しないで破棄することも好ましい。

【００６９】次に、周辺回路９などに対するデータの書
込みの試験の場合の動作を説明する。試験回路３がデー
タの書き込みの動作を行う場合には、上記読み込み動作
と同様に、内部テーブル３２に所定のパラメータの設定
が行われる。そして、同様にトリガー条件３２１が成立
していることをトリガー検出回路３５が検出した場合
に、アクセス制御回路３６がデータの書き込み動作を開
始するのである。書き込み動作は、内部テーブル３２の
データ３２４に設定されているデータを用いて行われ
る。なお、このデータの書き込みはデータ３２４だけで
なく、データ保持回路３４に読み込まれて保存されてい
るデータを利用して書き込みを行うことも好ましい。こ
こで、データの書き込みアドレスは、アドレス３２３で
指定される。

【００７０】実施の形態３．図４には、本実施の形態に
おけるＣＢＩＵ４の構成を表す機能ブロック図が示され
ている。

【００７１】この図に示されているように、ＣＢＩＵ４
は、３個のインターフェースを有している。その１つ
は、ＣＰＵコア２との間におけるインターフェースの役
割を受け持つＣＰＵコアＩＦ４１である。２つ目は、試
験回路３との間のインターフェースを受け持つ試験回路
ＩＦ４２である。３つ目は、内部バス６との間における
インターフェースを受け持つ内部バスＩＦ４４である。

【００７２】このように、３個のインターフェース回路
のインターフェースの切替を行うＩＦ切替回路４３もこ
のＣＢＩＵ４に備えられている。このような構成によっ
て、ＣＢＩＵ４は、試験の内容に基づき、ＣＰＵコア２
や試験回路３と、内部バス６との間の接続を制御するの
である。

【００７３】ＣＢＩＵ４は、数種類のモードを有し、試
験を行うか否か、試験の内容、等の情報に基づき、これ
らのモードを切り替える。

【００７４】本実施の形態においては、モードは、「動
作モード」「試験モード」「動作試験モード」「試験回
路アクセスモード」の４種類を採用している。

【００７５】まず、「動作モード」においては、ＣＰＵ
コア２から内部バス６に対するアクセスのみを許可す
る。そして、「試験モード」では、試験回路３から内部
バス６に対するアクセスを許可し、その一方、ＣＰＵコ
ア２から内部バス６へのアクセスを禁止する。さらに、
「動作試験モード」においては、ＣＰＵコア２から内部
バス６へのアクセスと、試験回路３から内部バス６に対
するアクセスとの両方を許可する。さらに、「試験回路
アクセスモード」においては、ＣＰＵコア２から試験回
路３に対するアクセスを許可する。これら一連のモード
の切替はＩＦ切替回路４３によって接続を制御すること
により行われる。

【００７６】ＣＰＵコア２から内部バス６に対するアク
セスのみを許可する「動作モード」においては、従来か
ら存在する一般的なマイクロプロセッサ内蔵のＬＳＩ装
置と全く同様の動作を行う。

【００７７】試験回路３から内部バス６に対するアクセ
スを許可し、その一方、ＣＰＵコア２から内部バス６へ
のアクセスを禁止する「試験モード」においては、ＣＰ
Ｕコア２から内部バス６に対するアクセスが禁止される
ため、試験を目的とした動作のみが行えることになる。
試験回路３から周辺回路へのアクセスが、内部バス６を
経由することによって自由に行うことができる。

【００７８】また、ＣＰＵコア２から内部バス６に対す
るアクセスと、試験回路３から内部バス６に対するアク
セスの両方を許可する「動作試験モード」においては、
試験回路３を、ＣＰＵコア２が実行しているプログラム
の動作と連動して働かせることができる。例えば、試験
回路３を、ＣＰＵコア２を使わずに、複数の周辺回路９
の間のデータ伝送に利用することなどができる。このよ
うに試験回路３は、必ずしも試験目的のアクセスしかで
きないわけではなく、用途によってはＤＭＡ等の動作を
行わせることも好ましい。このように試験以外の目的の
アクセスも、アクセス制御回路３６が行う。

【００７９】ＣＰＵコア２から試験回路３に対するアク
セスを許可する「試験回路アクセスモード」において
は、ＣＰＵコア２からの周辺回路９に対するアクセス
が、周辺回路９の代わりに試験回路３に対するアクセス
として行われる。その結果、このモードでは、試験回路
が周辺回路９と同様の動作をしながら、ＣＰＵコア２の
アクセス動作の試験を行うのである。このモードにおけ
るＣＰＵコア２からのアクセスを受けるのはアクセス制
御回路３６である。

【００８０】実施の形態４．図５には、本実施の形態に
係るトリガー検出回路３５の動作を説明するためのＬＳ
Ｉ装置１の機能ブロック図が示されている。

【００８１】この図において、試験回路３からはＬＳＩ
装置１の内部の各回路に対してトリガー条件をチェック
するための信号線１２が設けられている。この信号線１
２は、トリガー条件をチェックするためのものであるか
ら、ある回路の状態がトリガー条件として設定され得る
ような回路に対してのみこの信号線１２が設けられてい
る。また、チップの外部からのトリガー条件を利用でき
るようにするためには、チップ外部には信号線１３を伸
展させる必要がある。そして、この信号線１２には、例
えば図５においてはタイミング設定回路１４が接続され
ている。このタイミング設定回路１４はＬＳＩ装置１の
外部の条件から、トリガー条件を生成する回路であり、
このようなタイミング設定回路１４に信号線１３を接続
することによって、チップ外部の信号のトリガー条件に
基づき試験回路３のアクセスを開始させることができ
る。

【００８２】例えば、外部バス８からメモリ１０に対す
るアクセスと、ＣＰＵコア２からメモリ１０に対するア
クセスとを競合させるような試験を実施したい場合に
は、まず、試験回路３の内部テーブル３２に外部からの
トリガー条件としてメモリ１０に対するアクセス要求を
設定する。そして、外部回路からメモリ１０へのアクセ
スが開始されると、チップ外部のタイミング設定回路１
４が、アクセスが開始された旨を試験回路３に対して
（信号線１３を介して）伝える。試験回路３のトリガー
検出回路３５は、このタイミング設定回路１４からの信
号を受信することにより、トリガー条件が成立したこと
を検出する。このトリガー条件の検出後、試験回路３は
メモリ１０に対するアクセスを開始する。

【００８３】なお、タイミング設定回路１４は、チップ
内部の処理クロック数を考慮して、タイミングを設定す
ることも好ましい。たとえば、タイミング設定回路１４
は、外部回路からメモリ１０に対するアクセスと、試験
回路３からメモリ１０に対するアクセスとのタイミング
の差を考慮して、所定のタイミングでメモリ１０に対す
るアクセスが競合するようにトリガー条件の発生を制御
している。具体的には、一般に外部回路からメモリ１０
に対するアクセスの方が、内部回路からメモリ１０に対
するアクセスよりも遅いため、外部回路からのアクセス
と試験回路３からのアクセスとを競合させるためには、
試験回路３からのアクセスを外部回路からのアクセスよ
り遅らせて行わせる必要がある。そのため、タイミング
設定回路１４は外部回路からメモリ１０へのアクセスが
開始された後所定の遅延時間が経過してから試験回路３
に対しトリガー条件の成立を伝えるのである。

【００８４】

【発明の効果】本発明は、以上のように構成され、機能
することによって、ＬＳＩ装置内部の試験に関し、内蔵
しているＣＰＵコア上でプログラムを動作させることな
く、ＬＳＩ装置内部の試験を詳細な条件設定の下実施す
ることができる。その結果、ＬＳＩ装置内部の機能動作
の検証を高精度に行うことができ、その動作保証を確実
にすることができる。さらに、従来のようにプログラム
を動作させることによりＬＳＩ装置内部の状態を試験に
適合するように調整する必要がなくなるので、ＬＳＩ装
置の試験を容易に実行することができる。

【００８５】また、本発明において試験用に新たに追加
された試験手段は、試験以外の用途にも使用することが
できる。そのため、余分な回路を内蔵する必要がない。

【００８６】具体的には、本発明によれば、以下の効果
を奏する。

【００８７】本発明によれば、ＣＰＵコアとは別個に周
辺回路をアクセスする、又は、周辺回路の代わりにＣＰ
Ｕコアからアクセスされる試験回路が備えられているた
め、ＣＰＵコアを動作させずに試験を行うことができる
ＬＳＩ装置が得られる。

【００８８】本発明によれば、内部テーブルにアクセス
タイミング等のパラメータを格納するので、アクセスパ
ラメータを自由に設定でき、柔軟な試験を行うことがで
きるＬＳＩ装置が得られる。

【００８９】本発明によれば、試験回路が、所定のタイ
ミングで周辺回路にアクセスできるので、柔軟な試験を
行うことができるＬＳＩ装置が得られる。

【００９０】本発明によれば、試験回路が、本ＬＳＩ装
置の外部回路の条件に基づく所定のタイミングで周辺回
路にアクセスできるので、柔軟な試験を行うことができ
るＬＳＩ装置が得られる。

【００９１】本発明によれば、試験回路のみが周辺回路
にアクセスできるので、正確な試験を行うことができる
ＬＳＩ装置が得られる。

【００９２】本発明によれば、ＣＰＵコアのみが周辺回
路にアクセスできるので、本ＬＳＩ装置の本来の動作を
正確に行わせることができる。

【００９３】本発明によれば、試験回路によるアクセス
とＣＰＵコアによるアクセスとが、共に周辺回路に印可
されるので、ＣＰＵコアを動作させた状態で試験を行う
ことができるＬＳＩ装置が得られる。

【００９４】本発明によれば、試験回路がＣＰＵコアの
アクセスを受けるので、周辺回路だけでなく、ＣＰＵコ
アのテストをすることができるＬＳＩ装置が得られる。

【００９５】本発明によれば、試験回路が試験目的以外
のアクセスをも行うので、試験以外の動作をも同時に行
うことができるＬＳＩ装置が得られる。

【００９６】本発明によれば、試験回路が周辺回路の代
わりを果たすので、ＣＰＵコアから周辺回路へのアクセ
ス動作を、周辺回路を用いずに試験することができる。

【００９７】本発明によれば、アクセスタイミング等の
アクセスパラメータをＣＰＵコアが設定できるので、ア
クセスパラメータの設定が容易なマイクロプロセッサが
得られる。

【００９８】本発明によれば、アクセスタイミング等の
アクセスパラメータをＬＳＩ装置の外部から設定できる
ので、アクセスパラメータの設定をより柔軟に行うこと
ができるＬＳＩ装置が得られる。

【００９９】本発明によれば、試験結果の比較が試験回
路中で行われるので、ＣＰＵコアを用いずに試験結果の
判断をすることができるＬＳＩ装置が得られる。

【図面の簡単な説明】

【図１】本発明の好ましい実施の形態に係るＬＳＩ装
置の機能ブロック図である。

【図２】本実施の形態の試験回路の機能ブロック図で
ある。

【図３】本実施の形態に係る試験回路の内部テーブル
の説明図である。

【図４】本発明の好適な実施の形態に係るＣＢＩＵの
機能ブロック図である。

【図５】本発明の好ましい実施の形態による信号線の
配置の様子を表す説明図である。

【図６】従来のＬＳＩ装置の試験方法を説明する機能
ブロック図である。

【符号の説明】

１ＬＳＩ装置、２ＣＰＵコア、３試験回路、４
ＣＰＵバスインターフェースユニット（ＣＢＩＵ）、５
キャッシュ、６内部バス、７外部バスインターフ
ェースユニット（ＢＩＵ）、８外部バス、９周辺回
路、１０メモリ、１１外部回路、１２信号線（Ｌ
ＳＩ装置内部）、１３信号線（ＬＳＩ装置外部）、１
４タイミング設定回路、３１データ制御回路、３２
内部テーブル、３３データ比較回路、３４データ
保持回路、３５トリガー検出回路、３６アクセス制
御回路、４１ＣＰＵコアＩＦ、４２試験回路ＩＦ、
４３ＩＦ切替回路、４４内部バスＩＦ、９１ＣＰ
Ｕバスインターフェースユニット、９２ダイレクトメ
モリアクセスコントローラ、３２１トリガー条件、３
２２動作、３２３アドレス、３２４データ。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年８月６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】変更

【補正内容】

【００１５】

【課題を解決するための手段】本発明は、所定のプログ
ラムを実行し、内部バスを介して周辺回路をアクセスす
るＣＰＵコアと、前記ＣＰＵコアがアクセスする前記周
辺回路と、前記ＣＰＵコアの代わりに前記内部バスを介
して前記周辺回路をアクセスするか、又は、前記周辺回
路の代わりに前記ＣＰＵコアからアクセスされうる試験
回路と、前記ＣＰＵコア及び試験回路と、前記内部バス
との間に配置され、前記試験回路から前記内部バスを介
する前記周辺回路へのアクセスと、前記ＣＰＵコアから
前記内部バスを介する前記周辺回路へのアクセスと、を
調停するＣＰＵバスインターフェースユニットと、を含
むことを特徴とするものである。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】前記試験回路は、前記試験回路が実行する
アクセスの種類、及び、前記試験回路が実行するアクセ
スのタイミング、を表すパラメータを格納する内部テー
ブル、を含むことが好適である。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１７

【補正方法】変更

【補正内容】

【００１７】また、前記試験回路は、前記ＬＳＩ装置の
内部状態を観察し、この内部状態に基づいて前記試験回
路が実行するアクセスのタイミングを検出するトリガー
検出回路と、前記トリガー検出回路が検出したアクセス
のタイミングにおいて、前記周辺回路をアクセスするア
クセス制御回路と、を含むことが好適である。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】また、前記試験回路は、前記ＬＳＩ装置の
外部の回路の状態を観察し、この外部の回路の状態に基
づいて前記試験回路が実行するアクセスのタイミングを
検出するトリガー検出回路と、前記トリガー検出回路が
検出したアクセスのタイミングにおいて、前記周辺回路
をアクセスするアクセス制御回路と、を含むことが好適
である。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】変更

【補正内容】

【００１９】本発明の前記ＣＰＵバスインターフェース
ユニットは、前記試験回路から前記周辺回路へのアクセ
スを許可し、前記ＣＰＵコアから前記周辺回路へのアク
セスを禁止する試験モードを有することを特徴とするも
のである。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】本発明の前記ＣＰＵバスインターフェース
ユニットは、前記試験回路から前記周辺回路へのアクセ
スを禁止し、前記ＣＰＵコアから前記周辺回路へのアク
セスを許可する動作モードを有することを特徴とするも
のである。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００２１

【補正方法】変更

【補正内容】

【００２１】本発明の前記ＣＰＵバスインターフェース
ユニットは、前記試験回路から前記周辺回路へのアクセ
スと、前記ＣＰＵコアから前記周辺回路へのアクセス
と、を共に許可する動作試験モードを有することを特徴
とするものである。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】本発明の前記ＣＰＵバスインターフェース
ユニットは、前記ＣＰＵコアから前記試験回路へのアク
セスを許可する試験回路アクセスモードを有することを
特徴とするものである。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００２３

【補正方法】変更

【補正内容】

【００２３】本発明の前記試験回路は、前記周辺回路に
対して試験を目的とするアクセスだけでなく、前記周辺
回路の機能を働かせるためのアクセスも行うことを特徴
とするものである。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】本発明の前記試験回路は、前記ＣＰＵコア
からのアクセスを受け付け、前記試験回路が、前記ＣＰ
Ｕコアに対して前記周辺回路と同様の動作を行い、前記
周辺回路を動作させずに、前記ＣＰＵコアのアクセス動
作の試験を行えることを特徴とするものである。

【手続補正１２】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】前記内部テーブルには、前記ＣＰＵコア
が、前記アクセスの種類、及び、前記アクセスのタイミ
ングを設定しうることが好適である。

【手続補正１３】

【補正対象書類名】明細書

【補正対象項目名】００２６

【補正方法】変更

【補正内容】

【００２６】また、前記内部テーブルには、本ＬＳＩ装
置の外部の装置が、前記アクセスの種類、及び、前記ア
クセスのタイミングを設定しうることが好適である。

【手続補正１４】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】また、前記試験回路は、前記試験回路のア
クセスによって前記試験回路が読み出したデータと、そ
の読み出したデータの期待値と、を比較する比較回路、
を含むことが好適である。

【手続補正１５】

【補正対象書類名】明細書

【補正対象項目名】００４４

【補正方法】変更

【補正内容】

【００４４】試験回路３の内部テーブルに設定されてい
る試験のための全てのオペレーションが終了した後、こ
の試験回路３はＣＰＵコア２や外部回路１１にその試験
結果を報告する。報告が完了した後は、ＣＰＵコア２か
ら周辺回路９へのアクセス禁止状態が解除され、通常の
ＬＳＩ装置１の動作状態に復帰する。

【手続補正１６】

【補正対象書類名】明細書

【補正対象項目名】００４５

【補正方法】変更

【補正内容】

【００４５】また、試験回路３が動作しており、試験回
路３から周辺回路９に対するアクセスが行われているい
わゆる「試験動作中」においても、ＣＰＵコア２からの
アクセスを禁止しないことも考えられる。このように試
験動作中におけるＣＰＵコア２のアクセスを許可するこ
とによって、ＣＰＵコア２上のプログラムと連動して、
周辺回路９に対するアクセスを行うことができる。この
ような周辺回路９に対するアクセスは、試験目的だけで
なく、試験以外の目的に応用することもできる。

【手続補正１７】

【補正対象書類名】明細書

【補正対象項目名】００８１

【補正方法】変更

【補正内容】

【００８１】この図において、試験回路３からはＬＳＩ
装置１の内部の各回路に対してトリガー条件をチェック
するための信号線１２が設けられている。この信号線１
２は、トリガー条件をチェックするためのものであるか
ら、ある回路の状態がトリガー条件として設定され得る
ような回路に対してのみこの信号線１２が設けられてい
る。また、チップの外部からのトリガー条件を利用でき
るようにするためには、チップ外部には信号線１３を伸
展させる必要がある。そして、この信号線１３には、例
えば図５においてはタイミング設定回路１４が接続され
ている。このタイミング設定回路１４はＬＳＩ装置１の
外部の条件から、トリガー条件を生成する回路であり、
このようなタイミング設定回路１４に信号線１３を接続
することによって、チップ外部の信号のトリガー条件に
基づき試験回路３のアクセスを開始させることができ
る。

【手続補正１８】

【補正対象書類名】明細書

【補正対象項目名】００９３

【補正方法】変更

【補正内容】

【００９３】本発明によれば、試験回路によるアクセス
とＣＰＵコアによるアクセスとが、共に周辺回路に印加
されるので、ＣＰＵコアを動作させた状態で試験を行う
ことができるＬＳＩ装置が得られる。

【手続補正１９】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正２０】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

Claims

【特許請求の範囲】

【請求項１】所定のプログラムを実行し、周辺回路を
アクセスするＣＰＵコアと、前記ＣＰＵコアがアクセスする前記周辺回路と、前記ＣＰＵコアの代わりに前記周辺回路をアクセスする
か、又は、前記周辺回路の代わりに前記ＣＰＵコアから
アクセスされうる試験回路と、を含むことを特徴とするＬＳＩ装置。
【請求項２】前記試験回路は、前記試験回路が実行するアクセスの種類、及び、前記試
験回路が実行するアクセスのタイミング、を表すパラメ
ータを格納する内部テーブル、を含むことを特徴とする
請求項１記載のＬＳＩ装置。
【請求項３】前記試験回路は、前記ＬＳＩ装置の内部状態を観察し、この内部状態に基
づいて前記試験回路が実行するアクセスのタイミングを
検出するトリガー検出回路と、前記トリガー検出回路が検出したアクセスのタイミング
において、前記周辺回路をアクセスするアクセス制御回
路と、を含むことを特徴とする請求項１又は２記載のＬＳＩ装
置。
【請求項４】前記試験回路は、前記ＬＳＩ装置の外部の回路の状態を観察し、この外部
の回路の状態に基づいて前記試験回路が実行するアクセ
スのタイミングを検出するトリガー検出回路と、前記トリガー検出回路が検出したアクセスのタイミング
において、前記周辺回路をアクセスするアクセス制御回
路と、を含むことを特徴とする請求項１又は２記載のＬＳＩ装
置。
【請求項５】前記試験回路から前記周辺回路へのアク
セスと、前記ＣＰＵコアから前記周辺回路へのアクセス
と、を調停するＣＰＵバスインターフェースユニット、を含み、前記ＣＰＵバスインターフェースユニットは、前記試験
回路から前記周辺回路へのアクセスを許可し、前記ＣＰ
Ｕコアから前記周辺回路へのアクセスを禁止する試験モ
ードを有することを特徴とする請求項１、２、３、４の
いずれかに記載のＬＳＩ装置。
【請求項６】前記試験回路から前記周辺回路へのアク
セスと、前記ＣＰＵコアから前記周辺回路へのアクセス
と、を調停するＣＰＵバスインターフェースユニット、を含み、前記ＣＰＵバスインターフェースユニットは、前記試験
回路から前記周辺回路へのアクセスを禁止し、前記ＣＰ
Ｕコアから前記周辺回路へのアクセスを許可する動作モ
ードを有することを特徴とする請求項１、２、３、４の
いずれかに記載のＬＳＩ装置。
【請求項７】前記試験回路から前記周辺回路へのアク
セスと、前記ＣＰＵコアから前記周辺回路へのアクセス
と、を調停するＣＰＵバスインターフェースユニット、を含み、前記ＣＰＵバスインターフェースユニットは、前記試験
回路から前記周辺回路へのアクセスと、前記ＣＰＵコア
から前記周辺回路へのアクセスと、を共に許可する動作
試験モードを有することを特徴とする請求項１、２、
３、４のいずれかに記載のＬＳＩ装置。
【請求項８】前記試験回路からの前記周辺回路へのア
クセスと、前記プロセッシングユニットから前記周辺回
路へのアクセスと、を調停するバスインターフェースユ
ニット、を含み、前記バスインターフェースユニットは、前記ＣＰＵコア
から試験回路へのアクセスを許可する試験回路アクセス
モードを有することを特徴とする請求項１、２、３、４
のいずれかに記載のＬＳＩ装置。
【請求項９】前記試験回路は、前記周辺回路に対して試験を目的とするアクセスだけで
なく、前記周辺回路の機能を働かせるためのアクセスも
行うことを特徴とする請求項７記載のＬＳＩ装置。
【請求項１０】前記試験回路は、前記ＣＰＵコアからのアクセスを受け付け、前記試験回
路が、前記ＣＰＵコアに対して前記周辺回路と同様の動
作を行い、前記周辺回路を動作させずに、前記ＣＰＵコ
アのアクセス動作の試験を行えることを特徴とする請求
項８記載のＬＳＩ装置。
【請求項１１】前記内部テーブルには、前記ＣＰＵコ
アが、前記アクセスの種類、及び、前記アクセスのタイ
ミングを設定しうることを特徴とする請求項２、３、
４、５、６、７、８、９、１０のいずれかに記載のＬＳ
Ｉ装置。
【請求項１２】前記内部テーブルには、本ＬＳＩ装置
の外部の装置が、前記アクセスの種類、及び、前記アク
セスのタイミングを設定しうることを特徴とする請求項
２、３、４、５、６、７、８、９、１０のいずれかに記
載のＬＳＩ装置。
【請求項１３】前記試験回路は、前記試験回路のアクセスによって前記試験回路が読み出
したデータと、その読み出したデータの期待値と、を比
較する比較回路、を含む請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２のいずれかに記載のＬＳＩ装置。