JP2000332205A - プロセッサ内蔵半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ピン端子数を増加させることなくボード実装
レベルにおいても、容易に内部信号を外部で観測してデ
バッグを行なうことのできるプロセッサ内蔵半導体集積
回路装置を提供する。 【解決手段】 デバッグサポートユニット（２ａ）から
のＣＰＵ動作トレース情報と内部バス（３）上の内部信
号をテストモード信号に従って選択してＣＰＵ動作トレ
ース情報信号用ピン端子（１２）へ伝達するマルチプレ
クサ（８，８Ａ）を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プロセッサ内蔵
半導体集積回路装置に関し、特に、デバッグを容易に行
なうことのできるプロセッサ内蔵半導体集積回路装置に
関する。

【０００２】

【従来の技術】ＭＰＵ（マイクロ・プロセッサ・ユニッ
ト）およびＣＰＵ（セントラル・プロセッサ・ユニッ
ト）などのプロセッサにおいては、プログラムの検証お
よびハードウェアの動作確認などのデバッグ作業が行な
われる。このようなデバッグ作業を容易とするために、
従来から、デバッグ作業を支援するためのデバッグサポ
ートユニットが、プロセッサ内に搭載されている。特
に、システム・オン・チップと呼ばれるような１チップ
上に、プロセッサおよび周辺ＬＳＩ（大規模集積回路装
置）が集積化させる構成においては、複雑な内部構成を
正確に動作させる必要があり、デバッグ作業が重要とな
る。

【０００３】図１５は、従来のプロセッサ内蔵半導体集
積回路装置の内部構成およびそのデバッグ環境を概略的
に示す図である。図１５において、プロセッサ内蔵半導
体集積回路装置（以下、ＣＰＵ内蔵ＬＳＩと称す）１
は、与えられた命令に従って指令された処理を行なうた
めのＣＰＵコア２と、プログラムを格納するための読出
専用メモリ（ＲＯＭ）４と、中間データを保持するため
のランダム・アクセス・メモリ（ＲＡＭ）５と、装置外
部との信号（データを含む）の授受を行なうための入出
力回路を含むＩＯモジュール６と、ＲＡＭ５に直接アク
セスして、外部とのデータの授受を行なうためのダイレ
クト・メモリ・アクセス・コントローラ（ＤＭＡＣ）７
を含む。これらのＣＰＵコア２、ＲＯＭ４、ＲＡＭ５、
ＩＯモジュール６、およびＤＭＡＣ７は、内部バス３を
介して相互接続される。

【０００４】ＣＰＵコア２には、このＣＰＵコア２が実
行するソフトウェア（プログラム）のデバッグを容易に
するためにデバッグサポートユニット（ＤＳＵ）２ａが
搭載される。このデバッグサポートユニット（ＤＳＵ）
２ａは、ピン端子１０に接続されるＤＳＵ制御用信号
線、ピン端子１１に接続されてＣＰＵが特定の内部状態
になったことを外部に通知するためのＣＰＵイベント通
知信号線、およびピン端子１２に接続されるＣＰＵの動
作状態トレース用信号線に接続される。

【０００５】このＣＰＵ内蔵ＬＳＩ１は、さらに、ピン
端子１９を介して与えられるテストモード指示信号ＴＰ
に従ってＩＯモジュール６および内部バス３の一方をＩ
Ｏ端子１３に接続するデバッグ用マルチプレクサ（ＭＵ
Ｘ）１８を含む。内部バス３には、データ、アドレス信
号および制御信号を含む信号が伝達される。

【０００６】このＣＰＵ内蔵ＬＳＩは、内部バス３のバ
スマスタが、ＣＰＵコア２およびＤＭＡＣ７である。こ
の内部バス３には、さらに、バスアービタなどの周辺回
路が接続されるが、これらは図面を簡略化するために示
していない。

【０００７】デバッグ動作時においては、ＣＰＵ内蔵Ｌ
ＳＩ１は、ピン端子１０〜１２を介して、外部に設けら
れたＤＳＵ対応デバッグ装置２０に結合される。このＤ
ＳＵ対応デバッグ装置２０は、ＣＰＵコア２に含まれる
デバッグサポートユニット（ＤＳＵ）２ａの動作を制御
するための制御部２０ａと、この制御部２０ａの制御の
下に、デバッグサポートユニット２ａからピン端子１２
を介して出力されるＣＰＵ動作状態トレース信号を格納
するトレースデータ格納用メモリ２０ｂを含む。このＤ
ＳＵ対応デバッグ装置２０は、またピン端子２２を介し
てコンピュータ３０に結合される。したがって、このＤ
ＳＵ対応デバッグ装置２０は、コンピュータ３０の制御
の下に、ＣＰＵコア２に含まれるＣＰＵの動作を制御す
るとともに、このトレースデータ格納用メモリ２０ｂに
格納されたトレースデータを、コンピュータ３０の表示
画面上に表示することができる。

【０００８】デバッグ環境下においては、さらに、ＩＯ
端子１３が、ロジックアナライザ４０にプローブケーブ
ル４２を介して結合される。このロジックアナライザ４
０は、ＩＯ端子１３上の信号の論理レベルのモニタの動
作を行なう。

【０００９】通常動作時においては、デバッグ用マルチ
プレクサ（ＭＵＸ）１８は、ＩＯモジュール６を選択し
てＩＯ端子１３に結合し、デバッグ環境下においては、
ピン端子１９に与えられるテストモード指示信号ＴＰの
活性化に応答して、内部バス３をＩＯ端子１３に結合す
る。内部バス３をデバッグ用マルチプレクサ（ＭＵＸ）
８を介してＩＯ端子１３に結合することにより、デバッ
グ環境下において、ロジックアナライザ４０により、内
部バス３の状態をモニタする。ＣＰＵ内蔵ＬＳＩ１のデ
バッグ時においては、ＣＰＵコア２の実行するソフトウ
ェアに従って内部バス３にはどのような信号が出力され
ているかを外部で観測することにより、このソフトウェ
アが正確に実行されているか否かを識別することが必要
となる。この内部バス３の信号値を外部でモニタするた
めに、デバッグ用マルチプレクサ（ＭＵＸ）１８が設け
られる。

【００１０】一方、ＤＳＵ対応デバッグ装置２０は、デ
バッグ動作時には、ＤＳＵ制御ピン端子１０を介して制
御信号をデバッグサポートユニット２ａへ与えて、ＣＰ
Ｕコア２に、命令を実行させるとともに、その実行を制
御する。このデバッグサポートユニット２ａは、ＣＰＵ
コア２に含まれるＣＰＵの動作状態をモニタし、ＣＰＵ
が特定の内部状態になったとき（デバッグ時に指定され
る）、ＣＰＵイベント通知信号をピン端子１１を介して
ＤＳＵ対応デバッグ装置２０へ与える。ＤＳＵ対応デバ
ッグ装置２０では、デバッグサポートユニット２ａから
ピン端子１１を介して与えられるＣＰＵイベント通知信
号が活性状態となると、制御部２０ａが、トレースデー
タ格納用メモリ２０ｂに書込命令を与え、デバッグサポ
ートユニット２ａからピン端子１２を介して与えられる
ＣＰＵ動作トレース情報をそこに格納する。このトレー
スデータ格納用メモリ２０ｂに格納されたＣＰＵ動作ト
レース情報は、ピン端子２２を介してコンピュータ３０
へ与えられ、コンピュータ画面上での表示などが実行さ
れる。

【００１１】またデバッグ環境下においては、デバッグ
用マルチプレクサ（ＭＵＸ）１８が、内部バス３をＩＯ
ピン１３に結合しており、ロジックアナライザ４０がこ
のＩＯピン１３およびデバッグ用マルチプレクサ（ＭＵ
Ｘ）１８を介して内部バス３の信号値を観測しており、
そのモニタ結果をロジックアナライザ４０の表示画面上
に表示する。

【００１２】このコンピュータ３０の表示画面およびロ
ジックアナライザ４０の表示画面上に表示された情報を
オペレータが検査することにより、ＣＰＵコア２が正常
に動作し、指定された命令を実行しているか否かが判定
される。

【００１３】異常が判定された場合、ＣＰＵ動作トレー
ス情報に基づいて、異常発生原因となった命令が識別さ
れ、デバッグが実行される。

【００１４】

【発明が解決しようとする課題】このＣＰＵ内蔵ＬＳＩ
１においては、内部バス３のバスマスタが、ＣＰＵコア
２およびダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ）７である。ダイレクト・メモリ・アクセス
・コントローラ（ＤＭＡＣ）７は、ＣＰＵコア２のＣＰ
Ｕが演算処理を行なっているとき、その演算処理動作に
悪影響を及ぼすことなく、ランダム・アクセス・メモリ
（ＲＡＭ）５へアクセスし、外部の共有メモリまたはロ
ジック／プロセッサとの間でデータの転送を実行する。
すなわち、このＣＰＵ内蔵ＬＳＩ１においては、ＣＰＵ
コア２に含まれるＣＰＵおよびダイレクト・メモリ・ア
クセス・コントローラ（ＤＭＡＣ）７が並列に動作す
る。このＣＰＵコア２およびダイレクト・メモリ・アク
セス・コントローラ（ＤＭＡＣ）７の並列動作に関する
デバッグは、データのインテグリティを保証する上で非
常に重要である。

【００１５】しかしながら、この図１５に示す従来のＣ
ＰＵ内蔵ＬＳＩに対するデバッグ環境下においては、内
部バス３の信号値は、ロジックアナライザ４０の画面上
に表示され、一方、ＣＰＵコア２に含まれるＣＰＵの動
作状態についての情報は、コンピュータ３０の画面上に
表示される。ロジックアナライザ４０およびコンピュー
タ３０は個々独立に動作しており、したがって、このＣ
ＰＵコア２に含まれるＣＰＵの動作状態情報と内部バス
上の信号値の時間軸を一致させて表示させることは不可
能である。したがって、このＣＰＵコア２に含まれるＣ
ＰＵの動作と、ダイレクト・メモリ・アクセス・コント
ローラ（ＤＭＡＣ）の動作状態とを関連づけて解析する
のは困難であり、それゆえ、このＣＰＵおよびダイレク
ト・メモリ・アクセス・コントローラ（ＤＭＡＣ）の並
列動作に関連したデバッグは極めて困難であるという問
題があった。

【００１６】また、ロジックアナライザ４０を使用する
ため、プローブケーブル４２をＩＯピン端子１３に接続
する必要があり、したがって、このＩＯピン端子１３
は、基板上に設ける必要があり、たとえばボール・グリ
ッド・アレイ（ＢＧＡ）のような基板下にピン端子が配
置されるような構成に対しては、このロジックアナライ
ザ４０を使用することができなくなる。これは、ＣＰＵ
内蔵ＬＳＩのＩＯピン端子の配置がこのデバッグのため
に制約されるという問題が生じる。

【００１７】また、ＣＰＵコア２に対し、大記憶容量の
メモリを同一基板上に集積化する構成の場合、内部バス
３のビット幅はピン端子数に制約されないため、そのビ
ット幅は十分広くされる。一方、ＩＯピン端子１３およ
び他のピン端子の数は、このＣＰＵ内蔵ＬＳＩのパッケ
ージによる外部ピン端子数の制約を受けており、上限が
存在する。したがって、内部バス３に含まれる信号線上
の信号値をすべてロジックアナライザ４０へ与えること
はできず、正確に、内部バスの状態を外部で観測するこ
とができなくなるという問題が生じる。

【００１８】また、ＩＯモジュール６は、実動作時にお
いては、データの入出力を行なうための本来の入出力回
路として使用される。したがって、このＣＰＵ内蔵ＬＳ
Ｉ１を、ボード上に実装した場合、このＩＯピン端子１
３は、他の装置のピン端子に配線により接続されてお
り、ＩＯモジュール６が、デバッグ用マルチプレクサ
（ＭＵＸ）１８を介してＩＯピン端子１３に接続され
る。したがって、ボード上実装レベルにおいては、この
ＩＯピン端子１３にプローブケーブル４２を接続して、
ロジックアナライザ４０でこのＩＯピン端子１３の信号
値を観測することはできず、ＣＰＵ内蔵ＬＳＩ単体でし
か、デバッグを行なうことができなくなるという問題が
生じる。

【００１９】さらに、デバッグ用マルチプレクサ（ＭＵ
Ｘ）１８においては、ＩＯピン端子１３を駆動するため
のドライバが設けられる。ＣＰＵ内蔵ＬＳＩ１を有する
システムにおいては、その動作周波数は、たとえば１０
０ＭＨｚから３００ＭＨｚと高速であり、このような高
速のクロックに従ってＩＯピン端子１３を充放電した場
合、電磁輻射によるノイズが生じる。したがって、この
ような輻射ノイズを低減するため、ＩＯピン端子１３を
駆動する出力ドライバの駆動能力は、一般に、比較的小
さくされ、急速のＩＯピン端子１３の充放電が抑制され
る。しかしながら、このような場合、ＩＯピン端子１３
の充放電速度が比較的遅くなるため、プローブケーブル
４２での信号の伝搬遅延が大きくなり、高速のクロック
信号に従って伝達される内部バス３上の信号の高速な変
化をＩＯピン端子１３およびプローブケーブル４２を介
してロジックアナライザ４０で取込むことができず、正
確な内部バス３の状態の外部での観測を行なうことがで
きなくなるという問題が生じる。

【００２０】それゆえ、この発明の目的は、ピン配置の
制約を受けることなくデバッグに必要な情報を外部で容
易にかつ正確に観測することのできるプロセッサ内蔵半
導体集積回路装置を提供することである。

【００２１】この発明の他の目的は、内部バスのビット
幅が広い場合でも、内部バス信号を、ピン数を増加させ
ることなく外部で観測することのできるプロセッサ内蔵
半導体集積回路装置を提供することである。

【００２２】

【課題を解決するための手段】この発明は、要約すれ
ば、ＣＰＵ動作トレース情報出力ピンに、選択的に、Ｃ
ＰＵ動作トレース情報および内部バス情報を与える。

【００２３】すなわち、請求項１に係るプロセッサ内蔵
半導体集積回路装置は、データを含む信号を伝達するた
めの内部バスと、この内部バスに結合されるプロセッサ
とを含む。このプロセッサは、集積回路装置外部に設け
られるデバッグ装置と信号の授受を行なってこの集積回
路装置のデバッグを支援するためのデバッグサポートユ
ニットを含む。このデバッグサポートユニットは、プロ
セッサの動作情報を抽出する回路を含む。

【００２４】請求項１に係るプロセッサ内蔵半導体集積
回路装置は、さらに、テストモード指示信号に応答し
て、内部バス上の信号およびデバッグサポートユニット
のプロセッサ動作情報の一方を選択して所定のピン端子
へ伝達するためのセレクタを備える。

【００２５】請求項２に係るプロセッサ内蔵半導体集積
回路装置は、請求項１の装置が、さらに、内部バスと外
部端子との間で信号の授受を行なうための入出力回路を
含む。所定のピン端子は、外部端子と別に設けられる。

【００２６】請求項３に係るプロセッサ内蔵半導体集積
回路装置は、請求項１または２の内部バスが複数ビット
の信号を伝達するマルチビットバスを備え、このマルチ
ビットバスが、各々が所定のビット幅を有する複数のサ
ブバスに分割される。セレクタは、第１のテストモード
指示信号に従って、マルチビットバスの複数のサブバス
から１つのサブバスを選択するための第１のマルチプレ
クサと、第２のテストモード指示信号に従って、第１の
マルチプレクサの出力信号とデバッグサポートユニット
からのプロセッサ動作情報の一方を選択して所定の端子
へ出力するための第２のマルチプレクサを備える。

【００２７】請求項４に係るプロセッサ内蔵半導体集積
回路装置は、請求項１から３のいずれかの装置におい
て、テストモード指示信号は外部から専用のテストピン
端子を介して与えられる。

【００２８】請求項５に係るプロセッサ内蔵半導体集積
回路装置は、請求項１から３のいずれかの装置が、さら
に、内部バスに結合され、テストモード指示信号を内部
バスを介して受けて格納し、該格納した信号をセレクタ
へ与えるレジスタ回路を含む請求項６に係るプロセッサ
内蔵半導体集積回路装置は、請求項１のセレクタが、内
部バスに結合され、この内部バスの信号をクロック信号
に同期して転送するための第１のフリップフロップ回路
と、テストモード指示信号に従って第１のフリップフロ
ップ回路の出力信号の所定数のビットの組を選択するた
めの第１のマルチプレクサと、第１のマルチプレクサの
出力信号をクロック信号に同期して転送するための第２
のフリップフロップ回路と、テストモード指示信号に応
答して、このデバッグサポートユニットのプロセッサ動
作情報および第２のフリップフロップ回路の出力信号の
一方を選択して所定のピン端子へ出力するための第２の
マルチプレクサを含む。

【００２９】請求項７に係るプロセッサ内蔵半導体集積
回路装置は、請求項１のセレクタが、内部バス上の信号
のビット数を低減するための圧縮処理を行なう圧縮回路
と、テストモード指示信号に応答して圧縮回路の出力信
号および内部バス上の信号の所定数のビットの組のいず
れかを選択する第１のマルチプレクサと、テストモード
指示信号に応答して第１のマルチプレクサの出力信号お
よびデバッグサポートユニットからのプロセッサ動作情
報の一方を選択して所定のピン端子へ印加するための第
２のマルチプレクサを備える。

【００３０】内部バス情報を、プロセッサ動作情報と同
じピン端子を介して伝達することにより、従来のような
ＩＯピン端子を介して内部バス情報を出力する必要がな
く、ピン端子数を増加させることなく、またピン端子配
置の制約を受けることなく内部情報を外部で観測するこ
とができる。また、同じピン端子を介して外部にプロセ
ッサ動作情報および内部バス情報が伝達されるため、１
つのデバッグ装置においてプロセッサ動作情報および内
部バス情報の時間軸を合わせて解析することが可能とな
り、複雑なデバッグをも容易に行なうことができる。

【００３１】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従うＣＰＵ内蔵ＬＳＩの構成および
そのデバッグ環境を概略的に示す図である。図１におい
て、ＣＰＵ内蔵ＬＳＩ１は、従来と同様、内部バス３に
結合されるＣＰＵコア２、プログラムを格納する読出専
用メモリ（ＲＯＭ）４、中間データを格納するためのラ
ンダム・アクセス・メモリ（ＲＡＭ）５、および信号
（データを含む）の入出力を行なうためのＩＯモジュー
ル６と、ダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ）７を含む。これらの構成要素２〜７は、内
部バス３を介して相互接続される。ＩＯモジュール６
は、また内部ＩＯバス１４を介してＩＯピン端子１３に
結合される。この内部ＩＯバス１４は、ＩＯピン端子１
３に含まれる端子と同一ビット幅を有する。

【００３２】ＣＰＵコア２は、また、デバッグサポート
ユニット（ＤＳＵ）２ａを含む。内部バス３は、内部デ
ータを伝達するための内部データバス３ａならびにアド
レス信号および制御信号を伝達するための内部信号バス
３ｂを含む。

【００３３】このＣＰＵ内蔵ＬＳＩ１は、内部データバ
ス３ａおよび内部信号バス３ｂ上のそれぞれの１６ビッ
トの信号とデバッグサポートユニット２ａからのＣＰＵ
動作トレース情報を受け、ピン端子９から与えられるテ
ストモード指示信号に従って、ＣＰＵ動作トレース情
報、内部データおよび内部信号のいずれかを選択してＣ
ＰＵ動作トレース情報用のピン端子１２へ伝達するマル
チプレクサ８を含む。この図１に示す構成においては、
マルチプレクサ８へは、１６ビットの内部データ、およ
び１６ビットの内部信号が伝達され、また８ビットのＣ
ＰＵ動作トレース情報が与えられ、マルチプレクサ８
は、このピン端子９から与えられるテストモード指示信
号に従って８ビットの信号を選択して８ビットのＣＰＵ
動作トレース用ピン端子１２へ伝達する。

【００３４】デバッグ環境としては、このＣＰＵ内蔵Ｌ
ＳＩ１の外部に、ＤＳＵ対応デバッグ装置２０が設けら
れる。このＤＳＵ対応デバッグ装置２０は、ＤＳＵ制御
ピン端子１０およびＣＰＵイベント通知ピン端子１１を
介してデバッグサポートユニット（ＤＳＵ）２ａに結合
される制御部２０ａと、ＣＰＵ動作トレース用ピン端子
１２を介してマルチプレクサ８からの信号（データを含
む）を受けて格納するデータ格納用メモリ２０ｂを含
む。

【００３５】制御部２０ａは、ＤＳＵ制御ピン端子１０
を介して、デバッグサポートユニット（ＤＳＵ）２ａと
デバッグ動作に必要な制御信号の授受を行ない、またＣ
ＰＵイベント通知ピン端子１１を介してデバッグサポー
トユニット（ＤＳＵ）２ａから与えられるＣＰＵイベン
ト通知信号を受ける。データ格納用メモリ２０ｂは、ま
た、制御部２０ａの制御のもとにその格納データをピン
端子２２を介してコンピュータ３０へ伝達する。

【００３６】コンピュータ３０は、このピン端子２２を
介して制御部２０ａを制御し、従来と同様、ＤＳＵ対応
デバッグ装置２０の制御部２０ａを介してデバッグサポ
ートユニット（ＤＳＵ）２ａの動作を制御し、これによ
り、ＣＰＵコア２の命令の実行を制御することができ
る。また、従来と同様、コンピュータ３０は、データ格
納用メモリ２０ｂに格納されたＣＰＵ動作トレース情報
をその表示画面上に表示することができる。

【００３７】データ格納用メモリ２０ｂには、マルチプ
レクサ８を介して内部バス３上の信号も格納される。し
たがって、コンピュータ３０においては、この内部バス
３上の信号をコンピュータ画面上に表示するために、内
部バス信号表示用ソフトウェア（ＳＷ）がインストール
される。

【００３８】したがって、図１に示すＣＰＵ内蔵ＬＳＩ
１のデバッグ環境においては、従来とは異なり、ロジッ
クアナライザは使用されない。ＤＳＵ対応デバッグ装置
２０が、ピン端子１０、１１および１２を介して、この
ＣＰＵ内蔵ＬＳＩ１に結合される。

【００３９】次に、この図１に示すＣＰＵ内蔵ＬＳＩ１
のデバッグ動作について説明する。まず、デバッグサポ
ートユニット（ＤＳＵ）２ａには、トレースを開始すべ
き位置（或る命令のプログラム番地）を特定する情報
が、ＤＳＵ対応デバッグ装置２０から与えられる。この
トレース開始位置情報に従って、デバッグサポートユニ
ット（ＤＳＵ）２ａは、ステータスレジスタにその指定
されたトレース開始情報を格納する。次いで、オペレー
タからのデバッグ開始指示に従って、ＤＳＵ対応デバッ
グ装置２０が、ＤＳＵ制御ピン端子１０を介して動作開
始のための制御信号をデバッグサポートユニット２ａへ
与える。この動作開始指示信号に従って、デバッグサポ
ートユニット（ＤＳＵ）２ａが起動され、ＣＰＵコア２
のＣＰＵが図示しないプログラムカウンタに従って順次
命令を実行する。このＣＰＵの実行命令番地が、デバッ
グサポートユニット（ＤＳＵ）２ａのステータスレジス
タに格納されたトレース開始位置情報と一致すると、デ
バッグサポートユニット（ＤＳＵ）２ａが、ＣＰＵイベ
ント通知信号をＣＰＵイベント通知ピン端子１１を介し
てＤＳＵ対応デバッグ装置２０へ与える。このとき、マ
ルチプレクサ８は、既に、ピン端子９から与えられるテ
ストモード指示信号に従って、内部バス３上の信号およ
びデバッグサポートユニット（ＤＳＵ）２ａからのＣＰ
Ｕ動作トレース情報のいずれかを選択する状態に設定さ
れている。

【００４０】ＤＳＵ対応デバッグ装置２０は、デバッグ
サポートユニット（ＤＳＵ）２ａからＣＰＵイベント通
知信号が与えられると（活性化されると）、制御部２０
ａの制御の下に、データ格納用メモリ２０ｂに、ピン端
子１２を介してマルチプレクサ８から与えられる信号
（データ）を格納する。マルチプレクサ８の接続態様に
従って、データ格納用メモリ２０ｂには、ＣＰＵ動作ト
レース情報、内部データバス３ａ上の内部データ、およ
び内部信号バス３ｂ上のアドレス信号または制御信号の
いずれかが格納されている。

【００４１】コンピュータ３０は、このトレース動作が
完了すると、ＤＳＵ対応デバッグ装置２０に対し、ピン
端子２２を介して制御部２０ａへアクセス要求を与え、
データ格納用メモリ２０ｂに格納された情報を読出す。
このコンピュータ３０には、内部バス信号表示用ソフト
ウェア（ＳＷ）３０ａが新たにインストールされてい
る。したがって、図示しないＣＰＵ動作トレース情報表
示用のソフトウェアおよびこの内部バス信号表示用ソフ
トウェア３０ａを起動することにより、データ格納用メ
モリ２０ｂから読出されたデータを、このコンピュータ
画面上に表示することができ、ＣＰＵ動作トレース情報
と時間軸を合わせて、内部バス３上の信号値を表示す
る。これにより、従来困難であった、ＣＰＵコア２およ
びダイレクト・メモリ・アクセス・コントローラ（ＤＭ
ＡＣ）の並列動作時におけるＣＰＵコア２の動作状態お
よび内部バス３上の信号値を並列表示して、デバッグを
行なうことが可能となる。

【００４２】また、ＩＯ端子１３には、ロジックアナラ
イザを接続する必要がなく、したがって、このＩＯ端子
１３は、外部から接続可能な位置に設ける必要がなく、
ピン配置の自由度が高くなり、たとえばボール・グリッ
ド・アレイ（ＢＧＡ）などのピン配置を利用することが
できる。また、ＩＯモジュール６が、このＩＯ端子１３
に接続されているボード上実装レベルにおいても、デバ
ッグ専用の、ピン端子１０、１１および１２を介して内
部バス３上の信号値を外部で観測することができるた
め、ボード上レベルでのデバッグをも行なうことができ
る。

【００４３】さらに、内部バス３上の信号値は、ＣＰＵ
動作トレース用ピン端子１２を介して外部に設けられた
ＤＳＵ対応デバッグ装置２０へ与えられており、したが
って、内部バス３上の信号値を外部ピン端子数の影響を
受けることなく外部へ出力することができる。

【００４４】また、このマルチプレクサ８からＣＰＵ動
作トレース情報をピン端子１２へ伝達するドライバは、
図示しない内部クロック信号に同期して動作しているＣ
ＰＵの動作状態を外部に伝搬することができるのに十分
なドライブ能力を有している。したがって、この内部ク
ロック信号に同期して変化する内部バス３上の信号値も
このＣＰＵ動作トレース情報をピン端子１２へ伝達する
ドライバを介して外部に伝達することができ、高速で変
化する内部バス３上の信号の状態を外部に設けられたＤ
ＳＵ対応デバッグ装置２０へ正確に伝達することがで
き、正確なデバッグ動作が保障される。

【００４５】［各部の構成］図２は、図１に示すＣＰＵ
コア２の構成を概略的に示す図である。図２において
は、ＣＰＵコア２は、実行すべき命令の番地を指定する
命令アドレスを発生するプログラムカウンタ２ｂと、こ
のプログラムカウンタ２ｂからの命令アドレスに従って
図示しない命令メモリへアクセスし、指定された命令を
実行する命令実行処理部２ｃを含む。この命令実行処理
部２ｃは、ＣＰＵ内部バス２ｄを介して制御信号および
アドレス信号およびデータを授受し、ＣＰＵ内部バス２
ｄは、図示しないＩＯポートを介して内部バス３に結合
される。このＣＰＵコア２においては、必要なデータお
よびフラグなどを格納するレジスタ回路が設けられてお
り、また必要なデータをキャッシュするキャッシュメモ
リも設けられているが、これらは図面を簡略化するため
に示していない。

【００４６】デバッグサポートユニット２ａは、ピン端
子１０および１１に結合され、ＤＳＵ制御信号およびＣ
ＰＵイベント通知信号を入出力する制御部２ａａと、制
御部２ａａの制御の下に、ＣＰＵ動作トレース開始位置
情報を格納するステータスレジスタ２ａｂと、ＣＰＵ内
部バス２ｄに結合され、制御部２ａａの制御の下に、こ
のＣＰＵの動作状態を示す信号を抽出してピン端子マル
チプレクサ８へ与える情報抽出回路２ａｃを含む。

【００４７】ステータスレジスタ２ａｂには、トレース
開始位置を示すプログラムカウンタ２ｂのカウント値が
格納され、制御部２ａａはこのプログラムカウンタ２ｂ
のカウント値がステータスレジスタ２ａｂに格納された
トレース開始位置情報（アドレス）と一致すると、ＣＰ
Ｕイベント通知信号を活性状態へ駆動する。制御部２ａ
ａは、また、ＣＰＵ内部バス２ｄを介して命令実行処理
部２ｃに対し、デバッグ動作時、命令の実行を起動する
制御信号を与える。

【００４８】なお、情報抽出回路２ａｃは、ＣＰＵ内部
データバス２ｄに結合されているが、ＣＰＵの動作状態
を表わす信号を受けるように結合されればよく、破線で
示すプログラムカウンタ２ｂのカウント値または他のた
とえばレジスタ回路の情報を抽出するように構成されて
もよい。

【００４９】図３は、図１に示すマルチプレクサ８の構
成を概略的に示す図である。図３に示すように、内部バ
ス３は１６ビットの内部データバス３ａおよび１６ビッ
トの内部信号バス３ｂを含んでおり、合計３２ビット幅
を有している。この内部バス３は、それぞれが８ビット
幅を有する４つのサブバスＳＤ１〜ＳＤ４に分割され
る。マルチプレクサ８は、テストモード指示信号ＴＰ１
に従ってこれらのサブバスＳＤ１〜ＳＤ４のうちの１つ
を選択する第１のマルチプレクサ８ａと、第２のテスト
モード指示信号ＴＰ２に従って、デバッグサポートユニ
ット（ＤＳＵ）２ａから出力されるＣＰＵ動作トレース
情報と第１のマルチプレクサ８ａの出力信号の一方を選
択してピン端子１２へ伝達する第２のマルチプレクサ８
ｂを含む。

【００５０】ＣＰＵ動作トレース情報は８ビットであ
り、したがって、ＣＰＵ動作トレース用ピン端子１２も
８ビット幅を有している。内部バス３は３２ビット幅を
有しており、ＣＰＵ動作トレース用ピン端子１２のビッ
ト幅よりも大きい。しかしながら、内部バス３を複数の
サブバスＳＤ１〜ＳＤ４に分割することにより、必要な
内部信号値を選択して外部で観測することができる。し
たがって、このテストモード指示信号ＴＰ１を適当に選
択状態へ駆動することにより、３２ビット幅の内部バス
３上の内部信号の状態を、すべて外部で観測することが
できる。

【００５１】第１のテストモード指示信号ＴＰ１は、４
つのサブバスＳＤ１〜ＳＤ４から１つを選択する。した
がって、単純な形態においては、この第１のテストモー
ド指示信号ＴＰ１は４ビット幅を有する。しかしなが
ら、この第１のマルチプレクサに対し、２ビットデコー
ダが設けられ、２ビット幅のテストモード指示信号をこ
のデコーダでデコードして、４つのサブバスＳＤ１〜Ｓ
Ｄ４の１つが選択される構成が用いられてもよい。

【００５２】なお、このサブバスＳＤ１〜ＳＤ４につい
ては、内部データバス３ａが２つのサブバスに分割さ
れ、内部信号バス３ｂが２つのサブバスに分割される。

【００５３】なお、上述の説明においては、内部バス３
は３２ビット幅を有しているとして説明している。しか
しながら、この内部バス３のバス幅は、これより大き
く、たとえば６４ビット、１２８ビット等、より大きな
ビット数であってもよい。ＣＰＵ動作トレース情報のビ
ット幅と同じビット幅を有するサブバスに分割して、第
１のマルチプレクサで選択することにより、大きなビッ
ト幅を有する内部バスの所望の内部信号の状態を外部で
観測することができる。

【００５４】図４は、図１に示す内部バス信号表示用ソ
フトウェア（ＳＷ）の処理フローを示す図である。以
下、この内部バス信号表示用ソフトウェア３０ａの処理
フローについて説明する。

【００５５】まず、この内部バス信号表示処理を実行す
る前に、ユーザ（オペレータ）は、ＣＰＵコア２のＣＰ
Ｕの内部状態のトレースを開始する場所を指定する（ス
テップＳ１）。これは、オペレータが、ＣＰＵコア２に
含まれる命令実行処理部２ｃが実行する命令のアドレス
または実行の順番（命令番号；プログラム行番号）を指
定する。

【００５６】コンピュータ３０は、このユーザ（オペレ
ータ）により指定された開始位置を示す情報を、ＣＰＵ
コア２に含まれたデバッグサポートユニット（ＤＳＵ）
に対して与え、またこの指定されたソフトウェア（プロ
グラム）の場所で、ＣＰＵイベント通知信号を活性状態
へ駆動するように設定する（ステップＳ２）。デバッグ
サポートユニット（ＤＳＵ）２ａにおいては、ステータ
スレジスタ２ａｂに、トレース開始位置を示す情報が格
納される。

【００５７】ステップＳ１およびＳ２の処理により、内
部バス上の信号を表示するための初期設定が完了する。
また、このとき、マルチプレクサ８は、ボード実装時ボ
ード外部から与えられるテストモード指示信号ＴＰ１お
よびＴＰ２に従って、内部バス３のサブバスＳＤ１〜Ｓ
Ｄ４のいずれかを選択する状態に設定される。この状態
で、ユーザによるトレース開始指示を待つ（ステップＳ
３）。

【００５８】ユーザが、トレース開始を指示すると、コ
ンピュータ３０は、ＤＳＵ対応デバッグ装置２０を介し
て、デバッグサポートユニット２ａに対し、命令実行開
始を指令する（ステップＳ４）。このとき、ＤＳＵ対応
デバッグ装置２０に対しては、デバッグサポートユニッ
ト（ＤＳＵ）２ａからのイベント通知信号が活性状態と
なると、トレースを開始し、このデータ格納用メモリ２
０ｂの記憶容量が一杯となるまでトレースを行なうよう
な指令を与える。デバッグサポートユニット２ａは、こ
のＤＳＵ対応デバッグ装置２０から、命令実行開始が指
定されると、命令実行処理部２ｃ（図２参照）に対し、
命令実行を起動する。この起動時においては、デバッグ
サポートユニット（ＤＳＵ）２ａとＤＳＵ対応デバッグ
装置２０の間で、トレース情報の転送が行なわれてお
り、コンピュータ３０は、ＤＳＵ対応デバッグ装置２０
を監視し、トレースが終了するのを待つ（ステップＳ
５）。

【００５９】トレースが終了すると、ＤＳＵ対応デバッ
グ装置２０は、コンピュータ３０に対し、トレース終了
指示を、ピン端子２２を介して報知する。コンピュータ
３０は、次いで、画面上に、トレース完了を表示し、ユ
ーザ（オペレータ）によるメモリバンクの指定を待つ
（ステップＳ６）。ユーザ（オペレータ）は、このトレ
ース完了の表示が与えられると、トレース情報を格納す
るためのコンピュータ内のメモリバンク（またはファイ
ル）を指定する。メモリバンク（またはファイル）が指
定されると、コンピュータ３０は、ＤＳＵ対応デバッグ
装置２０に対しデータ格納用メモリ２０ｂに格納された
データを制御部２０ａの制御の下に読出す。このデータ
格納用メモリ２０ｂから読出された（転送された）トレ
ース情報は、指定されたメモリバンク内へ転送されて格
納される（ステップＳ７）。

【００６０】一度にトレース可能なトレース情報は、Ｃ
ＰＵ動作トレース用ピン端子１２のピン数により制約さ
れる。本実施の形態１においては、１サイクルにおい
て、８ビットのトレース情報をマルチプレクサ８を介し
て、ＤＳＵ対応デバッグ装置２０のトレースデータ格納
用メモリ２０ｂへ格納することができる。より多くの情
報が必要な場合、テストモード指定用信号ＴＰ１の状態
を切換えることにより、選択されるサブバスを変更し
て、トレースされる信号を変更して、再び、ステップＳ
３からの処理を実行して、トレースを実行する。必要な
トレース情報がすべて得られると、トレースの実行を終
了する。

【００６１】必要なトレース実行の終了後、コンピュー
タのメモリバンクには、トレース情報が格納されてい
る。複数のトレースが行なわれた場合、各トレース結果
情報は、すべて、同じトレース開始位置からトレースさ
れた信号である。また、このＣＰＵ内蔵ＬＳＩ１は、入
力信号の条件が等しければ、プログラムを何度実行して
も、同じ動作を再現する。したがって、それぞれのトレ
ース結果信号は、同じトレース開始位置を始点として、
同一時刻における内部バス３上の異なった信号の状態を
表現していることになる。内部バス信号表示用ソフトウ
ェア３０ａは、各メモリバンクに格納されたトレース結
果情報を、波形図として、トレース位置を始点として同
時に画面に表示する（ステップＳ８）。

【００６２】ユーザ（オペレータ）は、このコンピュー
タ画面に表示された波形図を解析し、正常に動作が行な
われているか否かを判定して、デバッグを実行する。

【００６３】図５は、デバッグ対象ソフトウェアの一例
を示す図である。図５においては、このデバッグ対象プ
ログラムを、Ｃ言語で記述する。行番号０１は、ダイレ
クトメモリアクセス動作を開始させ、ダイレクト・メモ
リ・アクセス・コントローラ（ＤＭＡＣ）を起動する命
令を示す。行番号２は、或る第１の関数を、ＣＰＵに実
行させる命令を示す。行番号３は、データＤａｔａ５を
アドレス８に退避させる命令を示す。

【００６４】行番号４は、ＣＰＵに、データＤａｔａ５
に第２の関数処理を施させる命令を示す。行番号５は、
またＣＰＵに、別の第３の関数を実行させることを指令
する命令を示す。

【００６５】行番号６は、データＤａｔａ５として、ア
ドレス８に格納されたデータを利用することを指令する
命令を示す。すなわち、行番号３の命令により退避され
たデータＤａｔａ５が、この行番号６の命令により、再
び取出される。

【００６６】行番号７の命令に従って、この取出したデ
ータＤａｔａ５に対し第４の関数処理を施す。これら一
連の処理において、トレース開始位置を、行番号３のデ
ータＤａｔａ５をアドレス８に退避させる命令に指定す
る。

【００６７】図６は、この図５に示すデバッグ対象プロ
グラムに対するトレース結果の表示を示す図である。図
６においては、ＣＰＵの状態を示す信号すなわちＣＰＵ
動作トレース情報として、プログラムカウンタ（ＰＣ）
のトレース情報が利用される。内部バス上の信号値とし
て、アドレスおよびデータおよび制御信号がトレースさ
れる。すなわち、内部制御信号として、データの読出／
書込を示すリード／ライト指示信号ＲＷおよび内部バス
を使用するのがＣＰＵであるのかダイレクト・メモリ・
アクセス・コントローラ（ＤＭＡＣ）であるのかを示す
マスタ信号Ｍａｓｔｅｒがトレースされる。アドレスは
８ビット表示であり、図６においては、１６進表示のア
ドレスを示す。また、トレースされるデータも８ビット
であり、図６において、１６進表示でデータを示す。プ
ログラムカウンタのトレース、アドレスのトレース、内
部データのトレース、および内部制御信号のトレースが
行番号３の命令をトレース開始位置として行なわれてい
る。これらのトレースは、それぞれテストモード指示信
号を切換えて、同じ図５に示すプログラムを実行するこ
とにより実施される。同一プログラム実行時において
は、内部動作状態は同じとなるためである。

【００６８】この図６に示すトレース結果は、コンピュ
ータ３０上の画面に表示される。リード／ライト指示信
号ＲＷは、ハイレベルがデータ読出動作を示し、ローレ
ベルがデータ書込動作を示す。また、マスタ信号Ｍａｓ
ｔｅｒは、ハイレベルがＣＰＵの内部バスアクセス動作
を示し、ローレベルが、ダイレクト・メモリ・アクセス
・コントローラの内部バスアクセス動作が行なわれてい
ることを示す。

【００６９】この図６において、ポイントＰ１におい
て、ＣＰＵがメモリの８番地にデータを“０５Ｈ”を書
込み、ポイントＰ２において、同じメモリの８番地に、
ダイレクト・メモリ・アクセス・コントローラが、デー
タ“０１Ｈ”を書込んでいるのが理解される。したがっ
て、ポイントＰ３において、メモリの８番地からデータ
が読出された場合、このダイレクト・メモリ・アクセス
により上書きされたデータ“０１Ｈ”がＣＰＵに読込ま
れていることが理解される。これにより、ＣＰＵおよび
ダイレクト・メモリ・アクセス・コントローラの並列動
作時においてデータの競合が生じるのが検出され、プロ
グラムの書換を行なうなどのデバッグ処理が行なわれ
る。したがって、同一ポートを用いてＣＰＵ動作トレー
ス情報および内部バス上の信号値を取込んで表示するこ
とにより、ＣＰＵのソフトウェアに従う動作と内部バス
の動作を同期させたデバッグが可能となる。

【００７０】［実施の形態２］図７は、この発明の実施
の形態２に従うＣＰＵ内蔵ＬＳＩの構成を概略的に示す
図である。この図７に示すＣＰＵ内蔵ＬＳＩ１において
は、内部バス３上の信号とデバッグサポートユニット
（ＤＳＵ）２ａからのＣＰＵ動作トレース情報を選択す
るためのマルチプレクサ８Ａは、その接続切換様態の制
御が、ソフトウェアにより実現される。すなわち、マル
チプレクサ８Ａの選択様態の設定は、ＣＰＵコア２の制
御の下に行なわれる。これにより、テストモードを指定
するための信号を外部から入力する必要がなく、テスト
モード指定用ピン端子を削除することができる。

【００７１】図８は、図７に示すマルチプレクサ８Ａの
構成を概略的に示す図である。図８において、マルチプ
レクサ８Ａは、サブバスＳＤ１およびＳＤ４から１つの
サブバスを選択するための第１のマルチプレクサ８ａ
と、デバッグサポートユニット（ＤＳＵ）２ａからのＣ
ＰＵ動作トレース情報と第１のマルチプレクサ８ａの出
力信号の一方を選択する第２のマルチプレクサ８ｂと、
内部バス３上の信号に従ってテスト情報を取込み、テス
トモード指示信号ＴＰ１およびＴＰ２をそれぞれマルチ
プレクサ８ａおよび８ｂに出力するレジスタ回路８ｃを
含む。

【００７２】レジスタ回路８ｃは、内部バス３上の特定
の信号線上の信号が所定のパターンとなったときにイネ
ーブルされ、特定の内部バス３上の信号線の信号をテス
トモード指示信号として取込むように構成されればよ
い。これは、たとえば、現在一般的に用いられている同
期型メモリにおいて、動作パラメータを格納するモード
レジスタ回路に、所定の動作パラメータを設定する動作
様態と同様である。すなわち、内部バス３上の特定の信
号線上の信号の組合せに従ってレジスタ回路８ｃに、テ
ストモード指示信号書込指示が与えられ、この指示が与
えられるとレジスタ回路８ｃが、予め定められた信号線
上の信号を取込みラッチする。このレジスタ回路８ｃ
は、テストモード指示信号ＴＰ１として、４ビットの信
号を出力して、１つのサブバスを選択するように構成さ
れてもよく、また２ビットの信号を格納し、この２ビッ
トの信号をデコードして、テストモード指示信号ＴＰ１
として出力して、１つのサブバスを選択するように構成
されてもよい。内部バス３へは、ＣＰＵコア２がアクセ
ス可能であり、ＣＰＵコア２がデバッグサポートユニッ
ト（ＤＳＵ）２ａの制御の下に、レジスタ回路８ｃの格
納されるテストモード指示信号を書換えてもよく、ま
た、コンピュータ３０の制御のもとにデバッグサポート
ユニット（ＤＳＵ）２ａが、このレジスタ回路８ｃのテ
ストモード指示信号を書換えるように構成されてもよ
い。

【００７３】このレジスタ回路８ｃに、デバッグサポー
トユニット（ＤＳＵ）２ａの制御の下に、テストモード
指示信号を設定することができるため、図９に示すよう
に、ＣＰＵのトレース情報としてのプログラムカウンタ
値ＰＣ、および内部バス上のアドレス信号ＡＤ、制御信
号ＣＴＬおよびデータＤＴを、このＣＰＵ内蔵ＬＳＩの
動作を停止させることがなくトレース情報として取込め
る。すなわち、テストモード設定のために、ＣＰＵサイ
クルにその間空きが生じるものの、このＣＰＵ内蔵ＬＳ
Ｉ１の動作を停止させることなく、トレース情報を切換
えることができる。このトレース情報の切換は、コンピ
ュータ３０を利用して、ユーザ（オペレータ）が表示画
面を見て、マニュアルで入力してもよく、またデバッグ
制御プログラムにおいて、適当な間隔で、このトレース
情報を変更する命令が挿入されていてもよい。これによ
り、ボード上実装レベルにおいて、ボード外部から、ピ
ン端子９を介してテストモード指示信号を与えるため
に、このＣＰＵ内蔵ＬＳＩの動作を停止させる必要がな
く、ＣＰＵ内蔵ＬＳＩの動作実行中においても、このト
レース情報をＣＰＵ動作トレース用情報および内部バス
信号値を切換えて、コンピュータの表示画面上に表示し
て、リアルタイムでのデバッグが可能となる。

【００７４】［実施の形態３］図１０は、この発明の実
施の形態３に従うマルチプレクサ８Ａの構成を概略的に
示す図である。図１０に示すマルチプレクサ８Ａにおい
ては、内部バス３からの内部バス信号が、クロック信号
ＣＬＫに同期して転送動作を行なうフリップフロップ
（ＦＦ）８ｄに与えられる。このフリップフロップ８ｄ
の出力する内部バス信号が、４つのサブバスＳＤ１〜Ｓ
Ｄ４に分割される。また、第１のマルチプレクサ８ａと
第２のマルチプレクサ８ｂの間に、同様、クロック信号
ＣＬＫに同期して信号の転送を行なうフリップフロップ
（ＦＦ）８ｅが設けられる。クロック信号ＣＬＫはＣＰ
Ｕコア２の動作周波数を決定する。他の構成は、図８に
示す構成と同じであり、対応する部分には同一参照番号
を付し、その詳細説明は省略する。

【００７５】クロック信号ＣＬＫが高速の場合、バスサ
イクルはクロック信号ＣＬＫにより規定されるため、内
部バス３に現われる内部バス信号は、高速で変化する。
内部バス３上の信号遅延が大きい場合または第２のマル
チプレクサ８ｂの出力信号を外部に出力する出力ドライ
バの遅延が大きい場合、さらに、第１および第２のマル
チプレクサ８ａおよび８ｂにおける遅延が付け加えられ
るため、このクロック信号ＣＬＫの各サイクルごとに、
内部バス信号を出力することができなくなる。

【００７６】しかしながら、このフリップフロップ８ｄ
を設けることにより、クロック信号ＣＬＫに同期してフ
リップフロップ（ＦＦ）８ｄ内に、内部バス信号が取込
まれる。このときには、第１のマルチプレクサ８ａの有
する遅延は、フリップフロップ（ＦＦ）８ｄの信号取込
動作に対し何ら影響を及ぼしていない。また、この第１
のマルチプレクサ８ａの出力信号に対しフリップフロッ
プ８ｅを設けているため、ＣＰＵトレース情報出力ピン
端子１２における信号遅延は、この第２のマルチプレク
サ８ｂおよび出力ドライブ回路ＯＤが有する遅延だけと
なる。フリップフロップ（ＦＦ）８ｄおよび８ｅは、そ
れぞれ、与えられた信号を１クロックサイクル遅延して
伝達する場合、合計２クロックサイクルの遅延が内部バ
ス信号とこのＣＰＵトレース情報出力ピン端子１２の信
号との間に生じるが、この２クロックサイクルの遅延
は、ＤＳＵ対応デバッグ装置において認識されているた
め、何らデバッグを行なう上では問題にならない。内部
バス信号のデバッグ時、２クロックサイクルの遅延を考
慮してデバッグを行なえばよいためである。

【００７７】図１１は、図１０に示すマルチプレクサ８
Ａの動作を示すタイミングチャート図である。図１１に
示すタイミングチャート図においては、クロック信号Ｃ
ＬＫの立上がりに同期して、内部バス上に信号が出力さ
れる。この内部バス信号ＳＧ０ …が、遅延が大き
く、クロック信号ＣＬＫの立上がりに対して、比較的大
きな遅延時間経過後、確定状態となった場合において
も、フリップフロップ（ＦＦ）８ｄが、このクロック信
号ＣＬＫの立下がりに同期してラッチ状態となれば、確
定状態の内部バス信号を取込むことができる。このフリ
ップフロップ（ＦＦ）８ｄは、クロック信号ＣＬＫの立
上がりに同期して、取込んだ信号を出力する。したがっ
て、このフリップフロップ（ＦＦ）８ｄからは、クロッ
ク信号ＣＬＫの１サイクル遅れて、内部バス信号が順次
出力される。このとき、フリップフロップ（ＦＦ）８ｄ
の出力容量は、単に第１のマルチプレクサ８ａの入力ゲ
ート容量だけであり、小さく、高速で、この第１のマル
チプレクサ８ａに与えられる信号を確定状態へ駆動する
ことができる。また、フリップフロップ（ＦＦ）８ｅ
も、同様、クロック信号ＣＬＫの立下がりに同期してラ
ッチ状態となり、かつクロック信号ＣＬＫの立上がりに
応答して、取込んだ信号を出力している。したがって、
第１のマルチプレクサ８ａにおける遅延が大きい場合に
おいても、クロック信号ＣＬＫの立下がり時において
は、第１のマルチプレクサ８ａの出力信号は確定状態に
あるため、フリップフロップ（ＦＦ）８ｅは、確実に、
確定状態の信号を取込んで、次のサイクルで、取込んだ
信号を出力することができる。このフリップフロップ
（ＦＦ）８ｅからの信号は、第２のマルチプレクサ８ｂ
および出力ドライブ回路ＯＤを介してＣＰＵ動作トレー
ス情報用ピン端子１２へ伝達される。第２のマルチプレ
クサ８ｂおよび出力ドライブ回路ＯＤの遅延が存在して
も、その遅延は比較的小さく、十分高速のクロック信号
ＣＬＫに同期して、信号を出力することができる（出力
ドライブ回路ＯＤは高速のＣＰＵ動作トレース情報を出
力できる）。

【００７８】図１２は、この図１０に示すフリップフロ
ップ（ＦＦ）８ｄおよび８ｅの構成の一例を示す図であ
る。図１２において、フリップフロップ（ＦＦ）は、ク
ロック信号ＣＬＫがＨレベルのとき導通し、与えられた
信号を通過させるトランスファゲートＴＸ１と、このト
ランスファゲートＴＸ１から与えられた信号をラッチす
るラッチ回路ＬＡ１と、ラッチ回路ＬＡ１によりラッチ
された信号を、補のクロック信号ＺＣＬＫがＨレベルの
ときに通過させるトランスファゲートＴＸ２と、トラン
スファゲートＴＸ２の伝達する信号をラッチするラッチ
回路ＬＡ２と、クロック信号ＣＬＫがＨレベルのとき導
通し、ラッチ回路ＬＡ２の出力信号を通過させるトラン
スファゲートＴＸ３を含む。ラッチ回路ＬＡ１およびＬ
Ａ２の構成は、与えられた信号をラッチする構成であれ
ばよい。また、トランスファゲートＴＸ１〜ＴＸ３は、
ＣＭＯＳトランスミッションゲートで構成されてもよ
く、またトライステートバッファで構成されてもよい。
また、このフリップフロップＦＦは、相補信号を伝達す
る構成であってもよい。

【００７９】この図１２に示すフリップフロップＦＦに
おいては、クロック信号ＣＬＫがＨレベルのときに、ト
ランスファゲートＴＸ１およびＴＸ３が導通し、ラッチ
回路ＬＡ１が新たに与えられた信号をラッチし、一方ラ
ッチ回路ＬＡ２が、ラッチした信号を出力する。クロッ
ク信号ＣＬＫが立下がると、補のクロック信号ＺＣＬＫ
がＨレベルとなり、ラッチ回路ＬＡ１からラッチ回路Ｌ
Ａ２への信号の転送が行なわれる。したがって、この図
１２に示すフリップフロップＦＦにより、１クロックサ
イクル遅延して、信号をクロック信号ＣＬＫに同期して
転送することができる。

【００８０】以上のように、内部バスと第１のマルチプ
レクサの間、および第１および第２のマルチプレクサの
間に、クロック信号ＣＬＫに同期して信号の転送を行な
うフリップフロップ回路を設けているため、内部信号お
よびマルチプレクサの遅延に起因する、内部バスの信号
値の出力不能を防止することができ、高速クロックに同
期して動作するＣＰＵ内蔵ＬＳＩにおいても、正確に、
内部信号値を外部で観測することができる。

【００８１】［実施の形態４］図１３は、この発明の実
施の形態４に従うマルチプレクサ８Ａの構成を概略的に
示す図である。図１３に示すマルチプレクサ８Ａにおい
ては、フリップフロップ（ＦＦ）８ｄからの信号を８ビ
ットの信号に圧縮して第１のマルチプレクサ８ａへ与え
る圧縮回路８ｆがさらに設けられる。第１のマルチプレ
クサ８ａは、レジスタ回路８ｃからのテストモード指示
信号に従って、この圧縮回路８ｆの出力信号、サブバス
ＳＤ１〜ＳＤ４の信号のいずれかを選択してフリップフ
ロップ（ＦＦ）８ｅへ与える。

【００８２】ＣＰＵ動作トレース用ピン端子の数はたと
えば８個と限られている。したがって、できるだけ多く
の内部信号状態値をできるだけ少ない信号線の数で外部
で出力するのが望ましい。この圧縮回路８ｆは、フリッ
プフロップ８ａからの所定の信号をその状態を保存して
８ビットの信号に圧縮する。これにより、最大３２ビッ
トの信号を、８ビットの信号として、ＣＰＵ動作トレー
ス用ピン端子１２へ伝達することができ、一度のトレー
ス動作（１クロックサイクルにおいてトレースされる内
部信号の数）を内部バスのビット幅にまで拡張すること
ができる。この圧縮回路８ｆは、効率的に、内部バス上
の信号を符号化する構成であればよい。

【００８３】図１４は、圧縮回路８ｆの構成の一例を示
す図である。図１４において、圧縮回路８ｆは、フリッ
プフロップ（ＦＦ）８ｄからの３ビットの制御信号をデ
コードして２ビットの信号を出力する制御信号デコーダ
８ｆａと、フリップフロップ（ＦＦ）８ｄからの１３ビ
ットのアドレス信号のうち、上位９ビットをデコードす
るアドレスデコーダ８ｆｂと、このアドレスデコーダ８
ｆｂからの３ビットのデコード信号を２ビットの信号に
符号化するエンコーダ８ｆｃを含む。制御信号デコーダ
８ｆａは、メモリへのリード／ライトが行なわれている
か否かを示すリード・ライト識別信号ＲＷと、バスの占
有権がＣＰＵにあるのかダイレクト・メモリ・アクセス
・コントローラ（ＤＭＡＣ）にあるのかを示すマスタ信
号Ｍａｓｔｅｒを出力する。

【００８４】アドレスデコーダ８ｆｂは、１６ビットの
アドレス信号のうち上位９ビットのアドレス信号をデコ
ードし、アクセス先が読出専用メモリ（ＲＯＭ）４であ
るのか、ランダム・アクセス・メモリ（ＲＡＭ）５であ
るのか、またはＩＯモジュール（ＩＯ）６であるのかを
示す信号を出力する。通常、これらの読出専用メモリ
（ＲＯＭ）４、ランダム・アクセス・メモリ（ＲＡＭ）
５およびＩＯモジュール６には、それぞれ特定のアドレ
ス（９ビット幅）が設定されている。この特定アドレス
信号をデコードすることにより、内部バスを使用するデ
ータ転送のアクセス先が、いずれであるのかを、アドレ
スデコーダ８ｆｂで判定する。アドレスデコーダ８ｆｂ
の判定結果を、エンコーダ８ｆｃによりさらに２ビット
の信号に圧縮して出力する。残りの７ビットのアドレス
信号のうち下位４ビットのアドレス信号が用いられるの
は、データアクセスの場合には、バーストアクセスが行
なわれ、連続したアドレスへのアクセスが行なわれ、こ
の下位４ビットが各バスサイクルごとに変化することが
多いためである。

【００８５】これにより、合計８ビットの信号が、１６
ビットの内部信号から生成される。これらの８ビットの
信号を、外部で観測することにより、内部バスの動作状
態を推測することができる。すなわち、内部バス３を利
用するアクセス先がいずれであるのか、またそのアクセ
ス先へは、データの書込／読出のいずれが行なわれるの
か、およびそのアクセスを行なう主体はいずれであるの
かを判定することができ、デバッグを行なうことが可能
となる。すなわち、ＣＰＵ内蔵ＬＳＩの動作時におい
て、これらの内部状態が、実行命令どおりに変化してい
るか否かを判定することができ、これにより、デバッグ
を行なうことができる。

【００８６】なお、この図１４に示す構成においては、
圧縮回路８ｆは、１６ビットの内部信号（アドレス信号
および制御信号）を利用している。しかしながら、この
圧縮回路８ｆの出力信号のビット幅が８ビットである限
り、フリップフロップ（ＦＦ）８ｄからの任意のビット
数の信号を利用することができる。

【００８７】この圧縮回路８ｆにおいては、アドレスデ
コーダ８ｆｂによるデコード動作およびエンコーダ８ｆ
ｃによるエンコード動作が行なわれている。しかしなが
ら、２段のフリップフロップ（ＦＦ）８ｄおよび８ｅが
設けられているため、このデコード動作およびエンコー
ド動作による遅延が生じても、フリップフロップ（Ｆ
Ｆ）８ｅからは、正確に、圧縮された信号がクロック信
号ＣＬＫに同期して出力され、高速内部信号であっても
正確に、圧縮情報を外部で観測することができる。

【００８８】［他の適用例］上述の説明においては、Ｃ
ＰＵ内蔵ＬＳＩが示されている。しかしながら、このＣ
ＰＵ内蔵ＬＳＩは、与えられた命令に従って処理を実行
するプロセッサとメモリが同一半導体チップ上に集積化
されている半導体集積回路装置であれば、本発明は適用
可能である。たとえば、ロジック（プロセッサ）と大記
憶容量のメモリとが集積化されるロジック混載メモリで
あっても本発明は適用可能である。

【００８９】

【発明の効果】以上のように、この発明に従えば、従来
から設けられているＣＰＵ動作トレース信号出力ピン端
子を利用して、ＣＰＵ動作トレース信号および内部バス
上の内部信号を選択的に出力するように構成しているた
め、ピン端子数を増加させることなく内部バス上の信号
を正確に外部で観測することができる。また、ＩＯピン
端子にプローブを接触させて、ロジックアナライザで、
内部信号をモニタする必要がなく、ボード上実装レベル
においても、デバッグ動作を行なうことができる。

【００９０】すなわち、請求項１に係る発明に従えば、
テストモード指示信号に従って、内部バス上の信号およ
びデバッグサポートユニットからのプロセッサ動作トレ
ース情報の一方を選択して所定のピン端子へ接続するよ
うに構成しているため、余分なピン端子を設けることな
く内部信号を外部で正確に観測することができる。

【００９１】また、プロセッサ動作情報および内部信号
を同じデバッグ装置へ伝送することができ、同一画面上
で時間軸を合わせてこれらの情報を表示することができ
る。また、ロジックアナライザも不要となり、ボード実
装レベルでのデバッグを行なうことが可能となる。

【００９２】請求項２に係る発明に従えば、所定のピン
端子は、入出力回路が接続する外部端子とは別のピン端
子であり、ピン端子の増加を抑制し、またロジックアナ
ライザのプローブを入出力端子に接続する必要がなく、
ピン配置の自由度が大きくなる。

【００９３】請求項３に係る発明に従えば、マルチビッ
ト内部バスから、第１のテストモード指示信号に従って
１つのサブバスを選択して外部に結合するように構成し
ているため、内部バスのビット幅が所定のピン端子の数
よりも大きい場合においても、必要とされる内部信号を
外部で確実にモニタすることができる。

【００９４】請求項４に係る発明に従えば、テストモー
ド指示信号は、外部からテストピン端子を介して与えら
れており、容易に、外部から、この観測すべき内部信号
を切換えることができる。

【００９５】請求項５に係る発明に従えば、テストモー
ド指示信号を、内部バスに結合されるレジスタ回路に格
納するように構成しているため、プロセッサ内蔵半導体
集積回路装置の動作時においても、デバッグサポートユ
ニットの制御の下に、このテストモード指示信号を切換
えることができ、リアルタイムでのデバッグが可能とな
る。

【００９６】請求項６に係る発明に従えば、内部信号か
らサブバスを選択するマルチプレクサの入力段および出
力段にクロック信号に同期して与えられた信号を転送す
るフリップフロップ回路を設けているため、高速クロッ
ク動作時においても、正確に、クロック信号に同期して
内部信号を転送して外部で観測することが可能となる。

【００９７】請求項７に係る発明に従えば、内部バスか
らの信号を圧縮しているため、ピン端子数を増加させる
ことなく必要な情報を外部へ取出して観測することがで
きる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従うプロセッサ内
蔵半導体集積回路装置およびそのデバッグ環境を概略的
に示す図である。

【図２】 図１に示すＣＰＵコアの構成を概略的に示す
図である。

【図３】 図１に示すマルチプレクサの構成を概略的に
示す図である。

【図４】 図１に示す内部バス信号表示用ソフトウェア
の処理シーケンスを示すフロー図である。

【図５】 デバッグ対象プログラムの一例を示す図であ
る。

【図６】 図５に示すプログラム実行時におけるトレー
ス結果を示す図である。

【図７】 この発明の実施の形態２に従うプログラム内
蔵半導体集積回路装置の構成を概略的に示す図である。

【図８】 図７に示すマルチプレクサの構成を概略的に
示す図である。

【図９】 図７に示す構成におけるトレース情報のシー
ケンスの一例を示す図である。

【図１０】 この発明の実施の形態３に従うマルチプレ
クサの構成を概略的に示す図である。

【図１１】 図１０に示すマルチプレクサの動作タイミ
ングを示す図である。

【図１２】 図１０に示すフリップフロップ回路の構成
の一例を示す図である。

【図１３】 この発明の実施の形態４に従うマルチプレ
クサの構成を概略的に示す図である。

【図１４】 図１３に示す圧縮回路の構成の一例を示す
図である。

【図１５】 従来のプロセッサ内蔵半導体集積回路装置
の構成およびそのデバッグ環境を示す図である。

【符号の説明】 １ ＣＰＵ内蔵ＬＳＩ、２ ＣＰＵコア、２ａ デバッ
グサポートユニット、３ 内部バス、８，８Ａ マルチ
プレクサ、１０ ＤＳＵ制御ピン端子、１１イベント通
知信号ピン端子、１２ ＣＰＵ動作トレース情報用ピン
端子、１３ＩＯピン端子群、２０ ＤＳＵ対応デバッグ
装置、３０ コンピュータ、３０ａ内部バス信号表示用
ソフトウェア、８ａ，８ｂ マルチプレクサ、８ｄ，８
ｅフリップフロップ回路、ＯＤ 出力ドライブ回路、８
ｆ 圧縮回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 データを含む信号を伝達するための内部
   バス、および前記内部バスに結合されて所定の処理を行
   なうためのプロセッサを備え、前記プロセッサは、前記
   集積回路装置外部に設けられるデバッグ装置と信号の授
   受を行なって前記集積回路装置のデバッグを支援するた
   めのデバッグサポートユニットを含み、かつ前記デバッ
   グサポートユニットは前記プロセッサの動作情報を抽出
   するための回路を含み、さらにテストモード指示信号に
   応答して、前記内部バスの信号および前記デバッグサポ
   ートユニットからの前記プロセッサ動作情報の一方を選
   択して所定のピン端子へ接続するためのセレクタを備え
   る、プロセッサ内蔵半導体集積回路装置。
2. 【請求項２】 前記プロセッサ内蔵半導体集積回路装置
   は、前記内部バスと外部端子との間で信号の授受を行な
   うための入出力回路をさらに含み、 前記所定のピン端子は前記外部端子と別に設けられる、
   請求項１記載のプロセッサ内蔵半導体集積回路装置。
3. 【請求項３】 前記内部バスは、各々が所定数のビット
   幅を有する複数のサブバスに分割されるマルチビットバ
   スであり、 前記セレクタは、 第１のテストモード指示信号に従って、前記マルチビッ
   トバスの複数のサブバスから１つのサブバスを選択する
   ための第１のマルチプレクサと、 第２のテストモード指示信号に従って、前記第１のマル
   チプレクサの出力信号と前記デバッグサポートユニット
   からのプロセッサ動作情報の一方を選択して前記所定の
   端子へ出力するための第２のマルチプレクサとを備え
   る、請求項１または２記載のプロセッサ内蔵半導体集積
   回路装置。
4. 【請求項４】 前記テストモード指示信号は外部からテ
   ストピン端子を介して与えられる、請求項１から３のい
   ずれかに記載のプロセッサ内蔵半導体集積回路装置。
5. 【請求項５】 前記内部バスに結合され、前記テストモ
   ード指示信号を前記内部バスを介して受けて格納し、該
   格納した信号を前記セレクタへ与えるレジスタ回路をさ
   らに含む、請求項１から３のいずれかに記載のプロセッ
   サ内蔵半導体集積回路装置。
6. 【請求項６】 前記内部バスは所定数のビット幅を有す
   るマルチビットバスであり、 前記セレクタは、 前記内部バスに結合され、前記内部バスの信号をクロッ
   ク信号に同期して転送するための第１のフリップフロッ
   プ回路と、 前記テストモード指示信号に従って、前記第１のフリッ
   プフロップの出力信号から所定数のビットの組を選択す
   るための第１のマルチプレクサと、 前記第１のマルチプレクサの出力信号を前記クロック信
   号に同期して転送するための第２のフリップフロップ回
   路と、 前記テストモード指示信号に応答して、前記デバッグサ
   ポートユニットのプロセッサ動作情報および前記第２の
   フリップフロップ回路の出力信号の一方を選択して前記
   所定のピン端子へ出力するための第２のマルチプレクサ
   とを含む、請求項１記載のプロセッサ内蔵半導体集積回
   路装置。
7. 【請求項７】 前記内部バスは、複数ビットの幅を有す
   るマルチビットバスであり、 前記セレクタは、 前記内部バスの信号のビット数を低減する圧縮処理を行
   なって出力するための圧縮回路と、 前記テストモード指示信号に応答して、前記圧縮回路の
   出力信号および前記内部バスの信号の所定数のビットの
   組のいずれかを選択するための第１のマルチプレクサ
   と、 前記テストモード指示信号に応答して、前記第１のマル
   チプレクサの出力信号および前記デバッグサポートユニ
   ットのプロセッサ動作情報の一方を選択して前記所定の
   ピン端子へ印加するための第２のマルチプレクサを備え
   る、請求項１記載のプロセッサ内蔵半導体集積回路装
   置。