JP4644461B2 - システムlsi - Google Patents
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Description
このシステムLSIは、プラットフォーム10と複数のスレーブを1つの集積回路としてまとめたものである。プラットフォーム10は、CPU11とシステムバス12を中心にして、マイクロプロセッサとして基本となる最小限の構成要素をまとめたハードウエアで、回路構成のみならず回路パターンも固定され、システムLSIの1つの部品として扱われるものである。このプラットフォーム10は、CPU11とシステムバス12を接続するCPUブリッジ13、このシステムバス12に接続されたメモリコントローラ14を有している。更に、システムバス12は、バスブリッジ15を介して内部のローカルバス16に接続され、このローカルバス16にタイマ17やSIO(Serial Input Output)18等の入出力回路が接続されている。
このアドレス空間は、CPU11としてARMCPUを用い、システムバス12としてAMBA−AHBバスを、ローカルバス16,23としてAMBA−APBバスを用いて構成されるμPLATと呼ばれるプラットフォームのものである。32ビット構成のアドレスは、膨大なアドレス空間を有しているが、割り当て済みのアドレスは一部であり、ほとんどのアドレスは割り当てが保留された状態となっている。
CPU11は、図示しないメモリに格納されたプログラムに従い、システムバス12を介して、スレーブ21,24にアクセスする。
このデフォルトスレーブ30Bは、図2中のデフォルトスレーブ30に代えて用いられるもので、この図2中の要素と共通の要素には共通の符号が付されている。
例えば、電源投入直後の一定時間、テスト信号TSTを端子41に与えることにより、テスト部42によるテスト動作が行われる。
11 CPU
12 システムバス
21,24 スレーブ
30A,30B デフォルトスレーブ
31,31A 保留アドレステーブル
32 アドレス検出部
33 一致検出部
34 応答出力部
35 アクセス検出部
36,44 応答検出部
37,43 タイマ
40 テスト回路
42 テスト部
45 アドレス登録部
Claims (3)
- 中央処理装置と、システムバスを介して前記中央処理装置に接続されて前記中央処理装置の指示に従って動作する複数のスレーブ装置と、未実装のスレーブ装置へのアクセスを検出したときに前記未実装のスレーブ装置に代わって応答するデフォルトスレーブとを備えたシステムLSIであって、
前記デフォルトスレーブは、
保留アドレスが格納されている保留アドレステーブルと、
前記システムバスに出力されたアクセス対象のアドレスを検出するアドレス検出部と、
前記アドレス検出部が検出したアドレスを前記保留アドレステーブルと比較し、保留アドレスのうちの1つと一致していたとき、一致信号を出力する一致検出部と、
前記一致信号が出力されたとき、代理の応答信号を出力する応答出力部と
テスト信号が与えられたときに、前記スレーブ装置に割り当てられているアドレスであるスレーブ装置アドレスに対して順次アクセス要求を行い、所定時間内に応答が無い場合に、前記スレーブ装置アドレスを保留アドレスとして前記保留アドレステーブルに追加登録するテスト回路と、
を備えたことを特徴とするシステムLSI。 - 前記テスト回路は、
前記スレーブ装置アドレスを前記保留アドレステーブルに追加登録するアドレス登録部と、
セット信号が与えられたときにカウントを開始し、リセット信号が与えられたときにカウントを停止し、タイムアウトしたならばタイムアウト信号を出力するタイマと、
前記テスト信号が与えられたとき、前記スレーブ装置アドレスに順次アクセス要求を行うと共に前記タイマにセット信号を送信し、前記タイマからタイムアウト信号が出力されたとき、前記アドレス登録部に対して前記スレーブ装置アドレスを前記保留アドレステーブルに追加登録するよう指示するテスト部と、
前記スレーブ装置からの応答信号を検出したとき前記タイマにリセット信号を送信する応答検出部と、
を備えたことを特徴とする請求項1記載のシステムLSI。 - 電源投入直後の一定時間において、テスト動作を行うことを特徴とする請求項1記載のシステムLSI。
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- 2004-09-30 JP JP2004286128A patent/JP4644461B2/ja not_active Expired - Fee Related
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