JPH03184128A - 二重化計算機システム - Google Patents
二重化計算機システムInfo
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- JPH03184128A JPH03184128A JP1323086A JP32308689A JPH03184128A JP H03184128 A JPH03184128 A JP H03184128A JP 1323086 A JP1323086 A JP 1323086A JP 32308689 A JP32308689 A JP 32308689A JP H03184128 A JPH03184128 A JP H03184128A
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- 230000006870 function Effects 0.000 claims description 21
- 230000004044 response Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000012552 review Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、計ＸＩｌを二重化したシステムに関し、さら
に詳しくは、２つの計算機の間に二重化制御を行うため
の専用の二重化制御装置を持たない構成のシステムであ
って、一方の計算機の故障が他方の計算機に影響しない
ように構成した二重化計算機システムに関する。
に詳しくは、２つの計算機の間に二重化制御を行うため
の専用の二重化制御装置を持たない構成のシステムであ
って、一方の計算機の故障が他方の計算機に影響しない
ように構成した二重化計算機システムに関する。
〈従来の技術〉
従来より、信頼性を高める一つの手法として計ｘｉｓを
二重化構成とし、一方の計３ＥＩｌを制御状態、他方の
計３Ｌ機を一方の計算機の故障に備えて待機状態にして
おく待機冗長形の二重化計算機システムが採用されてい
る。
二重化構成とし、一方の計３ＥＩｌを制御状態、他方の
計３Ｌ機を一方の計算機の故障に備えて待機状態にして
おく待機冗長形の二重化計算機システムが採用されてい
る。
この種のシステムは、例えば特公昭６１−１９０６０号
公報や特公昭６１−１９０６１号公報に開示されている
。
公報や特公昭６１−１９０６１号公報に開示されている
。
このシステムは、２台の計ユ機の間に、両計算機の動作
を監視し二重化制御を行う独立した二重化制御装置を設
けたものである。この二重化制御装置は、計ｊ！機の動
作を監視し二重化制御を行うほかに、実作業引継ぎの連
続性を保つために、２つの計Ｘ機のメモリ内容を一致さ
せるための等値化（イコアライズ）動作を行っている。
を監視し二重化制御を行う独立した二重化制御装置を設
けたものである。この二重化制御装置は、計ｊ！機の動
作を監視し二重化制御を行うほかに、実作業引継ぎの連
続性を保つために、２つの計Ｘ機のメモリ内容を一致さ
せるための等値化（イコアライズ）動作を行っている。
〈発明が解決しようとする課題〉
この様なシステムによれば、一方の計Ｘ機の故障を、独
立した二重化制御装置により他方の計算機に影響しない
ようにできるという特長があるが、独立の二重化制御装
置が必要で、構成が複雑になるという問題点がある。
立した二重化制御装置により他方の計算機に影響しない
ようにできるという特長があるが、独立の二重化制御装
置が必要で、構成が複雑になるという問題点がある。
本発明は、このような問題点に鑑みてなされたものであ
って、２つの計算機の間に専用の二重化制御装置を有し
ない構成のシステムであって、方の計算機の故障が、他
方の計算機に影響しないようにして信頼性を向上させた
二重化計Ｘ機シスデムを提供することを目的とする。
って、２つの計算機の間に専用の二重化制御装置を有し
ない構成のシステムであって、方の計算機の故障が、他
方の計算機に影響しないようにして信頼性を向上させた
二重化計Ｘ機シスデムを提供することを目的とする。
く課題を解決するための手段〉
前記した課題を解決する本発明は、
バックボードバスを介して互いにつながった二重化構成
の計３Ｌ機と、前記バックボードバスにつながり前記計
３Ｌ機によって制御される入出力装置からなる二重化制
御部機システムであって、各計Ｘ機は、 ＣＰＵ部と、 このＣＰＵ部及び前記バックボードバスからアクセス可
能に構成されたメモリ部と、 少なくとも前記ＣＰＵ部からの動作状態を示すレディ信
号を監視し、２つの計３Ｅ機のいずれかを実作業に従事
させ他方を待機状態にするかを制御する二重化制御部と
、 バックボードバスに結合していて、前記二重化制御部か
ら制ｍ権が与えられない場合には前記入出力装置へのア
クセスを禁止する機能と、バックボードバス測からのア
クセスに対しては自分の側のＣＰＵ部からみた前記メモ
リ部のアドレス範囲と違う領域に対してデータを写像し
かつ、書き込みアクセスを禁止する機能を有するバック
ボードバスインターフェイス部と を含んで槽底される。
の計３Ｌ機と、前記バックボードバスにつながり前記計
３Ｌ機によって制御される入出力装置からなる二重化制
御部機システムであって、各計Ｘ機は、 ＣＰＵ部と、 このＣＰＵ部及び前記バックボードバスからアクセス可
能に構成されたメモリ部と、 少なくとも前記ＣＰＵ部からの動作状態を示すレディ信
号を監視し、２つの計３Ｅ機のいずれかを実作業に従事
させ他方を待機状態にするかを制御する二重化制御部と
、 バックボードバスに結合していて、前記二重化制御部か
ら制ｍ権が与えられない場合には前記入出力装置へのア
クセスを禁止する機能と、バックボードバス測からのア
クセスに対しては自分の側のＣＰＵ部からみた前記メモ
リ部のアドレス範囲と違う領域に対してデータを写像し
かつ、書き込みアクセスを禁止する機能を有するバック
ボードバスインターフェイス部と を含んで槽底される。
く作用〉
二重化制御部は、各ＣＰＵ部の自己診断結果による動作
状態を示すレディ信号を監視していて、２つの計ｘ機の
いずれかを実作業に従事させ他方を待機状態にするかを
指示する二重化制御信号を出力する。
状態を示すレディ信号を監視していて、２つの計ｘ機の
いずれかを実作業に従事させ他方を待機状態にするかを
指示する二重化制御信号を出力する。
バックボードバスインターフェイス部は、バスマスター
権獲得のためのアービトレーション機能、バスマスター
機能、バススレーブ機能を有しており、バスマスター機
能により、メモリ部のＩ１０領域については制御権を持
つ計算機側からのみアクセスを可能とする。また、パス
スレーブ機能により、バックボードバスからのアクセス
に対して書き込み動作を不可とする。
権獲得のためのアービトレーション機能、バスマスター
機能、バススレーブ機能を有しており、バスマスター機
能により、メモリ部のＩ１０領域については制御権を持
つ計算機側からのみアクセスを可能とする。また、パス
スレーブ機能により、バックボードバスからのアクセス
に対して書き込み動作を不可とする。
〈実施例〉
以下図面を用いて、本発明の実施例を詳細に説明する。
第１図は、本発明の一実施例を示す構成ブロック図であ
る。
る。
図において、ＰＣＩ、Ｆｅ２は、バックボードバスＢＳ
を介して互いにつながった二重化構成の計算機、ＩＯＩ
〜ＩｏｎはパックホードバスＢＳにつながり、２つの計
ＸＲのいずれからも制御可能な入出力装置である。
を介して互いにつながった二重化構成の計算機、ＩＯＩ
〜ＩｏｎはパックホードバスＢＳにつながり、２つの計
ＸＲのいずれからも制御可能な入出力装置である。
各計Ｘ機ＰＣＩ、ＦＣ２において、１１はＣＰＵ部、１
２はＣＰＵ部１部長１バックボードバスＢＳからアクセ
ス可能に構成されたメモリ部、１３はバックボードバス
ＢＳに結合するバスインターフェイス部である。
２はＣＰＵ部１部長１バックボードバスＢＳからアクセ
ス可能に構成されたメモリ部、１３はバックボードバス
ＢＳに結合するバスインターフェイス部である。
１４は少なくともＣＰＵ部１部長１出力される動作状態
を示すレディ信号を監視し、２つの計算機のいずれかを
実作業に従事させ他方を待機状態にするかを制御する二
重化制御部である。
を示すレディ信号を監視し、２つの計算機のいずれかを
実作業に従事させ他方を待機状態にするかを制御する二
重化制御部である。
バスインターフェイス部１３は、二重化制御部１４から
制御権を示す信号を受けており、自分の計算機側に制御
権が与えられない場合には、人出刃装置１０１〜Ｉｏｎ
へのアクセスを禁止する機能と、パックホードバスＢ５
１ｆｌがらのアクセスに対しては自分の側のＣＰＵ部か
らみたメモリ部１２のアドレス範囲と違う領域に対して
データを写像しかつ、書き込みアクセスを禁止する機能
を有している。
制御権を示す信号を受けており、自分の計算機側に制御
権が与えられない場合には、人出刃装置１０１〜Ｉｏｎ
へのアクセスを禁止する機能と、パックホードバスＢ５
１ｆｌがらのアクセスに対しては自分の側のＣＰＵ部か
らみたメモリ部１２のアドレス範囲と違う領域に対して
データを写像しかつ、書き込みアクセスを禁止する機能
を有している。
第２図は、各計ｊｊ１．ｆｉＦｃ１．ＦＣ２において、
ＣＰＵ部１１に対するアドレスマツプを示す図である。
ＣＰＵ部１１に対するアドレスマツプを示す図である。
各計算機ＰＣＩ、ＦＣ２は、＄００００００〜＄ＩＦＦ
ＦＦＥのアドレスに自分の計３Ｌ機の内部メモリを有し
ている。＄２０００００〜＄９ＦＦＦＦＥの領域は、バ
ックボードバスに対して割り付けである。
ＦＦＥのアドレスに自分の計３Ｌ機の内部メモリを有し
ている。＄２０００００〜＄９ＦＦＦＦＥの領域は、バ
ックボードバスに対して割り付けである。
この内、＄２０００００〜＄３ＦＦＦＦＥには相手劇評
３Ｌ機の内部メモリか割り付けてあり、また、＄８００
０００〜＄ Ｂ Ｆ Ｆ ＦＦ Ｆ、の領域には制御入
出力のためのＩ １０＠域が割り付けである。
３Ｌ機の内部メモリか割り付けてあり、また、＄８００
０００〜＄ Ｂ Ｆ Ｆ ＦＦ Ｆ、の領域には制御入
出力のためのＩ １０＠域が割り付けである。
バスインターフェイス部１３は、
（ａ）バスマスター権獲得のためのアービトレーション
機能、 （ｂ）バスマスター機能、 （ｃ）バスレープ機能、 を有している。
機能、 （ｂ）バスマスター機能、 （ｃ）バスレープ機能、 を有している。
ここで、バスマスター機能は、第２図のアドレスマツプ
の内、Ｉ１０領域については制御権を持つ計Ｘ機のみア
クセス可能とする。その理由は、故障などにより、制御
権を失った計３Ｌ機か直接の制御出力を送出する入出力
装置へ誤ったデータを出力させないためである。
の内、Ｉ１０領域については制御権を持つ計Ｘ機のみア
クセス可能とする。その理由は、故障などにより、制御
権を失った計３Ｌ機か直接の制御出力を送出する入出力
装置へ誤ったデータを出力させないためである。
また、バススレーブ機能は、バックボードバスＢＳから
のアクセスに対して、書き込み動作を不可としている。
のアクセスに対して、書き込み動作を不可としている。
この理由は、ＣＰＵ部の動作に外部からのアクセスで影
響を与えることをハードウェアで保障するためである。
響を与えることをハードウェアで保障するためである。
また、このパススレーブ機能は、バックボードバスのア
ドレス＄２０００００〜＄３ＦＦＦＦＢに対して応答し
、内部メモリへのアクセスは、＄２０００００を引いた
アドレス（＄０〜＄ＩＦＦＦＦＥ）に対して行うことに
より、第２図に示すアドレスマツプを実現している。
ドレス＄２０００００〜＄３ＦＦＦＦＢに対して応答し
、内部メモリへのアクセスは、＄２０００００を引いた
アドレス（＄０〜＄ＩＦＦＦＦＥ）に対して行うことに
より、第２図に示すアドレスマツプを実現している。
この様に構成した装置の動作を次に説明する。
はじめに、ここでは計算機ＰＣＩが制御状態（実作業に
従事）、計＠＠ＦＣ２が待機状態にあるものとする。こ
の状態では制ｆｌＥ測計３１１１ＦＣ１は、メモリ部１
２内の内部メモリに格納されているプログラムによって
制御動作を実行している。
従事）、計＠＠ＦＣ２が待機状態にあるものとする。こ
の状態では制ｆｌＥ測計３１１１ＦＣ１は、メモリ部１
２内の内部メモリに格納されているプログラムによって
制御動作を実行している。
その動作は、入出力装置ＩＯ１〜Ｉｏｎからバックボー
ドバスＢＳを介して入力データを読み込み、必要な演算
を行った後、出力データをバックボードバスＢＳを経て
入出３装ｆＩＯ１〜Ｉｏｎへ送出する。
ドバスＢＳを介して入力データを読み込み、必要な演算
を行った後、出力データをバックボードバスＢＳを経て
入出３装ｆＩＯ１〜Ｉｏｎへ送出する。
待機側計算機ＦＣ２は、ハードウェアおよびプログラム
、データ類が正常と判断されて、待機動作を行うために
、はじめに、制御側計算機ＰＣＩの動作開始後に、制ａ
ｌｒｐＪ＃′ｔｊＬ機ＰＣＩのプログラム及びデータ類
をバックボードバスＢＳ経由で読出し、待機劇評３Ｌｌ
ｆｉＦＣ２のメモリ１２に格納する。これらのプログラ
ムやデータを格納後に待機動作を開始する。
、データ類が正常と判断されて、待機動作を行うために
、はじめに、制御側計算機ＰＣＩの動作開始後に、制ａ
ｌｒｐＪ＃′ｔｊＬ機ＰＣＩのプログラム及びデータ類
をバックボードバスＢＳ経由で読出し、待機劇評３Ｌｌ
ｆｉＦＣ２のメモリ１２に格納する。これらのプログラ
ムやデータを格納後に待機動作を開始する。
待機状態では、制御側計算機ＰＣＩが何等かの理由で故
障した場合、制御動作をスムーズに継承できるようにす
るために、データのイコアライズを実施する。すなわち
、制御劇評ＸＩｌの制御動作中は、データやパラメータ
が刻々と変化しており、制御側の計算機は、制御実行時
に待機側にとって必要なデータやパラメータを特定場所
に格納し、これらのデータやパラメータを待機測針［Ｉ
ＦＣ２が、バックボードバスＢＳ経由で次々と自分の側
のメモリ部１１にコピーする。
障した場合、制御動作をスムーズに継承できるようにす
るために、データのイコアライズを実施する。すなわち
、制御劇評ＸＩｌの制御動作中は、データやパラメータ
が刻々と変化しており、制御側の計算機は、制御実行時
に待機側にとって必要なデータやパラメータを特定場所
に格納し、これらのデータやパラメータを待機測針［Ｉ
ＦＣ２が、バックボードバスＢＳ経由で次々と自分の側
のメモリ部１１にコピーする。
このような動作により、待機側計算機ＦＣ２は、常に制
御側の計算ａｉＦｃ１と同じプログラムと制御に必要な
データやパラメータ類を持っていて、制御側の計算機が
故障した場合に、スムーズに制御動作を継続して実行す
ることできる。
御側の計算ａｉＦｃ１と同じプログラムと制御に必要な
データやパラメータ類を持っていて、制御側の計算機が
故障した場合に、スムーズに制御動作を継続して実行す
ることできる。
次に、待機側の計算１１１Ｆｃ２が故障した場合の動作
について説明する。
について説明する。
いま、待機側計算機ＦＣ２か故障して暴走し、任意のア
ドレス書き込み動作を連続発生した場合を想定すると、
この様な任意のアドレス書き込み動作は、バスインター
フェイス部１３が有する前述したバススター機能と、バ
ススレーブ機能により阻止され、システムの制御動作に
は影響がでない。
ドレス書き込み動作を連続発生した場合を想定すると、
この様な任意のアドレス書き込み動作は、バスインター
フェイス部１３が有する前述したバススター機能と、バ
ススレーブ機能により阻止され、システムの制御動作に
は影響がでない。
すなわち、Ｉ ／ ＯｆＲ域のアクセスに対しては、自
分が制御権を有していないのでハードウェア的に不可と
なる。また、制御側針３Ｌ機ＰＣＩのメモリ部１１への
書き込みも、ハードウェア的に不可となっているため、
制御劇評３１機ＦｃＩの制御動作にも影響がでない。
分が制御権を有していないのでハードウェア的に不可と
なる。また、制御側針３Ｌ機ＰＣＩのメモリ部１１への
書き込みも、ハードウェア的に不可となっているため、
制御劇評３１機ＦｃＩの制御動作にも影響がでない。
なお、上記の実施例では、相手側計算機内のメモリに対
しては、すべての領域を書き込み不可としたが、制御動
作に必要なプログラム、データ。
しては、すべての領域を書き込み不可としたが、制御動
作に必要なプログラム、データ。
パラメータｆｉＩ域のみ書き込み不可とし、イコアライ
ズ動作用のメモリ部は書き込み可とする構成としてもよ
い。
ズ動作用のメモリ部は書き込み可とする構成としてもよ
い。
〈発明の効果〉
以上詳細に説明したように、本発明によれは、バックボ
ードバスに対して２つの計算機を接続するようにした二
重化構成のシステムにおいて、方の計３Ｌ機の故障が他
方の計３ＬＩｌの制御動作に影響しないので、信頼性を
向上させることができる。
ードバスに対して２つの計算機を接続するようにした二
重化構成のシステムにおいて、方の計３Ｌ機の故障が他
方の計３ＬＩｌの制御動作に影響しないので、信頼性を
向上させることができる。
また、データやパラメータのコピーに関しては、それぞ
れの計３Ｌ機内に専用の二重化制御部を介して行うもの
であるが、２つの計算機からそれぞれの二重化制御部へ
のアドレスを同じにすることで、ソフトウェアを２つの
計３Ｌ機で同じにできる。また、特別な設定要素なども
不要となる。
れの計３Ｌ機内に専用の二重化制御部を介して行うもの
であるが、２つの計算機からそれぞれの二重化制御部へ
のアドレスを同じにすることで、ソフトウェアを２つの
計３Ｌ機で同じにできる。また、特別な設定要素なども
不要となる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図は各計算機において、ＣＰＩＪ部に対するアドレスマ
ツプを示す図である。 ＰＣＩ Ｆｅ２・・・二重化構成の計算機１１・・・
ＣＰＵ部 １２・・・メモリ部１３・・・バスイン
ターフェイス部 １４・・・二重化制御部
図は各計算機において、ＣＰＩＪ部に対するアドレスマ
ツプを示す図である。 ＰＣＩ Ｆｅ２・・・二重化構成の計算機１１・・・
ＣＰＵ部 １２・・・メモリ部１３・・・バスイン
ターフェイス部 １４・・・二重化制御部
Claims (1)
- 【特許請求の範囲】 バックボードバスを介して互いにつながった二重化構成
の計算機と、前記バックボードバスにつながり前記計算
機によって制御される入出力装置からなる二重化計算機
システムであつて、 各計算機は、 ＣＰＵ部と、 このＣＰＵ部及び前記バックボードバスからアクセス可
能に構成されたメモリ部と、 少なくとも前記ＣＰＵ部からの動作状態を示すレディ信
号を監視し、２つの計算機のいずれかを実作業に従事さ
せ他方を待機状態にするかを制御する二重化制御部と、 バックボードバスに結合していて、前記二重化制御部か
ら制御権が与えられない場合には前記入出力装置へのア
クセスを禁止する機能と、バックホードバス側からのア
クセスに対しては自分の側のＣＰＵ部からみた前記メモ
リ部のアドレス範囲と違う領域に対してデータを写像し
かつ、書き込みアクセスを禁止する機能を有するバック
ボードバスインターフェイス部と を備えたことを特徴とする二重化計算機システム。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323086A JPH03184128A (ja) | 1989-12-13 | 1989-12-13 | 二重化計算機システム |
| NL9000692A NL193573C (nl) | 1989-04-04 | 1990-03-23 | Duplex-computerstelsel. |
| KR1019900004120A KR920008284B1 (ko) | 1989-04-04 | 1990-03-27 | 듀플렉스 컴퓨터 시스템 |
| GB9006970A GB2231987B (en) | 1989-04-04 | 1990-03-28 | Duplex computer system |
| DE4010109A DE4010109C2 (de) | 1989-04-04 | 1990-03-29 | Duplexrechnersystem |
| US07/502,202 US5638507A (en) | 1989-04-04 | 1990-03-30 | Duplex computer system |
| BR909001530A BR9001530A (pt) | 1989-04-04 | 1990-04-03 | Sistema de computador duplo |
| CN 90101842 CN1024963C (zh) | 1989-04-04 | 1990-04-03 | 双计算机*** |
| GB9222970A GB2259381B (en) | 1989-04-04 | 1992-11-03 | Duplex computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323086A JPH03184128A (ja) | 1989-12-13 | 1989-12-13 | 二重化計算機システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184128A true JPH03184128A (ja) | 1991-08-12 |
Family
ID=18150921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323086A Pending JPH03184128A (ja) | 1989-04-04 | 1989-12-13 | 二重化計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184128A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553983A (ja) * | 1991-08-21 | 1993-03-05 | Matsushita Electric Ind Co Ltd | 並列データ転送を用いた情報処理装置の接続方法 |
| WO1999026138A1 (fr) * | 1997-11-14 | 1999-05-27 | Hitachi, Ltd. | Procede de permutation dans un systeme multiplex |
| JP2010257209A (ja) * | 2009-04-24 | 2010-11-11 | Fujitsu Ltd | バススイッチ，コンピュータシステム及びコンピュータシステムの管理方法 |
-
1989
- 1989-12-13 JP JP1323086A patent/JPH03184128A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0553983A (ja) * | 1991-08-21 | 1993-03-05 | Matsushita Electric Ind Co Ltd | 並列データ転送を用いた情報処理装置の接続方法 |
| WO1999026138A1 (fr) * | 1997-11-14 | 1999-05-27 | Hitachi, Ltd. | Procede de permutation dans un systeme multiplex |
| JP2010257209A (ja) * | 2009-04-24 | 2010-11-11 | Fujitsu Ltd | バススイッチ，コンピュータシステム及びコンピュータシステムの管理方法 |
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