JPH11328147A - Lsi device - Google Patents
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- JPH11328147A JPH11328147A JP10131977A JP13197798A JPH11328147A JP H11328147 A JPH11328147 A JP H11328147A JP 10131977 A JP10131977 A JP 10131977A JP 13197798 A JP13197798 A JP 13197798A JP H11328147 A JPH11328147 A JP H11328147A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、マイクロプロセッ
サと周辺回路とを同一のチップ上に実装したＬＳＩ装置
に関する。特に、内部の周辺回路等の試験が容易なＬＳ
Ｉ装置に関する。The present invention relates to an LSI device in which a microprocessor and peripheral circuits are mounted on a single chip. In particular, LS that can easily test internal peripheral circuits
I device.
【０００２】[0002]
【従来の技術】マイクロプロセッサを利用した計算機シ
ステムにおいては、このマイクロプロセッサや周辺回路
を構成する個々の機能を、それぞれ別個のＬＳＩ装置で
構成している場合が多い。すなわち、マイクロプロセッ
サのＬＳＩ装置や、周辺回路を構成するＬＳＩ装置など
を、ＰＣＢ（基板）に装着することで、全体の計算機シ
ステムが構成されていた。このように、マイクロプロセ
ッサや周辺回路が、それぞれ別個のＬＳＩ装置で構成さ
れている計算機システムにおいては、マイクロプロセッ
サに対する試験と、周辺回路に対する試験とを、別個に
行うことができた。すなわち、マイクロプロセッサや周
辺回路という個々の機能に対する試験は、その機能を実
現するＬＳＩ装置単体に設けられている各信号線を制御
することにより実施されている。このようにして、その
ＬＳＩ装置のチップ内部の試験が、各ＬＳＩ装置毎に実
施されている。2. Description of the Related Art In a computer system using a microprocessor, individual functions constituting the microprocessor and peripheral circuits are often constituted by separate LSI devices. That is, the entire computer system is configured by mounting a microprocessor LSI device, an LSI device constituting a peripheral circuit, and the like on a PCB (board). As described above, in the computer system in which the microprocessor and the peripheral circuit are each configured by a separate LSI device, the test on the microprocessor and the test on the peripheral circuit can be performed separately. That is, a test for each function such as a microprocessor and a peripheral circuit is performed by controlling each signal line provided in a single LSI device that realizes the function. Thus, the test inside the chip of the LSI device is performed for each LSI device.
【０００３】しかし、近年、半導体集積回路の高集積化
に伴い、マイクロプロセッサだけでなく周辺回路も同一
のチップ上に実装されることが多くなってきた。マイク
ロプロセッサや周辺回路を同一のチップ上に実装するこ
とにより、より計算機システムの小型化が図られてい
る。この結果、各機能が別個のＬＳＩ装置で構成されて
いた計算機システムに比べて、個々の機能を実現してい
る個々の回路に対してその信号線を制御して試験を行う
ことはもはや困難になっている。However, in recent years, not only microprocessors but also peripheral circuits have been often mounted on the same chip with the increase in the degree of integration of semiconductor integrated circuits. By mounting a microprocessor and peripheral circuits on the same chip, the size of the computer system is further reduced. As a result, as compared with a computer system in which each function is configured by a separate LSI device, it is no longer difficult to control and test the signal lines of the individual circuits that realize the individual functions. Has become.
【０００４】その理由は、各機能を構成している回路の
信号線が、そのチップの外部から直接制御することが困
難となっているためである。またこの信号線は、プロセ
ッサの中心構成であるＣＰＵから直接制御をすることも
困難である場合が多い。[0004] The reason is that it is difficult to directly control the signal lines of the circuits constituting each function from outside the chip. Also, it is often difficult to directly control this signal line from the CPU, which is the central component of the processor.
【０００５】従って、このように複数の機能を実現する
回路が１つのチップ上に実装されているＬＳＩ装置に対
する試験は、そのＬＳＩ装置の内部にあるＣＰＵなど内
部の信号を制御することができる機能のみに対して行わ
れている。または、チップ外部の信号線を用いて制御す
ることができるＬＳＩ装置内部の回路に対してのみ試験
が実施されている。Therefore, a test for an LSI device in which circuits for realizing a plurality of functions are mounted on one chip as described above is performed by a function capable of controlling internal signals such as a CPU inside the LSI device. Only done against. Alternatively, a test is performed only on a circuit inside an LSI device that can be controlled using a signal line outside the chip.
【０００６】以下、ＣＰＵを内蔵したＬＳＩ装置に関し
て、それぞれの機能を実現している回路に対する試験の
手順について説明する。Hereinafter, a test procedure for a circuit realizing each function of an LSI device having a built-in CPU will be described.
【０００７】ＣＰＵと共に、その周辺回路をも内蔵した
ＬＳＩ装置の構成ブロック図が図６に示されている。こ
の図において、ＬＳＩ装置１は、ＣＰＵコア２を内蔵し
ている。このＣＰＵコア２は、ＣＰＵバスインターフェ
ースユニット（以下、ＣＢＩＵと呼ぶ場合もある）９１
を介して、内部バス６と接続している。また、この内部
バス６には、ダイレクトメモリアクセスコントローラ
（以下、ＤＭＡＣと呼ぶ場合もある）９２や、キャッシ
ュ５、メモリ１０、周辺回路９が接続されている。さら
に、この内部バス６には外部バスインターフェースユニ
ット（以下、ＢＩＵと呼ぶ場合もある）７が接続されて
いる。そして、このＢＩＵ７にはこのＬＳＩ装置の外部
バス８を介して、外部回路１１が接続されている。FIG. 6 is a block diagram showing the configuration of an LSI device incorporating a CPU and its peripheral circuits. In this figure, an LSI device 1 has a built-in CPU core 2. The CPU core 2 includes a CPU bus interface unit (hereinafter, also referred to as CBIU) 91
Is connected to the internal bus 6. The internal bus 6 is connected to a direct memory access controller (hereinafter, also referred to as a DMAC) 92, a cache 5, a memory 10, and a peripheral circuit 9. Further, an external bus interface unit (hereinafter, sometimes referred to as BIU) 7 is connected to the internal bus 6. An external circuit 11 is connected to the BIU 7 via an external bus 8 of the LSI device.
【０００８】まず、ＬＳＩ装置１に内蔵されている周辺
回路９に対する試験を行う場合には、このＣＰＵコア２
に所定のプログラムを実行させる。そして、このプログ
ラムの動作により、内部バス６を介して周辺回路９に対
するアクセスを行わせるのである。これによって、周辺
回路９を動作させることにより、試験を行うのである。First, when performing a test on the peripheral circuit 9 built in the LSI device 1, the CPU core 2
To execute a predetermined program. The access to the peripheral circuit 9 via the internal bus 6 is performed by the operation of the program. Thus, the test is performed by operating the peripheral circuit 9.
【０００９】さらに、周辺回路９を試験する方法として
は、このＬＳＩ装置１の外部回路１１から外部バス８を
介して周辺回路９に対してアクセスを行う方法がある。
周辺回路９によっては、このように外部回路１１からの
アクセスによって動作を行う回路もあるためである。Further, as a method of testing the peripheral circuit 9, there is a method of accessing the peripheral circuit 9 from the external circuit 11 of the LSI device 1 via the external bus 8.
This is because, depending on the peripheral circuit 9, there is a circuit that operates in response to the access from the external circuit 11.
【００１０】上で述べたように、ＣＰＵコア２にプログ
ラムを実行させることによってこの周辺回路９をアクセ
スする方法においては、ＣＰＵコア２がプログラムを実
行する結果として周辺回路９に対するアクセスが行われ
る。従って、そのプログラムを動作させることによっ
て、ＬＳＩ装置１内部のその他の回路動作が発生してし
まう。例えば、ＣＰＵコア２は、プログラムの実行に伴
い、メモリ１０の命令領域（プログラムが格納されてい
るメモリ１０の領域）を読み込む。さらに、命令やデー
タなどは、適宜、キャッシュ５に格納される。従って、
本来の試験対象である周辺回路９の動作とは直接関係の
ない回路動作がＬＳＩ装置１内部で生じてしまう。従っ
て、周辺回路９に対するアクセスをプログラムを用いて
行う場合には、周辺回路９をアクセスするプログラムの
動作によって生じるＬＳＩ装置内部の付随的な回路動作
を全て考慮してプログラムを作成する必要がある。As described above, in the method of accessing the peripheral circuit 9 by causing the CPU core 2 to execute a program, access to the peripheral circuit 9 is performed as a result of the CPU core 2 executing the program. Therefore, the operation of the program causes other circuit operations inside the LSI device 1 to occur. For example, the CPU core 2 reads an instruction area of the memory 10 (an area of the memory 10 in which the program is stored) as the program is executed. Further, instructions and data are stored in the cache 5 as appropriate. Therefore,
A circuit operation that is not directly related to the operation of the peripheral circuit 9 that is the original test target occurs inside the LSI device 1. Therefore, when accessing the peripheral circuit 9 using a program, it is necessary to create a program in consideration of all the additional circuit operations inside the LSI device caused by the operation of the program for accessing the peripheral circuit 9.
【００１１】尚、特開平５−３０７５１８号公報には、
データ転送速度を向上させたマイクロプロセッサのバス
インターフェースが示されている。また、特開平４−３
４０１４９号公報には、バス変換モジュールの故障診断
方式が示されている。Japanese Patent Application Laid-Open No. Hei 5-307518 discloses that
Shown is a microprocessor bus interface with improved data transfer rates. Also, Japanese Patent Application Laid-Open No. 4-3
Japanese Patent No. 40149 discloses a failure diagnosis method for a bus conversion module.
【００１２】[0012]
【発明が解決しようとする課題】このように、従来の試
験方法においては、ＣＰＵコア２が試験用のプログラム
を実行することにより、ＬＳＩ装置１の内部の各機能の
試験が実施されている。この試験方法を採用する場合に
は、試験内容に応じた動作タイミングや、試験内容に合
致したＬＳＩ装置１の内部の条件、等の設定はその試験
プログラムが設定する必要がある。そのためには、プロ
グラム作成者は、常にＬＳＩ装置１の内部状態を考慮し
て試験用のプログラムを作成する必要があった。As described above, in the conventional test method, each function in the LSI device 1 is tested by the CPU core 2 executing the test program. When this test method is adopted, the test program needs to set the operation timing according to the test content, the internal conditions of the LSI device 1 that match the test content, and the like. For this purpose, the program creator must always create a test program in consideration of the internal state of the LSI device 1.
【００１３】さらに、作成したプログラムで設定する試
験条件が正しく設定されたことを確認することが困難で
あった。このため、ＬＳＩ装置１の内部の機能に対して
詳細に、細かい条件まで設定した上で試験を行うことは
困難な場合が多いという問題があった。Further, it has been difficult to confirm that the test conditions set by the created program have been set correctly. For this reason, there has been a problem that it is often difficult to perform a test after setting the internal functions of the LSI device 1 in detail and to detailed conditions.
【００１４】本発明は、上記問題点を解消するためにな
されたものであり、ＬＳＩ装置１の内部のＣＰＵコア２
と内部バス６の間などにおいて、動作タイミングなどの
詳細な条件を設定することができる試験用の回路をこの
ＬＳＩ装置１の内部に設け、ＬＳＩ装置１の内部の機能
に対する詳細な試験を行うことを目的とする。The present invention has been made to solve the above problem, and has been made in consideration of the above-described problems.
A test circuit capable of setting detailed conditions such as operation timing between the device and the internal bus 6 is provided inside the LSI device 1 to perform a detailed test for the internal function of the LSI device 1. With the goal.
【００１５】[0015]
【課題を解決するための手段】本発明は、所定のプログ
ラムを実行し、周辺回路をアクセスするＣＰＵコアと、
前記ＣＰＵコアがアクセスする前記周辺回路と、前記Ｃ
ＰＵコアの代わりに前記周辺回路をアクセスするか、又
は、前記周辺回路の代わりに前記ＣＰＵコアからアクセ
スされうる試験回路と、を含むことを特徴とするもので
ある。According to the present invention, a CPU core for executing a predetermined program and accessing a peripheral circuit is provided.
The peripheral circuit accessed by the CPU core;
A test circuit that accesses the peripheral circuit instead of the PU core, or a test circuit that can be accessed from the CPU core instead of the peripheral circuit.
【００１６】本発明は、前記試験回路は、前記試験回路
が実行するアクセスの種類、及び、前記試験回路が実行
するアクセスのタイミング、を表すパラメータを格納す
る内部テーブル、を含むことを特徴とするものである。The present invention is characterized in that the test circuit includes an internal table for storing parameters indicating types of accesses executed by the test circuit and timings of accesses executed by the test circuit. Things.
【００１７】本発明は、前記試験回路は、前記ＬＳＩ装
置の内部状態を観察し、この内部状態に基づいて前記試
験回路が実行するアクセスのタイミングを検出するトリ
ガー検出回路と、前記トリガー検出回路が検出したアク
セスのタイミングにおいて、前記周辺回路をアクセスす
るアクセス制御回路と、を含むことを特徴とするもので
ある。According to the present invention, the test circuit observes an internal state of the LSI device and detects a timing of an access executed by the test circuit based on the internal state. And an access control circuit for accessing the peripheral circuit at the detected access timing.
【００１８】本発明は、前記試験回路は、前記ＬＳＩ装
置の外部の回路の状態を観察し、この外部の回路の状態
に基づいて前記試験回路が実行するアクセスのタイミン
グを検出するトリガー検出回路と、前記トリガー検出回
路が検出したアクセスのタイミングにおいて、前記周辺
回路をアクセスするアクセス制御回路と、を含むことを
特徴とするものである。According to the present invention, the test circuit observes a state of a circuit external to the LSI device, and detects a timing of an access executed by the test circuit based on a state of the external circuit. And an access control circuit for accessing the peripheral circuit at an access timing detected by the trigger detection circuit.
【００１９】本発明は、前記試験回路から前記周辺回路
へのアクセスと、前記ＣＰＵコアから前記周辺回路への
アクセスと、を調停するＣＰＵバスインターフェースユ
ニット、を含み、前記ＣＰＵバスインターフェースユニ
ットは、前記試験回路から前記周辺回路へのアクセスを
許可し、前記ＣＰＵコアから前記周辺回路へのアクセス
を禁止する試験モードを有することを特徴とするもので
ある。The present invention includes a CPU bus interface unit for arbitrating access from the test circuit to the peripheral circuit and access from the CPU core to the peripheral circuit. A test mode is provided which permits access from the test circuit to the peripheral circuit and prohibits access from the CPU core to the peripheral circuit.
【００２０】本発明は、前記試験回路から前記周辺回路
へのアクセスと、前記ＣＰＵコアから前記周辺回路への
アクセスと、を調停するＣＰＵバスインターフェースユ
ニット、を含み、前記ＣＰＵバスインターフェースユニ
ットは、前記試験回路から前記周辺回路へのアクセスを
禁止し、前記ＣＰＵコアから前記周辺回路へのアクセス
を許可する動作モードを有することを特徴とするもので
ある。The present invention includes a CPU bus interface unit for arbitrating access from the test circuit to the peripheral circuit and access from the CPU core to the peripheral circuit. An operation mode for prohibiting access from the test circuit to the peripheral circuit and permitting access from the CPU core to the peripheral circuit is provided.
【００２１】本発明は、前記試験回路から前記周辺回路
へのアクセスと、前記ＣＰＵコアから前記周辺回路への
アクセスと、を調停するＣＰＵバスインターフェースユ
ニット、を含み、前記ＣＰＵバスインターフェースユニ
ットは、前記試験回路から前記周辺回路へのアクセス
と、前記ＣＰＵコアから前記周辺回路へのアクセスと、
を共に許可する動作試験モードを有することを特徴とす
るものである。The present invention includes a CPU bus interface unit for arbitrating access from the test circuit to the peripheral circuit and access from the CPU core to the peripheral circuit, wherein the CPU bus interface unit comprises: An access from the test circuit to the peripheral circuit, an access from the CPU core to the peripheral circuit,
In the operation test mode for permitting both.
【００２２】本発明は、前記試験回路からの前記周辺回
路へのアクセスと、前記プロセッシングユニットから前
記周辺回路へのアクセスと、を調停するバスインターフ
ェースユニット、を含み、前記バスインターフェースユ
ニットは、前記ＣＰＵコアから試験回路へのアクセスを
許可する試験回路アクセスモードを有することを特徴と
するものである。The present invention includes a bus interface unit for arbitrating access from the test circuit to the peripheral circuit and access from the processing unit to the peripheral circuit, wherein the bus interface unit includes the CPU A test circuit access mode for permitting access from the core to the test circuit is provided.
【００２３】本発明は、前記試験回路は、前記周辺回路
に対して試験を目的とするアクセスだけでなく、前記周
辺回路の機能を働かせるためのアクセスも行うことを特
徴とするものである。The present invention is characterized in that the test circuit performs not only access for the purpose of a test to the peripheral circuit but also access for operating the function of the peripheral circuit.
【００２４】本発明は、前記試験回路は、前記ＣＰＵコ
アからのアクセスを受け付け、前記試験回路が、前記Ｃ
ＰＵコアに対して前記周辺回路と同様の動作を行い、前
記周辺回路を動作させずに、前記ＣＰＵコアのアクセス
動作の試験を行えることを特徴とするものである。In the present invention, the test circuit receives an access from the CPU core, and the test circuit
An operation similar to that of the peripheral circuit is performed on the PU core, and an access operation test of the CPU core can be performed without operating the peripheral circuit.
【００２５】本発明は、前記内部テーブルには、前記Ｃ
ＰＵコアが、前記アクセスの種類、及び、前記アクセス
のタイミングを設定しうることを特徴とするものであ
る。According to the present invention, in the internal table, the C
The PU core can set the type of the access and the timing of the access.
【００２６】本発明は、前記内部テーブルには、本ＬＳ
Ｉ装置の外部の装置が、前記アクセスの種類、及び、前
記アクセスのタイミングを設定しうることを特徴とする
ものである。According to the present invention, the internal table includes the book LS
A device outside the I device can set the type of the access and the timing of the access.
【００２７】本発明は、前記試験回路は、前記試験回路
のアクセスによって前記試験回路が読み出したデータ
と、その読み出したデータの期待値と、を比較する比較
回路、を含むものである。According to the present invention, the test circuit includes a comparison circuit for comparing data read by the test circuit by accessing the test circuit with an expected value of the read data.
【００２８】[0028]
【発明の実施の形態】以下、本発明の好ましい実施の形
態を図面に基づいて説明する。Preferred embodiments of the present invention will be described below with reference to the drawings.
【００２９】実施の形態１．本実施の形態は、ＬＳＩ装
置内部の機能をアクセスする機能として、ＣＰＵコア２
と、試験回路３との２つが存在する状況を前提としてい
る。本実施の形態１に係るＬＳＩ装置の構成を表すブロ
ック図が図１に示されている。さて、このようにＣＰＵ
コア２以外に、試験回路３を設けることによって、内部
の周辺回路９へのアクセスを、ＣＰＵコア２にプログラ
ムを実行させること以外の手段で実行できるようにした
ものである。このように、プログラム実行以外で周辺回
路９へのアクセスを行うために、ＣＰＵコア２と内部バ
ス６との間のＣＰＵバスインターフェースユニット４を
介して試験回路３を追加したことが、本実施の形態１に
おいて特徴的なことである。Embodiment 1 In this embodiment, the CPU core 2 is used as a function for accessing a function inside the LSI device.
And a test circuit 3. FIG. 1 is a block diagram showing the configuration of the LSI device according to the first embodiment. Well, like this, CPU
By providing the test circuit 3 in addition to the core 2, access to the internal peripheral circuit 9 can be executed by means other than causing the CPU core 2 to execute a program. As described above, the test circuit 3 is added via the CPU bus interface unit 4 between the CPU core 2 and the internal bus 6 in order to access the peripheral circuit 9 other than executing the program. This is a feature of the first embodiment.
【００３０】このような試験回路３を追加することによ
って、周辺回路９やメモリなどのアクセスの制御を、Ｃ
ＰＵコア２のプログラム実行によって制御するのではな
く、ＣＰＵバスインターフェースユニット４に接続する
上記試験回路３を用いて行っているのである。By adding such a test circuit 3, the access control of the peripheral circuit 9 and the memory can be controlled by the C circuit.
The control is not performed by executing the program of the PU core 2 but by using the test circuit 3 connected to the CPU bus interface unit 4.
【００３１】これによって、プログラム実行に伴うＬＳ
Ｉ装置内部の環境の変化の試験への影響を排除すること
ができる。その結果、試験結果が試験を行う前のプログ
ラムの実行結果（ＬＳＩ装置内部の環境）に左右される
ことを防止でき、本実施の形態１によれば安定した試験
の実施を行うことができる。Thus, the LS associated with the execution of the program
The influence of the change in the environment inside the I device on the test can be eliminated. As a result, it is possible to prevent the test result from being influenced by the execution result of the program before the test (the environment inside the LSI device), and according to the first embodiment, it is possible to perform a stable test.
【００３２】また、本実施の形態１においては、この試
験回路３からアクセスするそのアクセスオペレーション
と、オペレーションを実行するトリガーとなるトリガー
条件とを、上記試験回路３内部の内部テーブルに設定し
ている。このトリガー条件等の設定は、ＣＰＵコア２が
実行したり、外部回路１１が実行することが考えられ
る。試験回路３は、内部テーブルに設定されたトリガー
条件が成立しているか否かを、ＬＳＩ装置１内部の状況
を監視することによって常に検査している。トリガー条
件が成立した場合には、試験回路３は、予めテーブルに
指定されているオペレーションに従って、ＣＰＵバスイ
ンターフェース４を経由し、さらに内部バス６をも経由
してＬＳＩ装置１内部の回路に対するアクセスを行う。
このＬＳＩ装置１内部の回路とは、周辺回路９やメモリ
１０を意味する。この時に、周辺回路９が行うオペレー
ションが、周辺回路９などからデータを読み込む動作、
すなわち読み込みアクセスである場合には、読み込んだ
データを所定の期待値と比較することによってオペレー
ションが正しく行われているか否かを検査することがで
きる。この所定の期待値は、試験回路３内部の上述した
テーブルに予め格納しておくことができる。そして、試
験回路３は、読み込んだデータとこの期待値との比較を
行って、試験の結果を判断することができるのである。In the first embodiment, the access operation accessed from the test circuit 3 and the trigger condition serving as a trigger for executing the operation are set in an internal table inside the test circuit 3. . The setting of the trigger condition and the like may be executed by the CPU core 2 or executed by the external circuit 11. The test circuit 3 constantly checks whether or not the trigger condition set in the internal table is satisfied by monitoring the state inside the LSI device 1. When the trigger condition is satisfied, the test circuit 3 accesses the circuit inside the LSI device 1 via the CPU bus interface 4 and also via the internal bus 6 according to the operation specified in advance in the table. Do.
The circuit inside the LSI device 1 means the peripheral circuit 9 and the memory 10. At this time, the operation performed by the peripheral circuit 9 is an operation of reading data from the peripheral circuit 9 or the like,
That is, in the case of read access, it is possible to check whether the operation is performed correctly by comparing the read data with a predetermined expected value. This predetermined expected value can be stored in the above-described table inside the test circuit 3 in advance. Then, the test circuit 3 can compare the read data with the expected value to determine the test result.
【００３３】このように、本発明によれば、試験回路３
がＣＰＵコア２とは独立に周辺回路９などに対するオペ
レーションを実行し、その結果を所定の期待値と比較す
るので、ＣＰＵコア２がプログラムを実行することな
く、オペレーションが正しく実行されたか否かを検査す
ることができる。As described above, according to the present invention, the test circuit 3
Performs an operation on the peripheral circuit 9 and the like independently of the CPU core 2 and compares the result with a predetermined expected value. Therefore, it is determined whether or not the operation has been correctly performed without the CPU core 2 executing the program. Can be inspected.
【００３４】さらに、本発明においては、ＣＰＵバスイ
ンターフェースユニット４から、試験の対象となる回路
（例えば上述したように周辺回路９等を意味する）に対
してアクセスを行うだけでなく、ＣＰＵコア２に対する
アクセスを行うこともできる。Further, according to the present invention, not only the CPU bus interface unit 4 accesses the circuit to be tested (for example, the peripheral circuit 9 as described above), but also the CPU core 2 Can also be accessed.
【００３５】上で述べた例においてはＣＰＵコア２から
周辺回路９に対してアクセスをする代わりに、ＣＰＵバ
スインターフェースユニット４に接続されている試験回
路３から周辺回路９に対してアクセスを行った。In the above-described example, instead of accessing the peripheral circuit 9 from the CPU core 2, the test circuit 3 connected to the CPU bus interface unit 4 accesses the peripheral circuit 9. .
【００３６】一方、本実施の形態１においては、この試
験回路３から、ＣＰＵコア２自体に対してアクセスを行
わせることも好ましい。このようなアクセスを行わせる
ことによって、ＬＳＩ装置１内部の回路（周辺回路９や
メモリ１０など）からＣＰＵコア２に対するアクセスの
試験を行うことができる。このＣＰＵコア２に対するア
クセスの試験においても、ＬＳＩ装置１内部の回路の状
態を考慮することなく、利用者が意図する条件の下にア
クセスの試験を行うことができる。On the other hand, in the first embodiment, it is preferable that the test circuit 3 accesses the CPU core 2 itself. By performing such access, a test of access to the CPU core 2 from a circuit (the peripheral circuit 9 or the memory 10) inside the LSI device 1 can be performed. Also in the test of access to the CPU core 2, the access test can be performed under conditions intended by the user without considering the state of the circuit inside the LSI device 1.
【００３７】以上述べたように、本実施の形態によれば
新たに試験回路３をＣＰＵバスインターフェースユニッ
ト４に接続しているので、ＬＳＩ装置１内部の各種試験
を、利用者が設定する詳細な試験条件の下で実行するこ
とができる。As described above, according to the present embodiment, since the test circuit 3 is newly connected to the CPU bus interface unit 4, various tests inside the LSI device 1 are set by the user in detail. It can be performed under test conditions.
【００３８】本実施の形態の動作についてより詳細に説
明する。The operation of this embodiment will be described in more detail.
【００３９】本実施の形態における周辺回路９をアクセ
スする際の試験方法によれば、ＣＰＵコア２が実行する
プログラムによってＬＳＩ装置１内部の状態を予測し、
ＬＳＩ装置１内部の各回路に対してアクセスの条件を決
めるという従来の手法とは異なり、専用の試験回路９を
設けることによって、ＬＳＩ装置１内部状態を予測する
必要がなくなる。従って、ＬＳＩ装置１内部の各回路に
対するアクセスの条件を利用者は自由に設定することが
できる。According to the test method for accessing the peripheral circuit 9 in the present embodiment, the state inside the LSI device 1 is predicted by the program executed by the CPU core 2,
Unlike the conventional method of determining the access condition for each circuit inside the LSI device 1, the provision of the dedicated test circuit 9 eliminates the need to predict the internal state of the LSI device 1. Therefore, the user can freely set the conditions for access to each circuit inside the LSI device 1.
【００４０】また、ＬＳＩ装置１内部の各周辺回路９に
対するＣＰＵコア２からのアクセスの試験を実施する場
合に、アクセス対象の周辺回路９の状態や、アクセスの
際に利用するＬＳＩ装置１内部の各種バスの状態に着目
して、周辺回路９にアクセスし、周辺回路９が正しく動
作することを確認することができる。ここで、「状態に
着目して周辺回路９にアクセス」とは、所定の状態にな
った場合にアクセスを行うことを意味する。When a test of access from the CPU core 2 to each peripheral circuit 9 in the LSI device 1 is performed, the state of the peripheral circuit 9 to be accessed and the internal state of the LSI device 1 used for access are determined. By paying attention to the states of various buses, it is possible to access the peripheral circuit 9 and confirm that the peripheral circuit 9 operates correctly. Here, “access to the peripheral circuit 9 focusing on the state” means that access is performed when a predetermined state is reached.
【００４１】このようなアクセス動作は、試験回路３の
内部テーブルに、トリガー条件として周辺回路の状態や
内部バスの状態を設定することにより実現される。この
トリガー条件とは、指定された回路やバスが予め指定さ
れている状態になった場合に、テーブルにおいて指定さ
れているオペレーションを開始するような条件である。
このように、指定されたオペレーション及び指定された
トリガー条件の双方は、共に試験回路３の内部のテーブ
ルに予め設定される。なお、オペレーションの指定は、
アクセスの対象である周辺回路９の種類や、アクセス方
向（読み込みであるか、または書き込みであるか）やそ
の際に利用されるデータなどをテーブルに設定すること
により行われる。Such an access operation is realized by setting the state of the peripheral circuit and the state of the internal bus as a trigger condition in the internal table of the test circuit 3. The trigger condition is a condition for starting an operation specified in the table when a specified circuit or bus is in a specified state.
In this way, both the specified operation and the specified trigger condition are set in advance in a table inside the test circuit 3. The operation specification is
This is performed by setting the type of the peripheral circuit 9 to be accessed, the access direction (whether reading or writing), data used at that time, and the like in a table.
【００４２】実際のＣＰＵコア２からのアクセス動作
を、ＣＰＵコア２の代わりに試験回路３が実行する動作
においては、試験回路３の内部テーブルにトリガー条件
や実行するオペレーションを、ＣＰＵコア２や外部の外
部回路１１から設定することにより実現される。すなわ
ち、試験の実際の内容は、内部テーブルに格納される。
この格納はＣＰＵコア２などが行う。同様に、トリガー
条件を設定することによって、試験回路３の試験開始条
件（試験が開始される際の動作環境の要件）も設定され
る。この際、ＣＰＵコア２からのアクセスを禁止するこ
とによってＬＳＩ装置１内部の状態を安定させることが
好ましい。すなわち、本実施の形態においては、原則と
して、試験回路３が動作しアクセスが開始された場合に
は、ＣＰＵコア２からのアクセスが禁止されるのであ
る。これによって、試験動作以外の動作を防止すること
ができる。こうして、次に述べるように、動作環境の設
定が完了した後、試験回路３や外部回路１１から、試験
対象のＬＳＩ装置１内部の周辺回路９に対するアクセス
が開始されるのである。In the operation in which the actual access operation from the CPU core 2 is executed by the test circuit 3 instead of the CPU core 2, a trigger condition and an operation to be executed are stored in an internal table of the test circuit 3. This is realized by setting from the external circuit 11. That is, the actual contents of the test are stored in an internal table.
This storage is performed by the CPU core 2 or the like. Similarly, by setting the trigger condition, the test start condition of the test circuit 3 (the requirement of the operating environment when the test is started) is also set. At this time, it is preferable to stabilize the state inside the LSI device 1 by prohibiting access from the CPU core 2. That is, in the present embodiment, in principle, when the test circuit 3 operates and access is started, access from the CPU core 2 is prohibited. As a result, operations other than the test operation can be prevented. Thus, as described below, after the setting of the operating environment is completed, the access from the test circuit 3 or the external circuit 11 to the peripheral circuit 9 inside the LSI device 1 to be tested is started.
【００４３】このような試験動作自体は、試験回路３の
内部に設けられているテーブルに設定されているトリガ
ー条件やオペレーションに従って順次行われていく。試
験回路３は、試験の対象である周辺回路９に対して、利
用者が所望する状態を設定する。従って、所望の状態を
作るためにＣＰＵコア２から周辺回路９に対してアクセ
スを行う必要がなくなる。The test operation itself is sequentially performed according to trigger conditions and operations set in a table provided inside the test circuit 3. The test circuit 3 sets a state desired by the user for the peripheral circuit 9 to be tested. Therefore, there is no need to access the peripheral circuit 9 from the CPU core 2 to create a desired state.
【００４４】試験回路３の内部テーブルに設定されてい
る試験のための全てのオペレーションが終了した後、こ
の試験回路１３はＣＰＵコア２や外部回路１１にその試
験結果を報告する。報告が完了した後は、ＣＰＵコア２
から周辺回路９へのアクセス禁止状態が解除され、通常
のＬＳＩ装置１の動作状態に復帰する。After all the operations for the test set in the internal table of the test circuit 3 are completed, the test circuit 13 reports the test results to the CPU core 2 and the external circuit 11. After the report is completed, CPU core 2
, The state in which access to the peripheral circuit 9 is prohibited is released, and the operation returns to the normal operation state of the LSI device 1.
【００４５】また、試験回路１３が動作しており、試験
回路３から周辺回路９に対するアクセスが行われている
いわゆる「試験動作中」においても、ＣＰＵコア２から
のアクセスを禁止しないことも考えられる。このように
試験動作中におけるＣＰＵコア２のアクセスを許可する
ことによって、ＣＰＵコア２上のプログラムと連動し
て、周辺回路９に対するアクセスを行うことができる。
このような周辺回路９に対するアクセスは、試験目的だ
けでなく、試験以外の目的に応用することもできる。It is also conceivable that the access from the CPU core 2 is not prohibited even during the so-called "test operation" in which the test circuit 13 is operating and the test circuit 3 accesses the peripheral circuit 9. . By permitting the access of the CPU core 2 during the test operation in this way, it is possible to access the peripheral circuit 9 in conjunction with the program on the CPU core 2.
Such access to the peripheral circuit 9 can be applied not only to the test purpose but also to a purpose other than the test.
【００４６】さらに、本実施の形態においては、試験回
路３が動作中に、周辺回路９から読み込みオペレーショ
ンを行う場合に、その指定された周辺回路９から読み込
んだデータは、予め内部テーブルに設定されている期待
値と比較される。Further, in the present embodiment, when a read operation is performed from the peripheral circuit 9 while the test circuit 3 is operating, the data read from the designated peripheral circuit 9 is set in an internal table in advance. Is compared to the expected value.
【００４７】この比較結果（すなわち、試験結果）は、
試験回路３がＣＰＵコア２やＬＳＩ装置１の外部の回路
に報告する。ここで、試験回路３がＣＰＵコア２などに
試験結果を報告する際に、その試験回路３の内部にその
まま試験結果を保持することも好ましい。保持された試
験結果は、ＣＰＵコア２や外部のＣＰＵコア（ＬＳＩ装
置１の外部に接続された他のＣＰＵコア）から試験回路
３にアクセスすることによって、そのＣＰＵコア２や外
部ＣＰＵコアが試験結果を読み出すように構成すること
も好ましい。さらに、試験回路３の周辺回路９に対する
読み込みオペレーションによって、周辺回路９から試験
回路３へ読み込まれたデータは、内部テーブルに設定さ
れている期待値と比較された後、そのまま廃棄しても良
いし、そのまま試験回路３内に保持することも好まし
い。この保持動作は、内部の記憶回路において行われ
る。ここでは、このような記憶回路を特にデータ保持回
路と呼ぶ。The comparison results (ie, test results)
The test circuit 3 reports to the CPU core 2 and a circuit external to the LSI device 1. Here, when the test circuit 3 reports a test result to the CPU core 2 or the like, it is also preferable that the test result is held in the test circuit 3 as it is. The held test results are accessed by the CPU core 2 or an external CPU core (another CPU core connected to the outside of the LSI device 1) to the test circuit 3 so that the CPU core 2 or the external CPU core performs the test. It is also preferable to configure to read the result. Further, the data read into the test circuit 3 from the peripheral circuit 9 by the read operation of the test circuit 3 into the peripheral circuit 9 may be discarded as it is after being compared with the expected value set in the internal table. It is also preferable that the data be held in the test circuit 3 as it is. This holding operation is performed in an internal storage circuit. Here, such a storage circuit is particularly called a data holding circuit.
【００４８】さて、読み込むデータが多い場合には、試
験回路３内のデータ保持回路等にはデータを保持しきれ
ない場合も考えられる。また、１回の試験ではその試験
結果を保持できても、複数回の試験を繰り返し行うと全
部の試験の試験結果を保持しきれない場合も想定され
る。When there is a large amount of data to be read, it is conceivable that the data holding circuit in the test circuit 3 cannot hold the data. Further, even if the test result can be held in one test, it may be supposed that the test results of all the tests cannot be completely held when the test is repeated a plurality of times.
【００４９】その場合には比較動作を行い、報告をした
後に試験結果を削除することも考えられるが、読み込み
データが少ない場合等、試験結果のデータ量が少ない場
合にはそのまま保持しておくことも好ましい。In this case, it is conceivable to perform a comparison operation and delete the test result after reporting, but if the amount of data of the test result is small, such as when the read data is small, the test result should be kept as it is. Is also preferred.
【００５０】さて、データ保持回路にデータがそのまま
保持される場合には、この保持したデータは、試験回路
３の他の試験動作において、書き込みデータとして用い
ても良い。すなわち、試験回路３が書き込みオペレーシ
ョンを実行することによって周辺回路９などに対する試
験を行う場合に、原則として、内部テーブルに予め設定
されている書き込みデータを用いる。しかし、上述した
ように、上記データ保持回路に保持されているデータを
書き込みデータとして用いるのも好ましい。When the data is held in the data holding circuit as it is, the held data may be used as write data in another test operation of the test circuit 3. That is, when the test circuit 3 performs a test on the peripheral circuit 9 or the like by executing a write operation, write data preset in an internal table is used in principle. However, as described above, it is preferable to use the data held in the data holding circuit as write data.
【００５１】本実施の形態においては、試験回路３の書
き込みオペレーションにおいて、指定された周辺回路９
に対して、原則としては、予めテーブル内に設定して指
定されているデータの書き込みが行われる。しかし、上
述したように先行する試験動作によって読み込まれたデ
ータを、書き込みオペレーションの書き込みデータとし
て用いてもよい。このように、周辺回路９などから読み
込んだデータを、今度は書き込みデータとしても用いる
ことにより、ダイレクトメモリアクセス（ＤＭＡ）と同
様の動作を行わせることもできる。In the present embodiment, in the write operation of the test circuit 3, the designated peripheral circuit 9
On the other hand, in principle, writing of data specified and set in the table in advance is performed. However, the data read by the preceding test operation as described above may be used as the write data of the write operation. In this way, by using data read from the peripheral circuit 9 or the like as write data, an operation similar to direct memory access (DMA) can be performed.
【００５２】本実施の形態においては、試験回路３は、
周辺回路９だけでなく、ＣＰＵコア２に対してもアクセ
スできるように構成されている。このようなＣＰＵコア
２に対するアクセス動作を行わせる場合においても、上
で述べたのと同様に試験回路３に対しそのオペレーショ
ンやトリガー条件を設定する。この設定は、試験回路３
の内部テーブルにこのオペレーションやトリガー条件を
格納することにより行われる。但し、内部テーブルに設
定するオペレーションの方向はＣＰＵコア２側に設定す
るのである。このように設定することによってＣＰＵコ
ア２に対して試験回路３がアクセスするのである。In the present embodiment, the test circuit 3
The configuration is such that not only the peripheral circuit 9 but also the CPU core 2 can be accessed. Even when such an access operation to the CPU core 2 is performed, the operation and trigger conditions are set for the test circuit 3 in the same manner as described above. This setting is used for the test circuit 3
This is done by storing this operation and the trigger condition in an internal table. However, the operation direction set in the internal table is set on the CPU core 2 side. By making such settings, the test circuit 3 accesses the CPU core 2.
【００５３】なお、このように、オペレーションの方向
がＣＰＵコア２側に設定された状態においては、ＣＰＵ
コア２から周辺回路９に対するアクセスは試験回路３に
おいてチェックされてから実際のアクセスオペレーショ
ンが行われる。また、内部テーブルに予め設定されてい
るオペレーションを試験回路３が実行する場合には、試
験回路３は同じく内部テーブルに設定されている条件に
従ってオペレーションの実行を行う。As described above, when the operation direction is set to the CPU core 2, the CPU
The access from the core 2 to the peripheral circuit 9 is checked in the test circuit 3 and then the actual access operation is performed. When the test circuit 3 executes an operation set in the internal table in advance, the test circuit 3 executes the operation in accordance with the condition set in the internal table.
【００５４】ここで、ＣＰＵコア２から周辺回路９への
書き込みオペレーションは、実際には試験回路３に対す
る書き込みオペレーションとして行われ、試験回路３は
この書き込みオペレーションによって書き込まれたデー
タをその期待値と比較する。この期待値は、上述したよ
うに内部テーブルに格納されているものである。Here, the write operation from the CPU core 2 to the peripheral circuit 9 is actually performed as a write operation to the test circuit 3, and the test circuit 3 compares the data written by this write operation with its expected value. I do. This expected value is stored in the internal table as described above.
【００５５】また、読み込みオペレーションに関して
も、試験回路３の内部テーブルに設定されているデータ
がＣＰＵコア２に引き渡されるのである。ここで、読み
込みオペレーションは、実際には、周辺回路９ではなく
試験回路３からデータを読み出す動作になる。試験回路
３はＣＰＵコア２からの読み出しオペレーションに応じ
てデータを出力し、ＣＰＵコア２にこのデータを引き渡
すのである。In a read operation, data set in an internal table of the test circuit 3 is transferred to the CPU core 2. Here, the read operation is actually an operation of reading data from the test circuit 3 instead of the peripheral circuit 9. The test circuit 3 outputs data in response to a read operation from the CPU core 2 and delivers the data to the CPU core 2.
【００５６】実施の形態２．上記実施の形態１と同様
に、図１には、本発明の好ましい実施の形態であるＬＳ
Ｉ装置の構成を表す機能ブロック図が示されている。図
１において、試験対象であるＬＳＩ装置１には、プログ
ラム中の命令を実行するＣＰＵコア２と、このＣＰＵコ
ア２と内部バス６とを制御するＣＰＵバスインターフェ
ースユニット（以下、ＣＢＩＵと呼ぶ場合もある。）４
とが備えられている。Embodiment 2 As in the first embodiment, FIG. 1 shows LS, which is a preferred embodiment of the present invention.
A functional block diagram showing the configuration of the I device is shown. In FIG. 1, an LSI device 1 to be tested includes a CPU core 2 for executing instructions in a program, and a CPU bus interface unit (hereinafter, also referred to as CBIU) for controlling the CPU core 2 and the internal bus 6. There is.) 4
And are provided.
【００５７】また、ＣＰＵコア２で実行されるプログラ
ムは、メモリ１０に格納されている。ＣＰＵコア２がこ
のメモリ１０に格納されている所定のプログラムの実行
を開始すると、このメモリ１０からプログラムが内部バ
ス６とＣＢＩＵ４を経由して、ＣＰＵコア２に読み込ま
れるのである。この際、キャッシュ５に対して、メモリ
１０のデータがいわゆるキャッシングされる。The program executed by the CPU core 2 is stored in the memory 10. When the CPU core 2 starts executing a predetermined program stored in the memory 10, the program is read from the memory 10 into the CPU core 2 via the internal bus 6 and the CBIU 4. At this time, the data in the memory 10 is so-called cached with respect to the cache 5.
【００５８】このような動作環境において、ＣＰＵコア
２から周辺回路９に対するアクセスの試験を実施する場
合には、従来の技術においては、ＣＰＵコア２が実行す
るプログラム中に周辺回路９に対するアクセスを行う命
令を含めておいた。そして、このプログラム中の命令が
ＣＰＵコア２において実行されると、ＣＰＵコア２から
ＣＢＩＵ４と内部バス６を経由して周辺回路９に対する
アクセスが行われるのである。周辺回路９に対するアク
セスは時間が命令の解釈より時間がかかることが多いた
め、このアクセスが行われている最中に、ＣＰＵコア２
においてはプログラムの実行を続行するため、次の命令
を読み込む動作が行われている。そのため、周辺回路９
に対するアクセスと、ＣＰＵコア２のメモリ１０の命令
領域に対するアクセスとが同時期に実行されうる。従っ
て、従来の技術においては、周辺回路９に対するアクセ
スが、どのようなタイミングで行われているかを正確に
決定し、そのタイミングにおいて、ＣＰＵコア２からメ
モリ１０の命令領域に対して実行されるアクセスと、内
部バス６の状態、がどのようになっているかを正確に予
測していなければ、周辺回路９に対するアクセスの結果
を正確に試験することはできない。In a test of access from the CPU core 2 to the peripheral circuit 9 in such an operating environment, in the prior art, access to the peripheral circuit 9 is performed during a program executed by the CPU core 2. Instructions were included. When the instructions in the program are executed in the CPU core 2, the CPU core 2 accesses the peripheral circuit 9 via the CBIU 4 and the internal bus 6. Since the access to the peripheral circuit 9 often takes longer than the interpretation of the instruction, the CPU core 2 during the access is performed.
In, the operation of reading the next instruction is performed in order to continue the execution of the program. Therefore, the peripheral circuit 9
And the access to the instruction area of the memory 10 of the CPU core 2 can be executed at the same time. Therefore, in the related art, it is determined exactly at what timing the access to the peripheral circuit 9 is performed, and at that timing, the access executed from the CPU core 2 to the instruction area of the memory 10 is performed. If the state of the internal bus 6 is not accurately predicted, the result of access to the peripheral circuit 9 cannot be accurately tested.
【００５９】本実施の形態２においては、このような予
測をする必要性をなくすため、ＣＰＵコア２から周辺回
路９に対するアクセスをＣＰＵコア２の命令の実行で行
うのではなく、（原則としてＣＰＵコア２を停止させ
て）試験回路３によって周辺回路９に対するアクセスを
行っている。本実施の形態２において特徴的なことは、
ＣＰＵコア２の代わりにこの試験回路３によって周辺回
路９にアクセスすることである。In the second embodiment, in order to eliminate the necessity of making such a prediction, the access from the CPU core 2 to the peripheral circuit 9 is not performed by executing the instruction of the CPU core 2 but (in principle, by the CPU core 2). The test circuit 3 accesses the peripheral circuit 9 (with the core 2 stopped). What is characteristic in the second embodiment is that
That is, the peripheral circuit 9 is accessed by the test circuit 3 instead of the CPU core 2.
【００６０】したがって、試験回路３から周辺回路９を
アクセスする場合には、ＣＰＵコア２の上でプログラム
を実行することによるアクセスを発生させないために、
本実施の形態２においては、ＣＢＩＵ４がＣＰＵコア２
のアクセスを抑止している。ＣＢＩＵ４がＣＰＵコア２
からのアクセスを抑止することによって、利用者が所望
する状態を正確に実現し、この状態における周辺回路９
に対するアクセスの試験を正確に行うことができる。Therefore, when the peripheral circuit 9 is accessed from the test circuit 3, the access by executing the program on the CPU core 2 does not occur.
In the second embodiment, CBIU 4 is a CPU core 2
Access is restricted. CBIU4 is CPU core 2
By suppressing access from the user, the state desired by the user is accurately realized, and the peripheral circuit 9 in this state is realized.
The test of access to can be performed accurately.
【００６１】図２には、本実施の形態に係る試験回路３
の構成を表す機能ブロック図が示されている。この図に
おいて、試験回路３の全体の動作制御が、アクセス制御
回路３６によって行われている。また、この試験回路３
には、ＬＳＩ装置１の外部やＬＳＩ装置１の内部の各回
路の状態を監視し、周辺回路９にアクセスするためのト
リガー条件の成立を判断するトリガー検出回路３５が備
えられている。さらに、この試験回路３には、アクセス
するデータを制御するデータ制御回路３１が備えられて
おり、さらにアクセス条件を設定している内部テーブル
３２と、アクセスした結果のデータを、所定の期待値と
比較するデータ比較回路３３が設けられている。この所
定の期待値は、データ保持回路３４に備えられている。
また、データ制御回路３１は、内部テーブル３２と、デ
ータ比較回路３３と、データ保持回路３４とに接続され
ている。また、アクセス制御回路３６はデータ制御回路
３１と、トリガー検出回路３５とに接続されている。試
験回路３はその内部のアクセス制御回路３６を介してＣ
ＢＩＵ４と接続されている。FIG. 2 shows a test circuit 3 according to this embodiment.
1 is a functional block diagram showing the configuration of FIG. In this figure, the operation control of the entire test circuit 3 is performed by an access control circuit 36. The test circuit 3
Is provided with a trigger detection circuit 35 that monitors the state of each circuit outside the LSI device 1 and inside the LSI device 1 and determines whether a trigger condition for accessing the peripheral circuit 9 is satisfied. Further, the test circuit 3 is provided with a data control circuit 31 for controlling data to be accessed, and further includes an internal table 32 for setting access conditions, and a data of the access result as a predetermined expected value. A data comparison circuit 33 for comparison is provided. The predetermined expected value is provided in the data holding circuit 34.
Further, the data control circuit 31 is connected to the internal table 32, the data comparison circuit 33, and the data holding circuit. The access control circuit 36 is connected to the data control circuit 31 and the trigger detection circuit 35. The test circuit 3 receives C through an access control circuit 36 therein.
It is connected to BIU4.
【００６２】この試験回路３が周辺回路９をアクセスす
る場合には、内部テーブル３２に対してデータを設定す
る必要がある。内部テーブル３２の基本的な構成が図３
に示されている。図３には、典型的な構成が示されてい
るがこの構成は試験対象であるＬＳＩ装置１内部の構造
によって種々の構成が採用される。まず、内部テーブル
３２にはオペレーションを開始する条件を示すトリガー
条件３２１と、そのオペレーションの種類を表す動作３
２２が格納されている。また、図３に示されているよう
に、アクセス先のアドレスを示すアドレス３２３と、ア
クセスする際のデータ値を示すデータ３２４が格納され
ている。When the test circuit 3 accesses the peripheral circuit 9, it is necessary to set data in the internal table 32. The basic configuration of the internal table 32 is shown in FIG.
Is shown in FIG. 3 shows a typical configuration, but various configurations are adopted depending on the internal structure of the LSI device 1 to be tested. First, in the internal table 32, a trigger condition 321 indicating a condition for starting an operation and an operation 3 indicating a type of the operation are set.
22 are stored. As shown in FIG. 3, an address 323 indicating an address of an access destination and data 324 indicating a data value at the time of access are stored.
【００６３】試験回路３がデータの読み込みのアクセス
を行う場合には、ＣＰＵコア２などがＣＢＩＵ４経由で
内部テーブル３２の各パラメータに値を設定する。When the test circuit 3 accesses data reading, the CPU core 2 and the like set values in the parameters of the internal table 32 via the CBIU 4.
【００６４】このパラメータは、トリガー条件３２１、
動作３２２、アドレス３２３、データ３２４である。な
お、この各パラメータの設定はＣＰＵコア２だけでなく
ＬＳＩ装置１の外部の回路から行うことも好ましい。This parameter includes the trigger condition 321,
Operation 322, address 323, and data 324. The setting of each parameter is preferably performed not only by the CPU core 2 but also by a circuit external to the LSI device 1.
【００６５】このように、各パラメータが設定された
後、ＣＰＵコア２は、アクセス制御回路３６に対して処
理の開始要求を行う。開始要求は、ＬＳＩ装置１の外部
から所定の信号で行うことも好ましい。この開始要求に
よって、試験のための処理が開始される。処理が開始さ
れると、まず内部テーブルのトリガー条件３２１に従っ
て、トリガー検出回路３５がＬＳＩ装置１内部の状態を
監視し始める。この監視の結果、現在の状態がトリガー
条件３２１に設定されている条件と一致していると判断
される場合には、トリガー検出回路３５はその旨をアク
セス制御回路３６に知らせる。After each parameter is set as described above, the CPU core 2 requests the access control circuit 36 to start processing. It is also preferable that the start request is made by a predetermined signal from outside the LSI device 1. The processing for the test is started by the start request. When the process is started, first, the trigger detection circuit 35 starts monitoring the state inside the LSI device 1 according to the trigger condition 321 of the internal table. As a result of this monitoring, if it is determined that the current state matches the condition set in the trigger condition 321, the trigger detection circuit 35 notifies the access control circuit 36 to that effect.
【００６６】トリガー条件が成立している旨の連絡を受
けたアクセス制御回路３６は、ＣＢＩＵ４に対してデー
タの読み込みの要求を行う。この読み込みのアドレス
は、内部テーブル３２のアドレス３２３が利用される。
ＣＢＩＵ４は、試験回路３から要求されたこの読み込み
のアドレスに対して、内部バス６を経由してデータの読
み込みを行う。読み込まれたデータは、試験回路３に供
給される。The access control circuit 36, which has been notified that the trigger condition has been satisfied, requests the CBIU 4 to read data. The address 323 of the internal table 32 is used for this read address.
The CBIU 4 reads data from the read address requested by the test circuit 3 via the internal bus 6. The read data is supplied to the test circuit 3.
【００６７】試験回路３は、読み込まれたデータをデー
タ保持回路３４に保存しておく。そして、データ保持回
路３４に保存されているデータは、内部テーブルのデー
タ３２４と比較される。このデータ比較は、データ比較
回路３３が行う。The test circuit 3 stores the read data in the data holding circuit 34. Then, the data stored in the data holding circuit 34 is compared with the data 324 of the internal table. This data comparison is performed by the data comparison circuit 33.
【００６８】このようにして周辺回路９等に対するデー
タの読み込みの試験が行われ、データ比較回路による比
較結果（試験結果）もデータ保持回路３４内に格納され
る。なお、試験内容によっては、比較結果をデータ保持
回路３４に格納しないで破棄することも好ましい。In this way, the data reading test is performed on the peripheral circuit 9 and the like, and the comparison result (test result) by the data comparing circuit is also stored in the data holding circuit 34. Note that, depending on the test content, it is also preferable to discard the comparison result without storing it in the data holding circuit 34.
【００６９】次に、周辺回路９などに対するデータの書
込みの試験の場合の動作を説明する。試験回路３がデー
タの書き込みの動作を行う場合には、上記読み込み動作
と同様に、内部テーブル３２に所定のパラメータの設定
が行われる。そして、同様にトリガー条件３２１が成立
していることをトリガー検出回路３５が検出した場合
に、アクセス制御回路３６がデータの書き込み動作を開
始するのである。書き込み動作は、内部テーブル３２の
データ３２４に設定されているデータを用いて行われ
る。なお、このデータの書き込みはデータ３２４だけで
なく、データ保持回路３４に読み込まれて保存されてい
るデータを利用して書き込みを行うことも好ましい。こ
こで、データの書き込みアドレスは、アドレス３２３で
指定される。Next, an operation in the case of a test of writing data to the peripheral circuit 9 and the like will be described. When the test circuit 3 performs a data write operation, predetermined parameters are set in the internal table 32 as in the above-described read operation. Similarly, when the trigger detection circuit 35 detects that the trigger condition 321 is satisfied, the access control circuit 36 starts the data write operation. The write operation is performed using data set in the data 324 of the internal table 32. In addition, it is preferable that the data is written not only by using the data 324 but also by using the data read and stored in the data holding circuit 34. Here, the data write address is specified by the address 323.
【００７０】実施の形態３．図４には、本実施の形態に
おけるＣＢＩＵ４の構成を表す機能ブロック図が示され
ている。Embodiment 3 FIG. 4 is a functional block diagram showing the configuration of CBIU 4 in the present embodiment.
【００７１】この図に示されているように、ＣＢＩＵ４
は、３個のインターフェースを有している。その１つ
は、ＣＰＵコア２との間におけるインターフェースの役
割を受け持つＣＰＵコアＩＦ４１である。２つ目は、試
験回路３との間のインターフェースを受け持つ試験回路
ＩＦ４２である。３つ目は、内部バス６との間における
インターフェースを受け持つ内部バスＩＦ４４である。As shown in this figure, CBIU4
Has three interfaces. One of them is a CPU core IF 41 serving as an interface with the CPU core 2. The second is a test circuit IF42 that performs an interface with the test circuit 3. The third is an internal bus IF 44 that handles an interface with the internal bus 6.
【００７２】このように、３個のインターフェース回路
のインターフェースの切替を行うＩＦ切替回路４３もこ
のＣＢＩＵ４に備えられている。このような構成によっ
て、ＣＢＩＵ４は、試験の内容に基づき、ＣＰＵコア２
や試験回路３と、内部バス６との間の接続を制御するの
である。As described above, the CBIU 4 is also provided with the IF switching circuit 43 for switching the interfaces of the three interface circuits. With such a configuration, the CBIU 4 allows the CPU core 2
The connection between the test circuit 3 and the internal bus 6 is controlled.
【００７３】ＣＢＩＵ４は、数種類のモードを有し、試
験を行うか否か、試験の内容、等の情報に基づき、これ
らのモードを切り替える。The CBIU 4 has several types of modes, and switches between these modes based on information such as whether or not to perform a test and the contents of the test.
【００７４】本実施の形態においては、モードは、「動
作モード」「試験モード」「動作試験モード」「試験回
路アクセスモード」の４種類を採用している。In the present embodiment, four types of modes, "operation mode", "test mode", "operation test mode", and "test circuit access mode" are employed.
【００７５】まず、「動作モード」においては、ＣＰＵ
コア２から内部バス６に対するアクセスのみを許可す
る。そして、「試験モード」では、試験回路３から内部
バス６に対するアクセスを許可し、その一方、ＣＰＵコ
ア２から内部バス６へのアクセスを禁止する。さらに、
「動作試験モード」においては、ＣＰＵコア２から内部
バス６へのアクセスと、試験回路３から内部バス６に対
するアクセスとの両方を許可する。さらに、「試験回路
アクセスモード」においては、ＣＰＵコア２から試験回
路３に対するアクセスを許可する。これら一連のモード
の切替はＩＦ切替回路４３によって接続を制御すること
により行われる。First, in the “operation mode”, the CPU
Only access from the core 2 to the internal bus 6 is permitted. In the “test mode”, access from the test circuit 3 to the internal bus 6 is permitted, while access from the CPU core 2 to the internal bus 6 is prohibited. further,
In the “operation test mode”, both access from the CPU core 2 to the internal bus 6 and access from the test circuit 3 to the internal bus 6 are permitted. Further, in the “test circuit access mode”, access from the CPU core 2 to the test circuit 3 is permitted. Switching of these series of modes is performed by controlling the connection by the IF switching circuit 43.
【００７６】ＣＰＵコア２から内部バス６に対するアク
セスのみを許可する「動作モード」においては、従来か
ら存在する一般的なマイクロプロセッサ内蔵のＬＳＩ装
置と全く同様の動作を行う。In the "operation mode" in which only access from the CPU core 2 to the internal bus 6 is permitted, the same operation as that of a conventional LSI device with a built-in microprocessor is performed.
【００７７】試験回路３から内部バス６に対するアクセ
スを許可し、その一方、ＣＰＵコア２から内部バス６へ
のアクセスを禁止する「試験モード」においては、ＣＰ
Ｕコア２から内部バス６に対するアクセスが禁止される
ため、試験を目的とした動作のみが行えることになる。
試験回路３から周辺回路へのアクセスが、内部バス６を
経由することによって自由に行うことができる。In the “test mode” where access from the test circuit 3 to the internal bus 6 is permitted and access from the CPU core 2 to the internal bus 6 is prohibited, the CP
Since the access from the U core 2 to the internal bus 6 is prohibited, only the operation for the purpose of the test can be performed.
The access from the test circuit 3 to the peripheral circuit can be freely performed by passing through the internal bus 6.
【００７８】また、ＣＰＵコア２から内部バス６に対す
るアクセスと、試験回路３から内部バス６に対するアク
セスの両方を許可する「動作試験モード」においては、
試験回路３を、ＣＰＵコア２が実行しているプログラム
の動作と連動して働かせることができる。例えば、試験
回路３を、ＣＰＵコア２を使わずに、複数の周辺回路９
の間のデータ伝送に利用することなどができる。このよ
うに試験回路３は、必ずしも試験目的のアクセスしかで
きないわけではなく、用途によってはＤＭＡ等の動作を
行わせることも好ましい。このように試験以外の目的の
アクセスも、アクセス制御回路３６が行う。In the “operation test mode” in which both access from the CPU core 2 to the internal bus 6 and access from the test circuit 3 to the internal bus 6 are permitted,
The test circuit 3 can work in conjunction with the operation of the program executed by the CPU core 2. For example, the test circuit 3 may be replaced with a plurality of peripheral circuits 9 without using the CPU core 2.
It can be used for data transmission between. As described above, the test circuit 3 cannot always access only for the purpose of the test, and depending on the application, it is preferable to perform an operation such as DMA. In this way, the access control circuit 36 also performs access for purposes other than the test.
【００７９】ＣＰＵコア２から試験回路３に対するアク
セスを許可する「試験回路アクセスモード」において
は、ＣＰＵコア２からの周辺回路９に対するアクセス
が、周辺回路９の代わりに試験回路３に対するアクセス
として行われる。その結果、このモードでは、試験回路
が周辺回路９と同様の動作をしながら、ＣＰＵコア２の
アクセス動作の試験を行うのである。このモードにおけ
るＣＰＵコア２からのアクセスを受けるのはアクセス制
御回路３６である。In the “test circuit access mode” in which the access from the CPU core 2 to the test circuit 3 is permitted, the access from the CPU core 2 to the peripheral circuit 9 is performed as an access to the test circuit 3 instead of the peripheral circuit 9. . As a result, in this mode, the test circuit performs the access operation test of the CPU core 2 while performing the same operation as the peripheral circuit 9. The access control circuit 36 receives access from the CPU core 2 in this mode.
【００８０】実施の形態４．図５には、本実施の形態に
係るトリガー検出回路３５の動作を説明するためのＬＳ
Ｉ装置１の機能ブロック図が示されている。Embodiment 4 FIG. 5 shows LS for explaining the operation of the trigger detection circuit 35 according to the present embodiment.
A functional block diagram of the I device 1 is shown.
【００８１】この図において、試験回路３からはＬＳＩ
装置１の内部の各回路に対してトリガー条件をチェック
するための信号線１２が設けられている。この信号線１
２は、トリガー条件をチェックするためのものであるか
ら、ある回路の状態がトリガー条件として設定され得る
ような回路に対してのみこの信号線１２が設けられてい
る。また、チップの外部からのトリガー条件を利用でき
るようにするためには、チップ外部には信号線１３を伸
展させる必要がある。そして、この信号線１２には、例
えば図５においてはタイミング設定回路１４が接続され
ている。このタイミング設定回路１４はＬＳＩ装置１の
外部の条件から、トリガー条件を生成する回路であり、
このようなタイミング設定回路１４に信号線１３を接続
することによって、チップ外部の信号のトリガー条件に
基づき試験回路３のアクセスを開始させることができ
る。In this figure, the test circuit 3 outputs an LSI
A signal line 12 for checking a trigger condition for each circuit inside the device 1 is provided. This signal line 1
2 is for checking a trigger condition, so that the signal line 12 is provided only for a circuit in which a state of a certain circuit can be set as a trigger condition. Further, in order to be able to use the trigger condition from outside the chip, it is necessary to extend the signal line 13 outside the chip. The signal line 12 is connected to, for example, a timing setting circuit 14 in FIG. The timing setting circuit 14 is a circuit that generates a trigger condition from a condition external to the LSI device 1.
By connecting the signal line 13 to such a timing setting circuit 14, access of the test circuit 3 can be started based on a trigger condition of a signal outside the chip.
【００８２】例えば、外部バス８からメモリ１０に対す
るアクセスと、ＣＰＵコア２からメモリ１０に対するア
クセスとを競合させるような試験を実施したい場合に
は、まず、試験回路３の内部テーブル３２に外部からの
トリガー条件としてメモリ１０に対するアクセス要求を
設定する。そして、外部回路からメモリ１０へのアクセ
スが開始されると、チップ外部のタイミング設定回路１
４が、アクセスが開始された旨を試験回路３に対して
（信号線１３を介して）伝える。試験回路３のトリガー
検出回路３５は、このタイミング設定回路１４からの信
号を受信することにより、トリガー条件が成立したこと
を検出する。このトリガー条件の検出後、試験回路３は
メモリ１０に対するアクセスを開始する。For example, to execute a test in which the access from the external bus 8 to the memory 10 and the access from the CPU core 2 to the memory 10 are to be performed, first, the external table 32 in the test circuit 3 is stored in the internal table 32 from the outside. An access request to the memory 10 is set as a trigger condition. When the external circuit starts accessing the memory 10, the timing setting circuit 1 outside the chip
4 informs the test circuit 3 (via the signal line 13) that the access has been started. The trigger detection circuit 35 of the test circuit 3 receives the signal from the timing setting circuit 14 to detect that the trigger condition has been satisfied. After detecting the trigger condition, the test circuit 3 starts accessing the memory 10.
【００８３】なお、タイミング設定回路１４は、チップ
内部の処理クロック数を考慮して、タイミングを設定す
ることも好ましい。たとえば、タイミング設定回路１４
は、外部回路からメモリ１０に対するアクセスと、試験
回路３からメモリ１０に対するアクセスとのタイミング
の差を考慮して、所定のタイミングでメモリ１０に対す
るアクセスが競合するようにトリガー条件の発生を制御
している。具体的には、一般に外部回路からメモリ１０
に対するアクセスの方が、内部回路からメモリ１０に対
するアクセスよりも遅いため、外部回路からのアクセス
と試験回路３からのアクセスとを競合させるためには、
試験回路３からのアクセスを外部回路からのアクセスよ
り遅らせて行わせる必要がある。そのため、タイミング
設定回路１４は外部回路からメモリ１０へのアクセスが
開始された後所定の遅延時間が経過してから試験回路３
に対しトリガー条件の成立を伝えるのである。It is preferable that the timing setting circuit 14 sets the timing in consideration of the number of processing clocks inside the chip. For example, the timing setting circuit 14
Controls generation of a trigger condition such that access to the memory 10 competes at a predetermined timing in consideration of a timing difference between an access from the external circuit to the memory 10 and an access from the test circuit 3 to the memory 10. I have. More specifically, the memory 10 is generally supplied from an external circuit.
Is slower than the access from the internal circuit to the memory 10, so that the access from the external circuit and the access from the test circuit 3 conflict with each other,
The access from the test circuit 3 needs to be performed later than the access from the external circuit. Therefore, the timing setting circuit 14 starts the test circuit 3 after a predetermined delay time elapses after the access to the memory 10 from the external circuit is started.
It informs of the establishment of the trigger condition.
【００８４】[0084]
【発明の効果】本発明は、以上のように構成され、機能
することによって、ＬＳＩ装置内部の試験に関し、内蔵
しているＣＰＵコア上でプログラムを動作させることな
く、ＬＳＩ装置内部の試験を詳細な条件設定の下実施す
ることができる。その結果、ＬＳＩ装置内部の機能動作
の検証を高精度に行うことができ、その動作保証を確実
にすることができる。さらに、従来のようにプログラム
を動作させることによりＬＳＩ装置内部の状態を試験に
適合するように調整する必要がなくなるので、ＬＳＩ装
置の試験を容易に実行することができる。The present invention is configured and operated as described above, and relates to a test inside an LSI device. The test inside the LSI device is performed in detail without operating a program on a built-in CPU core. It can be implemented under appropriate condition settings. As a result, the functional operation inside the LSI device can be verified with high accuracy, and the operation can be guaranteed. Further, by operating the program as in the conventional case, it is not necessary to adjust the state inside the LSI device so as to be suitable for the test, so that the test of the LSI device can be easily executed.
【００８５】また、本発明において試験用に新たに追加
された試験手段は、試験以外の用途にも使用することが
できる。そのため、余分な回路を内蔵する必要がない。The test means newly added for testing in the present invention can be used for purposes other than testing. Therefore, there is no need to incorporate an extra circuit.
【００８６】具体的には、本発明によれば、以下の効果
を奏する。Specifically, the present invention has the following effects.
【００８７】本発明によれば、ＣＰＵコアとは別個に周
辺回路をアクセスする、又は、周辺回路の代わりにＣＰ
Ｕコアからアクセスされる試験回路が備えられているた
め、ＣＰＵコアを動作させずに試験を行うことができる
ＬＳＩ装置が得られる。According to the present invention, the peripheral circuit is accessed separately from the CPU core, or the CP is used instead of the peripheral circuit.
Since a test circuit accessed from the U core is provided, an LSI device capable of performing a test without operating the CPU core is obtained.
【００８８】本発明によれば、内部テーブルにアクセス
タイミング等のパラメータを格納するので、アクセスパ
ラメータを自由に設定でき、柔軟な試験を行うことがで
きるＬＳＩ装置が得られる。According to the present invention, the parameters such as the access timing are stored in the internal table, so that an LSI device which can set the access parameters freely and can perform a flexible test can be obtained.
【００８９】本発明によれば、試験回路が、所定のタイ
ミングで周辺回路にアクセスできるので、柔軟な試験を
行うことができるＬＳＩ装置が得られる。According to the present invention, since the test circuit can access the peripheral circuit at a predetermined timing, an LSI device capable of performing a flexible test can be obtained.
【００９０】本発明によれば、試験回路が、本ＬＳＩ装
置の外部回路の条件に基づく所定のタイミングで周辺回
路にアクセスできるので、柔軟な試験を行うことができ
るＬＳＩ装置が得られる。According to the present invention, since the test circuit can access the peripheral circuit at a predetermined timing based on the conditions of the external circuit of the present LSI device, an LSI device capable of performing a flexible test can be obtained.
【００９１】本発明によれば、試験回路のみが周辺回路
にアクセスできるので、正確な試験を行うことができる
ＬＳＩ装置が得られる。According to the present invention, since only the test circuit can access the peripheral circuit, an LSI device capable of performing an accurate test can be obtained.
【００９２】本発明によれば、ＣＰＵコアのみが周辺回
路にアクセスできるので、本ＬＳＩ装置の本来の動作を
正確に行わせることができる。According to the present invention, since only the CPU core can access the peripheral circuits, the original operation of the present LSI device can be accurately performed.
【００９３】本発明によれば、試験回路によるアクセス
とＣＰＵコアによるアクセスとが、共に周辺回路に印可
されるので、ＣＰＵコアを動作させた状態で試験を行う
ことができるＬＳＩ装置が得られる。According to the present invention, since both the access by the test circuit and the access by the CPU core are applied to the peripheral circuits, it is possible to obtain an LSI device capable of performing a test with the CPU core operating.
【００９４】本発明によれば、試験回路がＣＰＵコアの
アクセスを受けるので、周辺回路だけでなく、ＣＰＵコ
アのテストをすることができるＬＳＩ装置が得られる。According to the present invention, since the test circuit receives access from the CPU core, an LSI device capable of testing not only peripheral circuits but also the CPU core is obtained.
【００９５】本発明によれば、試験回路が試験目的以外
のアクセスをも行うので、試験以外の動作をも同時に行
うことができるＬＳＩ装置が得られる。According to the present invention, since the test circuit performs access other than the test purpose, an LSI device capable of simultaneously performing operations other than the test is obtained.
【００９６】本発明によれば、試験回路が周辺回路の代
わりを果たすので、ＣＰＵコアから周辺回路へのアクセ
ス動作を、周辺回路を用いずに試験することができる。According to the present invention, since the test circuit plays the role of the peripheral circuit, the access operation from the CPU core to the peripheral circuit can be tested without using the peripheral circuit.
【００９７】本発明によれば、アクセスタイミング等の
アクセスパラメータをＣＰＵコアが設定できるので、ア
クセスパラメータの設定が容易なマイクロプロセッサが
得られる。According to the present invention, an access parameter such as access timing can be set by the CPU core, so that a microprocessor in which the access parameter can be easily set can be obtained.
【００９８】本発明によれば、アクセスタイミング等の
アクセスパラメータをＬＳＩ装置の外部から設定できる
ので、アクセスパラメータの設定をより柔軟に行うこと
ができるＬＳＩ装置が得られる。According to the present invention, since access parameters such as access timing can be set from outside the LSI device, it is possible to obtain an LSI device capable of setting access parameters more flexibly.
【００９９】本発明によれば、試験結果の比較が試験回
路中で行われるので、ＣＰＵコアを用いずに試験結果の
判断をすることができるＬＳＩ装置が得られる。According to the present invention, since the comparison of the test results is performed in the test circuit, an LSI device capable of judging the test results without using the CPU core is obtained.
【図１】 本発明の好ましい実施の形態に係るＬＳＩ装
置の機能ブロック図である。FIG. 1 is a functional block diagram of an LSI device according to a preferred embodiment of the present invention.
【図２】 本実施の形態の試験回路の機能ブロック図で
ある。FIG. 2 is a functional block diagram of a test circuit according to the present embodiment.
【図３】 本実施の形態に係る試験回路の内部テーブル
の説明図である。FIG. 3 is an explanatory diagram of an internal table of the test circuit according to the present embodiment.
【図４】 本発明の好適な実施の形態に係るＣＢＩＵの
機能ブロック図である。FIG. 4 is a functional block diagram of a CBIU according to a preferred embodiment of the present invention.
【図５】 本発明の好ましい実施の形態による信号線の
配置の様子を表す説明図である。FIG. 5 is an explanatory diagram showing a state of arrangement of signal lines according to a preferred embodiment of the present invention.
【図６】 従来のＬＳＩ装置の試験方法を説明する機能
ブロック図である。FIG. 6 is a functional block diagram illustrating a conventional LSI device test method.
１ ＬＳＩ装置、２ ＣＰＵコア、３ 試験回路、４
ＣＰＵバスインターフェースユニット（ＣＢＩＵ）、５
キャッシュ、６ 内部バス、７ 外部バスインターフ
ェースユニット（ＢＩＵ）、８ 外部バス、９ 周辺回
路、１０ メモリ、１１ 外部回路、１２ 信号線（Ｌ
ＳＩ装置内部）、１３ 信号線（ＬＳＩ装置外部）、１
４ タイミング設定回路、３１ データ制御回路、３２
内部テーブル、３３ データ比較回路、３４ データ
保持回路、３５ トリガー検出回路、３６ アクセス制
御回路、４１ ＣＰＵコアＩＦ、４２ 試験回路ＩＦ、
４３ ＩＦ切替回路、４４ 内部バスＩＦ、９１ ＣＰ
Ｕバスインターフェースユニット、９２ ダイレクトメ
モリアクセスコントローラ、３２１ トリガー条件、３
２２ 動作、３２３ アドレス、３２４ データ。1 LSI device, 2 CPU core, 3 test circuit, 4
CPU bus interface unit (CBIU), 5
Cache, 6 internal bus, 7 external bus interface unit (BIU), 8 external bus, 9 peripheral circuit, 10 memory, 11 external circuit, 12 signal line (L
(Inside SI device), 13 signal line (outside LSI device), 1
4 Timing setting circuit, 31 Data control circuit, 32
Internal table, 33 data comparison circuit, 34 data holding circuit, 35 trigger detection circuit, 36 access control circuit, 41 CPU core IF, 42 test circuit IF,
43 IF switching circuit, 44 internal bus IF, 91 CP
U bus interface unit, 92 direct memory access controller, 321 trigger condition, 3
22 operation, 323 address, 324 data.
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年８月６日[Submission date] August 6, 1999
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Correction target item name] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１５】[0015]
【課題を解決するための手段】本発明は、所定のプログ
ラムを実行し、内部バスを介して周辺回路をアクセスす
るＣＰＵコアと、前記ＣＰＵコアがアクセスする前記周
辺回路と、前記ＣＰＵコアの代わりに前記内部バスを介
して前記周辺回路をアクセスするか、又は、前記周辺回
路の代わりに前記ＣＰＵコアからアクセスされうる試験
回路と、前記ＣＰＵコア及び試験回路と、前記内部バス
との間に配置され、前記試験回路から前記内部バスを介
する前記周辺回路へのアクセスと、前記ＣＰＵコアから
前記内部バスを介する前記周辺回路へのアクセスと、を
調停するＣＰＵバスインターフェースユニットと、を含
むことを特徴とするものである。SUMMARY OF THE INVENTION The present invention provides a CPU core that executes a predetermined program and accesses a peripheral circuit via an internal bus, the peripheral circuit accessed by the CPU core, and a CPU core. Via the internal bus
A test circuit that accesses the peripheral circuit or can be accessed from the CPU core instead of the peripheral circuit; the CPU core and the test circuit; and the internal bus.
Between the test circuit and the internal bus.
Access to the peripheral circuit and the CPU core
Access to the peripheral circuit via the internal bus.
And a arbitrating CPU bus interface unit .
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１６】前記試験回路は、前記試験回路が実行する
アクセスの種類、及び、前記試験回路が実行するアクセ
スのタイミング、を表すパラメータを格納する内部テー
ブル、を含むことが好適である。[0016] Before SL test circuit, the type of access that the test circuit is performed, and it is preferred to include an internal table, which stores the parameters representative of the timing of access to the test circuit is performed.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１７[Correction target item name] 0017
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１７】また、前記試験回路は、前記ＬＳＩ装置の
内部状態を観察し、この内部状態に基づいて前記試験回
路が実行するアクセスのタイミングを検出するトリガー
検出回路と、前記トリガー検出回路が検出したアクセス
のタイミングにおいて、前記周辺回路をアクセスするア
クセス制御回路と、を含むことが好適である。 Further, prior Symbol test circuit, the observation of the internal state of the LSI device, a trigger detecting circuit for detecting the timing of access to the test circuit is performed based on the internal state, the trigger detecting circuit detects It is preferable that the access timing includes the access control circuit for accessing the peripheral circuit.
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１８[Correction target item name] 0018
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１８】また、前記試験回路は、前記ＬＳＩ装置の
外部の回路の状態を観察し、この外部の回路の状態に基
づいて前記試験回路が実行するアクセスのタイミングを
検出するトリガー検出回路と、前記トリガー検出回路が
検出したアクセスのタイミングにおいて、前記周辺回路
をアクセスするアクセス制御回路と、を含むことが好適
である。 Further, prior Symbol test circuit includes a trigger detection circuit, wherein observing the state of the external circuit of the LSI device, detects the timing of access to the test circuit is performed based on the state of the circuit of the external, at the timing of access to the trigger detecting circuit detects, suitably comprises a an access control circuit for accessing said peripheral circuit
It is .
【手続補正６】[Procedure amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１９[Correction target item name] 0019
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１９】本発明の前記ＣＰＵバスインターフェース
ユニットは、前記試験回路から前記周辺回路へのアクセ
スを許可し、前記ＣＰＵコアから前記周辺回路へのアク
セスを禁止する試験モードを有することを特徴とするも
のである。[0019] Before SL CPU bus interface unit of the present invention, the allowed access to the peripheral circuit from the test circuit, and having a test mode for prohibiting access to said peripheral circuit from said CPU core Things.
【手続補正７】[Procedure amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２０[Correction target item name] 0020
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２０】本発明の前記ＣＰＵバスインターフェース
ユニットは、前記試験回路から前記周辺回路へのアクセ
スを禁止し、前記ＣＰＵコアから前記周辺回路へのアク
セスを許可する動作モードを有することを特徴とするも
のである。[0020] The CPU bus interface unit of the present invention are those wherein the test circuit to prohibit access to said peripheral circuit, and having an operation mode to allow access to the peripheral circuit from the CPU core It is.
【手続補正８】[Procedure amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２１[Correction target item name] 0021
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２１】本発明の前記ＣＰＵバスインターフェース
ユニットは、前記試験回路から前記周辺回路へのアクセ
スと、前記ＣＰＵコアから前記周辺回路へのアクセス
と、を共に許可する動作試験モードを有することを特徴
とするものである。[0021] The CPU bus interface unit of the present invention, the comprising: the access to the peripheral circuit from said test circuit, the operation test mode to allow both, and access to the peripheral circuit from the CPU core Is what you do.
【手続補正９】[Procedure amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２２[Correction target item name] 0022
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２２】本発明の前記ＣＰＵバスインターフェース
ユニットは、前記ＣＰＵコアから前記試験回路へのアク
セスを許可する試験回路アクセスモードを有することを
特徴とするものである。[0022] The CPU bus interface unit of the present invention is characterized by having a test circuit access mode allowing access to the test circuit from the CPU core.
【手続補正１０】[Procedure amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Correction target item name] 0023
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２３】本発明の前記試験回路は、前記周辺回路に
対して試験を目的とするアクセスだけでなく、前記周辺
回路の機能を働かせるためのアクセスも行うことを特徴
とするものである。[0023] The testing circuit of the present invention not only access for the purpose of testing to the peripheral circuit, is characterized in also perform access for exerting a function of the peripheral circuit.
【手続補正１１】[Procedure amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２４[Correction target item name] 0024
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２４】本発明の前記試験回路は、前記ＣＰＵコア
からのアクセスを受け付け、前記試験回路が、前記ＣＰ
Ｕコアに対して前記周辺回路と同様の動作を行い、前記
周辺回路を動作させずに、前記ＣＰＵコアのアクセス動
作の試験を行えることを特徴とするものである。[0024] The testing circuit of the present invention accepts an access from the CPU core, the test circuit, the CP
An operation similar to that of the peripheral circuit is performed on the U core, and an access operation test of the CPU core can be performed without operating the peripheral circuit.
【手続補正１２】[Procedure amendment 12]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２５[Correction target item name] 0025
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２５】前記内部テーブルには、前記ＣＰＵコア
が、前記アクセスの種類、及び、前記アクセスのタイミ
ングを設定しうることが好適である。[0025] The front SL internal table, the CPU core, the type of the access, and it is preferred that can set the timing of the access.
【手続補正１３】[Procedure amendment 13]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２６[Correction target item name] 0026
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２６】また、前記内部テーブルには、本ＬＳＩ装
置の外部の装置が、前記アクセスの種類、及び、前記ア
クセスのタイミングを設定しうることが好適である。 Further, the said internal table, an external device of the LSI device, the type of the access, and it is preferred that can set the timing of the access.
【手続補正１４】[Procedure amendment 14]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２７[Correction target item name] 0027
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００２７】また、前記試験回路は、前記試験回路のア
クセスによって前記試験回路が読み出したデータと、そ
の読み出したデータの期待値と、を比較する比較回路、
を含むことが好適である。 Further, the test circuit includes a comparator circuit for comparing the data to which the test circuit by access of the test circuit is read, the expected value of the data thus read out, and
It is preferable to include
【手続補正１５】[Procedure amendment 15]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４４[Correction target item name] 0044
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００４４】試験回路３の内部テーブルに設定されてい
る試験のための全てのオペレーションが終了した後、こ
の試験回路３はＣＰＵコア２や外部回路１１にその試験
結果を報告する。報告が完了した後は、ＣＰＵコア２か
ら周辺回路９へのアクセス禁止状態が解除され、通常の
ＬＳＩ装置１の動作状態に復帰する。[0044] After all of the operations for the test set in the internal table of the test circuit 3 is completed, the test circuitry 3 reports the test results to the CPU core 2 and the external circuit 11. After the report is completed, the state of prohibiting access from the CPU core 2 to the peripheral circuit 9 is released, and the operation returns to the normal operation state of the LSI device 1.
【手続補正１６】[Procedure amendment 16]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４５[Correction target item name] 0045
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００４５】また、試験回路３が動作しており、試験回
路３から周辺回路９に対するアクセスが行われているい
わゆる「試験動作中」においても、ＣＰＵコア２からの
アクセスを禁止しないことも考えられる。このように試
験動作中におけるＣＰＵコア２のアクセスを許可するこ
とによって、ＣＰＵコア２上のプログラムと連動して、
周辺回路９に対するアクセスを行うことができる。この
ような周辺回路９に対するアクセスは、試験目的だけで
なく、試験以外の目的に応用することもできる。[0045] Moreover, operating the test circuits 3, even in the so-called "in the test operation" the access to the peripheral circuit 9 are carried out from the test circuit 3 is also considered not to prohibit access from the CPU core 2 Can be By permitting the access of the CPU core 2 during the test operation in this way, in conjunction with the program on the CPU core 2,
Access to the peripheral circuit 9 can be performed. Such access to the peripheral circuit 9 can be applied not only to the test purpose but also to a purpose other than the test.
【手続補正１７】[Procedure amendment 17]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００８１[Correction target item name] 0081
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００８１】この図において、試験回路３からはＬＳＩ
装置１の内部の各回路に対してトリガー条件をチェック
するための信号線１２が設けられている。この信号線１
２は、トリガー条件をチェックするためのものであるか
ら、ある回路の状態がトリガー条件として設定され得る
ような回路に対してのみこの信号線１２が設けられてい
る。また、チップの外部からのトリガー条件を利用でき
るようにするためには、チップ外部には信号線１３を伸
展させる必要がある。そして、この信号線１３には、例
えば図５においてはタイミング設定回路１４が接続され
ている。このタイミング設定回路１４はＬＳＩ装置１の
外部の条件から、トリガー条件を生成する回路であり、
このようなタイミング設定回路１４に信号線１３を接続
することによって、チップ外部の信号のトリガー条件に
基づき試験回路３のアクセスを開始させることができ
る。In this figure, the test circuit 3 outputs an LSI
A signal line 12 for checking a trigger condition for each circuit inside the device 1 is provided. This signal line 1
2 is for checking a trigger condition, so that the signal line 12 is provided only for a circuit in which a state of a certain circuit can be set as a trigger condition. Further, in order to be able to use the trigger condition from outside the chip, it is necessary to extend the signal line 13 outside the chip. Then, the signal lines 1 3, a timing setting circuit 14 is connected in FIG. 5, for example. The timing setting circuit 14 is a circuit that generates a trigger condition from a condition external to the LSI device 1.
By connecting the signal line 13 to such a timing setting circuit 14, access of the test circuit 3 can be started based on a trigger condition of a signal outside the chip.
【手続補正１８】[Procedure amendment 18]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００９３[Correction target item name] 0093
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００９３】本発明によれば、試験回路によるアクセス
とＣＰＵコアによるアクセスとが、共に周辺回路に印加
されるので、ＣＰＵコアを動作させた状態で試験を行う
ことができるＬＳＩ装置が得られる。According to [0093] the present invention, LSI and the access by the access and the CPU core due to the test circuit, since both are marked pressurized <br/> the peripheral circuit, which can be tested while operating the CPU core A device is obtained.
【手続補正１９】[Procedure amendment 19]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図１[Correction target item name] Fig. 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図１】 FIG.
【手続補正２０】[Procedure amendment 20]
【補正対象書類名】図面[Document name to be amended] Drawing
【補正対象項目名】図５[Correction target item name] Fig. 5
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図５】 FIG. 5
Claims (13)
アクセスするＣＰＵコアと、 前記ＣＰＵコアがアクセスする前記周辺回路と、 前記ＣＰＵコアの代わりに前記周辺回路をアクセスする
か、又は、前記周辺回路の代わりに前記ＣＰＵコアから
アクセスされうる試験回路と、 を含むことを特徴とするＬＳＩ装置。1. A CPU core for executing a predetermined program and accessing a peripheral circuit, the peripheral circuit accessed by the CPU core, and accessing the peripheral circuit instead of the CPU core, or A test circuit that can be accessed from the CPU core instead of a circuit.
験回路が実行するアクセスのタイミング、を表すパラメ
ータを格納する内部テーブル、を含むことを特徴とする
請求項１記載のＬＳＩ装置。2. The test circuit according to claim 1, further comprising: an internal table for storing parameters indicating types of accesses executed by the test circuit and timings of accesses executed by the test circuit. 2. The LSI device according to 1.
づいて前記試験回路が実行するアクセスのタイミングを
検出するトリガー検出回路と、 前記トリガー検出回路が検出したアクセスのタイミング
において、前記周辺回路をアクセスするアクセス制御回
路と、 を含むことを特徴とする請求項１又は２記載のＬＳＩ装
置。3. The test circuit observes an internal state of the LSI device, detects a timing of an access executed by the test circuit based on the internal state, and detects the trigger state. 3. The LSI device according to claim 1, further comprising: an access control circuit that accesses the peripheral circuit at an access timing.
の回路の状態に基づいて前記試験回路が実行するアクセ
スのタイミングを検出するトリガー検出回路と、 前記トリガー検出回路が検出したアクセスのタイミング
において、前記周辺回路をアクセスするアクセス制御回
路と、 を含むことを特徴とする請求項１又は２記載のＬＳＩ装
置。4. A trigger detection circuit for observing a state of a circuit external to the LSI device and detecting an access timing executed by the test circuit based on a state of the external circuit; 3. The LSI device according to claim 1, further comprising: an access control circuit that accesses the peripheral circuit at an access timing detected by a trigger detection circuit.
セスと、前記ＣＰＵコアから前記周辺回路へのアクセス
と、を調停するＣＰＵバスインターフェースユニット、 を含み、 前記ＣＰＵバスインターフェースユニットは、前記試験
回路から前記周辺回路へのアクセスを許可し、前記ＣＰ
Ｕコアから前記周辺回路へのアクセスを禁止する試験モ
ードを有することを特徴とする請求項１、２、３、４の
いずれかに記載のＬＳＩ装置。5. A CPU bus interface unit for arbitrating access from the test circuit to the peripheral circuit and access from the CPU core to the peripheral circuit, wherein the CPU bus interface unit includes the test circuit. Access to the peripheral circuit from the
5. The LSI device according to claim 1, further comprising a test mode for prohibiting a U-core from accessing the peripheral circuit.
セスと、前記ＣＰＵコアから前記周辺回路へのアクセス
と、を調停するＣＰＵバスインターフェースユニット、 を含み、 前記ＣＰＵバスインターフェースユニットは、前記試験
回路から前記周辺回路へのアクセスを禁止し、前記ＣＰ
Ｕコアから前記周辺回路へのアクセスを許可する動作モ
ードを有することを特徴とする請求項１、２、３、４の
いずれかに記載のＬＳＩ装置。6. A CPU bus interface unit that arbitrates access from the test circuit to the peripheral circuit and access from the CPU core to the peripheral circuit, wherein the CPU bus interface unit includes the test circuit. Access to the peripheral circuit from the
5. The LSI device according to claim 1, wherein the LSI device has an operation mode in which an access from the U core to the peripheral circuit is permitted.
セスと、前記ＣＰＵコアから前記周辺回路へのアクセス
と、を調停するＣＰＵバスインターフェースユニット、 を含み、 前記ＣＰＵバスインターフェースユニットは、前記試験
回路から前記周辺回路へのアクセスと、前記ＣＰＵコア
から前記周辺回路へのアクセスと、を共に許可する動作
試験モードを有することを特徴とする請求項１、２、
３、４のいずれかに記載のＬＳＩ装置。7. A CPU bus interface unit for arbitrating access from the test circuit to the peripheral circuit and access from the CPU core to the peripheral circuit, wherein the CPU bus interface unit includes the test circuit. And an operation test mode for permitting both access to the peripheral circuit from the CPU and access to the peripheral circuit from the CPU core.
The LSI device according to any one of claims 3 and 4.
クセスと、前記プロセッシングユニットから前記周辺回
路へのアクセスと、を調停するバスインターフェースユ
ニット、 を含み、 前記バスインターフェースユニットは、前記ＣＰＵコア
から試験回路へのアクセスを許可する試験回路アクセス
モードを有することを特徴とする請求項１、２、３、４
のいずれかに記載のＬＳＩ装置。8. A bus interface unit for arbitrating access to the peripheral circuit from the test circuit and access to the peripheral circuit from the processing unit, wherein the bus interface unit is provided from the CPU core. 5. A test circuit access mode for permitting access to a test circuit.
The LSI device according to any one of the above.
なく、前記周辺回路の機能を働かせるためのアクセスも
行うことを特徴とする請求項７記載のＬＳＩ装置。9. The LSI device according to claim 7, wherein the test circuit performs not only an access for testing for the peripheral circuit but also an access for operating a function of the peripheral circuit. .
路が、前記ＣＰＵコアに対して前記周辺回路と同様の動
作を行い、前記周辺回路を動作させずに、前記ＣＰＵコ
アのアクセス動作の試験を行えることを特徴とする請求
項８記載のＬＳＩ装置。10. The test circuit receives an access from the CPU core, and the test circuit performs the same operation on the CPU core as the peripheral circuit, and without operating the peripheral circuit, 9. The LSI device according to claim 8, wherein an access operation test of the CPU core can be performed.
アが、前記アクセスの種類、及び、前記アクセスのタイ
ミングを設定しうることを特徴とする請求項２、３、
４、５、６、７、８、９、１０のいずれかに記載のＬＳ
Ｉ装置。11. The system according to claim 2, wherein the CPU core can set the type of the access and the timing of the access in the internal table.
LS according to any of 4, 5, 6, 7, 8, 9, 10
I device.
の外部の装置が、前記アクセスの種類、及び、前記アク
セスのタイミングを設定しうることを特徴とする請求項
２、３、４、５、６、７、８、９、１０のいずれかに記
載のＬＳＩ装置。12. The apparatus according to claim 2, wherein an external device of the present LSI device can set the type of the access and the timing of the access in the internal table. The LSI device according to any one of 6, 7, 8, 9, and 10.
したデータと、その読み出したデータの期待値と、を比
較する比較回路、 を含む請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２のいずれかに記載のＬＳＩ装置。13. The test circuit according to claim 1, further comprising: a comparison circuit configured to compare data read by the test circuit by access of the test circuit with an expected value of the read data. 4, 5, 6, 7, 8, 9, 1
The LSI device according to any one of 0, 11, and 12.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10131977A JPH11328147A (en) | 1998-05-14 | 1998-05-14 | Lsi device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10131977A JPH11328147A (en) | 1998-05-14 | 1998-05-14 | Lsi device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328147A true JPH11328147A (en) | 1999-11-30 |
Family
ID=15070663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10131977A Pending JPH11328147A (en) | 1998-05-14 | 1998-05-14 | Lsi device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11328147A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008134807A (en) * | 2006-11-28 | 2008-06-12 | Fujitsu Ltd | Access conflict generation system in access conflict test |
-
1998
- 1998-05-14 JP JP10131977A patent/JPH11328147A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008134807A (en) * | 2006-11-28 | 2008-06-12 | Fujitsu Ltd | Access conflict generation system in access conflict test |
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