JPH11308057A - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPH11308057A JPH11308057A JP10109678A JP10967898A JPH11308057A JP H11308057 A JPH11308057 A JP H11308057A JP 10109678 A JP10109678 A JP 10109678A JP 10967898 A JP10967898 A JP 10967898A JP H11308057 A JPH11308057 A JP H11308057A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- terminal
- gate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
- 241000981595 Zoysia japonica Species 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/347—DC amplifiers in which all stages are DC-coupled with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
- H03F3/3032—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage using two SEPP driving stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3028—CMOS common source output SEPP amplifiers with symmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
- H03F3/45192—Folded cascode stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45398—Indexing scheme relating to differential amplifiers the AAC comprising a voltage generating circuit as bias circuit for the AAC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45658—Indexing scheme relating to differential amplifiers the LC comprising two diodes of current mirrors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】乾電池などの低電圧電源で動作し、消費電流が
小さくかつ駆動能力が大きい演算増幅回路を提供する。 【解決手段】差動増幅回路１は、反転電流流入端子１０
と非反転電流流入端子１１を介して、カレントミラー回
路３から差動電流が流入し、反転電流流出端子１２と非
反転電流流出端子１３を介して、カレントミラー回路４
に差動電流を出力する。非反転電流流入端子１１は、負
荷トランジスタ１０３のゲートとＰチャネル出力トラン
ジスタ１０４のゲート及びアイドリング電流設定回路２
の定電流流入端子１４に接続され、差動電流を負荷トラ
ンジスタ１０３で電圧変換しＰチャネル出力トランジス
タ１０４を駆動する。また、差動電流を負荷トランジス
タ２０３で電圧に変換しＮチャネル出力トランジスタ２
０４を駆動する。
小さくかつ駆動能力が大きい演算増幅回路を提供する。 【解決手段】差動増幅回路１は、反転電流流入端子１０
と非反転電流流入端子１１を介して、カレントミラー回
路３から差動電流が流入し、反転電流流出端子１２と非
反転電流流出端子１３を介して、カレントミラー回路４
に差動電流を出力する。非反転電流流入端子１１は、負
荷トランジスタ１０３のゲートとＰチャネル出力トラン
ジスタ１０４のゲート及びアイドリング電流設定回路２
の定電流流入端子１４に接続され、差動電流を負荷トラ
ンジスタ１０３で電圧変換しＰチャネル出力トランジス
タ１０４を駆動する。また、差動電流を負荷トランジス
タ２０３で電圧に変換しＮチャネル出力トランジスタ２
０４を駆動する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は演算増幅回路に関
し、特に低電源電圧で動作し消費電流が小さくかつ駆動
電流が大きい演算増幅回路に関する。
し、特に低電源電圧で動作し消費電流が小さくかつ駆動
電流が大きい演算増幅回路に関する。
【０００２】
【従来の技術】最近、電子手帳やディジタルウオッチ等
の一次電池動作を前提とした携帯機器用のシステムＬＳ
Ｉに内蔵するために、ＣＭＯＳ製造プロセスを用いて構
成したＣＭＯＳ演算増幅回路が多用されてきている。
の一次電池動作を前提とした携帯機器用のシステムＬＳ
Ｉに内蔵するために、ＣＭＯＳ製造プロセスを用いて構
成したＣＭＯＳ演算増幅回路が多用されてきている。
【０００３】このような電池動作の携帯機器は、１．５
Ｖ以下の電源電圧でかつ数マイクロアンぺア〜数ミリア
ンペア以下の消費電流で動作させるため、低電源電圧で
かつ低消費電流動作の演算増幅器が要求されている。
Ｖ以下の電源電圧でかつ数マイクロアンぺア〜数ミリア
ンペア以下の消費電流で動作させるため、低電源電圧で
かつ低消費電流動作の演算増幅器が要求されている。
【０００４】また、携帯機器において定常動作時の消費
電流をより低減するとともに、Ａ／Ｄ変換器やＤ／Ａ変
換器と同一チップ上に搭載され、Ｄ／Ａ変換器の出力を
演算増幅回路を介してスピーカー駆動する場合など、単
に低電源電圧動作で低消費電流だけでなく高出力の演算
増幅回路が要求されるようになっている。
電流をより低減するとともに、Ａ／Ｄ変換器やＤ／Ａ変
換器と同一チップ上に搭載され、Ｄ／Ａ変換器の出力を
演算増幅回路を介してスピーカー駆動する場合など、単
に低電源電圧動作で低消費電流だけでなく高出力の演算
増幅回路が要求されるようになっている。
【０００５】この要請に応えるため、例えば、図７に示
すフォールデッドカスコード（Ｆｏｌｄｅｄ Ｃａｓｃ
ｏｄｅ）型演算増幅回路７００（以下演算増幅回路７０
０と記す）が提案されている。
すフォールデッドカスコード（Ｆｏｌｄｅｄ Ｃａｓｃ
ｏｄｅ）型演算増幅回路７００（以下演算増幅回路７０
０と記す）が提案されている。
【０００６】この演算増幅回路７００は、差動トランジ
スタ対を構成するＮチャネルトランジスタ７４，７５と
カレントミラー回路７６を含むフォールデッドカスコー
ド回路７１と、Ｐチャネル出力トランジスタ７７とＮチ
ャネル出力トランジスタ７８と位相補償用コンデンサＣ
ｃと出力端子７９とを含むプッシュプル出力回路７２
と、フォールデッドカスコード回路７１及びプッシュプ
ル出力回路７２にバイアス電圧を供給するバイアス回路
７３とから構成される。
スタ対を構成するＮチャネルトランジスタ７４，７５と
カレントミラー回路７６を含むフォールデッドカスコー
ド回路７１と、Ｐチャネル出力トランジスタ７７とＮチ
ャネル出力トランジスタ７８と位相補償用コンデンサＣ
ｃと出力端子７９とを含むプッシュプル出力回路７２
と、フォールデッドカスコード回路７１及びプッシュプ
ル出力回路７２にバイアス電圧を供給するバイアス回路
７３とから構成される。
【０００７】差動トランジスタ対を構成するＮチャネル
トランジスタ７４，７５の各ゲート端子Ｇ７４，Ｇ７５
に入力信号が印加されると、フォールデッドカスコード
回路７１で増幅された増幅信号は、カレントミラー回路
７６の共通ゲート端子Ａと、フォールデッドカスコード
回路７６の出力接点Ｂに出力され、さらにこれらの信号
はプッシュプル出力回路７２を構成するＰチャネル出力
トランジスタ７７とＮチャネル出力トランジスタ７８で
増幅されて出力端子７９に出力される。
トランジスタ７４，７５の各ゲート端子Ｇ７４，Ｇ７５
に入力信号が印加されると、フォールデッドカスコード
回路７１で増幅された増幅信号は、カレントミラー回路
７６の共通ゲート端子Ａと、フォールデッドカスコード
回路７６の出力接点Ｂに出力され、さらにこれらの信号
はプッシュプル出力回路７２を構成するＰチャネル出力
トランジスタ７７とＮチャネル出力トランジスタ７８で
増幅されて出力端子７９に出力される。
【０００８】
【発明が解決しようとする課題】上述した従来の演算増
幅回路７００は、入力電圧範囲も大きくでき、出力電圧
範囲も接地電位まで出力することができ、かつ１Ｖ以下
の低電源電圧でも動作できるという特徴がある。
幅回路７００は、入力電圧範囲も大きくでき、出力電圧
範囲も接地電位まで出力することができ、かつ１Ｖ以下
の低電源電圧でも動作できるという特徴がある。
【０００９】しかしながら、この演算増幅回路７００
は、Ｐチャネル出力トランジスタ７７を差動増幅回路の
出力から駆動する回路構成をとっておらず、さらに、Ｎ
チャネル出力トランジスタ７８のアイドリング電流を設
定する回路構成も備えていない。
は、Ｐチャネル出力トランジスタ７７を差動増幅回路の
出力から駆動する回路構成をとっておらず、さらに、Ｎ
チャネル出力トランジスタ７８のアイドリング電流を設
定する回路構成も備えていない。
【００１０】このため、プッシュプル出力回路７２はＡ
級増幅器として動作し演算増幅回路７００の最大出力電
流はＰチャネル出力トランジスタ７７のアイドリング電
流以下に制限されてしまうという欠点がある。
級増幅器として動作し演算増幅回路７００の最大出力電
流はＰチャネル出力トランジスタ７７のアイドリング電
流以下に制限されてしまうという欠点がある。
【００１１】さらに、プッシュプル出力回路７２が大振
幅で動作すると、この出力回路７２の出力信号が中点電
位に対して非対称となるため、出力信号の奇数次高調波
歪みが増大するという欠点がある。
幅で動作すると、この出力回路７２の出力信号が中点電
位に対して非対称となるため、出力信号の奇数次高調波
歪みが増大するという欠点がある。
【００１２】このため、本発明の主な目的は乾電池など
の低電圧電源で動作し、消費電流が小さくかつ駆動能力
が大きい演算増幅回路を提供することにある。
の低電圧電源で動作し、消費電流が小さくかつ駆動能力
が大きい演算増幅回路を提供することにある。
【００１３】
【課題を解決するための手段】そのため、本発明による
演算増幅回路は、ゲートに非反転信号が印加される第１
のトランジスタと、ソースがこのトランジスタのソース
と共通接続されゲートに反転信号が印加される第２のト
ランジスタとからなる差動トランジスタ対と、前記第１
のトランジスタのドレイン電流に比例する第１の電流を
流入させるための反転電流流入端子と、前記第２のトラ
ンジスタのドレイン電流に比例する第２の電流を流入さ
せるための非反転電流流入端子と、前記第１の電流に比
例した電流を流出させるための反転電流流出端子と、前
記第２の電流に比例した電流を流出させるための非反転
電流流出端子とを設け、前記非反転信号と前記反転信号
の差信号を増幅する差動増幅回路と、第１の電源と前記
差動増幅回路との間に接続され、入力端子を前記反転電
流流入端子に接続し、出力端子を前記非反転電流流入端
子に接続する第１のカレントミラー回路と、第２の電源
と前記差動増幅回路との間に接続され、入力端子を前記
非反転電流流出端子に接続し、出力端子を前記反転電流
流出端子に接続する第２のカレントミラー回路と、ソー
スを前記第１の電源に接続し、ゲートとドレインを共に
前記非反転電流流入端子に接続する第３のトランジスタ
と、ソースを前記第２の電源に接続し、ゲートとドレイ
ンを共に前記反転電流流出端子に接続する第４のトラン
ジスタと、前記第３のトランジスタのドレイン電圧と前
記第４のトランジスタのドレイン電圧を入力して電流駆
動する出力回路と、前記第３のトランジスタのゲートに
接続する第１の定電流源と、前記第４のトランジスタの
ゲートに接続する第２の定電流源とを設け、前記出力回
路のアイドリング電流を設定するためのアイドリング電
流設定回路とを備えている。
演算増幅回路は、ゲートに非反転信号が印加される第１
のトランジスタと、ソースがこのトランジスタのソース
と共通接続されゲートに反転信号が印加される第２のト
ランジスタとからなる差動トランジスタ対と、前記第１
のトランジスタのドレイン電流に比例する第１の電流を
流入させるための反転電流流入端子と、前記第２のトラ
ンジスタのドレイン電流に比例する第２の電流を流入さ
せるための非反転電流流入端子と、前記第１の電流に比
例した電流を流出させるための反転電流流出端子と、前
記第２の電流に比例した電流を流出させるための非反転
電流流出端子とを設け、前記非反転信号と前記反転信号
の差信号を増幅する差動増幅回路と、第１の電源と前記
差動増幅回路との間に接続され、入力端子を前記反転電
流流入端子に接続し、出力端子を前記非反転電流流入端
子に接続する第１のカレントミラー回路と、第２の電源
と前記差動増幅回路との間に接続され、入力端子を前記
非反転電流流出端子に接続し、出力端子を前記反転電流
流出端子に接続する第２のカレントミラー回路と、ソー
スを前記第１の電源に接続し、ゲートとドレインを共に
前記非反転電流流入端子に接続する第３のトランジスタ
と、ソースを前記第２の電源に接続し、ゲートとドレイ
ンを共に前記反転電流流出端子に接続する第４のトラン
ジスタと、前記第３のトランジスタのドレイン電圧と前
記第４のトランジスタのドレイン電圧を入力して電流駆
動する出力回路と、前記第３のトランジスタのゲートに
接続する第１の定電流源と、前記第４のトランジスタの
ゲートに接続する第２の定電流源とを設け、前記出力回
路のアイドリング電流を設定するためのアイドリング電
流設定回路とを備えている。
【００１４】
【発明の実施の形態】はじめに、図１を参照して本発明
の演算増幅回路１００の基本概念について説明する。
の演算増幅回路１００の基本概念について説明する。
【００１５】本発明の演算増幅回路１００は、外部端子
として電源端子５、接地端子６、非反転入力端子７、反
転入力端子８、出力端子９を有しており、非反転入力端
子７と反転入力端子８に入力した信号を増幅し、差動電
流が反転電流流入端子１０と非反転電流流入端子１１か
ら流入し、反転電流流出端子１２と非反転電流流出端子
１３から差動電流を出力する差動増幅回路１を設けてい
る。
として電源端子５、接地端子６、非反転入力端子７、反
転入力端子８、出力端子９を有しており、非反転入力端
子７と反転入力端子８に入力した信号を増幅し、差動電
流が反転電流流入端子１０と非反転電流流入端子１１か
ら流入し、反転電流流出端子１２と非反転電流流出端子
１３から差動電流を出力する差動増幅回路１を設けてい
る。
【００１６】また、差動増幅回路１には反転電流流入端
子１０と非反転電流流入端子１１を介して、Ｐチャネル
トランジスタ１０１，１０２から構成されるカレントミ
ラー回路３から差動電流が流入し、反転電流流出端子１
２と非反転電流流出端子１３を介して、Ｎチャネルトラ
ンジスタ２０１，２０２から構成されるカレントミラー
回路４に差動電流を出力する。
子１０と非反転電流流入端子１１を介して、Ｐチャネル
トランジスタ１０１，１０２から構成されるカレントミ
ラー回路３から差動電流が流入し、反転電流流出端子１
２と非反転電流流出端子１３を介して、Ｎチャネルトラ
ンジスタ２０１，２０２から構成されるカレントミラー
回路４に差動電流を出力する。
【００１７】さらに非反転電流流入端子１１は、ダイオ
ード接続されたＰチャネルトランジスタからなる負荷ト
ランジスタ１０３のゲートとＰチャネル出力トランジス
タ１０４のゲート及びアイドリング電流設定回路２の定
電流流入端子１４に接続され、差動電流を負荷トランジ
スタ１０３で電圧に変換しこの電圧でＰチャネル出力ト
ランジスタ１０４を駆動する。
ード接続されたＰチャネルトランジスタからなる負荷ト
ランジスタ１０３のゲートとＰチャネル出力トランジス
タ１０４のゲート及びアイドリング電流設定回路２の定
電流流入端子１４に接続され、差動電流を負荷トランジ
スタ１０３で電圧に変換しこの電圧でＰチャネル出力ト
ランジスタ１０４を駆動する。
【００１８】また、反転電流流出端子１２は、ダイオー
ド接続されたＮチャネルトランジスタからなる負荷トラ
ンジスタ２０３のゲートとＮチャネル出力トランジスタ
２０４のゲート及びアイドリング電流設定回路２の定電
流流出端子１５に接続され、差動電流を負荷トランジス
タ２０３で電圧に変換しこの電圧でＮチャネル出力トラ
ンジスタ２０４を駆動する。
ド接続されたＮチャネルトランジスタからなる負荷トラ
ンジスタ２０３のゲートとＮチャネル出力トランジスタ
２０４のゲート及びアイドリング電流設定回路２の定電
流流出端子１５に接続され、差動電流を負荷トランジス
タ２０３で電圧に変換しこの電圧でＮチャネル出力トラ
ンジスタ２０４を駆動する。
【００１９】Ｐチャネル出力トランジスタ１０４のドレ
インとＮチャネル出力トランジスタ２０４のドレインは
共に出力端子９に接続され、演算増幅回路１００は非反
転入力端子７と反転入力端子８に入力した信号を増幅
し、出力端子９に出力信号を出力する。
インとＮチャネル出力トランジスタ２０４のドレインは
共に出力端子９に接続され、演算増幅回路１００は非反
転入力端子７と反転入力端子８に入力した信号を増幅
し、出力端子９に出力信号を出力する。
【００２０】次に、本発明による演算増幅回路１００の
動作についてより詳細に説明する。
動作についてより詳細に説明する。
【００２１】非反転入力端子７と反転入力端子８に同一
の電圧が印加された場合、差動増幅回路１の出力電流が
バランスし、反転電流流入端子１０と非反転電流流入端
子１１は同一値の電流を引き込もうとする。
の電圧が印加された場合、差動増幅回路１の出力電流が
バランスし、反転電流流入端子１０と非反転電流流入端
子１１は同一値の電流を引き込もうとする。
【００２２】一方アイドリング設定回路２は、ダイオー
ド接続された負荷トランジスタ１０３及びダイオード接
続された負荷トランジスタ２０３に定電流を流すことに
より、電流ミラーの関係にあるＰチャネル出力トランジ
スタ１０４、Ｎチャネル出力トランジスタ２０４のアイ
ドリング電流を一定値に保たせる。
ド接続された負荷トランジスタ１０３及びダイオード接
続された負荷トランジスタ２０３に定電流を流すことに
より、電流ミラーの関係にあるＰチャネル出力トランジ
スタ１０４、Ｎチャネル出力トランジスタ２０４のアイ
ドリング電流を一定値に保たせる。
【００２３】差動増幅回路１の反転電流流入端子１０
は、カレントミラー回路３を構成するダイオード接続さ
れた負荷トランジスタ１０１を介して電源端子５に接続
されており、同様に非反転電流流入端子１１は、ダイオ
ード接続された負荷トランジスタ１０３を介して電源端
子５に接続されているので、反転電流流入端子１０と非
反転電流流入端子１１は、ほぼ同一の安定した電位に保
たれる。
は、カレントミラー回路３を構成するダイオード接続さ
れた負荷トランジスタ１０１を介して電源端子５に接続
されており、同様に非反転電流流入端子１１は、ダイオ
ード接続された負荷トランジスタ１０３を介して電源端
子５に接続されているので、反転電流流入端子１０と非
反転電流流入端子１１は、ほぼ同一の安定した電位に保
たれる。
【００２４】また、差動増幅回路１の非反転電流流出端
子１３は、カレントミラー回路４を構成するダイオード
接続された負荷トランジスタ２０２を介して接地端子６
に接続されており、同様に反転電流流出端子１２は、ダ
イオード接続された負荷トランジスタ２０３を介して接
地端子６に接続されているので、反転電流流出端子１２
と非反転電流流出端子１３は、ほぼ同一の安定した電位
に保たれる。
子１３は、カレントミラー回路４を構成するダイオード
接続された負荷トランジスタ２０２を介して接地端子６
に接続されており、同様に反転電流流出端子１２は、ダ
イオード接続された負荷トランジスタ２０３を介して接
地端子６に接続されているので、反転電流流出端子１２
と非反転電流流出端子１３は、ほぼ同一の安定した電位
に保たれる。
【００２５】このとき、差動増幅回路１がバランス状態
にあるので、非反転電流流入端子１１と定電流流入端子
１４は電気的に接続されているものの、これらの端子間
に流れる電流はほとんどゼロとなる。
にあるので、非反転電流流入端子１１と定電流流入端子
１４は電気的に接続されているものの、これらの端子間
に流れる電流はほとんどゼロとなる。
【００２６】同様に、反転電流流出端子１２と定電流流
出端子１５の端子間に流れる電流もほとんどゼロとな
り、Ｐチャネル出力トランジスタ１０４とＮチャネル出
力トランジスタ２０４を流れるアイドリング電流はアイ
ドリング電流設定回路２によって任意に設定可能とな
る。
出端子１５の端子間に流れる電流もほとんどゼロとな
り、Ｐチャネル出力トランジスタ１０４とＮチャネル出
力トランジスタ２０４を流れるアイドリング電流はアイ
ドリング電流設定回路２によって任意に設定可能とな
る。
【００２７】非反転入力端子７と反転入力端子８間に交
流信号が印加された場合は、アイドリング電流には無関
係に設定される差動電流により、正相電圧に対しては非
反転電流流入端子１１の電位が低下しＰチャネル出力ト
ランジスタ１０４を駆動すると共に、反転電流流出端子
１２の電位が低下しＮチャネル出力トランジスタ２０４
をオフする。一方逆相電圧に対しては、Ｎチャネル出力
トランジスタ２０４を駆動しＰチャネル出力トランジス
タ１０４をオフする。
流信号が印加された場合は、アイドリング電流には無関
係に設定される差動電流により、正相電圧に対しては非
反転電流流入端子１１の電位が低下しＰチャネル出力ト
ランジスタ１０４を駆動すると共に、反転電流流出端子
１２の電位が低下しＮチャネル出力トランジスタ２０４
をオフする。一方逆相電圧に対しては、Ｎチャネル出力
トランジスタ２０４を駆動しＰチャネル出力トランジス
タ１０４をオフする。
【００２８】従って、無信号時には安定したアイドリン
グ電流を流し、かつ信号入力時には大電流を駆動可能な
ＡＢ級演算増幅回路を構成することができる。
グ電流を流し、かつ信号入力時には大電流を駆動可能な
ＡＢ級演算増幅回路を構成することができる。
【００２９】また、本発明による演算増幅回路１００
は、出力端子９に接続する負荷の負荷駆動能力と、Ｐチ
ャネル出力トランジスタ１０４とＮチャネル出力トラン
ジスタ２０４からなる出力段のアイドリング電流を独立
に設定できるため、大きな負荷駆動能力を持たせても小
信号時の消費電流を小さくすることができる。
は、出力端子９に接続する負荷の負荷駆動能力と、Ｐチ
ャネル出力トランジスタ１０４とＮチャネル出力トラン
ジスタ２０４からなる出力段のアイドリング電流を独立
に設定できるため、大きな負荷駆動能力を持たせても小
信号時の消費電流を小さくすることができる。
【００３０】さらに、小信号動作時には差動増幅回路１
の反転電流流入端子１０と非反転電流流入端子１１の端
子間、及び反転電流流出端子１２と非反転電流流出端子
１３の端子間の電位がそれぞれバランスしているので、
電源電圧変動による影響を受けにくく電源変動除去比Ｓ
ＶＲが大きいという特徴がある。
の反転電流流入端子１０と非反転電流流入端子１１の端
子間、及び反転電流流出端子１２と非反転電流流出端子
１３の端子間の電位がそれぞれバランスしているので、
電源電圧変動による影響を受けにくく電源変動除去比Ｓ
ＶＲが大きいという特徴がある。
【００３１】また、出力段をＰチャネル出力トランジス
タ１０４とＮチャネル出力トランジスタ２０４とによ
り、コンプリメンタリのソース接地回路を構成している
ので、出力電圧範囲をほぼ接地電位から電源電圧程度ま
でとすることが可能である。
タ１０４とＮチャネル出力トランジスタ２０４とによ
り、コンプリメンタリのソース接地回路を構成している
ので、出力電圧範囲をほぼ接地電位から電源電圧程度ま
でとすることが可能である。
【００３２】次に、本発明の演算増幅回路の第１の実施
の形態について図２を参照して説明する。なお、図１と
共通の構成要素には共通の参照文字／数字を付してあ
る。
の形態について図２を参照して説明する。なお、図１と
共通の構成要素には共通の参照文字／数字を付してあ
る。
【００３３】図２は、本発明の演算増幅回路１００１の
第１の実施の形態を示す回路図であり、外部端子として
電源端子５、接地端子６、非反転入力端子７、反転入力
端子８、出力端子９に加え、バイアス回路１６のバイア
ス電流を設定するためのバイアス電流設定端子２１を有
する。
第１の実施の形態を示す回路図であり、外部端子として
電源端子５、接地端子６、非反転入力端子７、反転入力
端子８、出力端子９に加え、バイアス回路１６のバイア
ス電流を設定するためのバイアス電流設定端子２１を有
する。
【００３４】バイアス回路１６は、Ｐチャネルトランジ
スタ１０５〜１０７及びＮチャネルトランジスタ２０
７，２０８から構成され、バイアス電流設定端子２１に
定電流を印加することにより、差動増幅回路１Ａ及びア
イドリング電流設定回路２Ａに対して、バイアス回路１
６の出力端子３０１〜３０３を介してバイアス電圧を出
力する。
スタ１０５〜１０７及びＮチャネルトランジスタ２０
７，２０８から構成され、バイアス電流設定端子２１に
定電流を印加することにより、差動増幅回路１Ａ及びア
イドリング電流設定回路２Ａに対して、バイアス回路１
６の出力端子３０１〜３０３を介してバイアス電圧を出
力する。
【００３５】フォールデッドカスコード接続された差動
増幅回路１Ａは、Ｐチャネルトランジスタ１０８〜１１
４及びＮチャネルトランジスタ２０５，２０６，２０９
〜２１３により構成され、非反転電流流入端子１１、反
転電流流入端子１０、非反転電流流出端子１３、反転電
流流出端子１２を設けている。
増幅回路１Ａは、Ｐチャネルトランジスタ１０８〜１１
４及びＮチャネルトランジスタ２０５，２０６，２０９
〜２１３により構成され、非反転電流流入端子１１、反
転電流流入端子１０、非反転電流流出端子１３、反転電
流流出端子１２を設けている。
【００３６】非反転電流流入端子１１には、カレントミ
ラー回路３を構成するＰチャネルトランジスタ１０２の
ドレイン、Ｐチャネル出力トランジスタ１０４のゲー
ト、負荷トランジスタ１０３のゲート及びアイドリング
電流を設定するためのＮチャネルトランジスタ２１４の
ドレインが接続される。
ラー回路３を構成するＰチャネルトランジスタ１０２の
ドレイン、Ｐチャネル出力トランジスタ１０４のゲー
ト、負荷トランジスタ１０３のゲート及びアイドリング
電流を設定するためのＮチャネルトランジスタ２１４の
ドレインが接続される。
【００３７】また、反転電流流出端子１２には、カレン
トミラー回路４を構成するＮチャネルトランジスタ２０
１のドレイン、Ｎチャネル出力トランジスタ２０４のゲ
ート、負荷トランジスタ２０３のゲート及びアイドリン
グ電流を設定するためのＰチャネルトランジスタ１１０
のドレインが接続される。
トミラー回路４を構成するＮチャネルトランジスタ２０
１のドレイン、Ｎチャネル出力トランジスタ２０４のゲ
ート、負荷トランジスタ２０３のゲート及びアイドリン
グ電流を設定するためのＰチャネルトランジスタ１１０
のドレインが接続される。
【００３８】アイドリング電流設定回路２Ａは、Ｐチャ
ネルトランジスタ１１０とＮチャネルトランジスタ２１
４から構成され、Ｐチャネルトランジスタ１１０はＮチ
ャネル出力トランジスタ２０４のアイドリング電流を設
定し、Ｎチャネルトランジスタ２１４は、Ｐチャネル出
力トランジスタ１０４のアイドリング電流を設定する。
ネルトランジスタ１１０とＮチャネルトランジスタ２１
４から構成され、Ｐチャネルトランジスタ１１０はＮチ
ャネル出力トランジスタ２０４のアイドリング電流を設
定し、Ｎチャネルトランジスタ２１４は、Ｐチャネル出
力トランジスタ１０４のアイドリング電流を設定する。
【００３９】Ｐチャネル出力トランジスタ１０４のドレ
インとＮチャネル出力トランジスタ２０４のドレイン
は、出力端子９に共に接続され演算増幅回路１００１の
出力信号を出力端子９に出力する。
インとＮチャネル出力トランジスタ２０４のドレイン
は、出力端子９に共に接続され演算増幅回路１００１の
出力信号を出力端子９に出力する。
【００４０】また、負荷トランジスタ１０３のソースは
抵抗Ｒ３を介して電源端子５に接続し、負荷トランジス
タ２０３のソースは抵抗Ｒ４を介して接地端子６に接続
する。Ｐチャネル出力トランジスタ１０４のゲートは、
抵抗Ｒ１及びコンデンサＣ１を介して出力端子９に接続
し、同様にＮチャネル出力トランジスタ２０４のゲート
は、抵抗Ｒ２及びコンデンサＣ２を介して出力端子９に
接続する。
抵抗Ｒ３を介して電源端子５に接続し、負荷トランジス
タ２０３のソースは抵抗Ｒ４を介して接地端子６に接続
する。Ｐチャネル出力トランジスタ１０４のゲートは、
抵抗Ｒ１及びコンデンサＣ１を介して出力端子９に接続
し、同様にＮチャネル出力トランジスタ２０４のゲート
は、抵抗Ｒ２及びコンデンサＣ２を介して出力端子９に
接続する。
【００４１】アイドリング電流を設定するためのＮチャ
ネルトランジスタ２１４のゲートはバイアス回路１６の
出力端３０３に接続し、同様にアイドリング電流を設定
するためのＰチャネルトランジスタ１１０のゲートはバ
イアス回路１６の出力端３０１に接続する。
ネルトランジスタ２１４のゲートはバイアス回路１６の
出力端３０３に接続し、同様にアイドリング電流を設定
するためのＰチャネルトランジスタ１１０のゲートはバ
イアス回路１６の出力端３０１に接続する。
【００４２】次に、図２に示す演算増幅回路１００１の
動作につき説明する。
動作につき説明する。
【００４３】最初に、無信号及び小信号入力時の演算増
幅回路１００１の動作について図３及び図１，２を用い
て説明する。反転入力端子８と出力端子９を接続してボ
ルテージフォロワを構成し、電源電圧Ｖｃｃを３Ｖと
し、図１，３に示すように非反転入力端子７に波高値２
０ｍＶの正弦波を入力した場合の出力端子９の出力電圧
波形、反転電流流入端子１０、非反転電流流入端子１
１、反転電流流出端子１２及び非反転電流流出端子１３
の各電圧波形をそれぞれａ，ｂ，ｃ，ｄ，ｅとして図３
の左側の縦軸で表し、Ｎチャネル出力トランジスタ２０
４の電流波形ｆとＰチャネル出力トランジスタ１０４の
電流波形ｇを右側の縦軸で表す。
幅回路１００１の動作について図３及び図１，２を用い
て説明する。反転入力端子８と出力端子９を接続してボ
ルテージフォロワを構成し、電源電圧Ｖｃｃを３Ｖと
し、図１，３に示すように非反転入力端子７に波高値２
０ｍＶの正弦波を入力した場合の出力端子９の出力電圧
波形、反転電流流入端子１０、非反転電流流入端子１
１、反転電流流出端子１２及び非反転電流流出端子１３
の各電圧波形をそれぞれａ，ｂ，ｃ，ｄ，ｅとして図３
の左側の縦軸で表し、Ｎチャネル出力トランジスタ２０
４の電流波形ｆとＰチャネル出力トランジスタ１０４の
電流波形ｇを右側の縦軸で表す。
【００４４】差動増幅回路１Ａの反転電流流出端子１２
及び非反転電流流出端子１３の電圧ｄ、ｅはダイオード
接続されたＮチャネルトランジスタ２０３、２０２によ
って、Ｎチャネルトランジスタのしきい値電圧Ｖｔｎよ
り幾分高い電圧約０．６Ｖ付近に保たれている。
及び非反転電流流出端子１３の電圧ｄ、ｅはダイオード
接続されたＮチャネルトランジスタ２０３、２０２によ
って、Ｎチャネルトランジスタのしきい値電圧Ｖｔｎよ
り幾分高い電圧約０．６Ｖ付近に保たれている。
【００４５】反転電流流入端子１０及び非反転電流流入
端子１１の各電圧ｂ、ｃは、ダイオード接続されたＰチ
ャネルトランジスタ１０１、１０３によって、電源電圧
Ｖｃｃ（＝３Ｖ）からＰチャネルトランジスタのしきい
値電圧より幾分低い電圧に保たれている。
端子１１の各電圧ｂ、ｃは、ダイオード接続されたＰチ
ャネルトランジスタ１０１、１０３によって、電源電圧
Ｖｃｃ（＝３Ｖ）からＰチャネルトランジスタのしきい
値電圧より幾分低い電圧に保たれている。
【００４６】Ｐチャネル出力トランジスタ１０４とＮチ
ャネル出力トランジスタ２０４のアイドリング電流は、
バイアス電流設定端子２１からの設定電流と、Ｎチャネ
ルトランジスタ２０７，２１４のゲート巾比、Ｐチャネ
ルトランジスタ１０５，１１０のゲート巾比、Ｐチャネ
ルトランジスタ１０３，１０４のゲート巾比、Ｎチャネ
ルトランジスタ２０３，２０４のゲート巾比とから定め
られ、約２００ｕＡに設定されている。
ャネル出力トランジスタ２０４のアイドリング電流は、
バイアス電流設定端子２１からの設定電流と、Ｎチャネ
ルトランジスタ２０７，２１４のゲート巾比、Ｐチャネ
ルトランジスタ１０５，１１０のゲート巾比、Ｐチャネ
ルトランジスタ１０３，１０４のゲート巾比、Ｎチャネ
ルトランジスタ２０３，２０４のゲート巾比とから定め
られ、約２００ｕＡに設定されている。
【００４７】また図３から明らかなように、Ｐチャネル
出力トランジスタ１０４とＮチャネル出力トランジスタ
２０４の各ドレイン電流ｆ、ｇはカットオフすることな
く、Ａ級プッシュプル増幅器として動作している。
出力トランジスタ１０４とＮチャネル出力トランジスタ
２０４の各ドレイン電流ｆ、ｇはカットオフすることな
く、Ａ級プッシュプル増幅器として動作している。
【００４８】次に、大振幅時の演算増幅回路１００１の
動作について図４を用いて説明する。
動作について図４を用いて説明する。
【００４９】測定回路は上記と同じボルテージフォロワ
構成とし、非反転入力端子７に波高値１．２Ｖの正弦波
を入力している。各電圧波形ａ，ｂ，ｃ，ｄ，ｅ及び各
電流波形ｆ，ｇの意味は、図２の無信号及び小信号入力
時の場合と同様である。
構成とし、非反転入力端子７に波高値１．２Ｖの正弦波
を入力している。各電圧波形ａ，ｂ，ｃ，ｄ，ｅ及び各
電流波形ｆ，ｇの意味は、図２の無信号及び小信号入力
時の場合と同様である。
【００５０】反転電流流入端子１０と非反転電流流出端
子１３の各電圧ｂ，ｅは、小信号時と同様の値を保って
いるが、非反転電流流入端子１１と反転電流流出端子１
２の各電圧ｃ，ｄは大きく変化し、それぞれＰチャネル
出力トランジスタ１０４及びＮチャネル出力トランジス
タ２０４を駆動する。
子１３の各電圧ｂ，ｅは、小信号時と同様の値を保って
いるが、非反転電流流入端子１１と反転電流流出端子１
２の各電圧ｃ，ｄは大きく変化し、それぞれＰチャネル
出力トランジスタ１０４及びＮチャネル出力トランジス
タ２０４を駆動する。
【００５１】電圧ｄ＞電圧ｅの半波期間、すなわちほぼ
電圧ｃ＞電圧ｂの期間は、Ｎチャネル出力トランジスタ
２０４がオンし、Ｐチャネル出力トランジスタ１０４が
オフとなる。
電圧ｃ＞電圧ｂの期間は、Ｎチャネル出力トランジスタ
２０４がオンし、Ｐチャネル出力トランジスタ１０４が
オフとなる。
【００５２】一方、電圧ｃ＜電圧ｂの半波期間、すなわ
ちほぼ電圧ｄ＜電圧ｅの期間は、Ｐチャネル出力トラン
ジスタ１０４がオンし、Ｎチャネル出力トランジスタ２
０４がオフとなる。
ちほぼ電圧ｄ＜電圧ｅの期間は、Ｐチャネル出力トラン
ジスタ１０４がオンし、Ｎチャネル出力トランジスタ２
０４がオフとなる。
【００５３】Ｐチャネル出力トランジスタ１０４とＮチ
ャネル出力トランジスタ２０４の各ドレイン電流ｇ，ｆ
は、出力端子９に接続する負荷抵抗（図示せず）が１０
０Ωのときは１２ｍＡ、１０Ωのときは１２０ｍＡ交互
に流れるので、Ｂ級プッシュプル増幅器として動作す
る。
ャネル出力トランジスタ２０４の各ドレイン電流ｇ，ｆ
は、出力端子９に接続する負荷抵抗（図示せず）が１０
０Ωのときは１２ｍＡ、１０Ωのときは１２０ｍＡ交互
に流れるので、Ｂ級プッシュプル増幅器として動作す
る。
【００５４】すなわち図２からわかるように、Ｐチャネ
ル出力トランジスタ１０４とＮチャネル出力トランジス
タ２０４の各ゲート駆動電圧の最大値は、差動増幅回路
１Ａの最大出力電流と抵抗Ｒ３，Ｒ４によって定まるの
で、アイドリング電流に無関係に最大駆動電圧を増やし
演算増幅回路１００１の最大出力電流を増大させること
ができる。
ル出力トランジスタ１０４とＮチャネル出力トランジス
タ２０４の各ゲート駆動電圧の最大値は、差動増幅回路
１Ａの最大出力電流と抵抗Ｒ３，Ｒ４によって定まるの
で、アイドリング電流に無関係に最大駆動電圧を増やし
演算増幅回路１００１の最大出力電流を増大させること
ができる。
【００５５】また、しきい値電圧が０Ｖ近くのＮチャネ
ルノンドープトランジスタ２０５，２０６を用いたイン
バーテッド・カスコード型の差動増幅回路１Ａを構成し
ているため、演算増幅回路１００１の入力電圧範囲をほ
ぼ接地電位から電源電圧程度までとすることが可能であ
る。さらに、本演算増幅回路１００１はトランジスタの
ソース・ドレイン間電圧としきい値電圧の和以上の電源
電圧で動作するので、通常のＣＭＯＳ製造プロセスを使
用しても、電源電圧１Ｖ以下で動作可能な演算増幅回路
を実現できる。
ルノンドープトランジスタ２０５，２０６を用いたイン
バーテッド・カスコード型の差動増幅回路１Ａを構成し
ているため、演算増幅回路１００１の入力電圧範囲をほ
ぼ接地電位から電源電圧程度までとすることが可能であ
る。さらに、本演算増幅回路１００１はトランジスタの
ソース・ドレイン間電圧としきい値電圧の和以上の電源
電圧で動作するので、通常のＣＭＯＳ製造プロセスを使
用しても、電源電圧１Ｖ以下で動作可能な演算増幅回路
を実現できる。
【００５６】上記の説明においては、負荷トランジスタ
１０３のソースに抵抗Ｒ３を接続し、大振幅時のＰチャ
ネル出力トランジスタ１０４のゲート駆動電圧を増幅さ
せているが、抵抗Ｒ３に替えて、ゲートを接地レベルに
固定したＰチャネルトランジスタとすることができる。
同様に抵抗Ｒ４に替えて、ゲートを電源電位に固定した
Ｎチャネルトランジスタとすることができる。抵抗Ｒ
３、Ｒ４の値は２５０ＫΩと大きく、通常のＣＭＯＳ製
造プロセスで製造した場合比較的大きな面積を占める
が、ＭＯＳトランジスタに替えることで、面積を小さく
することが可能である。
１０３のソースに抵抗Ｒ３を接続し、大振幅時のＰチャ
ネル出力トランジスタ１０４のゲート駆動電圧を増幅さ
せているが、抵抗Ｒ３に替えて、ゲートを接地レベルに
固定したＰチャネルトランジスタとすることができる。
同様に抵抗Ｒ４に替えて、ゲートを電源電位に固定した
Ｎチャネルトランジスタとすることができる。抵抗Ｒ
３、Ｒ４の値は２５０ＫΩと大きく、通常のＣＭＯＳ製
造プロセスで製造した場合比較的大きな面積を占める
が、ＭＯＳトランジスタに替えることで、面積を小さく
することが可能である。
【００５７】次に、本発明の演算増幅回路の第２の実施
の形態について図５を参照して説明する。
の形態について図５を参照して説明する。
【００５８】図５は、本発明の演算増幅回路の第２の実
施の形態を示す回路図であり、演算増幅回路１００２を
構成する差動増幅回路を、Ｐチャネルトランジスタ１１
１〜１１４を用いて構成することにより、図２に示す演
算増幅回路１００１よりも回路を簡素化している。
施の形態を示す回路図であり、演算増幅回路１００２を
構成する差動増幅回路を、Ｐチャネルトランジスタ１１
１〜１１４を用いて構成することにより、図２に示す演
算増幅回路１００１よりも回路を簡素化している。
【００５９】また、Ｐチャネル出力トランジスタ１０４
とＮチャネル出力トランジスタ２０４のアイドリング電
流の設定は、Ｐチャネルトランジスタ１０２とＮチャネ
ルトランジスタ２０１の各ゲート巾を、Ｐチャネルトラ
ンジスタ１０１及びＮチャネルトランジスタ２０２の各
ゲート巾よりも５％小さくし、無信号時にも差動増幅回
路から定電流を流入及び流出させることで行っている。
とＮチャネル出力トランジスタ２０４のアイドリング電
流の設定は、Ｐチャネルトランジスタ１０２とＮチャネ
ルトランジスタ２０１の各ゲート巾を、Ｐチャネルトラ
ンジスタ１０１及びＮチャネルトランジスタ２０２の各
ゲート巾よりも５％小さくし、無信号時にも差動増幅回
路から定電流を流入及び流出させることで行っている。
【００６０】本演算増幅回路１００２の差動増幅回路の
入力段には、エンハンスメント型Ｐチャネルトランジス
タ１１２，１１３を用いているので、同相入力電圧を接
地レベル以下まで設定できるという特徴がある。
入力段には、エンハンスメント型Ｐチャネルトランジス
タ１１２，１１３を用いているので、同相入力電圧を接
地レベル以下まで設定できるという特徴がある。
【００６１】次に、本発明の演算増幅回路の第３の実施
の形態について図６を参照して説明する。
の形態について図６を参照して説明する。
【００６２】図２，５に示す演算増幅回路１００１，１
００２では、差動増幅回路としてＮチャネルトランジス
タ又はＰチャネルトランジスタの差動トランジスタ対を
用いて、差動出力電流をＮチャネルトランジスタ２０
９，２１０からなるカレントミラー回路及びＮチャネル
トランジスタ２１２，２１３からなるカレントミラー回
路で電流を折り返した後、Ｐチャネルトランジスタ１０
１，１０２からなるカレントミラー回路３によってＰチ
ャネル出力トランジスタ１０４を駆動する回路構成とな
っているが、図６に示すように、Ｎチャネルトランジス
タ差動対２０５，２０６の出力信号でＰチャネル出力ト
ランジスタ１０４を駆動し、Ｐチャネルトランジスタ差
動対１１５，１１６の出力信号でＮチャネル出力トラン
ジスタ２０４を駆動することができる。
００２では、差動増幅回路としてＮチャネルトランジス
タ又はＰチャネルトランジスタの差動トランジスタ対を
用いて、差動出力電流をＮチャネルトランジスタ２０
９，２１０からなるカレントミラー回路及びＮチャネル
トランジスタ２１２，２１３からなるカレントミラー回
路で電流を折り返した後、Ｐチャネルトランジスタ１０
１，１０２からなるカレントミラー回路３によってＰチ
ャネル出力トランジスタ１０４を駆動する回路構成とな
っているが、図６に示すように、Ｎチャネルトランジス
タ差動対２０５，２０６の出力信号でＰチャネル出力ト
ランジスタ１０４を駆動し、Ｐチャネルトランジスタ差
動対１１５，１１６の出力信号でＮチャネル出力トラン
ジスタ２０４を駆動することができる。
【００６３】本演算増幅回路１００３は、信号が通過す
るＰチャネルトランジスタ差動対１１５，１１６からＮ
チャネル出力トランジスタ２０４までの経路と、Ｎチャ
ネルトランジスタ差動対２０５，２０６からＰチャネル
出力トランジスタ１０４までの経路が対称型の回路構成
をしているので、高速動作時の性能が高い演算増幅回路
を実現できる。
るＰチャネルトランジスタ差動対１１５，１１６からＮ
チャネル出力トランジスタ２０４までの経路と、Ｎチャ
ネルトランジスタ差動対２０５，２０６からＰチャネル
出力トランジスタ１０４までの経路が対称型の回路構成
をしているので、高速動作時の性能が高い演算増幅回路
を実現できる。
【００６４】
【発明の効果】以上説明したように、本発明の演算増幅
回路は、負荷駆動能力と出力段のアイドリング電流を独
立に設定できるため、大きな負荷駆動能力を持たせかつ
小信号時の消費電流を小さくすることができる。
回路は、負荷駆動能力と出力段のアイドリング電流を独
立に設定できるため、大きな負荷駆動能力を持たせかつ
小信号時の消費電流を小さくすることができる。
【００６５】また、小信号動作時には差動増幅回路の電
流出力端子の電位がバランスしているので、電源電圧変
動による影響を受けにくく電源変動除去比ＳＶＲが大き
いという特徴がある。
流出力端子の電位がバランスしているので、電源電圧変
動による影響を受けにくく電源変動除去比ＳＶＲが大き
いという特徴がある。
【００６６】さらに、出力段をコンプリメンタリのソー
ス接地回路で構成しているので、出力電圧範囲をほぼ接
地電位から電源電圧程度まで広くとることが可能であ
る。
ス接地回路で構成しているので、出力電圧範囲をほぼ接
地電位から電源電圧程度まで広くとることが可能であ
る。
【００６７】また、しきい値電圧が０Ｖ近くのＮチャネ
ルノンドープトランジスタを用いてインバーテッド・カ
スコード型の差動増幅回路を構成した場合、演算増幅回
路の入力電圧をほぼ接地電位から電源電圧程度まで動作
させることが可能である。このとき、トランジスタのソ
ース・ドレイン間電圧としきい値電圧の和以上の電源電
圧で動作するので、通常のＣＭＯＳ製造プロセスを使用
しても、電源電圧１Ｖ以下で動作可能な演算増幅回路を
実現できる。
ルノンドープトランジスタを用いてインバーテッド・カ
スコード型の差動増幅回路を構成した場合、演算増幅回
路の入力電圧をほぼ接地電位から電源電圧程度まで動作
させることが可能である。このとき、トランジスタのソ
ース・ドレイン間電圧としきい値電圧の和以上の電源電
圧で動作するので、通常のＣＭＯＳ製造プロセスを使用
しても、電源電圧１Ｖ以下で動作可能な演算増幅回路を
実現できる。
【００６８】また、Ｐチャネル出力トランジスタとＮチ
ャネル出力トランジスタのアイドリング電流の設定を、
Ｐチャネル出力トランジスタ及びＮチャネル出力トラン
ジスタとそれぞれ電流ミラーの関係にあるカレントミラ
ー回路を構成する各Ｐチャネルトランジスタ及び各Ｎチ
ャネルトランジスタのゲート巾の比を、無信号時にも差
動増幅回路から定電流が流入及び流出させるようにして
行う場合には、ゲート巾の比は容易に設定可能なので任
意のアイドリング電流を容易に設定することができる。
ャネル出力トランジスタのアイドリング電流の設定を、
Ｐチャネル出力トランジスタ及びＮチャネル出力トラン
ジスタとそれぞれ電流ミラーの関係にあるカレントミラ
ー回路を構成する各Ｐチャネルトランジスタ及び各Ｎチ
ャネルトランジスタのゲート巾の比を、無信号時にも差
動増幅回路から定電流が流入及び流出させるようにして
行う場合には、ゲート巾の比は容易に設定可能なので任
意のアイドリング電流を容易に設定することができる。
【図１】本発明の演算増幅回路の基本概念を示す回路図
である。
である。
【図２】本発明の演算増幅回路の第１の実施の形態を示
す回路図である。
す回路図である。
【図３】図２の演算増幅回路で、無信号及び小信号振幅
の場合の動作を説明するための信号波形図である。
の場合の動作を説明するための信号波形図である。
【図４】図２の演算増幅回路で、大信号振幅の場合の動
作を説明するための信号波形図である。
作を説明するための信号波形図である。
【図５】本発明の演算増幅回路の第２の実施の形態を示
す回路図である。
す回路図である。
【図６】本発明の演算増幅回路の第３の実施の形態を示
す回路図である。
す回路図である。
【図７】従来の演算増幅回路を示す回路図である。
１，１Ａ 差動増幅回路 ２，２Ａ アイドリング電流設定回路 ３，４，７６ カレントミラー回路 ５ 電源端子 ６ 接地端子 ７ 非反転入力端子 ８ 反転入力端子 ９，７９ 出力端子 １０ 反転電流流入端子 １１ 非反転電流流入端子 １２ 反転電流流出端子 １３ 非反転電流流出端子 １４ 定電流流入端子 １５ 定電流流出端子 １６，７３ バイアス回路 ２１ バイアス電流設定端子 ７１ フォールデッドカスコード回路 ７２ プッシュプル出力回路 １００，１００１，１００２，１００３，７００ 演
算増幅回路 １０１，１０２，１０５〜１１６ Ｐチャネルトラン
ジスタ １０３，２０３ 負荷トランジスタ １０４，７７ Ｐチャネル出力トランジスタ ２０１，２０２，２０５〜２１４，７４，７５ Ｎチ
ャネルトランジスタ ２０４，７８ Ｎチャネル出力トランジスタ Ｒ１〜Ｒ４ 抵抗 Ｃ１，Ｃ２，Ｃｃ コンデンサ
算増幅回路 １０１，１０２，１０５〜１１６ Ｐチャネルトラン
ジスタ １０３，２０３ 負荷トランジスタ １０４，７７ Ｐチャネル出力トランジスタ ２０１，２０２，２０５〜２１４，７４，７５ Ｎチ
ャネルトランジスタ ２０４，７８ Ｎチャネル出力トランジスタ Ｒ１〜Ｒ４ 抵抗 Ｃ１，Ｃ２，Ｃｃ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 湯川 彰 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 田口 靖浩 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内
Claims (20)
- 【請求項１】 ゲートに非反転信号が印加される第１の
トランジスタと、ソースがこのトランジスタのソースと
共通接続されゲートに反転信号が印加される第２のトラ
ンジスタとからなる差動トランジスタ対と、前記第１の
トランジスタのドレイン電流に比例する第１の電流を流
入させるための反転電流流入端子と、前記第２のトラン
ジスタのドレイン電流に比例する第２の電流を流入させ
るための非反転電流流入端子と、前記第１の電流に比例
した電流を流出させるための反転電流流出端子と、前記
第２の電流に比例した電流を流出させるための非反転電
流流出端子とを設け、前記非反転信号と前記反転信号の
差信号を増幅する差動増幅回路と、 第１の電源と前記差動増幅回路との間に接続され、入力
端子を前記反転電流流入端子に接続し、出力端子を前記
非反転電流流入端子に接続する第１のカレントミラー回
路と、 第２の電源と前記差動増幅回路との間に接続され、入力
端子を前記非反転電流流出端子に接続し、出力端子を前
記反転電流流出端子に接続する第２のカレントミラー回
路と、 ソースを前記第１の電源に接続し、ゲートとドレインを
共に前記非反転電流流入端子に接続する第３のトランジ
スタと、 ソースを前記第２の電源に接続し、ゲートとドレインを
共に前記反転電流流出端子に接続する第４のトランジス
タと、 前記第３のトランジスタのドレイン電圧と前記第４のト
ランジスタのドレイン電圧を入力して電流駆動する出力
回路と、 前記第３のトランジスタのゲートに接続する第１の定電
流源と、前記第４のトランジスタのゲートに接続する第
２の定電流源とを設け、前記出力回路のアイドリング電
流を設定するためのアイドリング電流設定回路と、を備
えた演算増幅回路。 - 【請求項２】 前記第３のトランジスタのソースと前記
第１の電源間若しくは、前記第４のトランジスタのソー
スと前記第２の電源間に抵抗を設けた請求項１記載の演
算増幅回路。 - 【請求項３】 前記抵抗は、ゲートを第１の電源又は第
２の電源に接続したトランジスタで構成した請求項２記
載の演算増幅回路。 - 【請求項４】 前記出力回路は、ソースを第１の電源に
接続しゲートを前記第３のトランジスタのドレインと接
続しドレインを出力端子に接続する第１の出力トランジ
スタと、 ソースを第２の電源に接続しゲートを前記第４のトラン
ジスタのドレインと接続しドレインを前記出力端子に接
続する前記第１の出力トランジスタとは逆極性の第２の
出力トランジスタと、を備えたコンプリメンタリ出力回
路である請求項１乃至３記載の演算増幅回路。 - 【請求項５】 前記第１の出力トランジスタのゲートと
前記出力端子間及び前記第２の出力トランジスタのゲー
トと前記出力端子間に、それぞれ抵抗とコンデンサを直
列接続した請求項４記載の演算増幅回路。 - 【請求項６】 前記差動増幅回路は、前記第１のトラン
ジスタと、ソースがこのトランジスタのドレインに接続
され、ゲートが定電圧バイアスされ、ドレインが前記第
２のカレントミラー回路の出力端子に接続される第５の
トランジスタと、前記第２のトランジスタと、ソースが
このトランジスタのドレインに接続され、ゲートが定電
圧バイアスされ、ドレインが前記第２のカレントミラー
回路の入力端子を駆動する第６のトランジスタと、ソー
ス及びゲートが前記第５のトランジスタのソース及びゲ
ートとそれぞれ共通接続される第７のトランジスタと、
このトランジスタのドレイン電流を折り返して前記第１
のカレントミラー回路の入力を駆動する第３のカレント
ミラー回路と、ソース及びゲートが前記第６のトランジ
スタのソース及びゲートとそれぞれ共通接続される第８
のトランジスタと、このトランジスタのドレイン電流を
折り返して前記第１のカレントミラー回路の出力と接続
する第４のカレントミラー回路と、を備えた請求項１乃
至５記載の演算増幅回路。 - 【請求項７】 前記第５及び第７のトランジスタの各ソ
ースは共通接続されると共に、これらのソースは第３の
定電流源に接続され、前記第６及び前記第８のトランジ
スタの各ソースは共通接続されると共に、これらのソー
スは第４の定電流源に接続される請求項６記載の演算増
幅回路。 - 【請求項８】 前記第３及び第４の定電流源は、各ソー
スがそれぞれ前記第１の電源に接続され、各ゲートが第
１のバイアス電圧を出力するバイアス回路の第１のバイ
アス端子に接続された第９及び第１０のトランジスタに
より構成され、前記第５乃至第８のトランジスタの各ゲ
ートは、第２のバイアス電圧を出力する前記バイアス回
路の第２のバイアス端子に接続された請求項７記載の演
算増幅回路。 - 【請求項９】 前記第１及び第２のトランジスタからな
る差動トランジスタ対は、ノンドープトランジスタによ
り構成された請求項１乃至８記載の演算増幅回路。 - 【請求項１０】 前記アイドリング電流設定回路は、ソ
ースが第１の電源に接続され、ゲートが前記第１のバイ
アス端子に接続され、ドレインが前記第４のトランジス
タのゲートに接続された第１１のトランジスタと、 ソースが第２の電源に接続され、ゲートが第３のバイア
ス電圧を出力する前記バイアス回路の第３のバイアス端
子に接続され、ドレインが前記第３のトランジスタのゲ
ートに接続された第１２のトランジスタとを備えた請求
項１乃至９記載の演算増幅回路。 - 【請求項１１】 前記バイアス回路は、入力端子がバイ
アス電流を設定するバイアス電流設定端子に接続されか
つ前記第１のバイアス端子に接続された第５のカレント
ミラー回路と、 入力端子が前記第５のカレントミラー回路の出力端子と
前記第３のバイアス端子に接続され、出力端子が前記第
２のバイアス端子に接続された第６のカレントミラー回
路を備えた請求項８記載の演算増幅回路。 - 【請求項１２】 前記第１及び第２の出力トランジスタ
のアイドリング電流は、前記バイアス電流設定端子に流
す電流値と、前記第５のカレントミラー回路を構成しこ
のカレントミラー回路の入力端子にドレインを接続する
トランジスタと前記第１１のトランジスタの各ゲート巾
比、前記第３のトランジスタと前記第１の出力トランジ
スタの各ゲート巾比、前記第６のカレントミラー回路を
構成しこのカレントミラー回路の入力端子にドレインを
接続するトランジスタと前記第１２のトランジスタの各
ゲート巾比、前記第４のトランジスタと前記第２の出力
トランジスタの各ゲート巾比により設定される請求項１
１記載の演算増幅回路。 - 【請求項１３】 前記差動増幅回路は、ゲートに非反転
信号が印加され、ドレインが前記第２のカレントミラー
回路の出力端子に接続された第１のトランジスタと、ソ
ースがこのトランジスタのソースと共通接続されゲート
に反転信号が印加され、ドレインが前記第２のカレント
ミラー回路の入力端子に接続された第２のトランジスタ
とからなる差動トランジスタ対と、 ゲートが前記第１のトランジスタのゲートに接続された
第５のトランジスタと、 ゲートが前記第２のトランジスタのゲートに接続された
第６のトランジスタと、 ソースが前記第１の電源に接続されドレインが前記第１
及び第２のトランジスタの各ソースに接続された第７の
トランジスタと、 ソースが前記第１の電源に接続されドレインが前記第５
及び第６のトランジスタの各ソースに接続された第８の
トランジスタと、 入力端子が前記第５のトランジスタのドレインに接続さ
れ、出力端子が前記第１のカレントミラー回路の入力端
子に接続された第３のカレントミラー回路と、 入力端子が前記第６のトランジスタのドレインに接続さ
れ、出力端子が前記第１のカレントミラー回路の出力端
子に接続された第４のカレントミラー回路と、を備える
請求項１記載の演算増幅回路。 - 【請求項１４】 前記第１及び第２のトランジスタから
なる差動トランジスタ対は、エンハンスメント型Ｐチャ
ネルトランジスタを用いて構成される請求項１３記載の
演算増幅回路。 - 【請求項１５】 前記第１及び第２の出力トランジスタ
のアイドリング電流は、前記第１のカレントミラー回路
を構成し出力端子にドレインを接続するトランジスタの
ゲート巾を、前記第１のカレントミラー回路を構成し入
力端子にドレインを接続するトランジスタのゲート巾よ
りも小さくし、前記第２のカレントミラー回路を構成し
出力端子にドレインを接続するトランジスタのゲート巾
を、前記第２のカレントミラー回路を構成し入力端子に
ドレインを接続するトランジスタのゲート巾よりも小さ
くすることにより設定される請求項１３又は１４記載の
演算増幅回路。 - 【請求項１６】 ソースを前記第１の電源に接続し、ゲ
ートをバイアス電流設定用のバイアス電流設定端子と、
前記第７及び第８のトランジスタの各ゲートに接続した
第９のトランジスタを設けた請求項１３乃至１５記載の
演算増幅回路。 - 【請求項１７】 前記差動増幅回路は、ゲートに非反転
信号が印加され、ドレインが前記第１のカレントミラー
回路の出力端子に接続された第１のトランジスタと、ソ
ースがこのトランジスタのソースと共通接続されゲート
に反転信号が印加され、ドレインが前記第１のカレント
ミラー回路の入力端子に接続された第２のトランジスタ
とからなる第１の差動トランジスタ対と、 ゲートに前記非反転信号が印加され、ドレインが前記第
２のカレントミラー回路の出力端子に接続され前記第１
及び第２のトランジスタとは逆極性の第５のトランジス
タと、ソースがこのトランジスタのソースと定電流源と
に接続され、ゲートに反転信号が印加され、、ドレイン
が前記第２のカレントミラー回路の入力端子に接続され
た第６のトランジスタとからなる第２の差動トランジス
タ対と、を備える請求項１記載の演算増幅回路。 - 【請求項１８】 前記定電流源は、ソース及びドレイン
が前記第１の電源と前記第５及び第６のトランジスタの
各ソース間に接続され、ゲートがバイアス電流設定用の
バイアス電流設定端子に接続された請求項１７記載の演
算増幅回路。 - 【請求項１９】 前記第１の差動トランジスタ対は、Ｎ
チャネルノンドープトランジスタを用いて構成され、前
記第２の差動トランジスタ対は、Ｐチャネルエンハンス
メント型トランジスタを用いて構成された請求項１７又
は１８記載の演算増幅回路。 - 【請求項２０】 前記第１及び第２の出力トランジスタ
のアイドリング電流は、前記第１のカレントミラー回路
を構成し出力端子にドレインを接続するトランジスタの
ゲート巾を、前記第１のカレントミラー回路を構成し入
力端子にドレインを接続するトランジスタのゲート巾よ
りも小さくし、前記第２のカレントミラー回路を構成し
出力端子にドレインを接続するトランジスタのゲート巾
を、前記第２のカレントミラー回路を構成し入力端子に
ドレインを接続するトランジスタのゲート巾よりも小さ
くすることにより設定される請求項１７乃至１９記載の
演算増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10967898A JP3150101B2 (ja) | 1998-04-20 | 1998-04-20 | 演算増幅回路 |
| KR1019990013775A KR100355082B1 (ko) | 1998-04-20 | 1999-04-19 | 연산 증폭 방법 및 연산 증폭기 |
| US09/294,570 US6208208B1 (en) | 1998-04-20 | 1999-04-20 | Operationally amplifying method and operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10967898A JP3150101B2 (ja) | 1998-04-20 | 1998-04-20 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11308057A true JPH11308057A (ja) | 1999-11-05 |
| JP3150101B2 JP3150101B2 (ja) | 2001-03-26 |
Family
ID=14516416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10967898A Expired - Fee Related JP3150101B2 (ja) | 1998-04-20 | 1998-04-20 | 演算増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6208208B1 (ja) |
| JP (1) | JP3150101B2 (ja) |
| KR (1) | KR100355082B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861880B2 (en) | 2002-09-30 | 2005-03-01 | Denso Corporation | Driving circuit for push-pull operated transistors |
| US6903610B2 (en) | 2002-06-28 | 2005-06-07 | Denso Corporation | Operational amplifying circuit and push-pull circuit |
| JP2011035559A (ja) * | 2009-07-30 | 2011-02-17 | Renesas Electronics Corp | 差動増幅器回路、並びに、それを用いたデータ線ドライバ及び液晶表示装置 |
| JP2012039345A (ja) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | 出力回路及びデータドライバ及び表示装置 |
| CN103165176A (zh) * | 2011-12-08 | 2013-06-19 | 爱思开海力士有限公司 | 半导体器件及其操作方法 |
| WO2020129184A1 (ja) * | 2018-12-19 | 2020-06-25 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275108B1 (en) * | 2000-03-15 | 2001-08-14 | Lsi Logic Corporation | Circuit and method for control of amplifier operating angle |
| KR100436127B1 (ko) * | 2000-06-28 | 2004-06-14 | 주식회사 하이닉스반도체 | 센스앰프를 포함하는 반도체 메모리 장치 및 센스앰프구동 방법 |
| US6624668B1 (en) * | 2000-11-08 | 2003-09-23 | Xilinx, Inc. | Digitally programmable phase-lock loop for high-speed data communications |
| US6900687B2 (en) * | 2002-06-27 | 2005-05-31 | Virtual Silicon Technology, Inc. | Circuitry and method to provide a high speed comparator for an input stage of a low-voltage differential signal receiver circuit |
| KR100485796B1 (ko) * | 2003-01-23 | 2005-04-28 | 삼성전자주식회사 | 부스팅 회로 |
| JP4614704B2 (ja) * | 2003-07-23 | 2011-01-19 | ルネサスエレクトロニクス株式会社 | 差動増幅器及びデータドライバと表示装置 |
| US6975169B2 (en) * | 2004-01-21 | 2005-12-13 | International Business Machines Corporation | Low-voltage differential amplifier |
| JP2006238640A (ja) * | 2005-02-25 | 2006-09-07 | Seiko Instruments Inc | スイッチングレギュレータ制御回路およびスイッチングレギュレータ |
| JP2007129512A (ja) * | 2005-11-04 | 2007-05-24 | Niigata Seimitsu Kk | パワーアンプおよびそのアイドリング電流設定回路 |
| CN101110584B (zh) * | 2007-08-01 | 2011-05-25 | 中国科学院苏州纳米技术与纳米仿生研究所 | 一种驱动电路 |
| CN101674057B (zh) * | 2008-09-09 | 2013-07-24 | 联咏科技股份有限公司 | 可降低耗电量的轨对轨运算放大器 |
| US8319552B1 (en) * | 2009-12-31 | 2012-11-27 | Analog Devices, Inc. | Rail-to-rail output stage with balanced drive |
| EP2429075A1 (en) * | 2010-09-13 | 2012-03-14 | Imec | Amplifier circuit for a ranging transceiver |
| US9495982B2 (en) * | 2014-05-01 | 2016-11-15 | Texas Instruments Incorporated | Current-limiting in an amplifier system |
| JP6061358B1 (ja) * | 2015-11-12 | 2017-01-18 | 宇野 公二 | ペン立て |
| CN106026937B (zh) * | 2016-06-06 | 2019-11-26 | 京东方科技集团股份有限公司 | 两级运算放大器 |
| US11159135B2 (en) | 2019-04-30 | 2021-10-26 | Texas Instruments Incorporated | Lower-skew receiver circuit with RF immunity for controller area network (CAN) |
| US11005434B2 (en) * | 2019-05-24 | 2021-05-11 | Novatek Microelectronics Corp. | Output stage circuit, operational amplifier, and signal amplifying method capable of suppressing variation of output signal |
| CN112684841B (zh) * | 2019-10-18 | 2022-04-01 | 圣邦微电子（北京）股份有限公司 | 高电源抑制比的低压差线性稳压器 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838965B2 (ja) * | 1974-10-31 | 1983-08-26 | ソニー株式会社 | ゾウフクカイロ |
| JPS5347256A (en) * | 1976-10-12 | 1978-04-27 | Sansui Electric Co | Amplifying circuit |
| JPS6282704A (ja) | 1985-10-07 | 1987-04-16 | Nec Corp | 増幅回路 |
| JPH0595231A (ja) | 1991-10-03 | 1993-04-16 | Nec Corp | 出力回路 |
| JP3033673B2 (ja) * | 1995-04-21 | 2000-04-17 | 日本電気株式会社 | 電力増幅用の演算増幅回路 |
| JP3338280B2 (ja) * | 1996-03-19 | 2002-10-28 | 東芝デジタルメディアエンジニアリング株式会社 | 増幅器及び半導体装置 |
| JPH11220341A (ja) * | 1997-11-26 | 1999-08-10 | Oki Electric Ind Co Ltd | 演算増幅器 |
-
1998
- 1998-04-20 JP JP10967898A patent/JP3150101B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-19 KR KR1019990013775A patent/KR100355082B1/ko not_active IP Right Cessation
- 1999-04-20 US US09/294,570 patent/US6208208B1/en not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6903610B2 (en) | 2002-06-28 | 2005-06-07 | Denso Corporation | Operational amplifying circuit and push-pull circuit |
| US6861880B2 (en) | 2002-09-30 | 2005-03-01 | Denso Corporation | Driving circuit for push-pull operated transistors |
| JP2011035559A (ja) * | 2009-07-30 | 2011-02-17 | Renesas Electronics Corp | 差動増幅器回路、並びに、それを用いたデータ線ドライバ及び液晶表示装置 |
| JP2012039345A (ja) * | 2010-08-06 | 2012-02-23 | Renesas Electronics Corp | 出力回路及びデータドライバ及び表示装置 |
| CN102376283A (zh) * | 2010-08-06 | 2012-03-14 | 瑞萨电子株式会社 | 输出电路、数据驱动器和显示装置 |
| KR20120024408A (ko) * | 2010-08-06 | 2012-03-14 | 르네사스 일렉트로닉스 가부시키가이샤 | 출력 회로, 데이터 드라이버 및 표시 장치 |
| CN102376283B (zh) * | 2010-08-06 | 2015-12-02 | 瑞萨电子株式会社 | 输出电路、数据驱动器和显示装置 |
| CN103165176A (zh) * | 2011-12-08 | 2013-06-19 | 爱思开海力士有限公司 | 半导体器件及其操作方法 |
| CN103165176B (zh) * | 2011-12-08 | 2017-06-27 | 爱思开海力士有限公司 | 半导体器件及其操作方法 |
| WO2020129184A1 (ja) * | 2018-12-19 | 2020-06-25 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
| JPWO2020129184A1 (ja) * | 2018-12-19 | 2021-11-04 | 三菱電機株式会社 | Ａｂ級アンプおよびオペアンプ |
| US11811373B2 (en) | 2018-12-19 | 2023-11-07 | Mitsubishi Electric Corporation | Class AB amplifier and operational amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990083306A (ko) | 1999-11-25 |
| US6208208B1 (en) | 2001-03-27 |
| KR100355082B1 (ko) | 2002-10-04 |
| JP3150101B2 (ja) | 2001-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3150101B2 (ja) | 演算増幅回路 | |
| JP3337669B2 (ja) | 半導体集積回路 | |
| US4333058A (en) | Operational amplifier employing complementary field-effect transistors | |
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| US20060012429A1 (en) | Self biased differential amplifier | |
| JPH08250941A (ja) | 低歪差動増幅回路 | |
| JP2005244276A (ja) | 差動増幅回路 | |
| JPH11500883A (ja) | 増幅器 | |
| US5043652A (en) | Differential voltage to differential current conversion circuit having linear output | |
| JPH04234209A (ja) | Ａｂ級ｃｍｏｓ増幅器 | |
| JP2004222015A (ja) | 増幅回路 | |
| JP2705317B2 (ja) | 演算増幅器 | |
| JP4371618B2 (ja) | 差動増幅回路 | |
| US20020005757A1 (en) | Fully differential operational amplifier of the folded cascode type | |
| JP3471279B2 (ja) | Ｃｍｏｓ演算増幅器 | |
| US20070296352A1 (en) | Display panel driving circuit | |
| JP3119221B2 (ja) | 演算増幅器 | |
| US7005921B2 (en) | Common-mode feedback circuit | |
| JP2001160721A (ja) | 電力増幅回路 | |
| JP2005303823A (ja) | 増幅回路 | |
| JPH09130166A (ja) | Ｃｍｏｓ差動増幅回路 | |
| JPS61131606A (ja) | 差動増幅回路 | |
| JPH11274860A (ja) | プッシュプル増幅回路 | |
| JPS6382006A (ja) | 増幅回路 | |
| JP3800745B2 (ja) | 電力増幅器、電力増幅装置及びレギュレータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001219 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |