JP3338280B2 - 増幅器及び半導体装置 - Google Patents
増幅器及び半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000003321 amplification Effects 0.000 claims description 18
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 18
- 238000013459 approach Methods 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 20
- 239000000758 substrate Substances 0.000 description 11
- 230000007423 decrease Effects 0.000 description 10
- 230000010355 oscillation Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 101710178035 Chorismate synthase 2 Proteins 0.000 description 1
- 101710152694 Cysteine synthase 2 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、増幅器及び半導
体装置に係り、特に低電圧駆動の増幅器の改良に関す
る。
体装置に係り、特に低電圧駆動の増幅器の改良に関す
る。
【０００２】
【従来の技術】図７は、Ｎ型半導体基板上に形成された
ＣＭＯＳプロセスを使った増幅器である演算増幅器の典
型的な回路構成を示す図である。この演算増幅器は、非
反転入力信号ＩＮ＋と反転入力信号ＩＮーの差のゲイン
倍の出力信号を出力端子ＯＵＴに出力する。このゲイン
は通常６０ｄＢ〜１２０ｄＢである。
ＣＭＯＳプロセスを使った増幅器である演算増幅器の典
型的な回路構成を示す図である。この演算増幅器は、非
反転入力信号ＩＮ＋と反転入力信号ＩＮーの差のゲイン
倍の出力信号を出力端子ＯＵＴに出力する。このゲイン
は通常６０ｄＢ〜１２０ｄＢである。
【０００３】図７に示すように、この演算増幅器の構成
は、入力差動アンプ段１と、出力段２との２段アンプ構
成となっている。出力段２は、定電流源ＣＳ２、トラン
ジスタＱ７、Ｑ８の直列回路３と、トランジスタＱ６、
Ｑ９の直列回路４と、トランジスタＱ１０、Ｑ１１との
直列回路５、トランジスタＱ５、Ｑ１２のプッシュプル
接続の回路６との従続接続からなる。この出力段２はコ
ンプリメンタリプッシュプル型の構成となっている。ま
た、この増幅器は、適当なアイドル電流を流してＡＢ級
動作することによって、低消費電力の動作をする。ま
た、この増幅器の出力信号は大振幅となる。
は、入力差動アンプ段１と、出力段２との２段アンプ構
成となっている。出力段２は、定電流源ＣＳ２、トラン
ジスタＱ７、Ｑ８の直列回路３と、トランジスタＱ６、
Ｑ９の直列回路４と、トランジスタＱ１０、Ｑ１１との
直列回路５、トランジスタＱ５、Ｑ１２のプッシュプル
接続の回路６との従続接続からなる。この出力段２はコ
ンプリメンタリプッシュプル型の構成となっている。ま
た、この増幅器は、適当なアイドル電流を流してＡＢ級
動作することによって、低消費電力の動作をする。ま
た、この増幅器の出力信号は大振幅となる。
【０００４】以下、上記の回路の構成の詳細について説
明する。Ｎ型半導体基板上に電源端子ＶDD、ＶSSが形成
されている。電源端子ＶDDにゲートとドレインが接続さ
れた（以下、ダイオード接続と記す）ＰチャネルＦＥＴ
トランジスタ（以下、Ｐｃｈトランジスタと記す）Ｑ１
３のソース及びサブストレートが接続されている。その
トランジスタのゲート及びドレインが定電流源Ｉ１を介
して電源端子ＶSSに接続されている。このトランジスタ
Ｑ１３のソース、ゲート間電圧が定電流源ＣＳ１、ＣＳ
２を構成するＰｃｈトランジスタのゲート、ソースに供
給されカレントミラー回路を形成している。この定電流
源ＣＳ１、ＣＳ２の一端となるトランジスタのソースは
電源端子ＶDDに接続されている。
明する。Ｎ型半導体基板上に電源端子ＶDD、ＶSSが形成
されている。電源端子ＶDDにゲートとドレインが接続さ
れた（以下、ダイオード接続と記す）ＰチャネルＦＥＴ
トランジスタ（以下、Ｐｃｈトランジスタと記す）Ｑ１
３のソース及びサブストレートが接続されている。その
トランジスタのゲート及びドレインが定電流源Ｉ１を介
して電源端子ＶSSに接続されている。このトランジスタ
Ｑ１３のソース、ゲート間電圧が定電流源ＣＳ１、ＣＳ
２を構成するＰｃｈトランジスタのゲート、ソースに供
給されカレントミラー回路を形成している。この定電流
源ＣＳ１、ＣＳ２の一端となるトランジスタのソースは
電源端子ＶDDに接続されている。
【０００５】ＰｃｈトランジスタＱ１のゲートには反転
入力信号が供給され、ＰｃｈトランジスタＱ２のゲート
には非反転入力信号が供給される。トランジスタＱ１、
Ｑ２のソースは前記定電流源ＣＳ１の他端に接続されて
いる。トランジスタＱ１のドレインはＮチャネルＦＥＴ
トランジスタ（以下、Ｎｃｈトランジスタと記す）Ｑ３
のゲート及びドレインに接続されている。トランジスタ
Ｑ３のソース及びサブストレートは電源端子ＶSSに接続
されている。トランジスタＱ２のドレインはＮｃｈトラ
ンジスタＱ４のドレインに接続されている。トランジス
タＱ４のソース及びサブストレートは電源端子ＶSSに接
続されている。トランジスタＱ１〜Ｑ４、ＣＳ１は差動
アンプを構成している。
入力信号が供給され、ＰｃｈトランジスタＱ２のゲート
には非反転入力信号が供給される。トランジスタＱ１、
Ｑ２のソースは前記定電流源ＣＳ１の他端に接続されて
いる。トランジスタＱ１のドレインはＮチャネルＦＥＴ
トランジスタ（以下、Ｎｃｈトランジスタと記す）Ｑ３
のゲート及びドレインに接続されている。トランジスタ
Ｑ３のソース及びサブストレートは電源端子ＶSSに接続
されている。トランジスタＱ２のドレインはＮｃｈトラ
ンジスタＱ４のドレインに接続されている。トランジス
タＱ４のソース及びサブストレートは電源端子ＶSSに接
続されている。トランジスタＱ１〜Ｑ４、ＣＳ１は差動
アンプを構成している。
【０００６】ＮｃｈトランジスタＱ７のゲートとドレイ
ンが定電流源ＣＳ２の他端に接続されている。Ｎｃｈト
ランジスタＱ８のゲートとドレインがトランジスタＱ７
のソースに接続されている。ＮｃｈトランジスタＱ９の
ゲートがトランジスタＱ７のドレインに接続され、その
ドレインが電源端子ＶDDに接続され、そのソースがＮｃ
ｈトランジスタＱ６のドレインに接続されている。
ンが定電流源ＣＳ２の他端に接続されている。Ｎｃｈト
ランジスタＱ８のゲートとドレインがトランジスタＱ７
のソースに接続されている。ＮｃｈトランジスタＱ９の
ゲートがトランジスタＱ７のドレインに接続され、その
ドレインが電源端子ＶDDに接続され、そのソースがＮｃ
ｈトランジスタＱ６のドレインに接続されている。
【０００７】ＮｃｈトランジスタＱ１０のゲートがトラ
ンジスタＱ６のドレインに接続され、そのソースが電源
端子ＶSSに接続されている。トランジスタＱ６のゲート
がトランジスタＱ２のドレインに接続されている。上記
トランジスタＱ６〜Ｑ９、定電流源ＣＳ２、つまり、前
述の直列回路３、４が反転アンプ７を構成している。
ンジスタＱ６のドレインに接続され、そのソースが電源
端子ＶSSに接続されている。トランジスタＱ６のゲート
がトランジスタＱ２のドレインに接続されている。上記
トランジスタＱ６〜Ｑ９、定電流源ＣＳ２、つまり、前
述の直列回路３、４が反転アンプ７を構成している。
【０００８】ＰｃｈトランジスタＱ１１、Ｑ１２のソー
スが供に電源端子ＶDDに接続され、そのゲートが供にト
ランジスタＱ１１のドレイン及びトランジスタＱ１０の
ドレインに接続されている。トランジスタＱ１１、Ｑ１
２はカレントミラー回路を構成している。
スが供に電源端子ＶDDに接続され、そのゲートが供にト
ランジスタＱ１１のドレイン及びトランジスタＱ１０の
ドレインに接続されている。トランジスタＱ１１、Ｑ１
２はカレントミラー回路を構成している。
【０００９】ＮｃｈトランジスタＱ５のゲートがトラン
ジスタＱ２のドレインに接続されている。トランジスタ
Ｑ５のソースが電源端子ＶSSに接続され、そのドレイン
が出力端とトランジスタＱ１２のドレインに接続されて
いる。トランジスタＱ５、Ｑ１２はコンプリメンタリプ
ッシュプル型のトランジスタ対となっている。
ジスタＱ２のドレインに接続されている。トランジスタ
Ｑ５のソースが電源端子ＶSSに接続され、そのドレイン
が出力端とトランジスタＱ１２のドレインに接続されて
いる。トランジスタＱ５、Ｑ１２はコンプリメンタリプ
ッシュプル型のトランジスタ対となっている。
【００１０】尚、図７のＣＭＯＳ回路は、Ｎ型基板を使
用した場合である。Ｐ型基板を使用した場合は、サブス
トレートの接続が異なるのみで、構成は同じである。上
記の増幅器の動作を説明する。
用した場合である。Ｐ型基板を使用した場合は、サブス
トレートの接続が異なるのみで、構成は同じである。上
記の増幅器の動作を説明する。
【００１１】図８（ａ）は、上記増幅器の概略を示す図
で、図８（ｂ）は、図７の従来の増幅器に用いられる反
転アンプ７の概略を示す図である。図８（ａ）に示すよ
うに、プッシュプル型の構成のトランジスタ対（以下、
プッシュプルＴｒ対と記す）の一方のＮｃｈトランジス
タＱ５は、直接入力差動アンプＱ１、Ｑ２でドライブさ
れている。これに対し、ゲインがー１の反転アンプ７を
介してトランジスタＱ１０がドライブされ、さらに、ト
ランジスタＱ１０はカレントミラー回路ＣＭ２を構成す
るトランジスタ対Ｑ１１、Ｑ１２をドライブしている。
で、図８（ｂ）は、図７の従来の増幅器に用いられる反
転アンプ７の概略を示す図である。図８（ａ）に示すよ
うに、プッシュプル型の構成のトランジスタ対（以下、
プッシュプルＴｒ対と記す）の一方のＮｃｈトランジス
タＱ５は、直接入力差動アンプＱ１、Ｑ２でドライブさ
れている。これに対し、ゲインがー１の反転アンプ７を
介してトランジスタＱ１０がドライブされ、さらに、ト
ランジスタＱ１０はカレントミラー回路ＣＭ２を構成す
るトランジスタ対Ｑ１１、Ｑ１２をドライブしている。
【００１２】図８（ｂ）に示すように、入力端７ａ、出
力端７ｂを有するゲインがー１の反転アンプ７はバイア
スされたトランジスタＱ９、Ｑ６からなる。簡単のため
にチャネル長変調効果を無視して考える。図８（ｂ）に
示す反転アンプ７のトランジスタＱ６、Ｑ９の形状が同
一であるとすると、ドレイン電流、コンダクタンスｇｍ
が同じになり、反転アンプ７のゲインＡｖは次式（１）
で表されるようにー１となる。
力端７ｂを有するゲインがー１の反転アンプ７はバイア
スされたトランジスタＱ９、Ｑ６からなる。簡単のため
にチャネル長変調効果を無視して考える。図８（ｂ）に
示す反転アンプ７のトランジスタＱ６、Ｑ９の形状が同
一であるとすると、ドレイン電流、コンダクタンスｇｍ
が同じになり、反転アンプ７のゲインＡｖは次式（１）
で表されるようにー１となる。
【００１３】 Ａｖ＝ーｇｍ×（１／ｇｍ）＝ー１…（１） 図９（ａ）は出力段２のバイアスを説明する図で、図９
（ｂ）〜（ｄ）は出力段２のプッシュプルＴｒ対Ｑ５、
Ｑ１２の動作を説明するための波形図である。
（ｂ）〜（ｄ）は出力段２のプッシュプルＴｒ対Ｑ５、
Ｑ１２の動作を説明するための波形図である。
【００１４】図９（ａ）に示すように、Ｑ７のドレイン
の電圧がトランジスタＱ９のゲート電圧となっている。
トランジスタＱ９のソースの電圧がトランジスタＱ１０
のゲート電圧となっている。また、トランジスタＱ１０
のドレインの電圧がトランジスタＱ１１、Ｑ１２のゲー
ト電圧となっている。また、トランジスタＱ１１とトラ
ンジスタＱ１２とがカレントミラー回路となっており、
トランジスタＱ１２、Ｑ５の動作点つまりアイドル電流
ＩIDL が決まる。
の電圧がトランジスタＱ９のゲート電圧となっている。
トランジスタＱ９のソースの電圧がトランジスタＱ１０
のゲート電圧となっている。また、トランジスタＱ１０
のドレインの電圧がトランジスタＱ１１、Ｑ１２のゲー
ト電圧となっている。また、トランジスタＱ１１とトラ
ンジスタＱ１２とがカレントミラー回路となっており、
トランジスタＱ１２、Ｑ５の動作点つまりアイドル電流
ＩIDL が決まる。
【００１５】
【発明が解決しようとする課題】上記のような構成で、
図９（ａ）の定電流源ＣＳ２の電流が減ると下記のよう
な問題がある。図９（ｂ）に示すように、点線で示すア
イドル電流ＩIDL を流した時のＡＢ級動作のプッシュプ
ルＴｒ対のトランジスタＱ１２に動作電流ＩD12 （電流
ＩP ）が流れる。同様に、図９（ｃ）に示すように、ト
ランジスタＱ５に動作電流ＩD5（電流ＩN ）が流れる。
図９（ｄ）に示すように、出力端ＯＵＴにプッシュプル
Ｔｒ対の各電流ＩP 、ＩN を加え合わせた負荷電流ＩL
が流れる。アイドル電流ＩIDL が少ない場合、電流ＩP
から電流ＩN に移る際に電流ＩL にノイズが発生すると
いう問題がある。同様に、電流ＩN から電流ＩP に移る
際にノイズが発生する。
図９（ａ）の定電流源ＣＳ２の電流が減ると下記のよう
な問題がある。図９（ｂ）に示すように、点線で示すア
イドル電流ＩIDL を流した時のＡＢ級動作のプッシュプ
ルＴｒ対のトランジスタＱ１２に動作電流ＩD12 （電流
ＩP ）が流れる。同様に、図９（ｃ）に示すように、ト
ランジスタＱ５に動作電流ＩD5（電流ＩN ）が流れる。
図９（ｄ）に示すように、出力端ＯＵＴにプッシュプル
Ｔｒ対の各電流ＩP 、ＩN を加え合わせた負荷電流ＩL
が流れる。アイドル電流ＩIDL が少ない場合、電流ＩP
から電流ＩN に移る際に電流ＩL にノイズが発生すると
いう問題がある。同様に、電流ＩN から電流ＩP に移る
際にノイズが発生する。
【００１６】さらに、定電流源ＣＳ２が減ることで図９
（ａ）のトランジスタＱ９、Ｑ６の電流も減るため、図
８（ａ）に示す出力のプッシュプルＴｒ対のトランジス
タＱ１２の入力側のゲインー１の反転アンプ７の電流が
非常に減り、この回路のポールが無視できない低周波数
になる。また、トランジスタＱ１０、Ｑ１１、Ｑ１２に
よる回路の電流が極端に減るため、この回路のポールが
非常に低い周波数になる。この場合、通常の位相補償回
路では補償できなくなり、発振現象が起こる。
（ａ）のトランジスタＱ９、Ｑ６の電流も減るため、図
８（ａ）に示す出力のプッシュプルＴｒ対のトランジス
タＱ１２の入力側のゲインー１の反転アンプ７の電流が
非常に減り、この回路のポールが無視できない低周波数
になる。また、トランジスタＱ１０、Ｑ１１、Ｑ１２に
よる回路の電流が極端に減るため、この回路のポールが
非常に低い周波数になる。この場合、通常の位相補償回
路では補償できなくなり、発振現象が起こる。
【００１７】また、出力ドライブ能力が極端に落ちるた
め、出力波形がクリップしてしまい、または、大きな歪
みが生じる。図７の回路で電源電圧を下げていくと、最
初に定電流源ＣＳ２の動作点がＦＥＴトランジスタのサ
チュレーション領域つまり定電流源の動作領域からリニ
ア領域に入り始め、定電流源の電流ＩCS2 が減り始め
る。当然、この場合、アイドル電流ＩIDL が減り始め、
上記の不具合が発生し始める。このため、低電圧動作の
要求に答えられないという問題がある。
め、出力波形がクリップしてしまい、または、大きな歪
みが生じる。図７の回路で電源電圧を下げていくと、最
初に定電流源ＣＳ２の動作点がＦＥＴトランジスタのサ
チュレーション領域つまり定電流源の動作領域からリニ
ア領域に入り始め、定電流源の電流ＩCS2 が減り始め
る。当然、この場合、アイドル電流ＩIDL が減り始め、
上記の不具合が発生し始める。このため、低電圧動作の
要求に答えられないという問題がある。
【００１８】一方、ＭＯＳ型ＦＥＴトランジスタの基本
式（２）を変形して式（３）となる。 ＩDX＝ｋ1 ×（Ｗ／Ｌ）×（ＶGSX ーＶT ）2 …（２） ＶGSX ＝（（ＩDX／ｋ1 ）×（Ｗ／Ｌ）X ）1/2 ＋ＶT …（３） ここで、ＩDX、はトランジスタＱｘのドレイン電流、Ｖ
GSX はトランジスタＱｘのゲート・ソース間電圧、ＶT
はゲート・ソース間のスレッシュホルド電圧である。ま
た、ｋ1 は定数、Ｌはソースからドレインへ向かう方向
のソース及びドレインの拡散層の幅、Ｗは幅Ｌに直角な
方向のソース及びドレインの拡散層の幅である。
式（２）を変形して式（３）となる。 ＩDX＝ｋ1 ×（Ｗ／Ｌ）×（ＶGSX ーＶT ）2 …（２） ＶGSX ＝（（ＩDX／ｋ1 ）×（Ｗ／Ｌ）X ）1/2 ＋ＶT …（３） ここで、ＩDX、はトランジスタＱｘのドレイン電流、Ｖ
GSX はトランジスタＱｘのゲート・ソース間電圧、ＶT
はゲート・ソース間のスレッシュホルド電圧である。ま
た、ｋ1 は定数、Ｌはソースからドレインへ向かう方向
のソース及びドレインの拡散層の幅、Ｗは幅Ｌに直角な
方向のソース及びドレインの拡散層の幅である。
【００１９】図９（ａ）のバイアスの関係を用いて、ト
ランジスタＱ７のドレインの電圧ＶD7は次式（４）で示
される。 ＶD7＝ＶGS7 ＋ＶGS8 ＝２×（（ＩCS2 ／ｋ1 ）×（Ｌ／Ｗ）7 ）1/2 ＋２ＶT …（４） 従って、次式（５）が動作のために必要な条件となる。
ランジスタＱ７のドレインの電圧ＶD7は次式（４）で示
される。 ＶD7＝ＶGS7 ＋ＶGS8 ＝２×（（ＩCS2 ／ｋ1 ）×（Ｌ／Ｗ）7 ）1/2 ＋２ＶT …（４） 従って、次式（５）が動作のために必要な条件となる。
【００２０】ＶD7＞２ＶT （５） ＶT は量産時のバラツキを考慮すると通常１．２Ｖ程度
まで考える必要がある。つまり、式（５）から、電源端
子ＶDD、ＶSSの間の電源電圧Ｖ１が２ＶT （最悪の場合
は、２．４Ｖである）に近付いてくると定電流源ＣＳ２
のＦＥＴトランジスタのリニア領域となり、定電流源で
はなく抵抗（能動負荷）になってしまう。つまり、定電
流源の電流ＩCS2 は電源電圧Ｖ１が下がるにつれて急激
に０に近付いてゆく。これにより、入力差動段２以外の
増幅段は異常に少ないドレイン電流で動作することにな
り、上記異常現象が顕著になるという問題がある。この
発明の目的は、回路規模を大きくすることなくノイズ、
発振現象等の不具合を解決し、低電圧動作の増幅器及び
半導体装置を提供することにある。
まで考える必要がある。つまり、式（５）から、電源端
子ＶDD、ＶSSの間の電源電圧Ｖ１が２ＶT （最悪の場合
は、２．４Ｖである）に近付いてくると定電流源ＣＳ２
のＦＥＴトランジスタのリニア領域となり、定電流源で
はなく抵抗（能動負荷）になってしまう。つまり、定電
流源の電流ＩCS2 は電源電圧Ｖ１が下がるにつれて急激
に０に近付いてゆく。これにより、入力差動段２以外の
増幅段は異常に少ないドレイン電流で動作することにな
り、上記異常現象が顕著になるという問題がある。この
発明の目的は、回路規模を大きくすることなくノイズ、
発振現象等の不具合を解決し、低電圧動作の増幅器及び
半導体装置を提供することにある。
【００２１】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、この発明の増幅器及び半導体装置にお
いては以下の手段を講じた。 （１）請求項１に記載した本発明の増幅器は、第１電源
端子と第２電源端子とに接続され、動作電源電圧の下限
が動作限界電圧Ｖ２であり、前記第１電源端子と前記第
２電源端子の間の電源電圧Ｖ１の絶対値が前記動作限界
電圧Ｖ２の絶対値以上の場合、第１バイアス電圧を第１
の出力端に出力すると供に第２バイアス電圧を第２の出
力端に出力し、前記電源電圧Ｖ１の絶対値が前記動作限
界電圧Ｖ２の絶対値より小さい場合、前記電源電圧Ｖ１
の絶対値と前記動作限界電圧Ｖ２の絶対値との差に応じ
て前記第１の出力端の電圧が前記第１電源端子の電圧に
近付き、及び前記第２の出力端の電圧が第２電源端子の
電圧に近付く第１バイアス発生回路を備えている。前記
第１電源端子と前記第２電源端子とに接続され、入力信
号が供給される入力端と、前記第１バイアス発生回路の
第１の出力端が接続されたバイアス入力端と、出力端と
を有し、前記バイアス入力端に前記第１バイアス電圧が
供給された場合、入力信号を増幅した出力信号を前記出
力端に出力し、前記バイアス入力端の電圧が前記第２電
源端子の電圧に近付いた場合、前記バイアス入力端の電
圧の絶対値と前記第２電源端子の電圧の絶対値との差に
応じて前記出力端が開放状態となる第１増幅回路を備え
ている。前記第１電源端子と前記第２電源端子とに接続
され、出力端に出力信号を供給するプッシュプル型に接
続されたトランジスタ対を含み、前記第１増幅回路の出
力信号が供給される第１の入力端と、前記入力信号が供
給される第２の入力端とを有する第２増幅回路を備えて
いる。前記第１電源端子と前記第２電源端子とに接続さ
れ、前記第１バイアス発生回路の前記第２の出力端に接
続された入力端、及び前記第２増幅回路の前記第１の入
力端に接続された出力端を有し、動作電源電圧の下限が
動作限界電圧Ｖ３であり及び前記動作限界電圧Ｖ３の絶
対値が前記動作限界電圧Ｖ２の絶対値より小さく、前記
電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ３の絶対値
以上かつ前記入力端の電圧が前記第２電源端子の電圧に
近付いた場合、前記入力端と前記第２電源端子の電圧の
差に応じたバイアス電流を前記出力端に供給し、前記電
源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ３の絶対値以
上、かつ、前記入力端に前記第２バイアス電圧が供給さ
れた場合、前記出力端が開放状態である第２バイアス発
生回路とを備えている。さらに、前記電源電圧Ｖ１の絶
対値が前記動作限界電圧Ｖ２の絶対値以上の場合、前記
第２増幅回路が通常のプッシュプルの動作をし、前記電
源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値よ
り小さく、かつ、前記動作限界電圧Ｖ３の絶対値以上の
場合、前記第２増幅回路の第２の入力端に入力される信
号によって駆動される前記トランジスタ対の一方のトラ
ンジスタのみが通常の増幅動作をする。
達成するために、この発明の増幅器及び半導体装置にお
いては以下の手段を講じた。 （１）請求項１に記載した本発明の増幅器は、第１電源
端子と第２電源端子とに接続され、動作電源電圧の下限
が動作限界電圧Ｖ２であり、前記第１電源端子と前記第
２電源端子の間の電源電圧Ｖ１の絶対値が前記動作限界
電圧Ｖ２の絶対値以上の場合、第１バイアス電圧を第１
の出力端に出力すると供に第２バイアス電圧を第２の出
力端に出力し、前記電源電圧Ｖ１の絶対値が前記動作限
界電圧Ｖ２の絶対値より小さい場合、前記電源電圧Ｖ１
の絶対値と前記動作限界電圧Ｖ２の絶対値との差に応じ
て前記第１の出力端の電圧が前記第１電源端子の電圧に
近付き、及び前記第２の出力端の電圧が第２電源端子の
電圧に近付く第１バイアス発生回路を備えている。前記
第１電源端子と前記第２電源端子とに接続され、入力信
号が供給される入力端と、前記第１バイアス発生回路の
第１の出力端が接続されたバイアス入力端と、出力端と
を有し、前記バイアス入力端に前記第１バイアス電圧が
供給された場合、入力信号を増幅した出力信号を前記出
力端に出力し、前記バイアス入力端の電圧が前記第２電
源端子の電圧に近付いた場合、前記バイアス入力端の電
圧の絶対値と前記第２電源端子の電圧の絶対値との差に
応じて前記出力端が開放状態となる第１増幅回路を備え
ている。前記第１電源端子と前記第２電源端子とに接続
され、出力端に出力信号を供給するプッシュプル型に接
続されたトランジスタ対を含み、前記第１増幅回路の出
力信号が供給される第１の入力端と、前記入力信号が供
給される第２の入力端とを有する第２増幅回路を備えて
いる。前記第１電源端子と前記第２電源端子とに接続さ
れ、前記第１バイアス発生回路の前記第２の出力端に接
続された入力端、及び前記第２増幅回路の前記第１の入
力端に接続された出力端を有し、動作電源電圧の下限が
動作限界電圧Ｖ３であり及び前記動作限界電圧Ｖ３の絶
対値が前記動作限界電圧Ｖ２の絶対値より小さく、前記
電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ３の絶対値
以上かつ前記入力端の電圧が前記第２電源端子の電圧に
近付いた場合、前記入力端と前記第２電源端子の電圧の
差に応じたバイアス電流を前記出力端に供給し、前記電
源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ３の絶対値以
上、かつ、前記入力端に前記第２バイアス電圧が供給さ
れた場合、前記出力端が開放状態である第２バイアス発
生回路とを備えている。さらに、前記電源電圧Ｖ１の絶
対値が前記動作限界電圧Ｖ２の絶対値以上の場合、前記
第２増幅回路が通常のプッシュプルの動作をし、前記電
源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値よ
り小さく、かつ、前記動作限界電圧Ｖ３の絶対値以上の
場合、前記第２増幅回路の第２の入力端に入力される信
号によって駆動される前記トランジスタ対の一方のトラ
ンジスタのみが通常の増幅動作をする。
【００２２】上記本発明の増幅器においては、前記電源
電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値以上
の場合、第２バイアス発生回路によって前記プッシュプ
ル型のトランジスタ対にアイドル電流が流れると供にプ
ッシュプルの動作が行われる。前記電源電圧Ｖ１の絶対
値が前記動作限界電圧Ｖ２の絶対値より小さい場合、前
記第２バイアス発生回路によって前記プッシュプル型の
トランジスタ対の前記他方のトランジスタのみが増幅動
作をする。また、この二つの場合が適切に切り替わる。
従って、前記電源電圧Ｖ１の絶対値が低電圧であって
も、前記プッシュプル型のトランジスタ対不具合を起こ
すことがない。また、第２バイアス回路によって、プッ
シュプルトランジスタ対の歪みが少ない動作点で動作さ
せることができる。
電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値以上
の場合、第２バイアス発生回路によって前記プッシュプ
ル型のトランジスタ対にアイドル電流が流れると供にプ
ッシュプルの動作が行われる。前記電源電圧Ｖ１の絶対
値が前記動作限界電圧Ｖ２の絶対値より小さい場合、前
記第２バイアス発生回路によって前記プッシュプル型の
トランジスタ対の前記他方のトランジスタのみが増幅動
作をする。また、この二つの場合が適切に切り替わる。
従って、前記電源電圧Ｖ１の絶対値が低電圧であって
も、前記プッシュプル型のトランジスタ対不具合を起こ
すことがない。また、第２バイアス回路によって、プッ
シュプルトランジスタ対の歪みが少ない動作点で動作さ
せることができる。
【００２３】また、請求項２に示すように、前記第１バ
イアス発生回路は、第１定電流源と、前記第１電源端子
及び前記第２電源端子の間に前記第１定電流源と供に直
列に接続された複数のダイオード接続の第１トランジス
タ群とからなり、その中のトランジスタのいずれか一つ
のドレインを前記第１バイアス電圧として前記第１の出
力端に出力し、前記第１トランジスタ群のいずれか一つ
のトランジスタのゲートとソースの間の電圧を前記第２
バイアス電圧として前記第２出力端に出力する。また、
前記第２増幅回路の前記トランジスタ対の一方のトラン
ジスタのソースが前記第１電源端子に接続され、そのゲ
ートが第１の入力端に接続され、及び、前記トランジス
タ対の他方のトランジスタのゲートが前記第２の入力端
に接続され、そのソースが前記第２の電源端子に接続さ
れ、前記トランジスタ対の一方のトランジスタと他方の
トランジスタのドレインが供に出力端に接続されてい
る。また、前記第１増幅回路は、ゲートに前記入力信号
が入力されてその入力信号の反転増幅を行う第１トラン
ジスタと、前記第１の電源端子と前記第２の電源端子と
の間に前記第１トランジスタと供に直列に接続されると
供に少なくとも一つのトランジスタを有し、及びその中
の一つのトランジスタのゲートが前記バイアス入力端で
ある第２トランジスタ群と、ソースが前記第２電源端子
に接続され、ゲートが前記第１トランジスタのドレイン
に接続され、その前記ゲートの信号を反転増幅して前記
第１増幅回路の出力端であるドレインに供給する第２ト
ランジスタと、ゲートとドレインが供に前記第２トラン
ジスタのドレインに接続され、及びソースが前記第１電
源端子に接続されて前記第２増幅回路のトランジスタ対
の前記一方のトランジスタと供にカレントミラー回路を
構成する第３トランジスタとからなっている。また、前
記第２バイアス発生回路は、第２定電流源と、前記第２
バイアス電圧がゲートとソースの間に供給されてカレン
トミラー回路として動作し、前記第１電源端子と前記第
２電源端子の間に前記第２定電流源と供に直列に接続さ
れた第４トランジスタと、それぞれのソースが供に前記
第２の電源端子に接続され、及びそれぞれのゲートが供
に前記第２定電流源と前記第４トランジスタの接続点と
一方のトランジスタのドレインとに接続され、他方のト
ランジスタのドレインが前記第２バイアス発生回路の前
記出力端に接続されたカレントミラートランジスタ対と
からなっている。また、前記電源電圧Ｖ１の絶対値が前
記動作限界電圧Ｖ２の絶対値以上の場合、前記第１バイ
アス回路が動作して、前記第２定電流源の電流が前記第
４トランジスタに流れて、前記カレントミラートランジ
スタ対に電流が流れないことによって、前記第２増幅器
のトランジスタ対が通常のプッシュプル動作をする。さ
らに、前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ
２の絶対値より小さく、かつ、前記動作限界電圧Ｖ３の
絶対値以上の場合、前記第１バイアス回路が動作せず、
及び第２定電流源の電流が前記第４トランジスタに流れ
ずに前記カレントミラートランジスタ対に流れることに
よって、前記第３トランジスタ及び前記第２増幅回路の
前記トランジスタ対の前記一方のトランジスタが定電流
源動作をし、前記第２増幅回路の前記第２の入力端に入
力される信号によって駆動されるその前記トランジスタ
対の前記他方のトランジスタのみが通常の増幅動作をす
る。
イアス発生回路は、第１定電流源と、前記第１電源端子
及び前記第２電源端子の間に前記第１定電流源と供に直
列に接続された複数のダイオード接続の第１トランジス
タ群とからなり、その中のトランジスタのいずれか一つ
のドレインを前記第１バイアス電圧として前記第１の出
力端に出力し、前記第１トランジスタ群のいずれか一つ
のトランジスタのゲートとソースの間の電圧を前記第２
バイアス電圧として前記第２出力端に出力する。また、
前記第２増幅回路の前記トランジスタ対の一方のトラン
ジスタのソースが前記第１電源端子に接続され、そのゲ
ートが第１の入力端に接続され、及び、前記トランジス
タ対の他方のトランジスタのゲートが前記第２の入力端
に接続され、そのソースが前記第２の電源端子に接続さ
れ、前記トランジスタ対の一方のトランジスタと他方の
トランジスタのドレインが供に出力端に接続されてい
る。また、前記第１増幅回路は、ゲートに前記入力信号
が入力されてその入力信号の反転増幅を行う第１トラン
ジスタと、前記第１の電源端子と前記第２の電源端子と
の間に前記第１トランジスタと供に直列に接続されると
供に少なくとも一つのトランジスタを有し、及びその中
の一つのトランジスタのゲートが前記バイアス入力端で
ある第２トランジスタ群と、ソースが前記第２電源端子
に接続され、ゲートが前記第１トランジスタのドレイン
に接続され、その前記ゲートの信号を反転増幅して前記
第１増幅回路の出力端であるドレインに供給する第２ト
ランジスタと、ゲートとドレインが供に前記第２トラン
ジスタのドレインに接続され、及びソースが前記第１電
源端子に接続されて前記第２増幅回路のトランジスタ対
の前記一方のトランジスタと供にカレントミラー回路を
構成する第３トランジスタとからなっている。また、前
記第２バイアス発生回路は、第２定電流源と、前記第２
バイアス電圧がゲートとソースの間に供給されてカレン
トミラー回路として動作し、前記第１電源端子と前記第
２電源端子の間に前記第２定電流源と供に直列に接続さ
れた第４トランジスタと、それぞれのソースが供に前記
第２の電源端子に接続され、及びそれぞれのゲートが供
に前記第２定電流源と前記第４トランジスタの接続点と
一方のトランジスタのドレインとに接続され、他方のト
ランジスタのドレインが前記第２バイアス発生回路の前
記出力端に接続されたカレントミラートランジスタ対と
からなっている。また、前記電源電圧Ｖ１の絶対値が前
記動作限界電圧Ｖ２の絶対値以上の場合、前記第１バイ
アス回路が動作して、前記第２定電流源の電流が前記第
４トランジスタに流れて、前記カレントミラートランジ
スタ対に電流が流れないことによって、前記第２増幅器
のトランジスタ対が通常のプッシュプル動作をする。さ
らに、前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ
２の絶対値より小さく、かつ、前記動作限界電圧Ｖ３の
絶対値以上の場合、前記第１バイアス回路が動作せず、
及び第２定電流源の電流が前記第４トランジスタに流れ
ずに前記カレントミラートランジスタ対に流れることに
よって、前記第３トランジスタ及び前記第２増幅回路の
前記トランジスタ対の前記一方のトランジスタが定電流
源動作をし、前記第２増幅回路の前記第２の入力端に入
力される信号によって駆動されるその前記トランジスタ
対の前記他方のトランジスタのみが通常の増幅動作をす
る。
【００２４】上記本発明の増幅器においては、前記第２
バイアス回路を構成する前記第２定電流源、前記第４ト
ランジスタ、前記カレントミラトランジスタ対の動作に
よって、前記第２増幅回路のプッシュプル型のトランジ
スタ対のアイドル電流が適切に切り替わり、及びそのプ
ッシュプルの動作とトランジスタ単体の動作とが適切に
切り替わる。さらに、低電圧であっても、前記第２増幅
回路の前記プッシュプル型のトランジスタ対が不具合を
起こすことがない。従って、回路規模は大きくならず、
従来より低い電源電圧で正常に動作すると供に、携帯用
の電子機器等、低電圧の電源で動作する回路構成とな
る。つまり、この回路を使用した電子機器の使用時間を
長くできる。 （２）請求項３に記載した本発明の半導体装置は、第１
電源端子と前記第２電源端子とに接続され、動作電源電
圧の下限が動作限界電圧Ｖ２であり、前記第１電源端子
と前記第２電源端子の間の電源電圧Ｖ１の絶対値が前記
動作限界電圧Ｖ２の絶対値以上の場合、第１バイアス電
圧を第１の出力端に出力すると供に第２バイアス電圧を
第２の出力端に出力し、前記電源電圧Ｖ１の絶対値が前
記動作限界電圧Ｖ２の絶対値より小さい場合、前記電源
電圧Ｖ１の絶対値と前記動作限界電圧Ｖ２の絶対値との
差に応じて前記第１の出力端の電圧が前記第１電源端子
の電圧に近付き、及び前記第２の出力端の電圧が第２電
源端子の電圧に近付く第１バイアス発生回路を備えてい
る。前記第１電源端子と前記第２電源端子とに接続さ
れ、入力信号が供給される入力端と、前記第１バイアス
発生回路の第１の出力端が接続されたバイアス入力端
と、出力端とを有し、前記バイアス入力端に前記第１バ
イアス電圧が供給された場合、入力信号を増幅した出力
信号を前記出力端に出力し、前記バイアス入力端の電圧
が前記第２電源端子の電圧に近付いた場合、前記バイア
ス入力端の電圧の絶対値と前記第２電源端子の電圧の絶
対値との差に応じて前記出力端が開放状態となる第１増
幅回路を備えている。前記第１電源端子と前記第２電源
端子とに接続され、出力端に出力信号を供給するプッシ
ュプル型に接続されたトランジスタ対を含み、前記第１
増幅回路の出力信号が供給される第１の入力端と、前記
入力信号が供給される第２の入力端とを有する第２増幅
回路を備えている。前記第１電源端子と前記第２電源端
子とに接続され、前記第１バイアス発生回路の前記第２
の出力端に接続された入力端、及び前記第２増幅回路の
前記第１の入力端に接続された出力端を有し、動作電源
電圧の下限が動作限界電圧Ｖ３であり及び前記動作限界
電圧Ｖ３の絶対値が前記動作限界電圧Ｖ２の絶対値より
小さく、前記電源電圧Ｖ１の絶対値が前記動作限界電圧
Ｖ３の絶対値以上かつ前記入力端の電圧が前記第２電源
端子の電圧に近付いた場合、前記入力端と前記第２電源
端子の電圧の差に応じたバイアス電流を前記出力端に供
給し、前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ
３の絶対値以上、かつ、前記入力端に前記第２バイアス
電圧が供給された場合、前記出力端が開放状態である第
２バイアス発生回路とを備えている。さらに、前記電源
電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値以上
の場合、前記第２増幅回路が通常のプッシュプルの動作
をし、前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ
２の絶対値より小さく、かつ、前記動作限界電圧Ｖ３の
絶対値以上の場合、前記第２増幅回路の第２の入力端に
入力される信号によって駆動される前記トランジスタ対
の一方のトランジスタのみが通常の増幅動作をする。
バイアス回路を構成する前記第２定電流源、前記第４ト
ランジスタ、前記カレントミラトランジスタ対の動作に
よって、前記第２増幅回路のプッシュプル型のトランジ
スタ対のアイドル電流が適切に切り替わり、及びそのプ
ッシュプルの動作とトランジスタ単体の動作とが適切に
切り替わる。さらに、低電圧であっても、前記第２増幅
回路の前記プッシュプル型のトランジスタ対が不具合を
起こすことがない。従って、回路規模は大きくならず、
従来より低い電源電圧で正常に動作すると供に、携帯用
の電子機器等、低電圧の電源で動作する回路構成とな
る。つまり、この回路を使用した電子機器の使用時間を
長くできる。 （２）請求項３に記載した本発明の半導体装置は、第１
電源端子と前記第２電源端子とに接続され、動作電源電
圧の下限が動作限界電圧Ｖ２であり、前記第１電源端子
と前記第２電源端子の間の電源電圧Ｖ１の絶対値が前記
動作限界電圧Ｖ２の絶対値以上の場合、第１バイアス電
圧を第１の出力端に出力すると供に第２バイアス電圧を
第２の出力端に出力し、前記電源電圧Ｖ１の絶対値が前
記動作限界電圧Ｖ２の絶対値より小さい場合、前記電源
電圧Ｖ１の絶対値と前記動作限界電圧Ｖ２の絶対値との
差に応じて前記第１の出力端の電圧が前記第１電源端子
の電圧に近付き、及び前記第２の出力端の電圧が第２電
源端子の電圧に近付く第１バイアス発生回路を備えてい
る。前記第１電源端子と前記第２電源端子とに接続さ
れ、入力信号が供給される入力端と、前記第１バイアス
発生回路の第１の出力端が接続されたバイアス入力端
と、出力端とを有し、前記バイアス入力端に前記第１バ
イアス電圧が供給された場合、入力信号を増幅した出力
信号を前記出力端に出力し、前記バイアス入力端の電圧
が前記第２電源端子の電圧に近付いた場合、前記バイア
ス入力端の電圧の絶対値と前記第２電源端子の電圧の絶
対値との差に応じて前記出力端が開放状態となる第１増
幅回路を備えている。前記第１電源端子と前記第２電源
端子とに接続され、出力端に出力信号を供給するプッシ
ュプル型に接続されたトランジスタ対を含み、前記第１
増幅回路の出力信号が供給される第１の入力端と、前記
入力信号が供給される第２の入力端とを有する第２増幅
回路を備えている。前記第１電源端子と前記第２電源端
子とに接続され、前記第１バイアス発生回路の前記第２
の出力端に接続された入力端、及び前記第２増幅回路の
前記第１の入力端に接続された出力端を有し、動作電源
電圧の下限が動作限界電圧Ｖ３であり及び前記動作限界
電圧Ｖ３の絶対値が前記動作限界電圧Ｖ２の絶対値より
小さく、前記電源電圧Ｖ１の絶対値が前記動作限界電圧
Ｖ３の絶対値以上かつ前記入力端の電圧が前記第２電源
端子の電圧に近付いた場合、前記入力端と前記第２電源
端子の電圧の差に応じたバイアス電流を前記出力端に供
給し、前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ
３の絶対値以上、かつ、前記入力端に前記第２バイアス
電圧が供給された場合、前記出力端が開放状態である第
２バイアス発生回路とを備えている。さらに、前記電源
電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値以上
の場合、前記第２増幅回路が通常のプッシュプルの動作
をし、前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ
２の絶対値より小さく、かつ、前記動作限界電圧Ｖ３の
絶対値以上の場合、前記第２増幅回路の第２の入力端に
入力される信号によって駆動される前記トランジスタ対
の一方のトランジスタのみが通常の増幅動作をする。
【００２５】上記本発明の増幅器においては、前記第２
バイアス回路の動作によって、前記第２増幅回路のプッ
シュプル型トランジスタ対のアイドル電流が適切に切り
替わり、及びそのプッシュプルの動作とトランジスタ単
体の動作とが適切に切り替わる。また、第２バイアス回
路によって、前記プッシュプル型トランジスタ対の歪み
が少ない動作点で動作させることができる。さらに、低
電圧であっても、前記第２増幅回路の前記プッシュプル
型トランジスタ対が不具合を起こすことがない。
バイアス回路の動作によって、前記第２増幅回路のプッ
シュプル型トランジスタ対のアイドル電流が適切に切り
替わり、及びそのプッシュプルの動作とトランジスタ単
体の動作とが適切に切り替わる。また、第２バイアス回
路によって、前記プッシュプル型トランジスタ対の歪み
が少ない動作点で動作させることができる。さらに、低
電圧であっても、前記第２増幅回路の前記プッシュプル
型トランジスタ対が不具合を起こすことがない。
【００２６】請求項４に記載した本発明の半導体装置
は、ゲートが入力端で、ソースが第２電源端子に接続さ
れ、ドレインが出力端に接続され第１導電型チャネルを
有する第１トランジスタを備えている。ゲートが前記入
力端に接続され、ソースが前記第２電源端子に接続さ
れ、第１導電型チャネルを有する第２トランジスタと、
一端が前記第１電源端子に接続された第１定電流源と、
ゲートとドレインが供に前記第１定電流源の他端に接続
され、第１導電型チャネルを有する第３トランジスタ
と、ゲートとドレインが供に前記第３トランジスタのソ
ースに接続され、ソースが前記第２電源端子に接続さ
れ、第１導電型チャネルを有する第４トランジスタと、
ゲートが前記第３トランジスタのドレインに接続され、
ドレインが第１電源端子に接続され、ソースが第２トラ
ンジスタのドレインに接続され、第１導電型チャネルを
有する第５トランジスタとを備えている。ゲートが第２
トランジスタのドレインに接続され、ソースが第２電源
端子に接続され、第１導電型チャネルを有する第６トラ
ンジスタと、ソースが前記第１電源端子に接続され、ゲ
ートとドレインが供に前記第６トランジスタのドレイン
に接続され、第２導電型チャネルを有する第７トランジ
スタと、ソースが前記第７トランジスタのソースに接続
され、ゲートが第７トランジスタのゲートに接続されて
カレントミラー回路を構成し、ドレインが出力端子に接
続されて前記第１トランジスタと供にプッシュプル型ト
ランジスタ対を構成し、第２導電型チャネルを有する第
８トランジスタとを備えている。一端が前記第１電源端
子に接続された第２定電流源と、ドレインが前記第２定
電流源の他端に接続され、ゲートが前記第４トランジス
タのゲートに接続され、ソースが前記第２電源端子に接
続され、第１導電型チャネルを有する第９トランジスタ
と、ソースが前記第２電源端子に接続され、ゲート及び
ドレインが前記第９トランジスタのドレインに接続さ
れ、第１導電型チャネルを有する第１０トランジスタ
と、ソースが前記第１０トランジスタのソースに接続さ
れ、ゲートが前記第１０トランジスタのゲートに接続さ
れてカレントミラー回路が構成され、ドレインが前記第
７トランジスタのゲートに接続され、第１導電型チャネ
ルを有する第１１トランジスタとを備えている。前記第
２電源端子と前記第１電源端子の間の電源電圧Ｖ１の絶
対値が前記第１定電流源及び第３トランジスタ及び第４
トランジスタを動作させる動作限界電圧Ｖ２の絶対値以
上の場合、前記第２定電流源の電流が前記第９トランジ
スタに流れて、前記第１０トランジスタ及び第１１トラ
ンジスタからなるカレントミラー回路に電流が流れない
ことによって、前記第１トランジスタ及び前記第８トラ
ンジスタからなるトランジスタ対が通常のプッシュプル
動作をする。及び、前記電源電圧Ｖ１の絶対値が前記動
作限界電圧Ｖ２の絶対値より小さく、かつ、前記第２定
電流源及び第９トランジスタを動作させる動作限界電圧
Ｖ３の絶対値以上の場合、第２定電流源の電流が前記第
９トランジスタに流れずに前記第１０トランジスタ及び
前記第１１トランジスタからなるカレントミラー回路に
流れることによって、前記第７トランジスタ及び前記第
８トランジスタが定電流源動作をし、前記第１トランジ
スタのみが通常の増幅動作をする。
は、ゲートが入力端で、ソースが第２電源端子に接続さ
れ、ドレインが出力端に接続され第１導電型チャネルを
有する第１トランジスタを備えている。ゲートが前記入
力端に接続され、ソースが前記第２電源端子に接続さ
れ、第１導電型チャネルを有する第２トランジスタと、
一端が前記第１電源端子に接続された第１定電流源と、
ゲートとドレインが供に前記第１定電流源の他端に接続
され、第１導電型チャネルを有する第３トランジスタ
と、ゲートとドレインが供に前記第３トランジスタのソ
ースに接続され、ソースが前記第２電源端子に接続さ
れ、第１導電型チャネルを有する第４トランジスタと、
ゲートが前記第３トランジスタのドレインに接続され、
ドレインが第１電源端子に接続され、ソースが第２トラ
ンジスタのドレインに接続され、第１導電型チャネルを
有する第５トランジスタとを備えている。ゲートが第２
トランジスタのドレインに接続され、ソースが第２電源
端子に接続され、第１導電型チャネルを有する第６トラ
ンジスタと、ソースが前記第１電源端子に接続され、ゲ
ートとドレインが供に前記第６トランジスタのドレイン
に接続され、第２導電型チャネルを有する第７トランジ
スタと、ソースが前記第７トランジスタのソースに接続
され、ゲートが第７トランジスタのゲートに接続されて
カレントミラー回路を構成し、ドレインが出力端子に接
続されて前記第１トランジスタと供にプッシュプル型ト
ランジスタ対を構成し、第２導電型チャネルを有する第
８トランジスタとを備えている。一端が前記第１電源端
子に接続された第２定電流源と、ドレインが前記第２定
電流源の他端に接続され、ゲートが前記第４トランジス
タのゲートに接続され、ソースが前記第２電源端子に接
続され、第１導電型チャネルを有する第９トランジスタ
と、ソースが前記第２電源端子に接続され、ゲート及び
ドレインが前記第９トランジスタのドレインに接続さ
れ、第１導電型チャネルを有する第１０トランジスタ
と、ソースが前記第１０トランジスタのソースに接続さ
れ、ゲートが前記第１０トランジスタのゲートに接続さ
れてカレントミラー回路が構成され、ドレインが前記第
７トランジスタのゲートに接続され、第１導電型チャネ
ルを有する第１１トランジスタとを備えている。前記第
２電源端子と前記第１電源端子の間の電源電圧Ｖ１の絶
対値が前記第１定電流源及び第３トランジスタ及び第４
トランジスタを動作させる動作限界電圧Ｖ２の絶対値以
上の場合、前記第２定電流源の電流が前記第９トランジ
スタに流れて、前記第１０トランジスタ及び第１１トラ
ンジスタからなるカレントミラー回路に電流が流れない
ことによって、前記第１トランジスタ及び前記第８トラ
ンジスタからなるトランジスタ対が通常のプッシュプル
動作をする。及び、前記電源電圧Ｖ１の絶対値が前記動
作限界電圧Ｖ２の絶対値より小さく、かつ、前記第２定
電流源及び第９トランジスタを動作させる動作限界電圧
Ｖ３の絶対値以上の場合、第２定電流源の電流が前記第
９トランジスタに流れずに前記第１０トランジスタ及び
前記第１１トランジスタからなるカレントミラー回路に
流れることによって、前記第７トランジスタ及び前記第
８トランジスタが定電流源動作をし、前記第１トランジ
スタのみが通常の増幅動作をする。
【００２７】上記本発明の半導体装置においては、前記
電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値
以上の場合、第１定電流源によって出力段のプッシュプ
ル型の前記第１、第８トランジスタに十分にアイドル電
流が流れると供にプッシュプルの動作が行われる。前記
電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２より小さ
い場合、第２定電流源によって前記第１トランジスタの
みに対応したアイドル電流が流れると供にそのトランジ
スタのみが増幅動作をする。また、前記第２定電流源、
前記第９トランジスタ〜第１１トランジスタの動作によ
って、この二つの場合が適切に切り替わる。さらに、低
電圧であっても、前記プッシュプル型トランジスタ対の
アイドル電流が激減して不具合を起こすことがない。従
って、従来より低い電源電圧でも正常に動作する。ま
た、回路規模は大きくならない。携帯用の電子機器等、
低電圧の電源で動作する回路に適しており、その使用時
間を長くできる。
電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値
以上の場合、第１定電流源によって出力段のプッシュプ
ル型の前記第１、第８トランジスタに十分にアイドル電
流が流れると供にプッシュプルの動作が行われる。前記
電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２より小さ
い場合、第２定電流源によって前記第１トランジスタの
みに対応したアイドル電流が流れると供にそのトランジ
スタのみが増幅動作をする。また、前記第２定電流源、
前記第９トランジスタ〜第１１トランジスタの動作によ
って、この二つの場合が適切に切り替わる。さらに、低
電圧であっても、前記プッシュプル型トランジスタ対の
アイドル電流が激減して不具合を起こすことがない。従
って、従来より低い電源電圧でも正常に動作する。ま
た、回路規模は大きくならない。携帯用の電子機器等、
低電圧の電源で動作する回路に適しており、その使用時
間を長くできる。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。尚、図７と同一部分には同
一符号を付し、異なる部分についてのみ説明する。図１
は、Ｎ型半導体基板の上に形成された本発明の実施の形
態の回路構成を示す図である。図２は、図１に示す回路
と図７に示す従来の回路との相違する部分を抜き出して
示した図である。
て図面を参照して説明する。尚、図７と同一部分には同
一符号を付し、異なる部分についてのみ説明する。図１
は、Ｎ型半導体基板の上に形成された本発明の実施の形
態の回路構成を示す図である。図２は、図１に示す回路
と図７に示す従来の回路との相違する部分を抜き出して
示した図である。
【００２９】本発明の実施の形態の構成は、図１に示す
ように、入力段１及び出力段２ａの２段構成となってい
る。入力端子ＩＮ＋、ＩＮーを有する入力段１がトラン
ジスタＱ１〜Ｑ４、定電流源ＣＳ１からなる差動アンプ
で構成されている。
ように、入力段１及び出力段２ａの２段構成となってい
る。入力端子ＩＮ＋、ＩＮーを有する入力段１がトラン
ジスタＱ１〜Ｑ４、定電流源ＣＳ１からなる差動アンプ
で構成されている。
【００３０】出力段２ａの構成は次のようになる。前記
入力段１からの信号が入力される増幅回路は、トランジ
スタＱ６、Ｑ９の直列回路４とトランジスタＱ１０、Ｑ
１１の直列回路５との従続接続で構成されている。その
増幅回路からの信号と入力段１からの信号とが供給さ
れ、及び出力端ＯＵＴを有する増幅回路６は、プッシュ
プル型のトランジスタＱ５、Ｑ１２で構成されている。
増幅回路６へのバイアス電圧を発生する第１バイアス発
生回路３は定電流源ＣＳ２、トランジスタＱ７、Ｑ８の
直列回路３で構成されている。前記出力端を有する増幅
回路６へのバイアス電流を発生する第２バイアス発生回
路８は、定電流源ＣＳ３、トランジスタＱ１４の直列回
路と、カレントミラートランジスタ対Ｑ１５、Ｑ１６で
構成されるカレントミラー回路ＣＭ３との従続接続で構
成されている。
入力段１からの信号が入力される増幅回路は、トランジ
スタＱ６、Ｑ９の直列回路４とトランジスタＱ１０、Ｑ
１１の直列回路５との従続接続で構成されている。その
増幅回路からの信号と入力段１からの信号とが供給さ
れ、及び出力端ＯＵＴを有する増幅回路６は、プッシュ
プル型のトランジスタＱ５、Ｑ１２で構成されている。
増幅回路６へのバイアス電圧を発生する第１バイアス発
生回路３は定電流源ＣＳ２、トランジスタＱ７、Ｑ８の
直列回路３で構成されている。前記出力端を有する増幅
回路６へのバイアス電流を発生する第２バイアス発生回
路８は、定電流源ＣＳ３、トランジスタＱ１４の直列回
路と、カレントミラートランジスタ対Ｑ１５、Ｑ１６で
構成されるカレントミラー回路ＣＭ３との従続接続で構
成されている。
【００３１】本発明の実施の形態と図７の相違する部
分、つまり第２バイアス発生回路８の構成について、図
２を参照して詳細に説明する。定電流源ＣＳ３の一端が
正極性電源端子ＶDDに接続されている。トランジスタＱ
１４のドレインが定電流源ＣＳ３の他端に接続されてい
る。トランジスタＱ１４のソースが負極性電源端子ＶSS
に接続されている。また、このトランジスタＱ１４のゲ
ートがトランジスタＱ８のゲートに接続され、カレント
ミラー回路を構成している。このトランジスタＱ１４の
ドレインがトランジスタＱ１５のドレイン及びゲートに
接続されている。トランジスタＱ１５とトランジスタＱ
１６とはそれぞれのゲート及びソースが接続されカレン
トミラー回路ＣＭ３を構成している。トランジスタＱ１
６のドレインがトランジスタＱ１１のソース、そのゲー
ト、トランジスタＱ１２のゲート、トランジスタＱ１０
のドレインの接続点に接続されている。
分、つまり第２バイアス発生回路８の構成について、図
２を参照して詳細に説明する。定電流源ＣＳ３の一端が
正極性電源端子ＶDDに接続されている。トランジスタＱ
１４のドレインが定電流源ＣＳ３の他端に接続されてい
る。トランジスタＱ１４のソースが負極性電源端子ＶSS
に接続されている。また、このトランジスタＱ１４のゲ
ートがトランジスタＱ８のゲートに接続され、カレント
ミラー回路を構成している。このトランジスタＱ１４の
ドレインがトランジスタＱ１５のドレイン及びゲートに
接続されている。トランジスタＱ１５とトランジスタＱ
１６とはそれぞれのゲート及びソースが接続されカレン
トミラー回路ＣＭ３を構成している。トランジスタＱ１
６のドレインがトランジスタＱ１１のソース、そのゲー
ト、トランジスタＱ１２のゲート、トランジスタＱ１０
のドレインの接続点に接続されている。
【００３２】電源端子ＶDD、ＶSSの間の電圧は電源電圧
Ｖ１である。定電流源ＣＳ２、トランジスタＱ７、Ｑ８
の直列回路の動作電源電圧の下限は動作限界電圧Ｖ２で
ある。また、定電流源ＣＳ３、トランジスタＱ１５の直
列回路の動作電源電圧の下限は動作限界電圧Ｖ３であ
る。トランジスタの数の違い、つまりトランジスタＱ７
の有無によって、（動作限界電圧Ｖ２の絶対値）＞（動
作限界電圧Ｖ３の絶対値）となる。
Ｖ１である。定電流源ＣＳ２、トランジスタＱ７、Ｑ８
の直列回路の動作電源電圧の下限は動作限界電圧Ｖ２で
ある。また、定電流源ＣＳ３、トランジスタＱ１５の直
列回路の動作電源電圧の下限は動作限界電圧Ｖ３であ
る。トランジスタの数の違い、つまりトランジスタＱ７
の有無によって、（動作限界電圧Ｖ２の絶対値）＞（動
作限界電圧Ｖ３の絶対値）となる。
【００３３】次に、本発明の実施の形態の動作を説明す
る。まず、本発明の実施の形態の動作の概略を説明す
る。図３（ａ）は、本発明の実施の形態の動作を説明す
る図である。図３（ｂ）〜（ｄ）は、その動作を説明す
るための波形図である。
る。まず、本発明の実施の形態の動作の概略を説明す
る。図３（ａ）は、本発明の実施の形態の動作を説明す
る図である。図３（ｂ）〜（ｄ）は、その動作を説明す
るための波形図である。
【００３４】図３（ａ）に示すように、本発明の実施の
形態は、従来のプッシュプルＴｒ対が通常のプッシュプ
ルの動作を行う状態の他に、プッシュプルＴｒ対のＱ５
のみが増幅動作をする状態を有している。この場合、図
３（ｂ）に示すように、トランジスタＱ１２は定電流源
の動作をし、そのドレイン電流ＩD12 （電流ＩP ）は直
流電流となる。尚、この動作については後述する。
形態は、従来のプッシュプルＴｒ対が通常のプッシュプ
ルの動作を行う状態の他に、プッシュプルＴｒ対のＱ５
のみが増幅動作をする状態を有している。この場合、図
３（ｂ）に示すように、トランジスタＱ１２は定電流源
の動作をし、そのドレイン電流ＩD12 （電流ＩP ）は直
流電流となる。尚、この動作については後述する。
【００３５】図４（ａ）は、定電流源ＣＳ２、トランジ
スタＱ７、Ｑ８、Ｑ１４の部分を抜き出した図である。
図４（ｂ）は、本発明の実施の形態の出力段２ａのトラ
ンジスタＱ１４〜Ｑ１６、定電流源ＣＳ３の動作を説明
するための図である。図５（ａ）は、上記の動作を説明
するための図で、縦軸はドレイン電流ＩD 、横軸は電源
電圧Ｖ１ある。図５（ｂ）は後述するバイアスの関係を
示す図である。
スタＱ７、Ｑ８、Ｑ１４の部分を抜き出した図である。
図４（ｂ）は、本発明の実施の形態の出力段２ａのトラ
ンジスタＱ１４〜Ｑ１６、定電流源ＣＳ３の動作を説明
するための図である。図５（ａ）は、上記の動作を説明
するための図で、縦軸はドレイン電流ＩD 、横軸は電源
電圧Ｖ１ある。図５（ｂ）は後述するバイアスの関係を
示す図である。
【００３６】図４（ａ）、図５（ａ）に示すように、電
源電圧Ｖ１の絶対値が動作限界電圧Ｖ２の絶対値以上つ
まり（電源電圧Ｖ１の絶対値）≧（動作限界電圧Ｖ２の
絶対値）の場合、トランジスタＱ７、Ｑ８、定電流源Ｃ
Ｓ２は従来と同様に動作する。つまり、定電流源ＣＳ２
の電流ＩCS2 は従来と同様に流れる。従って、トランジ
スタＱ６、Ｑ９は正常に動作し、トランジスタＱ１０の
ドレイン電流ＩD10 が流れ、出力段２ａのプッシュプル
Ｔｒ対は従来と同様に動作する。
源電圧Ｖ１の絶対値が動作限界電圧Ｖ２の絶対値以上つ
まり（電源電圧Ｖ１の絶対値）≧（動作限界電圧Ｖ２の
絶対値）の場合、トランジスタＱ７、Ｑ８、定電流源Ｃ
Ｓ２は従来と同様に動作する。つまり、定電流源ＣＳ２
の電流ＩCS2 は従来と同様に流れる。従って、トランジ
スタＱ６、Ｑ９は正常に動作し、トランジスタＱ１０の
ドレイン電流ＩD10 が流れ、出力段２ａのプッシュプル
Ｔｒ対は従来と同様に動作する。
【００３７】次に、（動作限界電圧Ｖ２の絶対値）＞
（電源電圧Ｖ１の絶対値）≧（動作限界電圧Ｖ３の絶対
値）の場合、定電流源ＣＳ２の電流ＩCS2 は流れなくな
る。図４（ｂ）に示すように、トランジスタＱ１４に流
れる電流が減少すると供にトランジスタＱ１５に電流が
流れ、及びトランジスタＱ１６のドレイン電流ＩD16 が
流れるようになる。つまり、定電流源ＣＳ３の電流Ｉ
CS3 と前記電流ＩD16 とによって、従来の動作から図３
（ａ）〜（ｄ）に示す出力段２ａのプッシュプルＴｒ対
のトランジスタＱ５のみの増幅動作に移行する。
（電源電圧Ｖ１の絶対値）≧（動作限界電圧Ｖ３の絶対
値）の場合、定電流源ＣＳ２の電流ＩCS2 は流れなくな
る。図４（ｂ）に示すように、トランジスタＱ１４に流
れる電流が減少すると供にトランジスタＱ１５に電流が
流れ、及びトランジスタＱ１６のドレイン電流ＩD16 が
流れるようになる。つまり、定電流源ＣＳ３の電流Ｉ
CS3 と前記電流ＩD16 とによって、従来の動作から図３
（ａ）〜（ｄ）に示す出力段２ａのプッシュプルＴｒ対
のトランジスタＱ５のみの増幅動作に移行する。
【００３８】次に、本発明の実施の形態の動作の詳細を
説明する。図５（ａ）（ｂ）に示すように、（電源電圧
Ｖ１の絶対値）≧（動作限界電圧Ｖ２の絶対値）で、Ｃ
Ｓ２が本来の定電流動作（以下、定電流源の動作領域と
記す）をしており、かつ、定電流源ＣＳ２の電流値Ｉ
CS2 と定電流源ＣＳ３の電流値ＩCS3 が等しい場合、ト
ランジスタＱ７のドレイン電圧（バイアス電圧）によっ
てトランジスタＱ９が正常に動作する。また、図４
（ａ）の定電流源ＣＳ３の電流はトランジスタＱ１４に
流れるので、トランジスタＱ１４のドレイン、トランジ
スタＱ１５のドレインの間に電流が流れず、開放状態と
等価になる。従って、トランジスタＱ１５には電流が流
れない。また、トランジスタＱ１６のドレインにも電流
が流れず、開放状態と等価になる。従って、このカレン
トミラー回路ＣＭ３のプッシュプルＴｒ対へ与える影響
はなく、トランジスタＱ１２、Ｑ５はプッシュプル動作
をする。
説明する。図５（ａ）（ｂ）に示すように、（電源電圧
Ｖ１の絶対値）≧（動作限界電圧Ｖ２の絶対値）で、Ｃ
Ｓ２が本来の定電流動作（以下、定電流源の動作領域と
記す）をしており、かつ、定電流源ＣＳ２の電流値Ｉ
CS2 と定電流源ＣＳ３の電流値ＩCS3 が等しい場合、ト
ランジスタＱ７のドレイン電圧（バイアス電圧）によっ
てトランジスタＱ９が正常に動作する。また、図４
（ａ）の定電流源ＣＳ３の電流はトランジスタＱ１４に
流れるので、トランジスタＱ１４のドレイン、トランジ
スタＱ１５のドレインの間に電流が流れず、開放状態と
等価になる。従って、トランジスタＱ１５には電流が流
れない。また、トランジスタＱ１６のドレインにも電流
が流れず、開放状態と等価になる。従って、このカレン
トミラー回路ＣＭ３のプッシュプルＴｒ対へ与える影響
はなく、トランジスタＱ１２、Ｑ５はプッシュプル動作
をする。
【００３９】図５（ａ）に示すように、電源端子ＶDD、
ＶSS間の電源電圧Ｖ１が下がってきて定電流源ＣＳ２が
ＦＥＴトランジスタのサチュレーション領域つまり定電
流源の動作領域からリニア領域に移っていくと、徐々に
トランジスタＱ８のドレイン電流ＩD8は減り始める。ト
ランジスタＱ８のドレインの電圧は電源端子ＶSSの電圧
に近付く。また、トランジスタＱ７のドレインの電圧は
電源端子ＶDDの電圧に近付く。このため、図４（ｂ）に
示すように、トランジスタＱ１４のドレイン電流ＩD14
が減少してくる。また、トランジスタＱ９、Ｑ１０のド
レイン電流も減少し、トランジスタＱ６、Ｑ１０は増幅
動作をしなくなる。また、定電流源ＣＳ３は正常に動作
しており、上記と同時に、定電流源ＣＳ３からトランジ
スタＱ１５に電流が供給され始める。及び、カレントミ
ラー回路ＣＭ３、ＣＭ２に一定電流が流れるようにな
る。従って、トランジスタＱ１２は増幅動作から定電流
動作に移行し始める。
ＶSS間の電源電圧Ｖ１が下がってきて定電流源ＣＳ２が
ＦＥＴトランジスタのサチュレーション領域つまり定電
流源の動作領域からリニア領域に移っていくと、徐々に
トランジスタＱ８のドレイン電流ＩD8は減り始める。ト
ランジスタＱ８のドレインの電圧は電源端子ＶSSの電圧
に近付く。また、トランジスタＱ７のドレインの電圧は
電源端子ＶDDの電圧に近付く。このため、図４（ｂ）に
示すように、トランジスタＱ１４のドレイン電流ＩD14
が減少してくる。また、トランジスタＱ９、Ｑ１０のド
レイン電流も減少し、トランジスタＱ６、Ｑ１０は増幅
動作をしなくなる。また、定電流源ＣＳ３は正常に動作
しており、上記と同時に、定電流源ＣＳ３からトランジ
スタＱ１５に電流が供給され始める。及び、カレントミ
ラー回路ＣＭ３、ＣＭ２に一定電流が流れるようにな
る。従って、トランジスタＱ１２は増幅動作から定電流
動作に移行し始める。
【００４０】図５（ａ）に示すように、電源電圧Ｖ１が
さらに小さくなり、（電源電圧Ｖ１の絶対値）≦（動作
限界電圧Ｖ２の絶対値）、かつ、（電源電圧Ｖ１の絶対
値）≧（動作電源電圧Ｖ３の絶対値）の場合、電源電圧
Ｖ１は完全に定電流源ＣＳ２の電流供給のない低電圧に
なる。この場合、トランジスタＱ９、Ｑ８、Ｑ１０、Ｑ
１４のドレイン電流が小さくなり、トランジスタＱ６は
動作しなくなる。また、定電流源ＣＳ３の電流はカレン
トミラー回路ＣＭ３のトランジスタＱ１５、Ｑ１６に電
流が流れる。カレントミラー回路ＣＭ２の動作によっ
て、トランジスタＱ１１、Ｑ１２は固定バイアスされ
る。図３（ａ）に示すように、出力段２ａのプッシュプ
ルＴｒ対はＱ５のみの増幅器の動作（以下、単体増幅動
作と記す）に移行する。尚、図５（ａ）のトランジスタ
Ｑ１６のドレイン電流ＩD16 とトランジスタＱ１０のア
イドル電流ＩD10 の和が、点線で示すトランジスタＱ１
２のアイドル電流ＩD12 となる。
さらに小さくなり、（電源電圧Ｖ１の絶対値）≦（動作
限界電圧Ｖ２の絶対値）、かつ、（電源電圧Ｖ１の絶対
値）≧（動作電源電圧Ｖ３の絶対値）の場合、電源電圧
Ｖ１は完全に定電流源ＣＳ２の電流供給のない低電圧に
なる。この場合、トランジスタＱ９、Ｑ８、Ｑ１０、Ｑ
１４のドレイン電流が小さくなり、トランジスタＱ６は
動作しなくなる。また、定電流源ＣＳ３の電流はカレン
トミラー回路ＣＭ３のトランジスタＱ１５、Ｑ１６に電
流が流れる。カレントミラー回路ＣＭ２の動作によっ
て、トランジスタＱ１１、Ｑ１２は固定バイアスされ
る。図３（ａ）に示すように、出力段２ａのプッシュプ
ルＴｒ対はＱ５のみの増幅器の動作（以下、単体増幅動
作と記す）に移行する。尚、図５（ａ）のトランジスタ
Ｑ１６のドレイン電流ＩD16 とトランジスタＱ１０のア
イドル電流ＩD10 の和が、点線で示すトランジスタＱ１
２のアイドル電流ＩD12 となる。
【００４１】上記の動作を定性的にまとめると次のよう
になる。電源電圧が低くなると起こる異常な現象は、出
力段２のプッシュプルＴｒ対のアイドル電流を設定する
第１バイアス発生回路３、つまり定電流源ＣＳ２、トラ
ンジスタＱ７、Ｑ８が正常に動作しなくなることが原因
である。このことに着目し、本発明の実施の形態は、こ
のバイアス発生回路が正常に動作しない場合にも、出力
段２ａが増幅動作を行うような回路構成としている。つ
まり、定電流源ＣＳ２の電流をトランジスタＱ８、Ｑ１
４によって検出し、第１バイアス発生回路３は後段の回
路が動作しない電圧（以下、ゼロ電位と記す）を出力す
る。このゼロ電位によってトランジスタＱ１０のドレイ
ンは開放状態となる。及び、第２バイアス発生回路８、
つまりトランジスタＱ１４からのバイアス電流によるト
ランジスタＱ１６の動作によって、出力段２ａのトラン
ジスタＱ１２は増幅動作から能動負荷としての動作（定
電流源としての動作）に切換わる。このことによって、
トランジスタＱ５の単体増幅動作が行われる。この能動
負荷Ｑ１２によってプッシュプルＴｒ対のアイドル電流
ＩIDLaが設定され、低定電圧での動作が可能となる。言
い換えると、このアイドル電流ＩIDLaを決めることとな
る回路は、定電流源ＣＳ２から定電流源の動作領域の下
限の低い定電流源ＣＳ３に切り替わる。この、能動負荷
Ｑ１２による出力段２ａでは定電圧動作が可能である。
になる。電源電圧が低くなると起こる異常な現象は、出
力段２のプッシュプルＴｒ対のアイドル電流を設定する
第１バイアス発生回路３、つまり定電流源ＣＳ２、トラ
ンジスタＱ７、Ｑ８が正常に動作しなくなることが原因
である。このことに着目し、本発明の実施の形態は、こ
のバイアス発生回路が正常に動作しない場合にも、出力
段２ａが増幅動作を行うような回路構成としている。つ
まり、定電流源ＣＳ２の電流をトランジスタＱ８、Ｑ１
４によって検出し、第１バイアス発生回路３は後段の回
路が動作しない電圧（以下、ゼロ電位と記す）を出力す
る。このゼロ電位によってトランジスタＱ１０のドレイ
ンは開放状態となる。及び、第２バイアス発生回路８、
つまりトランジスタＱ１４からのバイアス電流によるト
ランジスタＱ１６の動作によって、出力段２ａのトラン
ジスタＱ１２は増幅動作から能動負荷としての動作（定
電流源としての動作）に切換わる。このことによって、
トランジスタＱ５の単体増幅動作が行われる。この能動
負荷Ｑ１２によってプッシュプルＴｒ対のアイドル電流
ＩIDLaが設定され、低定電圧での動作が可能となる。言
い換えると、このアイドル電流ＩIDLaを決めることとな
る回路は、定電流源ＣＳ２から定電流源の動作領域の下
限の低い定電流源ＣＳ３に切り替わる。この、能動負荷
Ｑ１２による出力段２ａでは定電圧動作が可能である。
【００４２】次に、上記の動作のバイアスについて説明
する。図５（ｂ）に示すように、プッシュプル動作時、
キルヒホッフの法則によって、次式（５）が成り立つ。
する。図５（ｂ）に示すように、プッシュプル動作時、
キルヒホッフの法則によって、次式（５）が成り立つ。
【００４３】 ＶGS7 ＋ＶGS8 ＝ＶGS9 ＋ＶGS10…（５） 次に、トランジスタＱ７〜Ｑ１０、Ｑ１５、Ｑ１６の形
状が同じ場合、式（３）、（５）から次式（６）が成り
立つ。
状が同じ場合、式（３）、（５）から次式（６）が成り
立つ。
【００４４】 ２×（ＩCS2 ）1/2 ＝（ＩD9）1/2 ＋（ＩD10 ）1/2 …（６） また、Ｑ５とＱ６のＷ／Ｌの比をａ、つまり、次式
（７）の場合、式（８）が成り立つ。
（７）の場合、式（８）が成り立つ。
【００４５】 ａ＝（Ｗ／Ｌ）Q5／（Ｗ／Ｌ）Q6…（７） ＩD5＝ａ×ＩD6＝ａ×ＩD9…（８） また、Ｑ１２とＱ１１のＷ／Ｌの比をｂ、つまり、次式
（９）の場合、式（１０）が成り立つ。
（９）の場合、式（１０）が成り立つ。
【００４６】 ｂ＝（Ｗ／Ｌ）Q12 ／（Ｗ／Ｌ）Q11 …（９） ＩD12 ＝ｂ×ＩD11 ＝ｂ×ＩD10 …（１０） さらに、出力段２ａのプッシュプルＴｒ対のアイドル電
流ＩIDL は負荷に電流が流れていない時の電流であり、
次式（１１）が成り立つ。
流ＩIDL は負荷に電流が流れていない時の電流であり、
次式（１１）が成り立つ。
【００４７】ＩD12 ＝ＩD5＝ＩIDL …（１１） 上記の式（６）、（８）、（１０）、（１１）から次式
（１２）が成り立つ。 ２×（ＩCS2 ）1/2 ＝（ＩIDL ／ａ）1/2 ＋（ＩIDL ／ｂ）1/2 ＝（ａ-1/2＋ｂ-1/2）×ＩIDL 1/2 ＩIDL ＝４×ＩCS2 ／（ａ-1/2＋ｂ-1/2）2 …（１２） 以上のように、アイドル電流ＩIDL は定電流源ＣＳ２に
よって設定される。
（１２）が成り立つ。 ２×（ＩCS2 ）1/2 ＝（ＩIDL ／ａ）1/2 ＋（ＩIDL ／ｂ）1/2 ＝（ａ-1/2＋ｂ-1/2）×ＩIDL 1/2 ＩIDL ＝４×ＩCS2 ／（ａ-1/2＋ｂ-1/2）2 …（１２） 以上のように、アイドル電流ＩIDL は定電流源ＣＳ２に
よって設定される。
【００４８】図３（ａ）に示す単体増幅動作時、図３
（ｂ）に示すように、トランジスタＱ１２の動作波形、
つまりトランジスタＱ１２のドレイン電流ＩD12 （電流
ＩP ）の波形は直流電流、つまりアイドル電流ＩIDLaと
なる。図３（ｃ）に示すように、トランジスタＱ５のド
レイン電流ＩN （Ｑ５の動作電流ＩD5）の波形は単体増
幅動作をしている。図３（ｄ）に示すように、プッシュ
プルＴｒ対の電流ＩP 、ＩN を加え合わせたものが出力
端ＯＵＴの負荷電流ＩL となる。この場合、負荷電流Ｉ
L の正極側は電流ＩP 以上の電流値にならないので、電
流ＩP は必要な負荷電流以上に設定しておく必要があ
る。上記と同様の次式（１３）のように、この他方のト
ランジスタＱ５のアイドル電流ＩIDLaは、トランジスタ
Ｑ１５、Ｑ１６、及びトランジスタＱ１１、Ｑ１２を介
した定電流源ＣＳ３によって設定される。
（ｂ）に示すように、トランジスタＱ１２の動作波形、
つまりトランジスタＱ１２のドレイン電流ＩD12 （電流
ＩP ）の波形は直流電流、つまりアイドル電流ＩIDLaと
なる。図３（ｃ）に示すように、トランジスタＱ５のド
レイン電流ＩN （Ｑ５の動作電流ＩD5）の波形は単体増
幅動作をしている。図３（ｄ）に示すように、プッシュ
プルＴｒ対の電流ＩP 、ＩN を加え合わせたものが出力
端ＯＵＴの負荷電流ＩL となる。この場合、負荷電流Ｉ
L の正極側は電流ＩP 以上の電流値にならないので、電
流ＩP は必要な負荷電流以上に設定しておく必要があ
る。上記と同様の次式（１３）のように、この他方のト
ランジスタＱ５のアイドル電流ＩIDLaは、トランジスタ
Ｑ１５、Ｑ１６、及びトランジスタＱ１１、Ｑ１２を介
した定電流源ＣＳ３によって設定される。
【００４９】 ＩIDLa＝ＩD12a＝ｂ×ＩD11 ＝ｂ×ＩD16 ＝ｂ×ＩD15 ＝ｂ×ＩCS3 …（１３） また、この場合のアイドル電流ＩIDLaは電流ＩP と等し
く、ＡＢ級動作に比べてかなり増大する。しかし、電源
電圧が十分低くなった所で単体増幅動作に移行するた
め、消費電力としてはそれ程問題とはならない。
く、ＡＢ級動作に比べてかなり増大する。しかし、電源
電圧が十分低くなった所で単体増幅動作に移行するた
め、消費電力としてはそれ程問題とはならない。
【００５０】尚、定電流源ＣＳ３の電流ＩCS3 は正確に
定電流源ＣＳ２の電流ＩCS2 に等しくする必要はなく、
上記の動作をするに十分な程度でよい。図６は半導体基
板がＰ型の場合である。上記の本発明の実施の形態と比
べ、トランジスタＱ１、Ｑ２、Ｑ７、Ｑ９のサブストレ
ートの接続が異なるのみで、回路構成は同じである。
尚、各定電流源ＣＳ１、ＣＳ２、ＣＳ３、カレントミラ
ー回路ＣＭ３、プッシュプルＴｒ対Ｑ５、Ｑ１２、トラ
ンジスタＱ６〜Ｑ１１、Ｑ１４、Ｑ１５入力段１のトラ
ンジスタＱ１〜Ｑ４はＦＥＴトランジスタに限らず、バ
イポーラトランジスタで構成されてもよい。
定電流源ＣＳ２の電流ＩCS2 に等しくする必要はなく、
上記の動作をするに十分な程度でよい。図６は半導体基
板がＰ型の場合である。上記の本発明の実施の形態と比
べ、トランジスタＱ１、Ｑ２、Ｑ７、Ｑ９のサブストレ
ートの接続が異なるのみで、回路構成は同じである。
尚、各定電流源ＣＳ１、ＣＳ２、ＣＳ３、カレントミラ
ー回路ＣＭ３、プッシュプルＴｒ対Ｑ５、Ｑ１２、トラ
ンジスタＱ６〜Ｑ１１、Ｑ１４、Ｑ１５入力段１のトラ
ンジスタＱ１〜Ｑ４はＦＥＴトランジスタに限らず、バ
イポーラトランジスタで構成されてもよい。
【００５１】尚、トランジスタＱ１〜Ｑ４の入力段１が
ある場合は演算増幅として動作する。また、その入力段
１はなくてもよい。本発明の実施の形態においては、前
記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対
値以上の場合、定電流源ＣＳ２によって出力段のプッシ
ュプルＴｒ対Ｑ５、Ｑ１２に十分にアイドル電流ＩIDL
が流れると供にプッシュプルの動作が行われる。前記電
源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値よ
り小さい場合、定電流源ＣＳ３によってトランジスタＱ
５に対応したアイドル電流ＩIDLaが流れると供にそのト
ランジスタＱ５のみが増幅動作をする。また、定電流源
ＣＳ２、ＣＳ３、トランジスタＱ１４、Ｑ１５、Ｑ１６
の動作によって、この二つの場合が適切に切り替わり、
電源が低電圧であっても、出力段２ａのプッシュプルＴ
ｒ対Ｑ５、Ｑ１２のアイドル電流が激減して不具合を起
こすことがない。従って、従来より１Ｖ程度低い電源電
圧でも正常に動作する。また、トランジスタを３つ（Ｑ
１４、Ｑ１５、Ｑ１６）、及び定電流源ＣＳ３を追加す
るだけなので、回路規模は大きくならない。携帯用の電
子機器等、低電圧の電源で動作する回路に適しおり、そ
の使用時間を長くできる。また、定電流源ＣＳ２、ＣＳ
３によって、プッシュプルＴｒ対Ｑ５、Ｑ１２、また
は、トランジスタＱ５のみの場合の歪みが少ない動作点
で動作させることができる。
ある場合は演算増幅として動作する。また、その入力段
１はなくてもよい。本発明の実施の形態においては、前
記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対
値以上の場合、定電流源ＣＳ２によって出力段のプッシ
ュプルＴｒ対Ｑ５、Ｑ１２に十分にアイドル電流ＩIDL
が流れると供にプッシュプルの動作が行われる。前記電
源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値よ
り小さい場合、定電流源ＣＳ３によってトランジスタＱ
５に対応したアイドル電流ＩIDLaが流れると供にそのト
ランジスタＱ５のみが増幅動作をする。また、定電流源
ＣＳ２、ＣＳ３、トランジスタＱ１４、Ｑ１５、Ｑ１６
の動作によって、この二つの場合が適切に切り替わり、
電源が低電圧であっても、出力段２ａのプッシュプルＴ
ｒ対Ｑ５、Ｑ１２のアイドル電流が激減して不具合を起
こすことがない。従って、従来より１Ｖ程度低い電源電
圧でも正常に動作する。また、トランジスタを３つ（Ｑ
１４、Ｑ１５、Ｑ１６）、及び定電流源ＣＳ３を追加す
るだけなので、回路規模は大きくならない。携帯用の電
子機器等、低電圧の電源で動作する回路に適しおり、そ
の使用時間を長くできる。また、定電流源ＣＳ２、ＣＳ
３によって、プッシュプルＴｒ対Ｑ５、Ｑ１２、また
は、トランジスタＱ５のみの場合の歪みが少ない動作点
で動作させることができる。
【００５２】
【発明の効果】以上説明したように、この発明によれ
ば、回路規模が大きくなく、ノイズ、発振現象等の不具
合の少ない低電圧動作の増幅器及び半導体装置を提供で
きる。
ば、回路規模が大きくなく、ノイズ、発振現象等の不具
合の少ない低電圧動作の増幅器及び半導体装置を提供で
きる。
【図１】本発明の実施の形態に係る増幅器の構成を示す
図。
図。
【図２】本発明の実施の形態に係る増幅器の構成を説明
する図。
する図。
【図３】本発明の実施の形態に係る増幅器の動作を説明
する図。
する図。
【図４】本発明の実施の形態に係る増幅器の動作を説明
する図。
する図。
【図５】本発明の実施の形態に係る増幅器の動作を説明
する図。
する図。
【図６】本発明の実施の形態に係る増幅器の構成を示す
図。
図。
【図７】従来の増幅器の一例の構成を示す図。
【図８】従来の増幅器の一例の構成を説明する図。
【図９】従来の増幅器の一例の動作を説明する図。
ＣＳ１、ＣＳ２、ＣＳ３…定電流源、 Ｑ５、Ｑ６、Ｑ７、Ｑ８、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１
２、Ｑ１４、Ｑ１５、Ｑ１６…トランジスタ、 ＣＭ２（Ｑ１１、Ｑ１２）、ＣＭ３（Ｑ１５、Ｑ１６）
…カレントミラー回路、 ＶDD…正極性電源端子、 ＶSS…負極性電源端子、 ＯＵＴ…出力端。
２、Ｑ１４、Ｑ１５、Ｑ１６…トランジスタ、 ＣＭ２（Ｑ１１、Ｑ１２）、ＣＭ３（Ｑ１５、Ｑ１６）
…カレントミラー回路、 ＶDD…正極性電源端子、 ＶSS…負極性電源端子、 ＯＵＴ…出力端。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺田 万里子 東京都港区新橋３丁目３番９号 東芝エ ー・ブイ・イー株式会社内 (56)参考文献 特開 昭63−285004（ＪＰ，Ａ) 特開 平６−334447（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/30
Claims (4)
- 【請求項１】第１電源端子と第２電源端子とに接続さ
れ、動作電源電圧の下限が動作限界電圧Ｖ２であり、前
記第１電源端子と前記第２電源端子の間の電源電圧Ｖ１
の絶対値が前記動作限界電圧Ｖ２の絶対値以上の場合、
第１バイアス電圧を第１の出力端に出力すると供に第２
バイアス電圧を第２の出力端に出力し、前記電源電圧Ｖ
１の絶対値が前記動作限界電圧Ｖ２の絶対値より小さい
場合、前記電源電圧Ｖ１の絶対値と前記動作限界電圧Ｖ
２の絶対値との差に応じて前記第１の出力端の電圧が前
記第１電源端子の電圧に近付き、及び前記第２の出力端
の電圧が第２電源端子の電圧に近付く第１バイアス発生
回路と、 前記第１電源端子と前記第２電源端子とに接続され、入
力信号が供給される入力端と、前記第１バイアス発生回
路の第１の出力端が接続されたバイアス入力端と、出力
端とを有し、前記バイアス入力端に前記第１バイアス電
圧が供給された場合、入力信号を増幅した出力信号を前
記出力端に出力し、前記バイアス入力端の電圧が前記第
２電源端子の電圧に近付いた場合、前記バイアス入力端
の電圧の絶対値と前記第２電源端子の電圧の絶対値との
差に応じて前記出力端が開放状態となる第１増幅回路
と、 前記第１電源端子と前記第２電源端子とに接続され、出
力端に出力信号を供給するプッシュプル型に接続された
トランジスタ対を含み、前記第１増幅回路の出力信号が
供給される第１の入力端と、前記入力信号が供給される
第２の入力端とを有する第２増幅回路と、 前記第１電源端子と前記第２電源端子とに接続され、前
記第１バイアス発生回路の前記第２の出力端に接続され
た入力端、及び前記第２増幅回路の前記第１の入力端に
接続された出力端を有し、動作電源電圧の下限が動作限
界電圧Ｖ３であり及び前記動作限界電圧Ｖ３の絶対値が
前記動作限界電圧Ｖ２の絶対値より小さく、前記電源電
圧Ｖ１の絶対値が前記動作限界電圧Ｖ３の絶対値以上か
つ前記入力端の電圧が前記第２電源端子の電圧に近付い
た場合、前記入力端と前記第２電源端子の電圧の差に応
じたバイアス電流を前記出力端に供給し、前記電源電圧
Ｖ１の絶対値が前記動作限界電圧Ｖ３の絶対値以上、か
つ、前記入力端に前記第２バイアス電圧が供給された場
合、前記出力端が開放状態である第２バイアス発生回路
とを備え、 前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶
対値以上の場合、前記第２増幅回路が通常のプッシュプ
ルの動作をし、前記電源電圧Ｖ１の絶対値が前記動作限
界電圧Ｖ２の絶対値より小さく、かつ、前記動作限界電
圧Ｖ３の絶対値以上の場合、前記第２増幅回路の第２の
入力端に入力される信号によって駆動される前記トラン
ジスタ対の一方のトランジスタのみが通常の増幅動作を
することを特徴とする増幅器。 - 【請求項２】前記第１バイアス発生回路は、第１定電流
源と、前記第１電源端子及び前記第２電源端子の間に前
記第１定電流源と供に直列に接続された複数のダイオー
ド接続の第１トランジスタ群とからなり、その中のトラ
ンジスタのいずれか一つのドレインを前記第１バイアス
電圧として前記第１の出力端に出力し、前記第１トラン
ジスタ群のいずれか一つのトランジスタのゲートとソー
スの間の電圧を前記第２バイアス電圧として前記第２出
力端に出力し、 前記第２増幅回路の前記トランジスタ対の一方のトラン
ジスタのソースが前記第１電源端子に接続され、そのゲ
ートが第１の入力端に接続され、及び、前記トランジス
タ対の他方のトランジスタのゲートが前記第２の入力端
に接続され、そのソースが前記第２の電源端子に接続さ
れ、前記トランジスタ対の一方のトランジスタと他方の
トランジスタのドレインが供に出力端に接続され、 前記第１増幅回路は、ゲートに前記入力信号が入力され
てその入力信号の反転増幅を行う第１トランジスタと、
前記第１の電源端子と前記第２の電源端子との間に前記
第１トランジスタと供に直列に接続されると供に少なく
とも一つのトランジスタを有し、及びその中の一つのト
ランジスタのゲートが前記バイアス入力端である第２ト
ランジスタ群と、ソースが前記第２電源端子に接続さ
れ、ゲートが前記第１トランジスタのドレインに接続さ
れ、その前記ゲートの信号を反転増幅して前記第１増幅
回路の出力端であるドレインに供給する第２トランジス
タと、ゲートとドレインが供に前記第２トランジスタの
ドレインに接続され、及びソースが前記第１電源端子に
接続されて前記第２増幅回路のトランジスタ対の前記一
方のトランジスタと供にカレントミラー回路を構成する
第３トランジスタとからなり、 前記第２バイアス発生回路は、第２定電流源と、前記第
２バイアス電圧がゲートとソースの間に供給されてカレ
ントミラー回路として動作し、前記第１電源端子と前記
第２電源端子の間に前記第２定電流源と供に直列に接続
された第４トランジスタと、それぞれのソースが供に前
記第２の電源端子に接続され、及びそれぞれのゲートが
供に前記第２定電流源と前記第４トランジスタの接続点
と一方のトランジスタのドレインとに接続され、他方の
トランジスタのドレインが前記第２バイアス発生回路の
前記出力端に接続されたカレントミラートランジスタ対
とからなり、 前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶
対値以上の場合、前記第１バイアス回路が動作して、前
記第２定電流源の電流が前記第４トランジスタに流れ
て、前記カレントミラートランジスタ対に電流が流れな
いことによって、前記第２増幅器のトランジスタ対が通
常のプッシュプル動作をし、 前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶
対値より小さく、かつ、前記動作限界電圧Ｖ３の絶対値
以上の場合、前記第１バイアス回路が動作せず、及び第
２定電流源の電流が前記第４トランジスタに流れずに前
記カレントミラートランジスタ対に流れることによっ
て、前記第３トランジスタ及び前記第２増幅回路の前記
トランジスタ対の前記一方のトランジスタが定電流源動
作をし、前記第２増幅回路の前記第２の入力端に入力さ
れる信号によって駆動されるその前記トランジスタ対の
前記他方のトランジスタのみが通常の増幅動作をするこ
とを特徴とする請求項１に記載の増幅器。 - 【請求項３】第１電源端子と前記第２電源端子とに接続
され、動作電源電圧の下限が動作限界電圧Ｖ２であり、
前記第１電源端子と前記第２電源端子の間の電源電圧Ｖ
１の絶対値が前記動作限界電圧Ｖ２の絶対値以上の場
合、第１バイアス電圧を第１の出力端に出力すると供に
第２バイアス電圧を第２の出力端に出力し、前記電源電
圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶対値より小
さい場合、前記電源電圧Ｖ１の絶対値と前記動作限界電
圧Ｖ２の絶対値との差に応じて前記第１の出力端の電圧
が前記第１電源端子の電圧に近付き、及び前記第２の出
力端の電圧が第２電源端子の電圧に近付く第１バイアス
発生回路と、 前記第１電源端子と前記第２電源端子とに接続され、入
力信号が供給される入力端と、前記第１バイアス発生回
路の第１の出力端が接続されたバイアス入力端と、出力
端とを有し、前記バイアス入力端に前記第１バイアス電
圧が供給された場合、入力信号を増幅した出力信号を前
記出力端に出力し、前記バイアス入力端の電圧が前記第
２電源端子の電圧に近付いた場合、前記バイアス入力端
の電圧の絶対値と前記第２電源端子の電圧の絶対値との
差に応じて前記出力端が開放状態となる第１増幅回路
と、 前記第１電源端子と前記第２電源端子とに接続され、出
力端に出力信号を供給するプッシュプル型に接続された
トランジスタ対を含み、前記第１増幅回路の出力信号が
供給される第１の入力端と、前記入力信号が供給される
第２の入力端とを有する第２増幅回路と、 前記第１電源端子と前記第２電源端子とに接続され、前
記第１バイアス発生回路の前記第２の出力端に接続され
た入力端、及び前記第２増幅回路の前記第１の入力端に
接続された出力端を有し、動作電源電圧の下限が動作限
界電圧Ｖ３であり及び前記動作限界電圧Ｖ３の絶対値が
前記動作限界電圧Ｖ２の絶対値より小さく、前記電源電
圧Ｖ１の絶対値が前記動作限界電圧Ｖ３の絶対値以上か
つ前記入力端の電圧が前記第２電源端子の電圧に近付い
た場合、前記入力端と前記第２電源端子の電圧の差に応
じたバイアス電流を前記出力端に供給し、前記電源電圧
Ｖ１の絶対値が前記動作限界電圧Ｖ３の絶対値以上、か
つ、前記入力端に前記第２バイアス電圧が供給された場
合、前記出力端が開放状態である第２バイアス発生回路
とを備え、 前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶
対値以上の場合、前記第２増幅回路が通常のプッシュプ
ルの動作をし、前記電源電圧Ｖ１の絶対値が前記動作限
界電圧Ｖ２の絶対値より小さく、かつ、前記動作限界電
圧Ｖ３の絶対値以上の場合、前記第２増幅回路の第２の
入力端に入力される信号によって駆動される前記トラン
ジスタ対の一方のトランジスタのみが通常の増幅動作を
することを特徴とする半導体装置。 - 【請求項４】ゲートが入力端で、ソースが第２電源端子
に接続され、ドレインが出力端に接続され第１導電型チ
ャネルを有する第１トランジスタと、 ゲートが前記入力端に接続され、ソースが前記第２電源
端子に接続され、第１導電型チャネルを有する第２トラ
ンジスタと、 一端が前記第１電源端子に接続された第１定電流源とゲ
ートとドレインが供に前記第１定電流源の他端に接続さ
れ、第１導電型チャネルを有する第３トランジスタと、 ゲートとドレインが供に前記第３トランジスタのソース
に接続され、ソースが前記第２電源端子に接続され、第
１導電型チャネルを有する第４トランジスタと、 ゲートが前記第３トランジスタのドレインに接続され、
ドレインが第１電源端子に接続され、ソースが第２トラ
ンジスタのドレインに接続され、第１導電型チャネルを
有する第５トランジスタと、 ゲートが第２トランジスタのドレインに接続され、ソー
スが第２電源端子に接続され、第１導電型チャネルを有
する第６トランジスタと、 ソースが前記第１電源端子に接続され、ゲートとドレイ
ンが供に前記第６トランジスタのドレインに接続され、
第２導電型チャネルを有する第７トランジスタと、 ソースが前記第７トランジスタのソースに接続され、ゲ
ートが第７トランジスタのゲートに接続されてカレント
ミラー回路を構成し、ドレインが出力端子に接続されて
前記第１トランジスタと供にプッシュプル型トランジス
タ対を構成し、第２導電型チャネルを有する第８トラン
ジスタと、 一端が前記第１電源端子に接続された第２定電流源と、 ドレインが前記第２定電流源の他端に接続され、ゲート
が前記第４トランジスタのゲートに接続され、ソースが
前記第２電源端子に接続され、第１導電型チャネルを有
する第９トランジスタと、 ソースが前記第２電源端子に接続され、ゲート及びドレ
インが前記第９トランジスタのドレインに接続され、第
１導電型チャネルを有する第１０トランジスタと、 ソースが前記第１０トランジスタのソースに接続され、
ゲートが前記第１０トランジスタのゲートに接続されて
カレントミラー回路が構成され、ドレインが前記第７ト
ランジスタのゲートに接続され、第１導電型チャネルを
有する第１１トランジスタと、 前記第２電源端子と前記第１電源端子の間の電源電圧Ｖ
１の絶対値が前記第１定電流源及び第３トランジスタ及
び第４トランジスタを動作させる動作限界電圧Ｖ２の絶
対値以上の場合、前記第２定電流源の電流が前記第９ト
ランジスタに流れて、前記第１０トランジスタ及び第１
１トランジスタからなるカレントミラー回路に電流が流
れないことによって、前記第１トランジスタ及び前記第
８トランジスタからなるトランジスタ対が通常のプッシ
ュプル動作をし、 前記電源電圧Ｖ１の絶対値が前記動作限界電圧Ｖ２の絶
対値より小さく、かつ、前記第２定電流源及び第９トラ
ンジスタを動作させる動作限界電圧Ｖ３の絶対値以上の
場合、第２定電流源の電流が前記第９トランジスタに流
れずに前記第１０トランジスタ及び前記第１１トランジ
スタからなるカレントミラー回路に流れることによっ
て、前記第７トランジスタ及び前記第８トランジスタが
定電流源動作をし、前記第１トランジスタのみが通常の
増幅動作をすることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06283996A JP3338280B2 (ja) | 1996-03-19 | 1996-03-19 | 増幅器及び半導体装置 |
| US08/791,056 US5789980A (en) | 1996-03-19 | 1997-01-28 | Amplifier and semiconductor device which are operated at a low voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06283996A JP3338280B2 (ja) | 1996-03-19 | 1996-03-19 | 増幅器及び半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260968A JPH09260968A (ja) | 1997-10-03 |
| JP3338280B2 true JP3338280B2 (ja) | 2002-10-28 |
Family
ID=13211888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06283996A Expired - Lifetime JP3338280B2 (ja) | 1996-03-19 | 1996-03-19 | 増幅器及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5789980A (ja) |
| JP (1) | JP3338280B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3940485B2 (ja) * | 1997-02-27 | 2007-07-04 | 東芝マイクロエレクトロニクス株式会社 | 基準電圧発生回路 |
| KR100265336B1 (ko) * | 1997-06-30 | 2000-09-15 | 김영환 | 트랜스컨덕터 |
| US6249187B1 (en) | 1997-12-23 | 2001-06-19 | Texas Instruments Incorporated | Monolithic CRT video power amplifier system |
| JP3150101B2 (ja) * | 1998-04-20 | 2001-03-26 | 日本電気アイシーマイコンシステム株式会社 | 演算増幅回路 |
| US6064262A (en) * | 1998-09-25 | 2000-05-16 | Lucent Technologies Inc. | CMOS differential amplifier having offset voltage cancellation and common-mode voltage control |
| US6292057B1 (en) * | 1998-12-18 | 2001-09-18 | Texas Instruments Incorporated | Output stage of an operational amplifier and method having a latchup-free sourcing current booster for driving low impedance loads |
| US6127891A (en) * | 1999-04-05 | 2000-10-03 | National Semiconductor Corporation | Low voltage class AB amplifier with gain boosting |
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| JP2003110367A (ja) * | 2001-09-28 | 2003-04-11 | Denso Corp | センサ用半導体集積回路装置 |
| DE10157962C1 (de) * | 2001-11-26 | 2003-07-03 | Texas Instruments Deutschland | Komparator |
| KR100485796B1 (ko) * | 2003-01-23 | 2005-04-28 | 삼성전자주식회사 | 부스팅 회로 |
| US6747514B1 (en) * | 2003-02-25 | 2004-06-08 | National Semiconductor Corporation | MOSFET amplifier with dynamically biased cascode output |
| TWI237940B (en) * | 2004-09-29 | 2005-08-11 | Via Tech Inc | Switched op amplifier and method of operation |
| JP2007116569A (ja) * | 2005-10-24 | 2007-05-10 | Niigata Seimitsu Kk | オペアンプの開放利得調整回路 |
| US9310825B2 (en) * | 2009-10-23 | 2016-04-12 | Rochester Institute Of Technology | Stable voltage reference circuits with compensation for non-negligible input current and methods thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2543872B2 (ja) * | 1986-08-13 | 1996-10-16 | 株式会社東芝 | 増幅回路 |
-
1996
- 1996-03-19 JP JP06283996A patent/JP3338280B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-28 US US08/791,056 patent/US5789980A/en not_active Expired - Fee Related
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| US5789980A (en) | 1998-08-04 |
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