CN102376283B - 输出电路、数据驱动器和显示装置 - Google Patents

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Abstract

提供输出电路、数据驱动器和显示装置。输出电路具有差动放大电路、输出放大电路、控制电路，差动放大电路具有将输入端子和输出端子的电压差动输入的差动输入级、与第一和第二电源端子连接的第一和第二电流镜、连接在第一和第二电流镜的输入间、输出间的第一、第二联络电路，输出放大电路具有连接在第一电源端子和输出端子之间且控制端子与第一电流镜的输出和第二联络电路的一端的连接点连接的第一导电型的第一晶体管、连接在第三电源端子与输出端子之间且控制端子与第二联络电路的另一端连接的第二导电型的第二晶体管，控制电路具有连接在第二电流镜的输出和第二联络电路的另一端之间而接受偏置信号的第一导电型的第三晶体管。

Description

输出电路、数据驱动器和显示装置
技术领域
本发明涉及输出电路和采用该输出电路的数据驱动器以及显示装置。
背景技术
近来，以薄型、轻量、低功耗为特征的液晶显示装置(LCD)广泛普及于显示装置，并且在移动电话机(mobilphone、cellphone)、PDA(个人数字助理)、移动信息终端、笔记本PC等的移动设备的显示部中得到广泛应用。但是，最近随着液晶显示装置的大画面化、动画处理技术的提高，除了移动用途之外，也能够实现放置型的大画面显示装置或大画面液晶电视。作为这些液晶显示装置，可以使用能够进行高精细显示的有源矩阵驱动方式的液晶显示装置。
参照图7，先对有源矩阵驱动方式的液晶显示装置的典型构成进行说明。并且，在图7的(A)中以框图示出液晶显示装置的要部构成，在图7的(B)中示出液晶显示装置的显示面板的单位像素的要部构成。在图7的(B)中，以示意性的等效电路来表示单位像素。
参照7的(A)，有源矩阵驱动方式的薄型显示装置通常构成为包括电源电路940、显示控制器950、显示面板960、栅极驱动器970、数据驱动器980。在显示面板960中，包含像素开关964和显示元件963的单位像素以矩阵状配置(例如在彩色SXGA(SupereXtendedGraphicArray：超级扩展型图形阵列)面板的情况下，1280×3像素列×1024像素行)，向各单位像素传输从栅极驱动器970输出的扫描信号的扫描线961、和传输从数据驱动器980输出的灰度电压信号的数据线962呈格子状配线。此外，栅极驱动器970和数据驱动器980被显示控制器950所控制，通过显示控制器950供给各自所需的时钟CLK、控制信号等，影像数据以数字信号供给至数据驱动器980。电源电路940向栅极驱动器970、数据驱动器980供给所需电源。显示面板960由半导体基板构成，特别是在大画面显示装置中广泛采用在玻璃基板或塑料基板等绝缘性基板上以薄膜晶体管(TFT)形成像素开关等的半导体基板。
上述显示装置，根据扫描信号来控制像素开关964的接通或断开，当像素开关964为接通(导通状态)时，对显示元件963施加与影像数据对应的灰度电压信号，通过根据该灰度电压信号而改变显示元件963的亮度来显示图像。
1个画面量数据的改写是在1帧期间(60Hz驱动时通常约为0.017秒)内进行，通过各扫描线961按照每1像素行(每行)顺次被选择(像素开关964接通)，在选择期间内通过各数据线962将灰度电压信号经由像素开关964供给给显示元件963。此外，有时也存在通过扫描线同时选择多个像素行或者以60Hz以上的帧频率被驱动的情况。
在液晶显示装置的情况下，参照图7的(A)和图7的(B)，显示面板960构成为包括：作为单位像素以矩阵状配置像素开关964和透明的像素电极973的半导体基板、在整个面上形成1个透明电极974的相向基板、使这2张基板相向而在其中间封入液晶的构造。此外，构成单位像素的显示元件963具有：像素电极973、相向基板电极974、液晶电容971和辅助电容972。另外，在显示面板的背面上作为光源具有背光(未图示)。
在因来自扫描线961的扫描信号而像素开关964接通(导通)时，来自数据线962的灰度电压信号施加于像素电极973，透过液晶的背光的透过率因各像素电极973与相向基板电极974之间的电位差而变化，在像素开关964被断开(非导通)后，也能够通过液晶电容971和辅助电容972将该电位差保持一定期间来进行显示。
另外，在液晶显示装置的驱动中为了防止液晶的劣化而对相向基板电极974的共模电压(COM)进行按照每个像素通常以1帧周期切换电压极性(正或负)的驱动(反转驱动)。作为典型驱动有在邻接像素间成为不同的电压极性的点反转驱动、或在相邻数据线间成为不同的电压极性的列反转驱动。在点反转驱动中按照1个选择期间(1个数据期间)向数据线962输出不同的电压极性的灰度电压信号，在列反转驱动中按照每1个选择期间(1个数据期间)向数据线962输出相同的电压极性的灰度电压信号(按照每1帧周期进行极性反转)。
图8为引用专利文献1的图6的图(具体参照专利文献1的记载)。差动级14具有NMOS晶体管MN11、MN12、MN13、MN15、MN16、PMOS晶体管MP11、MP12、MP13、MP15、MP16、恒定电流源I11、I12、浮动电流源I13、开关SW11、SW12。NMOS晶体管MN11、MN12各自的栅极与开关电路6、输入端子12连接而形成Nch差动对。恒定电流源I11被供给负电源电压VSS而向Nch差动对晶体管(NMOS晶体管MN11、MN12)供给偏置电流。PMOS晶体管MP11、MP12各自的栅极与开关电路6、输入端子12连接而形成Pch差动对。恒定电流源I12被供给正电源电压VDD而向Pch差动对晶体管(PMOS晶体管MP11、MP12)供给偏置电流。NMOS晶体管MN11和PMOS晶体管的栅极通过开关电路6与输出端子11或输出端子21连接。
PMOS晶体管MP15、MP16的源极与电源端子15(正电源电压VDD)共通连接，漏极与Nch差动对晶体管(NMOS晶体管MN11、MN12)的各自漏极分别连接。并且，PMOS晶体管MP15的漏极经由开关SW11和PMOS晶体管MP13与浮动电流源I13连接。另外，PMOS晶体管MP15、MP16的栅极与浮动电流源I13和PMOS晶体管MP13的漏极共通连接。由此，PMOS晶体管MP15、MP16起到折叠式共源共栅放大器(foldedcascode)连接的有源负载的作用。向PMOS晶体管MP13的栅极供给偏置电压BP2。
NMOS晶体管MN15、MN16的源极与电源端子16(负电源电压VSS)共通连接，漏极与Pch差动对晶体管(PMOS晶体管MP11、MP12)的各自漏极分别连接。另外，NMOS晶体管MN15的漏极，经由开关SW12和NMOS晶体管MN13与浮动电流源I13连接。再有，NMOS晶体管MN15、MN16的栅极与浮动电流源I13和NMOS晶体管MN13的漏极共通连接。由此，NMOS晶体管MN15、MN16起到折叠式共源共栅放大器连接的有源负载的作用。向NMOS晶体管MN13的栅极供给偏置电压BN2。开关SW11、12始终为接通状态(导通状态)。
NMOS晶体管MN12和PMOS晶体管MP16的漏极与输入级输出端子51连接，并经由开关SW51、SW52与输出级13(PMOS晶体管MP14的源极)和输出级23(PMOS晶体管MP24的源极)连接。PMOS晶体管MP12和NMOS晶体管MN16的漏极与输入级输出端子52连接，并经由SW53、SW54与输出级13(NMOS晶体管MN14的源极)和输出级23(NMOS晶体管MN24的源极)连接。通过上述这种构成，从NMOS晶体管MN12以及PMOS晶体管MP16的漏极(输入级输出端子51)、和PMOS晶体管MP12和NMOS晶体管MN16的漏极(输入级输出端子52)输出与输入到输入端子12上的输入信号Vin1对应的2个输入级输出信号Vsi11、Vsi12。
差动级24也是同样的构成。其中，NMOS晶体管MN11～MN16、PMOS晶体管MP11～MP16、恒定电流源I11、I12、浮动电流源I13、开关SW11、SW12、SW51～SW54、偏置电压BP12、BN12、输入级输出端子51、52、输入级输出信号Vsi11、Vsi12，分别改写为NMOS晶体管MN21～MN26、PMOS晶体管MP21～MP26、恒定电流源I21、I22、浮动电流源I23、开关SW21、SW22、SW55～SW58、偏置电压BP22、BN22、输入级输出端子53、54、输入级输出信号Vsi21、Vsi22。
差动级14(24)具有被输入输入信号Vin1(Vin2)的2个差动对，差动对分别具有进行折叠式共源共栅放大器连接的有源负载。2个差动对和有源负载分别由不同导电型的晶体管构成。因此，从差动级14(24)输入到输出级13或23的2个输入级输出信号Vi11、Vi12(Vi21、Vi22)成为输入电平不同的同相信号。
在差动级14(24)中，输入信号Vin1(Vin2)的电压范围为VSS～VDS(sat)+VGS的情况下，仅通过Pch差动对(PMOS晶体管MP11、MP12(MP21、MP22))动作，在输入信号Vin1(Vin2)的电压范围为VDS(sat)+VGS～VDD-(VDS(sat)+VGS)的情况下，Pch差动对(PMOS晶体管MP11、MP12(MP21、MP22))和Nch差动对(NMOS晶体管MN11、MN12(MN21、MN22))两者动作，在输入信号Vin1(Vin2)的电压范围为VDD-(VDS(sat)+VGS)～VDD的情况下，仅Nch差动对(NMOS晶体管MN11、MN12(MN21、MN22))动作。这里，VDS(sat)是恒定电流源I11、I12(I21、I22)包含的晶体管的三极管区域和五极管区域的切换界限的源极和漏极之间电压，VGS是形成差动对的晶体管(NMOS晶体管MN11、MN12(MN21、MN22)、PMOS晶体管MP11、MP12(MP21、MP22))的栅极和源极之间电压。其结果，差动级14、24在输入电压VSS～VDD的所有电压范围内进行Rail-to-Rail动作。
正专用输出级13具有NMOS晶体管MN14、MN17、MN18、PMOS晶体管MP14、MP17、MP18、相位补偿电容C1、C2。PMOS晶体管MP17与NMOS晶体管MN17的漏极和源极相互连接，分别向各自栅极供给偏置电压BP11、BN11而作为浮动电流源发挥功能。PMOS晶体管MP14的栅极与偏置恒定电压源(偏置电压BP12)连接，漏极与浮动电流源(PMOS晶体管MP17和NMOS晶体管MN17)的一端连接。NMOS晶体管MN14的栅极与偏置恒定电压源(偏置电压BN12)连接，漏极与浮动电流源(PMOS晶体管MP17和NMOS晶体管MN17)的另一端连接。另外，PMOS晶体管MP14的源极经由相位补偿用电容C11与输出端子11连接，NMOS晶体管MN14的源极经由相位补偿用电容C12与输出端子11连接。
PMOS晶体管MP18的漏极和NMOS晶体管MN18的漏极经由输出端子11连接。PMOS晶体管MP18的栅极与浮动电流源的一端(以及PMOS晶体管MP14的漏极)连接，源极与电源端子15(正电源电压VDD)连接。NMOS晶体管MN18的栅极与浮动电流源的另一端(以及NMOS晶体管MN14的漏极)连接，源极与被供给电源电压VML的电源端子17连接。
负专用输出级23也为同样的构成。其中，NMOS晶体管MN14、MN17、MN18、PMOS晶体管MP14、MP17、MP18、相位补偿用电容C11、12、电源端子15(正电源电压VDD)、电源端子17(电源电压VML)、偏置电压BP11、BP12、BN11、BN12分别改写为NMOS晶体管MN24、MN27、MN28、PMOS晶体管MP24、MP27、MP28、相位补偿用电容C21、C22、电源端子16(负电源电压VSS)、电源端子18(电源电压VMH)、偏置电压BP21、BP22、BN21、BN22。
开关SW61，对输出端子11和差动级14(NMOS晶体管MN11、PMOS晶体管MP11)之间的连接进行控制。开关SW62，对输出端子11和差动级24(NMOS晶体管MN21、PMOS晶体管MP21)之间的连接进行控制。开关SW63，对输出端子21和差动级24(NMOS晶体管MN21、PMOS晶体管MP21)之间的连接进行控制。开关SW64，对输出端子21和差动级14(NMOS晶体管MN11、PMOS晶体管MP11)之间的连接进行控制。
输出级13(23)的输入晶体管(PMOS晶体管MP14(MP24)和NMOS晶体管MN14(MN24))、输出晶体管(PMOS晶体管MP18(MP28)、NMOS晶体管MN18(MN28))分别相对于输出端子11(21)对称地形成。输出级13(23)将基于输入电平不同的同相的2个输入级输出信号Vsi11、Vsi12(Vsi21、Vsi22)的单端信号作为输出信号Vout1(Vout2)向输出端子11(21)输出。此时，输出晶体管(PMOS晶体管MP18、NMOS晶体管MN18)的无功电流取决于偏置电压BP11、BN11。
图8所示构成是半VDD放大器(将驱动用电源按照正极、负极性的动态范围而设置的放大器)，具有差动级14(24)、输出级13(23)，相对于差动级14(24)的电源电压范围VDD～VSS(VDD～VSS)，输出级13(23)的电源电压范围有时较小为VDD～VML(VMH～VSS)(例如VML＝VMH＝VDD/2)。
在高速驱动(列反转驱动)数据线等的大负载时，例如差动级14与输出级13连接而将正极输入电压(Vin1)输入到差动级14，差动级24与输出级23连接而将负极输入电压(Vin2)输入到差动级24。在向差动级14输入VDD电源电压附近的正极输入电压时(输出端子对VDD电源电压侧进行充电动作)，输出级13的输出级晶体管MP18、MN18的栅极电压有时暂态地大幅下降至比中位电源电压VML低的VSS电源电压附近。在该状态下，如果正极输入电压变化到低电压侧(例如VML附近)，则在输出级晶体管(MP18、MN18)的栅极电压临时恢复到与VML相比处于高电位侧的输出稳定状态时的电压之前，不导通NMOS晶体管MN18且不切换到放电动作。因此，在输出信号电压中产生延迟。同样地，向差动级24输入VSS电源电压附近的负极输入电压，输出级23的输出级晶体管MP28、MN28的栅极电压大幅上升至VDD电源电压附近的状态下，如果负极输入电压变化到高电压侧(例如VMH附近)，则在输出信号电压中产生延迟。
另一方面，在向差动级14输入电源VML附近的正极输入电压时，输出级13的输出级晶体管(MP18、MN18)的栅极电压仅上升至VDD附近的电压。在该状态下，即使正极输入信号变化到VDD侧，输出级晶体管(MP18、MN18)的栅极电压也会迅速回复到输出稳定状态时的电压，接着，输出级晶体管MP18的栅极电压迅速下降而切换到放电动作，从而不易发生输出信号的延迟。同样地，在向差动级24输入电源VMH附近的负极输入电压时，输出级23的输出级晶体管MP28、MN28的栅极电压仅下降至VSS电源电压附近。在该状态下，即使负极输入电压变化到VSS，也不易发生输出信号电压的延迟。
图9是从专利文献2的图4引用的附图(变更了参考符号)。参照图9，正极放大器210具有差动输入级、中间级、输出级。正极放大器110的差动输入级具有：具有第一端子与低位电压源VSS连接的电流源M15和共通源极与电流源M15的第二端子连接的Nch差动对(M11、M12)的差动部210A；以及在Nch差动对(M11、M12)的输出对和高位电源VDD2之间连接的Pch电流镜(M13、M14)。对Nch差动对(M11、M12)的输入对的非反转输入端(M12的栅极)输入正极参考电压V11，反转输入端(M11的栅极)与放大器输出端子N11连接。
正极放大器210的放大级具有：Pch电流镜(M13、M14)的输入端(M12和M14的连接点)与栅极连接而连接在高位电压源VDD2与放大器输出端子N11之间的充电作用的放大晶体管M16；以及连接在放大器输出端子N11与中位电压源VDD1之间的放电作用的放大晶体管M18。
正极放大器210的中间级具有：浮动电流源M51、M52、电流源M53、M54。浮动电流源M51由Pch晶体管M51构成，该Pch晶体管M51的栅极被输入偏置电压BP1，源极与放大晶体管M16的栅极N13连接，漏极与放大晶体管M18的栅极端子N15连接。浮动电流源M52由Nch晶体管M52构成，该Nch晶体管M52的栅极被输入偏置电压BN1，漏极与放大晶体管M16的栅极端子N13连接，源极与放大晶体管M18的栅极端子N15连接。电流源M53连接在高位电压源VDD2与放大晶体管M16的栅极端子N13之间。电流源M54连接在中位电压源VDD1与放大晶体管M18的栅极端子N15之间。浮动电流源M51、M52的合计电流被设定为与电流源M53和M54的各个大致相等的电流。
负极放大器220具有：差动输入级、中间级、输出级。负极放大器220的差动输入级具有：具有第一端子与高位电压源VDD2连接的电流源M25和共通源极与电流源M25的第二端子连接的Pch差动对(M21、M22)的差动部220A；以及连接在Pch差动对(M21、M22)的输出对和低位电压源VSS之间的Nch电流镜(M23、M24)。对Pch差动对(M21、M22)的输入对的非反转输入端(M22的栅极)输入负极参考电压V21，反转输入端(M21的栅极)与放大器输出端子N12连接。
负极放大器220的放大级具有：Nch电流镜(M23、M24)的输入端(M22和M24的连接点)与栅极连接，并连接在放大器输出端子N12与低位电压源VSS之间的放电作用的放大晶体管M26；以及连接在中位电源VDD1与放大器输出端子N12之间的充电作用的放大晶体管M28。
负极放大器220的中间级具有：浮动电流源M61、M62、电流源M63、M64。浮动电流源M61由Pch晶体管M61构成，该Pch晶体管M61的栅极被输入偏置电压BP2，漏极与放大晶体管M26的栅极端子N14连接，源极与放大晶体管M28的栅极端子N16连接。浮动电流源M62由Nch晶体管M62构成，该Nch晶体管M6的栅极被输入偏置电压BN2，源极与放大晶体管M26的栅极端子N14连接，漏极与放大晶体管M28的栅极端子N16连接。电流源M63连接在中位电压源VDD1与放大晶体管M28的栅极N16之间。电流源M64连接在放大晶体管M26的栅极14与低位电压源VSS之间。浮动电流源M61、M62的合计电流被设定为与电流源M63和M64的各个大致相等的电流。
正极放大器210和负极放大器220的中间级和输出级的电源电压的电位差是差动部210A、220A的电源电压的电位差的1/2。
正极放大器210和负极放大器220的各放大器的消耗电流的大部分流入到输出级，因此功耗也可以为约1/2。
图9也是半VDD放大器，相对于正极放大器210的差动级的电源电压范围VDD2～VSS，正极放大器的输出级电路(包含中间级)的电源电压范围VDD2～VDD1较小。例如，VDD1＝VDD2/2。
在图9的关联技术中，与电源电压范围VDD2～VDD1对应地降低正极放大器210的输出级的构成元件的耐压，因此为了不脱离耐压而具有以输出级PMOS晶体管M16的栅极电压钳位于VDD1(PMOS晶体管M16的栅极电压不会变成低于VDD1的低电位)的方式作用的辅助晶体管M31。辅助晶体管M31连接在输出级PMOS晶体管M16的栅极与电源VDD2之间，栅极接受偏置电压VBN。另外，与电源电压范围VDD1～VSS对应地降低负极放大器220的输出级的构成元件的耐压，因此为了不脱离耐压，具有以输出级NMOS晶体管M26的栅极电压钳位于VDD1(PMOS晶体管M26的栅极电压不会变成高于VDD1的高电位)的方式作用的辅助晶体管M41。辅助晶体管M41连接在输出级NMOS晶体管M26的栅极与电源VSS之间，栅极接受偏置电压VBP。
专利文献1：特开2009-244830号公报(图6)
专利文献2：特开2008-116654号公报(图4)
发明内容
以下进行关联技术的分析。
在图8所示关联技术中，在高速驱动(列反转驱动)数据线等的大负载(负载电容大)的情况下，正极输入电压从电源VDD附近(充电动作)变化到电源VML附近(放电动作)时，充电动作时大幅下降的输出级13的输出级晶体管MP18、MN18的栅极电压延迟恢复到切换为放电动作的电压，因此在输出信号电压中产生延迟。并且，负极输入电压从电源VSS附近(放电动作)变化到电源VMH附近(充电动作)时，放电动作时大幅上升的输出级23的输出级晶体管MP28、MN28的栅极电压延迟恢复到切换为充电动作的电压，因此在输出信号电压中产生延迟。
在图9所示关联技术中，正极放大器210的辅助晶体管M31进行钳位动作时，除了正极放大器210的无功电流之外从高电位电源VDD2通过辅助晶体管M31向放大晶体管M16的栅极N13流过电流，因此功耗增大。并且，负极放大器220的辅助晶体管M41进行钳位动作时，除了负极放大器220的无功电流之外通过放大晶体管M26从栅极N14向低电位电源VSS流过电流，因此功耗增大。
因此，本发明是针对上述课题做出的，其目的在于提供避免在输出信号电压中发生延迟且抑制消耗电流增大的输出电路以及具有该输出电路的数据驱动器和显示装置。
解决上述课题的至少其一的本发明没有特别限定于以下方案，但大概构成为如下。
根据本发明，提供一种输出电路，该输出电路具有差动放大电路、输出放大电路、控制电路、输入端子、输出端子、分别被供给第一至第三电源电压的第一至第三电源端子，上述第三电源电压为上述第一电源电压和上述第二电源电压之间的电压，
上述差动放大电路，具有：
差动输入级，将上述输入端子的输入信号和上述输出端子的输出信号以差动方式输入的；以及
第一和第二电流镜，分别包含与上述第一和第二电源端子分别连接的第一和第二导电型的晶体管对，
上述第一和第二电流镜的至少一方接受上述差动输入级的输出电流，
上述差动放大电路，还具有：
第一联络电路，连接在上述第一和第二电流镜的输入节点之间；以及
第二联络电路，连接在上述第一和第二电流镜的输出节点之间，
上述输出放大电路，具有：
第一导电型的第一晶体管，连接在上述第一电源端子和上述输出端子之间，控制端子连接到上述第一电流镜的输出节点和上述第二联络电路的一端的连接点；以及
第二导电型的第二晶体管，连接在上述输出端子与上述第三电源端子之间，控制端子与上述第二联络电路的另一端连接，
上述控制电路具有第一导电型的第三晶体管，该第一导电型的第三晶体管的第一端子连接到上述第二联络电路的上述另一端和上述输出放大电路的上述第二晶体管的控制端子的连接点，第二端子与上述第二电流镜的输出节点连接，控制端子接受与上述第三电源端子的电压对应的偏置信号。
根据本发明，输出电路具有偏置电路，
该偏置电路包括：
第一导电型的第四晶体管，第一端子与上述第三电源端子连接，第二端子与控制端子共通连接；以及
负载元件，连接在上述第四晶体管的第二端子和上述第二电源端子之间，
将上述第四晶体管的上述第二端子的电压作为上述偏置信号供给。
根据本发明，提供一种数据驱动器，其具有多个上述输出电路，相对于多个上述输出电路共通地具有上述偏置电路。根据本发明，提供一种具有该数据驱动器显示装置。
根据本发明，能够实现消除输出信号电压的延迟并且抑制消耗电流增大的输出电路以及具有该输出电路的数据驱动器和显示装置。
附图说明
图1表示本发明第一实施方式的构成。
图2表示本发明第二实施方式的构成。
图3表示本发明第三实施方式的构成。
图4表示本发明第四实施方式的构成。
图5表示本发明的一个实施例与比较例的模拟波形。
图6表示本发明第五实施方式的构成。
图7的(A)、图7的(B)表示液晶显示装置、像素的构成。
图8为引用专利文献1的图6的图。
图9为与专利文献2的图4对应的图。
附图标记说明
3、4、5、6：开关电路；
11、21：输出端子；
12、22：输入端子；
13、23：输出级电路；
14、24：输入差动级电路；
15、16、17、18：电源端子；
31：奇数端子；
32：偶数端子；
41、42：端子；
51～54：输入级输出端子；
61～64：输出级输入端子；
100A～100D：输出电路；
210：正极放大器；
210A：差动部；
220：负极放大器；
220A：差动部；
230：输出开关电路；
801：移位寄存器；
802：数据寄存器/锁存器；
803：电平移动器组；
804：参考电压发生电路；
805：解码电路组；
806：输出电路组；
808、809：偏置电路；
940：电源电路；
950：显示控制器；
960：显示面板；
961：扫描线；
962：数据线；
963：显示元件；
964：像素开关；
970：栅极驱动器；
971：液晶电容；
972：辅助电容；
973：像素电极；
974：相向基板电极；
980：数据驱动器；
984：像素开关。
具体实施方式
本发明的输出电路具有：差动放大电路、输出放大电路(120)、控制电路(160)、输入端子(101)、输出端子(102)、被供给第一至第三电源电压的第一至第三电源端子(VDD、VSS、VML)。上述第三电源电压(VML)设定为上述第一和第二电源(VDD、VSS)之间的电位。
差动放大电路具有：将上述输入端子(101)的输入信号(VI)和上述输出端子(102)的输出信号(VO)以差动方式输入的差动输入级(110)；与第一和第二电源(VDD、VSS)分别连接且至少一方接受上述差动输入级(110)的输出电流的第一和第二电流镜(130、140)；连接在上述第一和第二电流镜(130、140)的输入彼此之间的第一联络电路(150L)；连接在上述第一和第二电流镜(130、140)的输出彼此之间的第二联络电路(150R)。
输出放大电路具有：连接在上述第一电源端子(VDD)和上述输出端子(102)之间且控制端子连接到上述第一电流镜(130)的输出和上述第二联络电路(150R)的一端的连接点的第一导电型的第一晶体管(121)；连接在上述第三电源端子(VML)和上述输出端子(102)之间且控制端子与上述第二联络电路(150R)的另一端连接的第二导电型的第二晶体管(122)。
上述控制电路(160)具有：连接在上述第二电流镜(140)的输出和上述第二联络电路(150R)的上述另一端之间，接受与上述第三电源端子(VML)的电压对应的偏置信号(BP3)的第一导电型的第三晶体管(161)。
还可具有偏置电路(165)，该偏置电路(165)包括：第一端子与上述第三电源端子(VML)连接且第二端子与控制端子共通连接的第一导电型的第四晶体管(162)连接在上述第四晶体管(162)的第二端子与上述第二电源之间的负载元件(163)，并且该偏置电路(165)将上述第四晶体管(162)的上述第二端子的电压作为上述偏置信号(BP3)供给。以下对实施方式进行说明。
<第一实施方式>
图1示出本发明第一实施方式的输出电路的构成。图1的构成与图8的正极驱动放大器(图8的14和13)对应。参照图1，本实施方式的输出电路具有：差动放大电路、输出放大电路、第一控制电路、输入端子、输出端子、第一至第三电源VDD、VSS、VML的各电源端子。向VML电源端子供给VDD、VSS的电源电压之间的电压。
在本实施方式中，差动放大电路，具有：输入差动级110、第一电流镜130以及第二电流镜140。上述输入差动级110具有：恒定电流源113，一端与VSS电源端子连接Nch差动对，包含共通源极与恒定电流源113的另一端连接且与输入端子101和输出端子102分别连接的NMOS晶体管112、111；恒定电流源116，一端与VDD电源端子连接；以及Pch差动，包含共通源极与恒定电流源116的另一端连接且与输入端子101和输出端子102分别连接的PMOS晶体管114、115。上述第一电流镜130由源极与VDD电源端子连接且栅极共通连接的PMOS晶体管131、132、以及源极与PMOS晶体管131、132的漏极分别连接且栅极共通连接而接受的第一偏置电压BP1的PMOS晶体管133、134构成，PMOS晶体管133的漏极与PMOS晶体管131和132的共通栅极连接。上述第二电流镜140由源极与VSS电源端子连接且栅极共通连接的NMOS晶体管141、142、以及源极与NMOS晶体管141、142的漏极分别连接且栅极共通连接而接受第二偏置电压BN1的NMOS晶体管143、144构成，NMOS晶体管143的漏极与NMOS晶体管141、142的共通栅极连接。构成Nch差动对的输出的NMOS晶体管111、112的漏极与PMOS晶体管131和133的连接节点N6、以及PMOS晶体管132和134的连接节点N5分别连接。构成Pch差动对的输出的PMOS晶体管114、115的漏极与NMOS晶体管141和143的连接节点N8、以及NMOS晶体管142和144的连接节点N7分别连接。
在本实施方式中，差动放大电路，还具有第一联络电路150L以及第二联络电路150R。上述第一联络电路150L由电流源151构成，该电流源151连接在形成第一电流镜130的输入节点N2的PMOS晶体管133的漏极节点、和形成第二电流镜140的输入节点N4的NMOS晶体管143的漏极节点之间，上述第二联络电路150R具有PMOS晶体管152和NMOS晶体管153，该PMOS晶体管152和NMOS晶体管153并列连接在形成第一电流镜130的输出节点N1的PMOS晶体管134的漏极节点、和形成第二电流镜140的输出节点N3的NMOS晶体管144的漏极节点之间，栅极分别接受第三、第四偏置电压BP2、BN2。
在本实施方式中，输出放大电路120具有：PMOS晶体管121，连接在VDD电源端子与输出端子102之间，栅极连接到第一电流镜130的输出节点N1和第二联络电路150R的一端的连接点；以及NMOS晶体管122，连接在VML电源端子与输出端子102之间，栅极与第二联络电路150R的另一端N3A连接。
在本实施方式中，还具有控制电路160。该控制电路160具有PMOS晶体管161，该PMOS晶体管161的源极连接到第二联络电路150R的上述另一端和NMOS晶体管122的栅极的连接点N3A，漏极与第二电流镜140的输出节点N3连接，栅极接受与VML电源端子的电压对应的第五偏置信号BP3。
在本实施方式中，还具有偏置电路165。该偏置电路165包含源极与VML电源端子连接且漏极与栅极共通连接的(即二极管连接的)PMOS晶体管162、以及连接在PMOS晶体管162的漏极和VSS电源端子之间的负载元件163，将PMOS晶体管162的漏极电压作为第五偏置信号BP3供给。并且，负载元件163由电流源构成，但也可以是晶体管、电阻元件等。
此外，在本实施方式中，相对于多个输出电路100A具有一个偏置电路165，对于多个输出电路100A的控制电路160共通供给偏置电压BP3。
相对于差动放大电路的电源电压范围VDD～VSS，输出放大电路120的电源电压范围设定为VDD～VML。例如VML＝VDD/2。
从偏置电路165输出的偏置电压BP3为比VML低PMOS晶体管162的阈值电压的绝对值(|Vtp|)程度的电压。
此外，在图1中，第一、第二电流镜130、140采用低电压共源共栅放大器电流镜构成，但是也可采用单级的电流镜构成。单级的电流镜构成作为其它实施方式将后述。
在高速驱动(列反转驱动)大画面液晶显示装置的数据线等大电容负载的情况下，输入电源VDD附近的正极输入电压时(输出端子102的充电动作)，因第二电流镜140的输出电流的增加而PMOS晶体管121的栅极电位和NMOS晶体管122的栅极电位下降。
当输出放大电路120的NMOS晶体管122的栅极电位N3A将要从VML进一步降时(即PMOS晶体管161的源极电位要比VML低下时)，在PMOS晶体管161的栅极源极间电压为阈值电压以下时刻，PMOS晶体管161被截止，VDD与VSS间的电流通路(PMOS晶体管132、134、第二联络电路150R、PMOS晶体管161、NMOS晶体管144、142)被切断，节点N3A保持于VML附近(不低至VML以下)。并且，输出放大电路120的PMOS晶体管121的栅极电位也不会下降至VML以下。
在该状态下，当输入电源VML附近的正极输入电压时(输出端子102的放电动作)，输出放大电路120的PMOS晶体管121的栅极节点N1迅速上升至输出稳定状态时的电压(VDD-|Vtp|)，NMOS晶体管122的栅极节点N3A迅速上升至输出稳定状态时的电压(VML+Vtn)，接着，节点N1、N3A分别上升，PMOS晶体管121成为截止状态，NMOS晶体管122成为接通状态(导通状态)，迅速开始输出端子102的VML附近的放电动作。因此，根据本实施方式，输出级晶体管的栅极电压不会像图8所示关联技术那样低于VML，从而避免输出信号的延迟。
此外，控制电路160的PMOS晶体管161变成截止时的节点N3A的电压成为比偏置电路165的偏置电压BP3高PMOS晶体管161的阈值电压的绝对值(|Vtp|)的电压。因此，当偏置电路165的PMOS晶体管162与控制电路160的PMOS晶体管161的阈值电压相等时，PMOS晶体管161变成截止(非导通状态)时的节点N3A的电压处于VML附近。根据需要，对PMOS晶体管161、162各自的阈值电压进行调整，能够使PMOS晶体管161变成截止(非导通状态)时的节点N3A的电压错开VML。
另外，根据本实施方式，PMOS晶体管161***在第二电流镜140的输出节点N3与第二联络电路150R的电流通路之间，PMOS晶体管161为截止(非导通状态)时，通过切断电流通路，将NMOS晶体管122的栅极电压保持于VML附近。因此，根据本实施方式，可以避免图9所示关联技术存在的功耗增加的问题。
在本实施方式中，当NMOS晶体管122的栅极电位处于高于VML的高电位时，PMOS晶体管161成为接通(导通)，因此不会对正常的放大动作造成影响。
<第二实施方式>
图2示出本发明第二实施方式的构成。图2的构成与图8的负极驱动放大器(24、23)对应。
如图2所示，在本实施方式的输出电路100B中，输入差动级10、第一、第二电流镜130、140、第一、第二联络电路150L、150R与上述第一实施方式相同。输出放大电路120具有：PMOS晶体管121，源极与供给中位电源电压VMH的VMH电源端子连接且栅极与第二联络电路150R的一端连接且漏极与输出端子102连接；以及NMOS晶体管122，源极与VSS电源端子连接且栅极与第二联络电路150R的另一端连接且漏极与输出端子102连接。
在本实施方式的输出电路100B中，取代上述第一实施方式的控制电路160而具有控制电路170。即，上述第一实施方式的控制电路160由PMOS晶体管161构成，该PMOS晶体管161连接在第二联络电路150R的另一端N3A和第二电流镜140的输出节点N3之间，但是在本实施方式中，控制电路170具有NMOS晶体管171，该NMOS晶体管171的漏极与第一电流镜130的输出节点N1连接，源极连接到第二联络电路150R的一端和PMOS晶体管121的栅极的连接点N1A，栅极接受偏置电压BN3。
另外，在本实施方式的输出电路100B中，偏置电路175具有：NMOS晶体管173，源极与VMH连接且漏极与栅极连接；以及负载元件172，连接在NMOS晶体管173的漏极与电源VDD之间。从NMOS晶体管173的漏极供给偏置电压BN3。
在高速驱动(列反转驱动)大画面液晶显示装置的数据线等大电容负载的情况下，输入电源电压VSS附近的负极输入电压时(输出端子102的放电动作)，因第一电流镜130的输出电流的增加而PMOS晶体管121的栅极电位和NMOS晶体管122的栅极电位上升。
当输出放大电路120的晶体管122的栅极电位N1A要从VMH进一步上升时(即NMOS晶体管171的源极电位要从VMH上升时)，在NMOS晶体管171的栅极源极间电压变成阈值以下的时刻，NMOS晶体管171被截止，VDD与VSS间的电流通路(PMOS晶体管132、134、第二联络电路150R、PMOS晶体管161、NMOS晶体管144、142)被切断，节点N1A保持于VMH附近(不会上升至VMH以上)。并且，输出放大电路120的NMOS晶体管122的栅极电位也不会上升至VMH以上。
在该状态下，当输入电源VMH附近的负极输入电压时(输出端子102的充电动作)，输出放大电路120的NMOS晶体管122的栅极节点N3迅速下降至输出稳定状态时的电压(VSS+Vtn)，PMOS晶体管121的栅极节点N1A迅速下降至输出稳定状态时的电压(VMH-|Vtp|)，接着，节点N1A、N3分别下降，NMOS晶体管122成为截止状态，PMOS晶体管121成为接通状态，迅速开始输出端子102的向VMH附近的充电动作。因此，不会像图8的关联技术那样输出级晶体管的栅极电压从VMH上升，从而避免输出信号的延迟。
此外，控制电路170的NMOS晶体管171成为截止(非导通状态)时的节点N1A的电压变成比偏置电路175的偏置电压BN3低NMOS晶体管171的阈值电压(Vtn)的电压。因此，偏置电路175的NMOS晶体管173和控制电路170的NMOS晶体管171的阈值电压相等时，NMOS晶体管171成为截止时的节点N1A的电压处于VMH附近。根据需要，对NMOS晶体管171、173各自的阈值电压进行调整，能够使NMOS晶体管171变成截止时的节点N1A的电压错开VMH。
另外，根据本实施方式，NMOS晶体管171***在第一电流镜130的输出节点N1与第二联络电路150R的电流通路间，当NMOS晶体管171为截止(非导通状态)时，通过切断电流通路，将PMOS晶体管121的栅极电压保持于VMH附近。因此，根据本实施方式，能够避免像图9的关联技术那样的功耗增加的问题。
在本实施方式中，当PMOS晶体管121的栅极电位处于低于VMH的低电位时，NMOS晶体管171被接通(导通)，因此不会对正常的放大动作造成影响。
<第三实施方式>
图3示出本发明第三实施方式的构成。参照图3，本实施方式的输出电路100C为由单级的电流镜构成图1的上述第一实施方式的输出电路100A中的第一、第二电流镜130、140(低电压共源共栅放大器电流镜)而获得的。
如图3所示，第一电流镜130’具有源极与电源VDD连接而栅极共通连接的PMOS晶体管131、132，晶体管131的漏极与栅极连接。第二电流镜140’具有源极与电源VSS连接而栅极共通连接的PMOS晶体管141、142，晶体管141的漏极与栅极连接。控制电路160具有PMOS晶体管161，该PMOS晶体管161的源极连接到第二联络电路150R和NMOS晶体管122的栅极的连接点，漏极与第二电流镜140’的输出节点N3(NMOS晶体管142的漏极)连接，栅极接受来自偏置电路165的偏置电压BP3。偏置电路165采用与上述第一实施方式相同的构成。在本实施方式中，也能够获得与上述第一实施方式相同的作用效果。
<第四实施方式>
图4示出本发明第四实施方式的构成。参照图4，本实施方式的输出电路100D是由单级的电流镜构成图2的上述第一实施方式的输出电路100B中的第一、第二电流镜130、140(低电压共源共栅放大器电流镜)而获得的。
如图4所示，第一电流镜130’具有源极与电源VDD连接而栅极共通连接的PMOS晶体管131、132，晶体管131的漏极与栅极连接。第二电流镜140’具有源极与电源VSS连接而栅极共通连接的PMOS晶体管141、142，晶体管141的漏极与栅极连接。控制电路170具有NMOS晶体管171，该NMOS晶体管171的源极连接到第二联络电路150R和PMOS晶体管121的栅极的连接点，漏极与第一电流镜130’的输出节点N1(PMOS晶体管132的漏极)连接，栅极接受来自偏置电路175的偏置电压BN3。偏置电路175采用与上述第二实施方式相同的构成。在本实施方式中，也能够获得与上述第二实施方式相同的作用效果。
<实施例>
作为本发明的一个实施例，示出图1的实施方式的电路模拟结果。图5为表示图1的实施方式构成的电路模拟结果(暂态分析)和作为比较例的图8的关联技术的电路模拟结果(暂态分析)的波形图。图5的(A)示出关联技术和本发明实施方式的输出电路的大配线电容负载驱动时的输出电压波形，图5的(B)示出关联技术和本发明实施方式的输出级的NMOS晶体管(图8的MN18、图1的NMOS晶体管122)的栅极电压波形。
图5的(A)示出相对于在正极电源电压范围VDD(16V)～VML(8V)之间对配线电容负载进行交流驱动时的正极输入信号的、输出电路的输出信号(与配线电容负载端部的连接点)的电压波形，正极输入信号成为阶梯波形(振幅：8.0V)。正极输入信号从VDD(16V)下降至VML(8V)附近时，关联技术的输出信号VO的延迟时间较长。与此相对，根据本发明，输出信号VO的延迟得到抑制。
如图5的(B)所示，当正极输入信号是高位侧电源电压VDD时，在关联技术中NMOS晶体管(图8的MN18)的栅极电压下降到低于中位电源电压VML(8V)(例如下降至3.2V附近)。在该状态下，当正极输入信号从VDD附近下降至VML附近时，输出级的NMOS晶体管(图8的MN18)的栅极电压从3.2V附近上升并超过VML(8V)而达到(VML+Vtn)，到输出级的NMOS晶体管(图8的MN18)被接通(导通)为止耗费较多时间。因此，会产生像图5的(A)的关联技术的那样的输出信号延迟。与此相对，根据本发明，在NMOS晶体管122的栅极电压(节点N3A的电压)下降至VML以下时，PMOS晶体管161被截止，停止于VML附近。在该状态下，输入信号从VDD附近变化(下降)到VML附近时，NMOS晶体管122的栅极电压(节点N3A的电压)从VML(8V)起迅速超过(VML+Vtn)，NMOS晶体管122被接通(导通)。因此，根据本实施方式，能够避免像关联技术那样的输出信号延迟的问题。
以上，通过图5示出图1实施方式的输出信号的延迟抑制作用。同样地，在图2～图4的各实施例中也可以通过模拟(未图示)确认输出信号的延迟抑制作用。
<第五实施方式>
图6示出本发明一实施方式的显示装置的数据驱动器的要部构成。该数据驱动器例如与图7的(A)的数据驱动器980对应。参照图6，该数据驱动器构成为包括：移位寄存器801、数据寄存器/锁存器802、电平移动器组803、参考电压发生电路804、解码电路组805、输出电路组806。
输出电路组806的各输出电路，可以使用参照图1～图4说明的各实施方式的输出电路100A～100D。与输出个数对应而具有多个输出电路。偏置电路808与图1的偏置电路165对应，向构成多个输出电路的正极驱动放大器的输出电路的控制电路160共通供给偏置电压BP3。偏置电路809与图2的偏置电路175对应，向构成多个输出电路的负极驱动放大器的输出电路的控制电路170共通供给偏置电压BN3。
移位寄存器801基于触发脉冲和时钟信号CLK而决定数据锁存器的定时。数据寄存器/锁存器802基于由移位寄存器801决定的定时，将输入的影像数字数据展开为各输出单位的数字数据信号，按照给定的输出个数进行锁存，根据控制信号，向电平移动器组803输出。电平移动器组803，将从数据寄存器/锁存器802输出的各输出单位的数字数据信号从低振幅信号电平转换成为高振幅信号而向解码电路组805输出。解码电路组805，按照各输出从由参考电压发生电路804生成的参考电压组中选择与输入的数字数据信号对应的参考电压。输出电路组806，按照各输出输入由解码电路组805的对应的解码器选择的一个或多个参考电压，放大输出与该输入的参考电压对应的灰度信号。输出电路组806的输出端子组与显示装置的数据线连接。移位寄存器801和数据寄存器/锁存器802为逻辑电路，通常以低电压(例如0V～3.3V)构成，被供给对应的电源电压。电平移动器组803、解码电路组805和输出电路组806，通常以驱动显示元件所需的高电压(例如0V～18V)构成，被供给对应的电源电压。
参照图1至图4说明的各实施方式的输出电路，能够抑制与输出电路的输出端子连接的数据线充电时、放电时的延迟而有助于降低功耗，因此构成为适于显示装置的数据驱动器的输出电路组806的各输出电路。
根据本实施例，能够实现功耗低而可以高速驱动的数据驱动器、显示装置。
另外，这里引入上述各专利文献的公开内容。在本发明的全部公开(包含权利要求)的范围内，可以根据其基本的技术思想进一步进行实施例或实施例的变更和调整。例如，本发明采用的电流源可以为向源极供给给定的电源且向栅极供给给定的偏置电压的晶体管。另外，在本发明的权利要求范围内可以进行各种公开要素的多样化组合或选择。即，本发明包括本领域人员能够实现的、基于包含权利要求在内的全部公开、技术思想的各种变形和修改。

Claims (20)

1.一种输出电路，具有输入端子、输出端子、差动放大电路、输出放大电路、控制电路、从第一电源至第三电源分别被供给第一电源电压至第三电源电压的第一电源端子至第三电源端子，上述第三电源电压为上述第一电源电压和上述第二电源电压之间的电压，
上述差动放大电路，具有：
差动输入级，将上述输入端子的输入信号和上述输出端子的输出信号以差动方式输入；
第一电流镜，包括与上述第一电源端子连接的第一导电型的晶体管对；以及
第二电流镜，包括与上述第二电源端子连接的第二导电型的晶体管对，
上述第一电流镜和上述第二电流镜的至少一方接受上述差动输入级的输出电流，
上述差动放大电路，还具有：
第一联络电路，连接在上述第一电流镜和上述第二电流镜的各自的输入节点之间；以及
第二联络电路，连接在上述第一电流镜和第二电流镜的各自的输出节点之间，
上述输出放大电路，具有：
第一导电型的第一晶体管，连接在上述第一电源端子和上述输出端子之间，控制端子连接到上述第一电流镜的输出节点和上述第二联络电路的一端的连接点；以及
第二导电型的第二晶体管，连接在上述输出端子和上述第三电源端子之间，控制端子与上述第二联络电路的另一端连接，
上述控制电路具有第一导电型的第三晶体管，该第一导电型的第三晶体管的第一端子连接到上述第二联络电路的上述另一端和上述输出放大电路的上述第二导电型的第二晶体管的控制端子的连接点，第二端子与上述第二电流镜的上述输出节点连接，控制端子接受与上述第三电源电压对应的值的第一偏置电压。
2.一种输出电路，具有输入端子、输出端子、差动放大电路、输出放大电路、控制电路、从第一电源至第三电源分别被供给第一电源电压至第三电源电压的第一电源端子至第三电源端子，上述第三电源电压为上述第一电源电压和上述第二电源电压之间的电压，
上述差动放大电路，具有：
差动输入级，将上述输入端子的输入信号和上述输出端子的输出信号以差动方式输入；
第一电流镜，包括与上述第一电源端子连接的第一导电型的晶体管对；以及
第二电流镜，包括与上述第二电源端子连接的第二导电型的晶体管对，
上述第一电流镜和上述第二电流镜的至少一方接受上述差动输入级的输出电流，
上述差动放大电路，还具有：
第一联络电路，连接在上述第一电流镜和第二电流镜的各自的输入节点之间；以及
第二联络电路，连接在上述第一电流镜和第二电流镜的各自的输出节点之间，
上述输出放大电路，具有：
第一导电型的第一晶体管，连接在上述第三电源端子和上述输出端子之间，控制端子与上述第二联络电路的一端连接；以及
第二导电型的第二晶体管，连接在上述输出端子和上述第二电源端子之间，控制端子连接到上述第二联络电路的另一端和上述第二电流镜的输出节点的连接点，
上述控制电路具有第二导电型的第三晶体管，该第二导电型的第三晶体管的第一端子连接到上述第二联络电路的上述一端和上述输出放大电路的上述第一导电型的第一晶体管的控制端子的连接点，第二端子与上述第一电流镜的输出节点连接，控制端子接受与上述第三电源电压对应的值的第一偏置电压。
3.根据权利要求1所述的输出电路，其特征在于，
具有偏置电路，该偏置电路，包括：
第一导电型的第四晶体管，该第一导电型的第四晶体管的第一端子与上述第三电源端子连接，第二端子与控制端子共通连接；以及
负载元件，连接在上述第一导电型的第四晶体管的第二端子和上述第二电源端子之间，
上述第一导电型的第四晶体管的上述第二端子的电压作为上述第一偏置电压而供给到上述第一导电型的第三晶体管的上述控制端子。
4.根据权利要求2所述的输出电路，其特征在于，
具有偏置电路，该偏置电路，包括：
第二导电型的第四晶体管，该第二导电型的第四晶体管的第一端子与上述第三电源端子连接，第二端子与控制端子共通连接；以及
负载元件，连接在上述第一电源端子和上述第二导电型的第四晶体管的第二端子之间，
上述第二导电型的第四晶体管的上述第二端子的电压作为上述第一偏置电压而供给到上述第二导电型的第三晶体管的上述控制端子。
5.根据权利要求1所述的输出电路，其特征在于，
上述差动输入级，具有：
第一电流源，一端与上述第二电源端子连接；
第二导电型的第一差动晶体管对，该第二导电型的第一差动晶体管对的共通连接的第一端子与上述第一电流源的另一端连接，控制端子与上述输入端子和上述输出端子分别连接，第二端子与上述第一电流镜的上述第一导电型的上述晶体管对分别连接；
第二电流源，一端与上述第一电源端子连接；以及
第一导电型的第二差动晶体管对，该第一导电型的第二差动晶体管对的共通连接的第一端子与上述第二电流源的另一端连接，控制端子与上述输入端子和上述输出端子分别连接，第二端子与上述第二电流镜的上述第二导电型的上述晶体管对分别连接。
6.根据权利要求2所述的输出电路，其特征在于，
上述差动输入级，具有：
第一电流源，一端与上述第二电源端子连接；
第二导电型的第一差动晶体管对，该第二导电型的第一差动晶体管对的共通连接的第一端子与上述第一电流源的另一端连接，控制端子与上述输入端子和上述输出端子分别连接，第二端子与上述第一电流镜的上述第一导电型的上述晶体管对分别连接；
第二电流源，一端与上述第一电源端子连接；以及
第一导电型的第二差动晶体管对，该第一导电型的第二差动晶体管对的共通连接的第一端子与上述第二电流源的另一端连接，控制端子与上述输入端子和上述输出端子分别连接，第二端子与上述第二电流镜的上述第二导电型的上述晶体管对分别连接。
7.根据权利要求5所述的输出电路，其特征在于，
上述第一电流镜作为第一导电型的上述晶体管对，具有：
第一导电型的第一晶体管对，第一端子与上述第一电源端子共通连接，控制端子彼此连接；以及
第一导电型的第二晶体管对，第一端子与上述第一导电型的上述第一晶体管对的第二端子分别连接，对共通连接的控制端子施加第二偏置电压，
上述第一导电型的上述第二晶体管对的一方的晶体管的第二端子与上述第一导电型的上述第一晶体管对的共通连接的控制端子连接而形成上述第一电流镜的输入节点，另一方的晶体管的第二端子形成上述第一电流镜的输出节点，上述第二导电型的上述第一差动晶体管对的第二端子与上述第一电流镜的上述第一导电型的上述第一晶体管对的第二端子分别连接，
上述第二电流镜作为第二导电型的上述晶体管对，具有：
第二导电型的第三晶体管对，第一端子与上述第二电源端子共通连接，控制端子彼此连接；以及
第二导电型的第四晶体管对，第一端子与上述第二导电型的上述第三晶体管对的第二端子分别连接，对共通连接的控制端子施加第三偏置电压，
上述第二导电型的上述第四晶体管对的一方的晶体管的第二端子与上述第二导电型的上述第三晶体管对的共通连接的控制端子连接而形成上述第二电流镜的输入节点，另一方的晶体管的第二端子形成上述第二电流镜的输出节点，上述第一导电型的上述第二差动晶体管对的第二端子与上述第二电流镜的上述第二导电型的上述第三晶体管对的第二端子分别连接。
8.根据权利要求6所述的输出电路，其特征在于，
上述第一电流镜作为第一导电型的上述晶体管对具有：
第一导电型的第一晶体管对，第一端子与上述第一电源端子共通连接，控制端子彼此连接；以及
第一导电型的第二晶体管对，第一端子与上述第一导电型的上述第一晶体管对的第二端子分别连接，对共通连接的控制端子施加第二偏置电压，
上述第一导电型的上述第二晶体管对的一方的晶体管的第二端子与上述第一导电型的上述第一晶体管对的共通连接的控制端子连接而形成上述第一电流镜的输入节点，另一方的晶体管的第二端子形成上述第一电流镜的输出节点，上述第二导电型的上述第一差动晶体管对的第二端子与上述第一电流镜的上述第一导电型的上述第一晶体管对的第二端子分别连接，
上述第二电流镜作为第二导电型的上述晶体管对，具有：
第二导电型的第三晶体管对，第一端子与上述第二电源端子共通连接，控制端子彼此连接；以及
第二导电型的第四晶体管对，第一端子与上述第二导电型的上述第三晶体管对的第二端子分别连接，对共通连接的控制端子施加第三偏置电压，
上述第二导电型的上述第四晶体管对的一方的晶体管的第二端子与上述第二导电型的上述第三晶体管对的共通连接的控制端子连接而形成上述第二电流镜的输入节点，另一方的晶体管的第二端子形成上述第二电流镜的输出节点，上述第一导电型的上述第二差动晶体管对的第二端子与上述第二电流镜的上述第二导电型的上述第三晶体管对的第二端子分别连接。
9.根据权利要求5所述的输出电路，其特征在于，
上述第一电流镜作为第一导电型的上述晶体管对具有第一导电型的第一晶体管对，该第一导电型的第一晶体管对的第一端子与上述第一电源端子共通连接且控制端子彼此连接，
上述第一导电型的上述第一晶体管对的一方的晶体管的第二端子与上述第一导电型的上述第一晶体管对的共通连接的控制端子连接而形成上述第一电流镜的输入节点，另一方的晶体管的第二端子形成上述第一电流镜的输出节点，上述第二导电型的上述第一差动晶体管对的第二端子与上述第一电流镜的上述第一导电型的上述第一晶体管对的第二端子分别连接，
上述第二电流镜作为第二导电型的上述晶体管对具有第二导电型的第二晶体管对，该第二导电型的第二晶体管对的第一端子与上述第二电源端子共通连接且控制端子彼此连接，
上述第二导电型的上述第二晶体管对的一方的晶体管的第二端子与上述第二导电型的上述第二晶体管对的共通连接的控制端子连接而形成上述第二电流镜的输入节点，另一方的晶体管的第二端子形成上述第二电流镜的输出节点，上述第一导电型的上述第二差动晶体管对的第二端子与上述第二电流镜的上述第二导电型的上述第二晶体管对的第二端子分别连接。
10.根据权利要求6所述的输出电路，其特征在于，
上述第一电流镜作为第一导电型的上述晶体管对具有第一导电型的第一晶体管对，该第一导电型的第一晶体管对的第一端子与上述第一电源端子共通连接且控制端子彼此连接，
上述第一导电型的上述第一晶体管对的一方的晶体管的第二端子与上述第一导电型的上述第一晶体管对的共通连接的控制端子连接而形成上述第一电流镜的输入节点，另一方的晶体管的第二端子形成上述第一电流镜的输出节点，上述第二导电型的上述第一差动晶体管对的第二端子与上述第一电流镜的上述第一导电型的上述第一晶体管对的第二端子分别连接，
上述第二电流镜作为第二导电型的上述晶体管对具有第二导电型的第二晶体管对，该第二导电型的第二晶体管对的第一端子与上述第二电源端子共通连接且控制端子彼此连接，
上述第二导电型的上述第二晶体管对的一方的晶体管的第二端子与上述第二导电型的上述第二晶体管对的共通连接的控制端子连接而形成上述第二电流镜的输入节点，另一方的晶体管的第二端子形成上述第二电流镜的输出节点，上述第一导电型的上述第二差动晶体管对的第二端子与上述第二电流镜的上述第二导电型的上述第二晶体管对的第二端子分别连接。
11.根据权利要求1所述的输出电路，其特征在于，
上述第一联络电路具有电流源，
上述第二联络电路具有：并列地连接在上述第二联络电路的一端与另一端之间，栅极分别接受第四偏置电压、第五偏置电压的第一和第二导电型的晶体管。
12.根据权利要求2所述的输出电路，其特征在于，
上述第一联络电路具有电流源，
上述第二联络电路具有：并列地连接在上述第二联络电路的一端与另一端之间，栅极分别接受第四偏置电压、第五偏置电压的第一和第二导电型的晶体管。
13.一种输出电路，具有：
正极输出电路，在权利要求1的上述输出电路中，上述第一导电型、第二导电型分别为P型、N型，上述第一电源电压至第三电源电压分别是高电位电源电压、低电位电源电压、第一中间电源电压；以及
负极输出电路，在权利要求1的上述输出电路中，上述第一导电型、第二导电型分别为N型、P型，上述第一电源电压至第三电源电压分别是上述低电位电源电压、上述高电位电源电压、第二中间电源电压。
14.一种输出电路，具有：
正极输出电路，在权利要求1的上述输出电路中，上述第一导电型、第二导电型分别为P型、N型，上述第一电源电压至第三电源电压分别是高电位电源电压、低电位电源电压、第一中间电源电压；以及
负极输出电路，
上述负极输出电路具有输入端子、输出端子、差动放大电路、输出放大电路、控制电路、从第一电源至第三电源分别被供给第一电源电压至第三电源电压的第一电源端子至第三电源端子，上述第三电源电压为上述第一电源电压和上述第二电源电压之间的电压，
上述差动放大电路，具有：
差动输入级，将上述输入端子的输入信号和上述输出端子的输出信号以差动方式输入；
第一电流镜，包括与上述第一电源端子连接的第一导电型的晶体管对；以及
第二电流镜，包括与上述第二电源端子连接的第二导电型的晶体管对，
上述第一电流镜和上述第二电流镜的至少一方接受上述差动输入级的输出电流，
上述差动放大电路，还具有：
第一联络电路，连接在上述第一电流镜和第二电流镜的各自的输入节点之间；以及
第二联络电路，连接在上述第一电流镜和第二电流镜的各自的输出节点之间，
上述输出放大电路，具有：
上述第一导电型的第一晶体管，连接在上述第三电源端子和上述输出端子之间，控制端子与上述第二联络电路的一端连接；以及
上述第二导电型的第二晶体管，连接在上述输出端子和上述第二电源端子之间，控制端子连接到上述第二联络电路的另一端和上述第二电流镜的输出节点的连接点，
上述控制电路具有第二导电型的第三晶体管，该第二导电型的第三晶体管的第一端子连接到上述第二联络电路的上述一端和上述输出放大电路的上述第一晶体管的控制端子的连接点，第二端子与上述第一电流镜的输出节点连接，控制端子接受与上述第三电源端子的电压对应的值的第一偏置电压，
在上述负极输出电路中，上述第一导电型、第二导电型分别为P型、N型，上述第一电源电压至第三电源电压分别是上述高电位电源电压、上述低电位电源电压、第二中间电源电压。
15.一种数据驱动器，具备：
输出电路组，所述输出电路组具有多个权利要求1所述的输出电路。
16.一种数据驱动器，具备：
输出电路组，所述输出电路组具有多个权利要求2所述的输出电路。
17.一种数据驱动器，
具备：输出电路组，所述输出电路组具有多个权利要求1所述的输出电路，
相对于多个上述输出电路共通地具有1个偏置电路，
该偏置电路包括：
第一导电型的第四晶体管，第一端子与上述第三电源端子连接，第二端子与控制端子共通连接；以及
负载元件，连接在上述第一导电型的第四晶体管的第二端子和上述第二电源端子之间，
将上述第一导电型的第四晶体管的上述第二端子的电压作为上述第一偏置电压供给。
18.一种数据驱动器，
具备：输出电路组，所述输出电路组具有多个权利要求2所述的输出电路，
相对于多个上述输出电路共通地具有1个偏置电路，
该偏置电路包括：
第二导电型的第四晶体管，第一端子与上述第三电源端子连接，第二端子与控制端子共通连接；以及
负载元件，连接在上述第一电源端子和上述第二导电型的第四晶体管的第二端子之间，
将上述第二导电型的第四晶体管的上述第二端子的电压作为上述第一偏置电压供给。
19.一种显示装置，
具有权利要求15所述的数据驱动器。
20.一种显示装置，
具有权利要求16所述的数据驱动器。
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