JPH08203297A - 半導体記憶装置とそれを用いたメモリモジュール - Google Patents
半導体記憶装置とそれを用いたメモリモジュールInfo
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- JPH08203297A JPH08203297A JP7031403A JP3140395A JPH08203297A JP H08203297 A JPH08203297 A JP H08203297A JP 7031403 A JP7031403 A JP 7031403A JP 3140395 A JP3140395 A JP 3140395A JP H08203297 A JPH08203297 A JP H08203297A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Abstract
(57)【要約】 （修正有）
【目的】 多様性を持つ半導体記憶装置とそれを用いて
実質的な製品歩留りを高くできるメモリモジュールを提
供する。 【構成】 メモリマットの単位でメモリセルの選択動作
を行い、メモリセルへの書き込み信号を受ける第２の入
力バッファとメモリセルからの読み出し信号を出力する
出力バッファと欠陥情報が書き込まれる記憶手段を設
け、記憶された欠陥信号によりセンスアンプとメモリセ
ルに対する実質的な電源遮断行う第１の半導体記憶装置
Ａと、第２の半導体記憶装置Ｂが同じメモリマットを持
ち、アドレス情報が書き込まれる記憶回路とその記憶ア
ドレスと入力されたアドレス信号とを比較してマット選
択信号を形成し、それに対応した入力バッファ又は出力
バッファの動作を有効にし、メモリマットに対応した複
数組の入出力端子を実装基板上で第１の記憶装置Ａの対
応する端子と接続させてメモリマットの単位での救済を
行う。
実質的な製品歩留りを高くできるメモリモジュールを提
供する。 【構成】 メモリマットの単位でメモリセルの選択動作
を行い、メモリセルへの書き込み信号を受ける第２の入
力バッファとメモリセルからの読み出し信号を出力する
出力バッファと欠陥情報が書き込まれる記憶手段を設
け、記憶された欠陥信号によりセンスアンプとメモリセ
ルに対する実質的な電源遮断行う第１の半導体記憶装置
Ａと、第２の半導体記憶装置Ｂが同じメモリマットを持
ち、アドレス情報が書き込まれる記憶回路とその記憶ア
ドレスと入力されたアドレス信号とを比較してマット選
択信号を形成し、それに対応した入力バッファ又は出力
バッファの動作を有効にし、メモリマットに対応した複
数組の入出力端子を実装基板上で第１の記憶装置Ａの対
応する端子と接続させてメモリマットの単位での救済を
行う。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置とそ
れを用いたメモリモジュールに関し、主として大記憶容
量のダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）における欠陥救済技術に利用して有効な技術に関す
るものである。
れを用いたメモリモジュールに関し、主として大記憶容
量のダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）における欠陥救済技術に利用して有効な技術に関す
るものである。
【０００２】
【従来の技術】メモリブロックの単位での欠陥救済を行
うようにした半導体メモリとして、特開平４−１８１５
８９号公報がある。この半導体メモリでは、従来のワー
ド線又はビット線（データ線又はディジット線）の単位
での欠陥救済では救済不能とされ直流不良の救済を行う
ために、正規回路を複数のメモリブロック（メモリマッ
ト）に分割し、かかるメモリブロックに対応した予備メ
モリマットを形成しておいて、正規回路のメモリブロッ
クに欠陥が発生すると、それをメモリブロックごと予備
メモリマットに置き換えるようにするものである。
うようにした半導体メモリとして、特開平４−１８１５
８９号公報がある。この半導体メモリでは、従来のワー
ド線又はビット線（データ線又はディジット線）の単位
での欠陥救済では救済不能とされ直流不良の救済を行う
ために、正規回路を複数のメモリブロック（メモリマッ
ト）に分割し、かかるメモリブロックに対応した予備メ
モリマットを形成しておいて、正規回路のメモリブロッ
クに欠陥が発生すると、それをメモリブロックごと予備
メモリマットに置き換えるようにするものである。
【０００３】
【発明が解決しようとする課題】上記の欠陥救済技術
は、１つの半導体チップ内で大きな回路規模からなる予
備のメモリマットを形成するものであるが、その使用効
率はそれほど高くはならない。なぜなら、従来のワード
線又はビット線単位での欠陥救済技術によりある程度の
欠陥を救済することができるからである。したがって、
上記のような予備のメモリブロックを搭載しても、大半
の半導体チップではそれを使用しないこととなり、実質
的な占有面積が増大してしまう。メモリブロックの単位
での救済を行うことの確率は実際にはそれほどは多くな
いので、そのような半導体チップを不良チップとして廃
棄する場合に比べると格別に優位であるとは言えない。
は、１つの半導体チップ内で大きな回路規模からなる予
備のメモリマットを形成するものであるが、その使用効
率はそれほど高くはならない。なぜなら、従来のワード
線又はビット線単位での欠陥救済技術によりある程度の
欠陥を救済することができるからである。したがって、
上記のような予備のメモリブロックを搭載しても、大半
の半導体チップではそれを使用しないこととなり、実質
的な占有面積が増大してしまう。メモリブロックの単位
での救済を行うことの確率は実際にはそれほどは多くな
いので、そのような半導体チップを不良チップとして廃
棄する場合に比べると格別に優位であるとは言えない。
【０００４】つまり、ブロック救済を行う半導体チップ
では上記のように占有面積が増大して１枚の半導体ウェ
ハから形成できる半導体チップの数が少なくなるのでブ
ロック単位での欠陥救済が行われたとしても全体として
の製品数量はそれほど多くはならない。これに対して、
従来のワード線やビット線単位での欠陥救済のみとした
場合には、その分半導体チップの占有面積を小さくなる
から１枚の半導体ウェハから形成できる半導体チップの
数を多くすることができ、上記のようなメモリブロック
単位での欠陥救済を行うことが必要な半導体チップを不
良チップとして廃棄しても全体としての製品数量はそれ
程少なくならないからである。
では上記のように占有面積が増大して１枚の半導体ウェ
ハから形成できる半導体チップの数が少なくなるのでブ
ロック単位での欠陥救済が行われたとしても全体として
の製品数量はそれほど多くはならない。これに対して、
従来のワード線やビット線単位での欠陥救済のみとした
場合には、その分半導体チップの占有面積を小さくなる
から１枚の半導体ウェハから形成できる半導体チップの
数を多くすることができ、上記のようなメモリブロック
単位での欠陥救済を行うことが必要な半導体チップを不
良チップとして廃棄しても全体としての製品数量はそれ
程少なくならないからである。
【０００５】この発明の目的は、多様性を持つ半導体記
憶装置とそれを用いて実質的な製品歩留りを高くするこ
とができるメモリモジュールを提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
憶装置とそれを用いて実質的な製品歩留りを高くするこ
とができるメモリモジュールを提供することにある。こ
の発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、内部アドレス信号又はプリ
デコード信号及び制御信号を第１の入力バッファ回路を
通して供給し、かかるアドレス信号又はプリデコード信
号をアドレス選択回路により解読して複数のワード線と
複数のビット線との交点にメモリセルがマトリックス配
置されてなるメモリアレイから１ないし複数の単位での
メモリセルの選択動作を行うようにし、上記メモリセル
への書き込み信号を受ける第２の入力バッファ及びメモ
リセルからの読み出し信号を出力する出力バッファ及び
欠陥情報が書き込まれる記憶手段を設けて、かかる記憶
手段に記憶された欠陥信号によりセンスアンプとメモリ
セルに対する実質的な電源遮断を行うようにしてなる複
数のメモリマットを持つような回路構成とする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、内部アドレス信号又はプリ
デコード信号及び制御信号を第１の入力バッファ回路を
通して供給し、かかるアドレス信号又はプリデコード信
号をアドレス選択回路により解読して複数のワード線と
複数のビット線との交点にメモリセルがマトリックス配
置されてなるメモリアレイから１ないし複数の単位での
メモリセルの選択動作を行うようにし、上記メモリセル
への書き込み信号を受ける第２の入力バッファ及びメモ
リセルからの読み出し信号を出力する出力バッファ及び
欠陥情報が書き込まれる記憶手段を設けて、かかる記憶
手段に記憶された欠陥信号によりセンスアンプとメモリ
セルに対する実質的な電源遮断を行うようにしてなる複
数のメモリマットを持つような回路構成とする。
【０００７】
【作用】上記した手段によれば、メモリマット内で直流
的不良が発生したときに、かかるメモリマットを電気的
に分離することができ、残りの部分を生かした半導体記
憶装置として使用できる。
的不良が発生したときに、かかるメモリマットを電気的
に分離することができ、残りの部分を生かした半導体記
憶装置として使用できる。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、内部アドレス信号又
はプリデコード信号及び制御信号を第１の入力バッファ
回路を通して供給し、かかるアドレス信号又はプリデコ
ード信号をアドレス選択回路により解読して複数のワー
ド線と複数のビット線との交点にメモリセルがマトリッ
クス配置されてなるメモリアレイから１ないし複数の単
位でのメモリセルの選択動作を行うようにし、上記メモ
リセルへの書き込み信号を受ける第２の入力バッファ及
びメモリセルからの読み出し信号を出力する出力バッフ
ァからなる複数のメモリマットと、かかるメモリマット
に対応して設けられてアドレス情報が書き込まれる記憶
回路と、かかるメモリマットを指定すアドレス信号と比
較して上記アドレス情報に対応したメモリマットが選択
されたことを検出して対応するメモリマットの第２の入
力バッファ又は出力バッファの動作を有効にするととも
に、それぞれのメモリマットに対応した複数組の入出力
端子を設ける。
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、内部アドレス信号又
はプリデコード信号及び制御信号を第１の入力バッファ
回路を通して供給し、かかるアドレス信号又はプリデコ
ード信号をアドレス選択回路により解読して複数のワー
ド線と複数のビット線との交点にメモリセルがマトリッ
クス配置されてなるメモリアレイから１ないし複数の単
位でのメモリセルの選択動作を行うようにし、上記メモ
リセルへの書き込み信号を受ける第２の入力バッファ及
びメモリセルからの読み出し信号を出力する出力バッフ
ァからなる複数のメモリマットと、かかるメモリマット
に対応して設けられてアドレス情報が書き込まれる記憶
回路と、かかるメモリマットを指定すアドレス信号と比
較して上記アドレス情報に対応したメモリマットが選択
されたことを検出して対応するメモリマットの第２の入
力バッファ又は出力バッファの動作を有効にするととも
に、それぞれのメモリマットに対応した複数組の入出力
端子を設ける。
【０００９】
【作用】上記した手段によれば、記憶回路に対して任意
のアドレスを割り当ててるようにした半導体記憶装置を
得ることができるし、必要に応じてメモリマット単位で
の欠陥救済を行う冗長用半導体記憶装置として利用する
ことができる。
のアドレスを割り当ててるようにした半導体記憶装置を
得ることができるし、必要に応じてメモリマット単位で
の欠陥救済を行う冗長用半導体記憶装置として利用する
ことができる。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち更に他の代表的なものの概要を簡単に説明す
れば、下記の通りである。すなわち、内部アドレス信号
又はプリデコード信号及び制御信号を第１の入力バッフ
ァ回路を通して供給し、かかるアドレス信号又はプリデ
コード信号をアドレス選択回路により解読して複数のワ
ード線と複数のビット線との交点にメモリセルがマトリ
ックス配置されてなるメモリアレイから１ないし複数の
単位でのメモリセルの選択動作を行うようにし、上記メ
モリセルへの書き込み信号を受ける第２の入力バッファ
及びメモリセルからの読み出し信号を出力する出力バッ
ファ及び欠陥情報が書き込まれる記憶手段を設けて、か
かる記憶手段に記憶された欠陥信号によりセンスアンプ
とメモリセルに対する実質的な電源遮断行うようにして
なる複数のメモリマットを持つような第１の半導体記憶
装置と、同じ構成の複数からなるメモリマットとかかる
メモリマットに対応して設けられてアドレス情報が書き
込まれる記憶回路と、かかるメモリマットを指定すアド
レス信号と比較して上記アドレス情報に対応したメモリ
マットが選択されたことを検出して対応するメモリマッ
トの第２の入力バッファ又は出力バッファの動作を有効
にするとともに、それぞれのメモリマットに対応した複
数組の入出力端子を持つ第２の半導体記憶装置とを１つ
の実装基板上に搭載し、上記第１の半導体記憶装置にお
いては欠陥メモリマットを電気的に分離し、第２の半導
体記憶装置ではかかるメモリマットに対応したアドレス
情報を記憶回路に書き込むとともに、上記欠陥マットに
対応した外部データ端子と上記第２の半導体記憶装置に
おけるかかるメモリマットに対応された上記入出力端子
とを対応して実装基板上で接続する。
発明のうち更に他の代表的なものの概要を簡単に説明す
れば、下記の通りである。すなわち、内部アドレス信号
又はプリデコード信号及び制御信号を第１の入力バッフ
ァ回路を通して供給し、かかるアドレス信号又はプリデ
コード信号をアドレス選択回路により解読して複数のワ
ード線と複数のビット線との交点にメモリセルがマトリ
ックス配置されてなるメモリアレイから１ないし複数の
単位でのメモリセルの選択動作を行うようにし、上記メ
モリセルへの書き込み信号を受ける第２の入力バッファ
及びメモリセルからの読み出し信号を出力する出力バッ
ファ及び欠陥情報が書き込まれる記憶手段を設けて、か
かる記憶手段に記憶された欠陥信号によりセンスアンプ
とメモリセルに対する実質的な電源遮断行うようにして
なる複数のメモリマットを持つような第１の半導体記憶
装置と、同じ構成の複数からなるメモリマットとかかる
メモリマットに対応して設けられてアドレス情報が書き
込まれる記憶回路と、かかるメモリマットを指定すアド
レス信号と比較して上記アドレス情報に対応したメモリ
マットが選択されたことを検出して対応するメモリマッ
トの第２の入力バッファ又は出力バッファの動作を有効
にするとともに、それぞれのメモリマットに対応した複
数組の入出力端子を持つ第２の半導体記憶装置とを１つ
の実装基板上に搭載し、上記第１の半導体記憶装置にお
いては欠陥メモリマットを電気的に分離し、第２の半導
体記憶装置ではかかるメモリマットに対応したアドレス
情報を記憶回路に書き込むとともに、上記欠陥マットに
対応した外部データ端子と上記第２の半導体記憶装置に
おけるかかるメモリマットに対応された上記入出力端子
とを対応して実装基板上で接続する。
【００１１】
【作用】上記した手段によれば、メモリマット単位での
欠陥が存在する第１の半導体装置を用いつつ、第２の半
導体記憶装置を組み合わせて実装基板上で救済を行うこ
とができるから半導体記憶装置の実質的な歩留りを高く
することができる。
欠陥が存在する第１の半導体装置を用いつつ、第２の半
導体記憶装置を組み合わせて実装基板上で救済を行うこ
とができるから半導体記憶装置の実質的な歩留りを高く
することができる。
【００１２】
【実施例】図１には、この発明に係る半導体記憶装置の
一実施例の概略ブロック図が示されている。同図の各回
路ブロックは、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。この実施例の半導体記憶装置は、大きく
分けると８個のメモリマットＭＡＴ０〜ＭＡＴ７と、入
出力インターフェイス及び制御回路から構成される。上
記入出力インターフェイスは、アドレス入力バッファＸ
ＡＢ、ＹＡＢ、データ入出力バッファＩＯＢ及びマルチ
プレクサＭＰＸから構成される。
一実施例の概略ブロック図が示されている。同図の各回
路ブロックは、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。この実施例の半導体記憶装置は、大きく
分けると８個のメモリマットＭＡＴ０〜ＭＡＴ７と、入
出力インターフェイス及び制御回路から構成される。上
記入出力インターフェイスは、アドレス入力バッファＸ
ＡＢ、ＹＡＢ、データ入出力バッファＩＯＢ及びマルチ
プレクサＭＰＸから構成される。
【００１３】制御回路は、外部端子から供給される制御
信号／ＲＡＳ，／ＣＡＳ，／ＷＥ及び／ＯＥを受けて内
部回路の動作に必要な各種制御信号やタイミング信号を
発生する制御回路ＣＯＮＴ、上記メモリマットの選択信
号を形成するマットデコーダＭＡＴＤＥＣ、出力制御回
路ＯＢＣ及びリフレッシュ制御回路ＲＥＦＣから構成さ
れる。ここで、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ及
び／ＯＥに付された記号／（スラッシュ）は、ロウレベ
ルがアクティブレベルであることを表すオーバーバーの
代用として用いている。基板バイアス回路ＶＢＢＧは、
図示しない電源電圧端子から供給される電源電圧を受け
て、基板に与えるべきバックバイアス電圧を形成する。
特に制限されないが、この基板バイアス回路ＶＢＢＧ
は、制御回路ＣＯＮＴからの制御信号や基板電位のモニ
ター信号等により、動作モードに応じて基板電流の供給
能力が切り換えられるようにされ、基板電位をほぼ一定
に保つように動作する。
信号／ＲＡＳ，／ＣＡＳ，／ＷＥ及び／ＯＥを受けて内
部回路の動作に必要な各種制御信号やタイミング信号を
発生する制御回路ＣＯＮＴ、上記メモリマットの選択信
号を形成するマットデコーダＭＡＴＤＥＣ、出力制御回
路ＯＢＣ及びリフレッシュ制御回路ＲＥＦＣから構成さ
れる。ここで、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ及
び／ＯＥに付された記号／（スラッシュ）は、ロウレベ
ルがアクティブレベルであることを表すオーバーバーの
代用として用いている。基板バイアス回路ＶＢＢＧは、
図示しない電源電圧端子から供給される電源電圧を受け
て、基板に与えるべきバックバイアス電圧を形成する。
特に制限されないが、この基板バイアス回路ＶＢＢＧ
は、制御回路ＣＯＮＴからの制御信号や基板電位のモニ
ター信号等により、動作モードに応じて基板電流の供給
能力が切り換えられるようにされ、基板電位をほぼ一定
に保つように動作する。
【００１４】この実施例においは、上記８個のメモリマ
ットＭＡＴ０〜ＭＡＴ７のうち最終的には１つのメモリ
マットが選択され、それに対応した入出力Ｉ／Ｏがマル
チプレクサＭＰＸを介してデータ入出力バッファＩＯＢ
に接続される。つまり、この実施例のようにデータ端子
Ｄ０〜Ｄ３のように４ビットの単位でのデータの入出力
が行われるとき、各メモリマットＭＡＴ０〜ＭＡＴ７に
おいても上記入出力のデータ端子Ｄ０〜Ｄ３に対応して
４ビットの単位でのデータの入出力が行われる。各メモ
リマットＭＡＴ０〜ＭＡＴ７は、後述するようにそれぞ
れが１つの半導体メモリと等価にされる。
ットＭＡＴ０〜ＭＡＴ７のうち最終的には１つのメモリ
マットが選択され、それに対応した入出力Ｉ／Ｏがマル
チプレクサＭＰＸを介してデータ入出力バッファＩＯＢ
に接続される。つまり、この実施例のようにデータ端子
Ｄ０〜Ｄ３のように４ビットの単位でのデータの入出力
が行われるとき、各メモリマットＭＡＴ０〜ＭＡＴ７に
おいても上記入出力のデータ端子Ｄ０〜Ｄ３に対応して
４ビットの単位でのデータの入出力が行われる。各メモ
リマットＭＡＴ０〜ＭＡＴ７は、後述するようにそれぞ
れが１つの半導体メモリと等価にされる。
【００１５】上記アドレスバッファＸＡＢとＹＡＢを通
して供給されたアドレス信号のうち、各メモリマットＭ
ＡＴ０〜ＭＡＴ７のワード線を選択するためのアドレス
信号Ｘとビット線を選択するために用いられるアドレス
信号Ｙは、内部のアドレスバスを通して各メモリマット
ＭＡＴ０〜ＭＡＴ７に供給される。そして、メモリマッ
トＭＡＴ０〜ＭＡＴ７のうちの１つのメモリマットを指
定するアドレス信号は、マットデコーダＭＡＴＤＥＣに
より解読されて、マット選択信号が各メモリマットＭＡ
Ｔ０〜ＭＡＴ７の選択端子ＭＳに供給される。上記のよ
うに８個のメモリマットＭＡＴ０〜ＭＡＴ７からなる場
合、特に制限されないが、例えばＸ系のアドレス信号が
２ビットとＹ系のアドレス信号が１ビットからなり、そ
れぞれを解読して１つのメモリマットを選択するので上
記マットデコーダＭＡＴＤＥＣを一種のプリデコーダと
見做すことができる。
して供給されたアドレス信号のうち、各メモリマットＭ
ＡＴ０〜ＭＡＴ７のワード線を選択するためのアドレス
信号Ｘとビット線を選択するために用いられるアドレス
信号Ｙは、内部のアドレスバスを通して各メモリマット
ＭＡＴ０〜ＭＡＴ７に供給される。そして、メモリマッ
トＭＡＴ０〜ＭＡＴ７のうちの１つのメモリマットを指
定するアドレス信号は、マットデコーダＭＡＴＤＥＣに
より解読されて、マット選択信号が各メモリマットＭＡ
Ｔ０〜ＭＡＴ７の選択端子ＭＳに供給される。上記のよ
うに８個のメモリマットＭＡＴ０〜ＭＡＴ７からなる場
合、特に制限されないが、例えばＸ系のアドレス信号が
２ビットとＹ系のアドレス信号が１ビットからなり、そ
れぞれを解読して１つのメモリマットを選択するので上
記マットデコーダＭＡＴＤＥＣを一種のプリデコーダと
見做すことができる。
【００１６】図２には、上記メモリマットの一実施例の
ブロック図が示されている。各メモリマットＭＡＴ０〜
ＭＡＴ７は、それぞれそれが１つの半導体メモリに形成
されているにもかかわらず、言い換えるならば、上記の
ようなアドレスバッファＸＡＢとＹＡＢ等が形成されて
いるにも係わらず、上記のような内部アドレスバスを通
して供給されたアドレス信号ＸＡＤとＹＡＤ及びマット
選択信号ＭＳや上記制御回路ＣＯＮＴにより形成された
各種制御信号を取り込む入力バッファが設けられる。
ブロック図が示されている。各メモリマットＭＡＴ０〜
ＭＡＴ７は、それぞれそれが１つの半導体メモリに形成
されているにもかかわらず、言い換えるならば、上記の
ようなアドレスバッファＸＡＢとＹＡＢ等が形成されて
いるにも係わらず、上記のような内部アドレスバスを通
して供給されたアドレス信号ＸＡＤとＹＡＤ及びマット
選択信号ＭＳや上記制御回路ＣＯＮＴにより形成された
各種制御信号を取り込む入力バッファが設けられる。
【００１７】この理由は、上記入力バッファをクロック
ドインバータ回路のような出力ハイインピーダンスを含
む３状出力機能を設け、メモリマットにおいて直流不良
が発生したときに、上記のような入力バッファの出力を
ハイインピーダンス状態にしてかかるメモリマットを電
気的に分離し、そこに定常的な直流電流が流れるのを防
止するためである。このような理由から、Ｙデコーダを
代表とする内部回路の動作電圧Ｖccは、スイッチＳＷ３
を介して供給されるようにされる。また、メモリアレイ
のプレート電圧ＶＰＬも同様なスイッチＳＷ１を介して
供給される。センスアンプに含まれるハーフプリチャー
ジ回路に供給されるハーフプリチャージ電圧ＨＶＣも同
様にスイッチＳＷ２を介して供給される。
ドインバータ回路のような出力ハイインピーダンスを含
む３状出力機能を設け、メモリマットにおいて直流不良
が発生したときに、上記のような入力バッファの出力を
ハイインピーダンス状態にしてかかるメモリマットを電
気的に分離し、そこに定常的な直流電流が流れるのを防
止するためである。このような理由から、Ｙデコーダを
代表とする内部回路の動作電圧Ｖccは、スイッチＳＷ３
を介して供給されるようにされる。また、メモリアレイ
のプレート電圧ＶＰＬも同様なスイッチＳＷ１を介して
供給される。センスアンプに含まれるハーフプリチャー
ジ回路に供給されるハーフプリチャージ電圧ＨＶＣも同
様にスイッチＳＷ２を介して供給される。
【００１８】ヒューズＦuse は、メモリアレイ等に直流
的な欠陥が生じたときに切断されて欠陥情報を記憶す
る。かかる切断情報は、一方においてスイッチ制御回路
に伝えられて、上記のような各スイッチＳＷ１、ＳＷ２
及びＳＷ３を遮断状態にさせる。また、出力バッファを
通して図１の出力制御回路ＯＢＣと、入出力バッファに
おける前記と同様に３状態出力機能を持つ入力バッファ
と出力バッファを共に出力ハイインピーダンス状態にさ
せる。
的な欠陥が生じたときに切断されて欠陥情報を記憶す
る。かかる切断情報は、一方においてスイッチ制御回路
に伝えられて、上記のような各スイッチＳＷ１、ＳＷ２
及びＳＷ３を遮断状態にさせる。また、出力バッファを
通して図１の出力制御回路ＯＢＣと、入出力バッファに
おける前記と同様に３状態出力機能を持つ入力バッファ
と出力バッファを共に出力ハイインピーダンス状態にさ
せる。
【００１９】上記入力バッファを通したアドレス信号Ｘ
ＡＤは、Ｘデコーダに供給されてここでメモリアレイの
１本のワード線を選択する。Ｘデコーダには、ワード線
ドライバも含まれるものである。上記入力バッファを通
したアドレス信号ＹＡＤは、Ｙデコーダに供給されてこ
こでメモリアレイの４対の相補ビット線のＹ選択信号が
形成される。Ｙ選択信号は、センスアンプの中に含まれ
るメモリアレイの相補ビット線を入出力線に接続させる
カラムスイッチに伝えられ、かかる入出力線が上記入出
力バッファと対応して接続される。
ＡＤは、Ｘデコーダに供給されてここでメモリアレイの
１本のワード線を選択する。Ｘデコーダには、ワード線
ドライバも含まれるものである。上記入力バッファを通
したアドレス信号ＹＡＤは、Ｙデコーダに供給されてこ
こでメモリアレイの４対の相補ビット線のＹ選択信号が
形成される。Ｙ選択信号は、センスアンプの中に含まれ
るメモリアレイの相補ビット線を入出力線に接続させる
カラムスイッチに伝えられ、かかる入出力線が上記入出
力バッファと対応して接続される。
【００２０】この実施例では、図示しないがＸ系とＹ系
の冗長回路も設けられる。上記Ｘ系の冗長回路は、不良
アドレスを記憶させる記憶回路と、アドレス比較回路と
を含んでいる。記憶された不良アドレスと入力されたＸ
アドレスとを比較し、不一致のときにはそのまま入力さ
れたアドレスに対応したワード線を選択し、記憶された
不良アドレスと入力されたＸアドレスとが一致すると、
正規回路の不良ワード線の選択動作を禁止させるととも
に、予備ワード線を選択する選択信号出力させる。同様
な回路がＹ系回路にも設けられており、それによって不
良ビット線に対するメモリアクセスを検出すると、Ｙデ
コーダによる不良ビット線の選択動作を停止させ、それ
に代えて、予備に設けられているビット線を選択する選
択信号が形成される。
の冗長回路も設けられる。上記Ｘ系の冗長回路は、不良
アドレスを記憶させる記憶回路と、アドレス比較回路と
を含んでいる。記憶された不良アドレスと入力されたＸ
アドレスとを比較し、不一致のときにはそのまま入力さ
れたアドレスに対応したワード線を選択し、記憶された
不良アドレスと入力されたＸアドレスとが一致すると、
正規回路の不良ワード線の選択動作を禁止させるととも
に、予備ワード線を選択する選択信号出力させる。同様
な回路がＹ系回路にも設けられており、それによって不
良ビット線に対するメモリアクセスを検出すると、Ｙデ
コーダによる不良ビット線の選択動作を停止させ、それ
に代えて、予備に設けられているビット線を選択する選
択信号が形成される。
【００２１】図３には、上記メモリアレイ部の一実施例
の要部回路図が示されている。同図においては、４本の
ワード線、２対の相補ビット線とこれらに関連したセン
スアンプとプリチャージ回路等が代表として例示的に示
されている。同図には、いわゆるシェアードセンス方式
とされ、センスアンプを中心にしてメモリアレイＡＲＹ
−ＬとＡＲＹ−Ｒが左右に配置されるものであり、その
うち左側のアレイＡＲＹ−Ｌが上記のように示され、右
側のアレイＡＲＹ−Ｒはブラックボックスにより示され
ている。また、一対の相補ビット線ＢＬＬと／ＢＬＬに
対応した各回路を構成するＭＯＳＦＥＴにのみ代表とし
て回路記号が付加されている。
の要部回路図が示されている。同図においては、４本の
ワード線、２対の相補ビット線とこれらに関連したセン
スアンプとプリチャージ回路等が代表として例示的に示
されている。同図には、いわゆるシェアードセンス方式
とされ、センスアンプを中心にしてメモリアレイＡＲＹ
−ＬとＡＲＹ−Ｒが左右に配置されるものであり、その
うち左側のアレイＡＲＹ−Ｌが上記のように示され、右
側のアレイＡＲＹ−Ｒはブラックボックスにより示され
ている。また、一対の相補ビット線ＢＬＬと／ＢＬＬに
対応した各回路を構成するＭＯＳＦＥＴにのみ代表とし
て回路記号が付加されている。
【００２２】ダイナミック型メモリセルは、アドレス選
択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから
構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲート
は、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍ
のドレインがビット線／ＢＬＬに接続され、ソースに情
報記憶キャパシタＣｓが接続される。情報記憶用キャパ
シタＣｓの他方の電極は共通化されてプレート電圧ＶＰ
Ｌが与えられる。
択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから
構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲート
は、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍ
のドレインがビット線／ＢＬＬに接続され、ソースに情
報記憶キャパシタＣｓが接続される。情報記憶用キャパ
シタＣｓの他方の電極は共通化されてプレート電圧ＶＰ
Ｌが与えられる。
【００２３】上記ビット線ＢＬＬと／ＢＬＬは、同図に
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦ
ＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接
続される。センスアンプは、ゲートとドレインとが交差
接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦ
ＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，
Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５
とＱ６のソースは、共通ソース線ＣＳＮに接続される。
Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共
通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに
例示的に示されているように、Ｐチャンネル型ＭＯＳＦ
ＥＴのパワースイッチＭＯＳＦＥＴＱ１４が設けられ
て、タイミング信号φＳＡＰがロウレベルにされるとＭ
ＯＳＦＥＴＱ１４がオン状態になって、センスアンプの
動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦ
ＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図
示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、線の
動作タイミングに回路の接地電位を供給する。
示すように平行に配置され、ビット線の容量バランス等
をとるために必要に応じて適宜に交差させられる。かか
る相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦ
ＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接
続される。センスアンプは、ゲートとドレインとが交差
接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦ
ＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，
Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５
とＱ６のソースは、共通ソース線ＣＳＮに接続される。
Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共
通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに
例示的に示されているように、Ｐチャンネル型ＭＯＳＦ
ＥＴのパワースイッチＭＯＳＦＥＴＱ１４が設けられ
て、タイミング信号φＳＡＰがロウレベルにされるとＭ
ＯＳＦＥＴＱ１４がオン状態になって、センスアンプの
動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦ
ＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図
示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、線の
動作タイミングに回路の接地電位を供給する。
【００２４】これらセンスアンプを活性化させるパワー
スイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせ
るために、センスアンプが増幅動作を開始した時点では
比較的小さな電流しか供給できないようなパワースイッ
チＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動
作によってビット線ＢＬＬと／ＢＬＬとの電位差がある
程度大きくなって時点で大きな電流を流すようなパワー
スイッチＭＯＳＦＥＴをオン状態にする等して増幅動作
を段階的に行うようにされる。
スイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせ
るために、センスアンプが増幅動作を開始した時点では
比較的小さな電流しか供給できないようなパワースイッ
チＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動
作によってビット線ＢＬＬと／ＢＬＬとの電位差がある
程度大きくなって時点で大きな電流を流すようなパワー
スイッチＭＯＳＦＥＴをオン状態にする等して増幅動作
を段階的に行うようにされる。
【００２５】上記パワースイッチＭＯＳＦＥＴＱ１４等
は、上記のようなセンスアンプの活性化、非活性化の他
に後述するように直流的不良が発生したメモリマットに
対応したものにおいて、直流電流が流れるのを防止する
ために前記のようなヒューズの切断により記憶された欠
陥情報ＭＦにより定常的にオフ状態にさせられるために
も用いられる。つまり、図２の電源スイッチとしての役
割も合わせ持つように利用される。
は、上記のようなセンスアンプの活性化、非活性化の他
に後述するように直流的不良が発生したメモリマットに
対応したものにおいて、直流電流が流れるのを防止する
ために前記のようなヒューズの切断により記憶された欠
陥情報ＭＦにより定常的にオフ状態にさせられるために
も用いられる。つまり、図２の電源スイッチとしての役
割も合わせ持つように利用される。
【００２６】上記センスアンプの入出力ノードには、相
補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビ
ット線にハーフプリチャージ電圧ＨＶＣを供給するスイ
ッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回
路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１の
ゲートは、共通にプリチャージ信号ＰＣが供給される。
このプリチャージ信号ＰＣは、上記欠陥情報ＭＦにより
ロウレベルに固定され、上記ＭＯＳＦＥＴＱ９〜Ｑ１１
等をオフ状態にさせるためにも利用される。これととも
に、ハーフプリチャージ電圧ＨＶＣそのものを供給する
スイッチＳＷ２も同様にオフ状態にさせられる。このよ
うにハーフプリチャージ電圧ＨＶＣそのものも遮断する
のは、かかるハーフプリチャージ電圧ＨＶＣを供給する
信号経路が回路の接地電位又は電源電圧等と短絡しする
というような直流不良が発生した場合にも対応させるた
めである。
補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビ
ット線にハーフプリチャージ電圧ＨＶＣを供給するスイ
ッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回
路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１の
ゲートは、共通にプリチャージ信号ＰＣが供給される。
このプリチャージ信号ＰＣは、上記欠陥情報ＭＦにより
ロウレベルに固定され、上記ＭＯＳＦＥＴＱ９〜Ｑ１１
等をオフ状態にさせるためにも利用される。これととも
に、ハーフプリチャージ電圧ＨＶＣそのものを供給する
スイッチＳＷ２も同様にオフ状態にさせられる。このよ
うにハーフプリチャージ電圧ＨＶＣそのものも遮断する
のは、かかるハーフプリチャージ電圧ＨＶＣを供給する
信号経路が回路の接地電位又は電源電圧等と短絡しする
というような直流不良が発生した場合にも対応させるた
めである。
【００２７】ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により４対のビット線を選択できるようにされる。それ
故、上記カラム選択信号ＹＳは、同図に例示的に示され
ている２対のビット線と図示しない残り２対のビット線
とに対応した４つのセンスアンプの入出力ノードに設け
られたカラムスイッチを構成するＭＯＳＦＥＴのゲート
に共通に供給され、かかるスイッチＭＯＳＦＥＴを介し
て４対のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ
接続される。
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により４対のビット線を選択できるようにされる。それ
故、上記カラム選択信号ＹＳは、同図に例示的に示され
ている２対のビット線と図示しない残り２対のビット線
とに対応した４つのセンスアンプの入出力ノードに設け
られたカラムスイッチを構成するＭＯＳＦＥＴのゲート
に共通に供給され、かかるスイッチＭＯＳＦＥＴを介し
て４対のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ
接続される。
【００２８】図４には、この発明に係るダイナミック型
ＲＡＭの概略動作を説明するためのタイミング図が示さ
れている。（Ａ）には読み出し動作（ＲＥＡＤ）の例が
示されており、ロウアドレスストローブ信号／ＲＡＳの
ロウレベルに同期して行（ロウ系）アドレス信号ＡＤＤ
を取り込み、それを解読してワード線ＷＬの選択動作が
行われる。ワード線の選択動作に先立ってプリチージ信
号ＰＣがロウレベルにされて、ビット線ＢＬと／ＢＬは
フローティング状態でハーフプリチュージ電圧を保持す
る。そして、ワード線の選択動作が行われ、相補ビット
線ＢＬと／ＢＬのうち、例えばビット線／ＢＬに接続さ
れたメモリセルが選択され、かかるメモリセルに保持さ
れた記憶情報が０Ｖなら、ビット線／ＢＬとのチャージ
シェアによりビット線／ＢＬの電位がΔＶだけ低下させ
られる。これに対して、メモリセルが接続されないビッ
ト線ＢＬは、ハーフプリチャージ電圧を維持する。
ＲＡＭの概略動作を説明するためのタイミング図が示さ
れている。（Ａ）には読み出し動作（ＲＥＡＤ）の例が
示されており、ロウアドレスストローブ信号／ＲＡＳの
ロウレベルに同期して行（ロウ系）アドレス信号ＡＤＤ
を取り込み、それを解読してワード線ＷＬの選択動作が
行われる。ワード線の選択動作に先立ってプリチージ信
号ＰＣがロウレベルにされて、ビット線ＢＬと／ＢＬは
フローティング状態でハーフプリチュージ電圧を保持す
る。そして、ワード線の選択動作が行われ、相補ビット
線ＢＬと／ＢＬのうち、例えばビット線／ＢＬに接続さ
れたメモリセルが選択され、かかるメモリセルに保持さ
れた記憶情報が０Ｖなら、ビット線／ＢＬとのチャージ
シェアによりビット線／ＢＬの電位がΔＶだけ低下させ
られる。これに対して、メモリセルが接続されないビッ
ト線ＢＬは、ハーフプリチャージ電圧を維持する。
【００２９】センスアンプの活性化信号（共通ソース
線）ＣＳＮのロウレベルにより、センスアンプのＮチャ
ンネル側の増幅ＭＯＳＦＥＴＱ５，Ｑ６が増幅動作を開
始してロウレベル側のビット線／ＢＬをロウレベルに引
き抜く、そして、遅れてハイレベルにされる活性化信号
（共通ソース線）ＣＳＰによりＰチャンネル側ＭＯＳＦ
ＥＴＱ７，Ｑ８が増幅動作を開始してハイレベル側のビ
ット線ＢＬを電源電圧Ｖccのようなハイレベルに持ち上
げる。
線）ＣＳＮのロウレベルにより、センスアンプのＮチャ
ンネル側の増幅ＭＯＳＦＥＴＱ５，Ｑ６が増幅動作を開
始してロウレベル側のビット線／ＢＬをロウレベルに引
き抜く、そして、遅れてハイレベルにされる活性化信号
（共通ソース線）ＣＳＰによりＰチャンネル側ＭＯＳＦ
ＥＴＱ７，Ｑ８が増幅動作を開始してハイレベル側のビ
ット線ＢＬを電源電圧Ｖccのようなハイレベルに持ち上
げる。
【００３０】前記のようなシェアードセンスアンプで
は、センスアンプの増幅動作が開始される前に、ワード
線が選択されないメモリアレイ側のＭＯＳＦＥＴＱ１，
Ｑ２又はＱ３，Ｑ４は選択信号ＳＨＲＬ又はＳＨＲＲの
ロウレベルによりオフ状態にされるものである。上記セ
ンスアンプの増幅信号は、選択状態のメモリセルに書き
込まれる。つまり、ビット線／ＢＬの回路の接地電位Ｏ
Ｖがメモリセルの情報記憶用キャパシタに再書き込み
（リフレッシュ）される。以後、図示しないが、Ｙ系の
選択動作が行われ、選択されたビット線の増幅信号が出
力される。
は、センスアンプの増幅動作が開始される前に、ワード
線が選択されないメモリアレイ側のＭＯＳＦＥＴＱ１，
Ｑ２又はＱ３，Ｑ４は選択信号ＳＨＲＬ又はＳＨＲＲの
ロウレベルによりオフ状態にされるものである。上記セ
ンスアンプの増幅信号は、選択状態のメモリセルに書き
込まれる。つまり、ビット線／ＢＬの回路の接地電位Ｏ
Ｖがメモリセルの情報記憶用キャパシタに再書き込み
（リフレッシュ）される。以後、図示しないが、Ｙ系の
選択動作が行われ、選択されたビット線の増幅信号が出
力される。
【００３１】（Ｂ）には書き込み動作（ＷＲＩＴＥ）の
例が示されており、上記同様にロウアドレスストローブ
信号／ＲＡＳのロウレベルに同期して行（ロウ系）アド
レス信号ＡＤＤを取り込み、それを解読してワード線Ｗ
Ｌの選択動作が行われる。同図では、省略されている
が、前記同様にワード線の選択動作に先立ってプリチャ
ージ信号ＰＣがロウレベルにされて、ビット線ＢＬと／
ＢＬはフローティング状態でハーフプリチャージ電圧を
保持する。そして、ワード線の選択動作が行われ、相補
ビット線ＢＬと／ＢＬのうちいずれかの一方のビット線
にΔＶの読み出し信号が得られ、それがセンスアンプに
より増幅される。そして、選択されたメモリセルにはも
との記憶情報が書き込まれてリフレッシュ動作が行われ
る。
例が示されており、上記同様にロウアドレスストローブ
信号／ＲＡＳのロウレベルに同期して行（ロウ系）アド
レス信号ＡＤＤを取り込み、それを解読してワード線Ｗ
Ｌの選択動作が行われる。同図では、省略されている
が、前記同様にワード線の選択動作に先立ってプリチャ
ージ信号ＰＣがロウレベルにされて、ビット線ＢＬと／
ＢＬはフローティング状態でハーフプリチャージ電圧を
保持する。そして、ワード線の選択動作が行われ、相補
ビット線ＢＬと／ＢＬのうちいずれかの一方のビット線
にΔＶの読み出し信号が得られ、それがセンスアンプに
より増幅される。そして、選択されたメモリセルにはも
との記憶情報が書き込まれてリフレッシュ動作が行われ
る。
【００３２】書き込み動作のときには、ライトイネーブ
ル信号／ＷＥがロウレベルにされる。それに対応して入
力バッファが有効となり、書き込み信号が入出力線Ｉ／
Ｏに供給される。カラムウアドレスストローブ信号／Ｒ
ＡＳのロウレベルに同期して列（カラム系）アドレス信
号ＡＤＤを取り込み、それを解読して相補ビット線の選
択信号ＹＳが形成される。これにより、カラムスイッチ
ＭＯＳＦＥＴＱ１２，Ｑ１３等がオン状態となり、メモ
リアレイの選択された相補ビット線ＢＬ，／ＢＬと入出
力線Ｉ／Ｏが接続され、その書き込み信号が上記のよう
な選択された相補ビット線ＢＬと／ＢＬに伝えられので
メモリセルの記憶キャパシタＣｓの保持レベルは書き込
み信号に対応した例えばハイレベルに変化させられる。
ル信号／ＷＥがロウレベルにされる。それに対応して入
力バッファが有効となり、書き込み信号が入出力線Ｉ／
Ｏに供給される。カラムウアドレスストローブ信号／Ｒ
ＡＳのロウレベルに同期して列（カラム系）アドレス信
号ＡＤＤを取り込み、それを解読して相補ビット線の選
択信号ＹＳが形成される。これにより、カラムスイッチ
ＭＯＳＦＥＴＱ１２，Ｑ１３等がオン状態となり、メモ
リアレイの選択された相補ビット線ＢＬ，／ＢＬと入出
力線Ｉ／Ｏが接続され、その書き込み信号が上記のよう
な選択された相補ビット線ＢＬと／ＢＬに伝えられので
メモリセルの記憶キャパシタＣｓの保持レベルは書き込
み信号に対応した例えばハイレベルに変化させられる。
【００３３】図５と図６には、この発明が適用されるダ
イナミック型ＲＡＭの一実施例のメモリアレイのレイア
ウト図が示されている。この実施例のダイナミック型Ｒ
ＡＭは、特に制限されないが、約６４Ｍビットのような
記憶容量を持つようにされる。図５と図６には、横長と
されたチップの左右半分（Ｌ，Ｒ）ずつのレイアウト図
が示され、上記横長のチップにおける中央部分に設けら
れるＹ救済回路が両図に重複して示されている。このＹ
救済回路は、上記のように相補ビット線単位での欠陥救
済を行うためのものである。
イナミック型ＲＡＭの一実施例のメモリアレイのレイア
ウト図が示されている。この実施例のダイナミック型Ｒ
ＡＭは、特に制限されないが、約６４Ｍビットのような
記憶容量を持つようにされる。図５と図６には、横長と
されたチップの左右半分（Ｌ，Ｒ）ずつのレイアウト図
が示され、上記横長のチップにおける中央部分に設けら
れるＹ救済回路が両図に重複して示されている。このＹ
救済回路は、上記のように相補ビット線単位での欠陥救
済を行うためのものである。
【００３４】２つのメモリアレイを中心にしてセンスア
ンプと入出力線（ＳＡ＆Ｉ／Ｏ）が設けられる。アドレ
ス割り付けは、１ビット単位でのアクセスを例にして説
明すると、上側Ｕと下側ＬをＸアドレスの最上位ビット
／Ｘ１２とＸ１２が割り当てられる。上記のようなＹデ
コーダＹＤＥＣを中心にして８個ずつの２群に分けられ
たメモリアレイは、アドレス信号／Ｘ１１とＸ１１が割
り当てられる。同図には、Ｘ１１により指定される下半
分が省略されている。上記２群に分けられた８個のメモ
リアレイは、４個ずつに分けられて／Ｘ１０とＸ１０が
割り当てられる。同図では、下側Ｌの４つのメモリアレ
イに割り当てられるアドレスＸ１０が大小として例示的
に示されている。そして、同図では省略されているが、
センスアンプを中心にして分けられた２個ずつのメモリ
アレイには、／Ｘ９とＸ９が割り当てられ、センスアン
プを中心にして分けられたメモリアレイは／Ｘ８とＸ８
が割り当てられる。
ンプと入出力線（ＳＡ＆Ｉ／Ｏ）が設けられる。アドレ
ス割り付けは、１ビット単位でのアクセスを例にして説
明すると、上側Ｕと下側ＬをＸアドレスの最上位ビット
／Ｘ１２とＸ１２が割り当てられる。上記のようなＹデ
コーダＹＤＥＣを中心にして８個ずつの２群に分けられ
たメモリアレイは、アドレス信号／Ｘ１１とＸ１１が割
り当てられる。同図には、Ｘ１１により指定される下半
分が省略されている。上記２群に分けられた８個のメモ
リアレイは、４個ずつに分けられて／Ｘ１０とＸ１０が
割り当てられる。同図では、下側Ｌの４つのメモリアレ
イに割り当てられるアドレスＸ１０が大小として例示的
に示されている。そして、同図では省略されているが、
センスアンプを中心にして分けられた２個ずつのメモリ
アレイには、／Ｘ９とＸ９が割り当てられ、センスアン
プを中心にして分けられたメモリアレイは／Ｘ８とＸ８
が割り当てられる。
【００３５】チップの縦方向（上下）には設けられたロ
ウデコーダＸＤＥＣ及びアレイ制御回路ＡＲＹＣＴＲＬ
及びマット外入出力線Ｉ／Ｏは、ワードドライバＷＤ、
Ｘデコーダ及びマット制御回路ＭＡＴＣＴＲＬとマット
外の入出力線から構成される。チップの長手方向の中央
部には、アドレス側とＩ／Ｏ側の入力バッファや出力バ
ッファ等の入出力インターフェイス回路が設けられる。
ウデコーダＸＤＥＣ及びアレイ制御回路ＡＲＹＣＴＲＬ
及びマット外入出力線Ｉ／Ｏは、ワードドライバＷＤ、
Ｘデコーダ及びマット制御回路ＭＡＴＣＴＲＬとマット
外の入出力線から構成される。チップの長手方向の中央
部には、アドレス側とＩ／Ｏ側の入力バッファや出力バ
ッファ等の入出力インターフェイス回路が設けられる。
【００３６】メモリマットに付された矢印は、アドレス
の方向を示している。つまり、リフレッシュの順序は、
同図では上から下方向に順次に行われる。同図の矢印の
方向に順次にリフレッシュを行うようにすると、８１９
２サイクルになってしまいメモリアクセスが制限される
なら、例えば、アドレスＸ１２、１１及び１０により指
定されるメモリマットを同時選択するようにして８メモ
リマットを同時にリフレッシュするようにして、１０２
４サイクルで全てのリフレッシュが終了するようでき
る。カラム方向のアドレス割り付けは、Ｙ救済回路を挟
んで左側と右側をＹアドレスの最上位ビット／Ｙ１２と
Ｙ１２が割り当てられる。上記のようなＸデコーダＸＤ
ＥＣ等中心にして左右に分けられたメモリアレイは、ア
ドレス信号／Ｙ１１とＹ１１が割り当てられる。そし
て、１つのメモリアレイ内において、／Ｘ１０とＸ１０
が割り当てられる。
の方向を示している。つまり、リフレッシュの順序は、
同図では上から下方向に順次に行われる。同図の矢印の
方向に順次にリフレッシュを行うようにすると、８１９
２サイクルになってしまいメモリアクセスが制限される
なら、例えば、アドレスＸ１２、１１及び１０により指
定されるメモリマットを同時選択するようにして８メモ
リマットを同時にリフレッシュするようにして、１０２
４サイクルで全てのリフレッシュが終了するようでき
る。カラム方向のアドレス割り付けは、Ｙ救済回路を挟
んで左側と右側をＹアドレスの最上位ビット／Ｙ１２と
Ｙ１２が割り当てられる。上記のようなＸデコーダＸＤ
ＥＣ等中心にして左右に分けられたメモリアレイは、ア
ドレス信号／Ｙ１１とＹ１１が割り当てられる。そし
て、１つのメモリアレイ内において、／Ｘ１０とＸ１０
が割り当てられる。
【００３７】この実施例では、全体を８ブロックに分け
てそれをメモリマットして、かかるメモリマットの単位
で最終的にメモリアクセスが行われるようにされる。例
えば、Ｘ１２，Ｘ１１及びＹ１２により８ブロックに分
けるときには、図５と図６においてＹデコーダＹＤＥＣ
により縦方向に４個づつ分けられるメモリアレイが１つ
のメモリマットとされる。この他、上記のようにメモリ
アレイ内では４対のビット線を同時に選択して、それを
そのまま出力させる構成にする場合には、Ｘアドレスと
Ｙアドレスとが１ビットずつ少なくなるから、上記のア
ドレス割り付けが、Ｘ１２がＸ１１に、Ｘ１１がＸ１０
になり、Ｙ１２がＹ１１にし、１つのメモリマットにお
いて４ビットの単位でアクセスするようにすればよい。
てそれをメモリマットして、かかるメモリマットの単位
で最終的にメモリアクセスが行われるようにされる。例
えば、Ｘ１２，Ｘ１１及びＹ１２により８ブロックに分
けるときには、図５と図６においてＹデコーダＹＤＥＣ
により縦方向に４個づつ分けられるメモリアレイが１つ
のメモリマットとされる。この他、上記のようにメモリ
アレイ内では４対のビット線を同時に選択して、それを
そのまま出力させる構成にする場合には、Ｘアドレスと
Ｙアドレスとが１ビットずつ少なくなるから、上記のア
ドレス割り付けが、Ｘ１２がＸ１１に、Ｘ１１がＸ１０
になり、Ｙ１２がＹ１１にし、１つのメモリマットにお
いて４ビットの単位でアクセスするようにすればよい。
【００３８】ただし、このようにすることによって１本
のワード線に対応させられる相補ビット線の数が増大
し、ワード線に接続されるメモリセルの数が増大してワ
ードドライバの負荷が重くなる等メモリアクセスに悪影
響が生じるなら、適宜にワード線方向にメモリアレイを
分割して構成すればよい。このようにメモリアレイのレ
イアウトは種々の実施形態を採ることができるものであ
る。
のワード線に対応させられる相補ビット線の数が増大
し、ワード線に接続されるメモリセルの数が増大してワ
ードドライバの負荷が重くなる等メモリアクセスに悪影
響が生じるなら、適宜にワード線方向にメモリアレイを
分割して構成すればよい。このようにメモリアレイのレ
イアウトは種々の実施形態を採ることができるものであ
る。
【００３９】上記のようにＸアドレス信号とＹアドレス
信号とにより１つのメモリマットを指定するときには、
Ｙアドレスの入力を待って最終的に選択されるメモリマ
ットが決められる。このため、最終的なマット選択信号
により１つのメモリマットのみが動作させられるように
すると、メモリアクセスが遅くなってしまう。そのた
め、上記のような８個のメモリマットのうち、Ｘアドレ
スにより指定される２個のメモリマットにおいて上記の
ようなロウ系のアドレス選択動作が同時に行われるもの
である。そして、Ｙアドレスの入力により指定される１
つのメモリマットに対した入出力バッファが有効とな
り、最終的な１つのメモリマットの動作が行われる。そ
れ故、他方のメモリマットではロウ系の選択動作のみが
行われるので、いわばリフレッシュ動作が行われること
となる。
信号とにより１つのメモリマットを指定するときには、
Ｙアドレスの入力を待って最終的に選択されるメモリマ
ットが決められる。このため、最終的なマット選択信号
により１つのメモリマットのみが動作させられるように
すると、メモリアクセスが遅くなってしまう。そのた
め、上記のような８個のメモリマットのうち、Ｘアドレ
スにより指定される２個のメモリマットにおいて上記の
ようなロウ系のアドレス選択動作が同時に行われるもの
である。そして、Ｙアドレスの入力により指定される１
つのメモリマットに対した入出力バッファが有効とな
り、最終的な１つのメモリマットの動作が行われる。そ
れ故、他方のメモリマットではロウ系の選択動作のみが
行われるので、いわばリフレッシュ動作が行われること
となる。
【００４０】メモリマットをＸアドレスのみで指定して
ロウ系のアドレス選択回路やアドレス信号等を入力する
入力バッファを含めて１つのメモリマットのみを動作状
態にするようにしてもよい。このようにした場合には、
メモリマット内に供給されるワード線を指定するＸアド
レスと、Ｙアドレスとがアンバランスとなるが、１つの
Ｙアドレスに対して複数対のビット線を割り当てて複数
ビットの単位でのメモリアクセスが行われる等の工夫に
より、メモリアレイ内でのビット線とワード線との関係
を最適にすることができる。
ロウ系のアドレス選択回路やアドレス信号等を入力する
入力バッファを含めて１つのメモリマットのみを動作状
態にするようにしてもよい。このようにした場合には、
メモリマット内に供給されるワード線を指定するＸアド
レスと、Ｙアドレスとがアンバランスとなるが、１つの
Ｙアドレスに対して複数対のビット線を割り当てて複数
ビットの単位でのメモリアクセスが行われる等の工夫に
より、メモリアレイ内でのビット線とワード線との関係
を最適にすることができる。
【００４１】図７には、この発明に係る半導体記憶装置
の一実施例の概略ブロック図が示されている。同図の各
回路ブロックは、図１におけるメモリマットとマルチプ
レクサＭＰＸ及び入出力回路ＩＯＢとの関係を説明する
ためのものである。同図の出力選択遮断回路は、前記マ
ットデコーダＭＡＴＤＥＣと、出力制御回路ＯＢＣから
構成される。
の一実施例の概略ブロック図が示されている。同図の各
回路ブロックは、図１におけるメモリマットとマルチプ
レクサＭＰＸ及び入出力回路ＩＯＢとの関係を説明する
ためのものである。同図の出力選択遮断回路は、前記マ
ットデコーダＭＡＴＤＥＣと、出力制御回路ＯＢＣから
構成される。
【００４２】この出力選択遮断回路は、欠陥メモリマッ
トからの欠陥情報ＭＦ０−７と、マットデコーダＭＡＴ
ＤＥＣからのマット選択信号及び制御回路からの出力制
御信号を受けて、データ入出力バッファＩＯＢにおける
通常の動作制御と、欠陥メモリマットからの出力動作に
対して、出力バッファを出力ハイインピーダンス状態に
させる役割を持つようにされる。つまり、通常動作のと
き、データ入出力バッファは、書き込み動作のときには
入力バッファが動作状態にされ、出力バッファは出力ハ
イインピーダンス状態にされる。読み出し動作のときに
は、入力バッファが出力ハイインピーダンス状態にさ
れ、出力バッファが動作状態にされる。メモリがアクセ
スされないとき、入力バッファも出力バッファも出力ハ
イインピーダンス状態にされるものである。このような
動作制御に加えて、上記のような読み出し動作のとき
に、欠陥メモリマットからの読み出しが指示されたとき
には、出力バッファは出力ハイインピーダンス状態にさ
れるものである。
トからの欠陥情報ＭＦ０−７と、マットデコーダＭＡＴ
ＤＥＣからのマット選択信号及び制御回路からの出力制
御信号を受けて、データ入出力バッファＩＯＢにおける
通常の動作制御と、欠陥メモリマットからの出力動作に
対して、出力バッファを出力ハイインピーダンス状態に
させる役割を持つようにされる。つまり、通常動作のと
き、データ入出力バッファは、書き込み動作のときには
入力バッファが動作状態にされ、出力バッファは出力ハ
イインピーダンス状態にされる。読み出し動作のときに
は、入力バッファが出力ハイインピーダンス状態にさ
れ、出力バッファが動作状態にされる。メモリがアクセ
スされないとき、入力バッファも出力バッファも出力ハ
イインピーダンス状態にされるものである。このような
動作制御に加えて、上記のような読み出し動作のとき
に、欠陥メモリマットからの読み出しが指示されたとき
には、出力バッファは出力ハイインピーダンス状態にさ
れるものである。
【００４３】マット選択信号は、各メモリマットの入出
力回路Ｉ／Ｏ０〜３に対応して設けられたマルチプレク
サの選択信号を形成する。前記実施例のようにメモリマ
ットのデータ入出力回路に入出力バッファを設け、欠陥
情報により強制的に出力ハイインピーダンス状態にさせ
る機能が設けられている場合には、かかるマルチプレク
サを省略することができる。逆に、かかるマルチプレク
サを設けた場合においては、メモリマット側において上
記のような入出力バッファを設けることを省略すること
ができる。つまり、マルチプレクサにより上記同様な出
力ハイインピーダンス状態を作り出すようにしてもよ
い。このようにするときには、マルチプレクサに入力さ
れる制御信号は、メモリマットの欠陥情報ＭＦとマット
選択信号とが論理積が採られた制御信号とされる。
力回路Ｉ／Ｏ０〜３に対応して設けられたマルチプレク
サの選択信号を形成する。前記実施例のようにメモリマ
ットのデータ入出力回路に入出力バッファを設け、欠陥
情報により強制的に出力ハイインピーダンス状態にさせ
る機能が設けられている場合には、かかるマルチプレク
サを省略することができる。逆に、かかるマルチプレク
サを設けた場合においては、メモリマット側において上
記のような入出力バッファを設けることを省略すること
ができる。つまり、マルチプレクサにより上記同様な出
力ハイインピーダンス状態を作り出すようにしてもよ
い。このようにするときには、マルチプレクサに入力さ
れる制御信号は、メモリマットの欠陥情報ＭＦとマット
選択信号とが論理積が採られた制御信号とされる。
【００４４】図８には、上記出力制御回路ＯＢＣとデー
タ入出力バッファＩＯＢに含まれる出力バッファの一実
施例の回路図が示されている。出力制御回路は、代表と
して例示的に示されているマット選択信号ＭＳ０，ＭＳ
７と、それに対応した図示しないメモリマットＭＡＴ
０，ＭＴ７から供給される欠陥情報ＭＦ０，ＭＦ７とは
アンド（ＡＮＤ）ゲート回路Ｇ１，Ｇ２に供給される。
図示しない他のマット選択信号とそれに対応した欠陥情
報も同様なゲート回路に供給される。かかるアンドゲー
ト回路Ｇ１，Ｇ２と図示しない他の同様なゲート回路の
出力信号は、オア（ＯＲ）ゲート回路Ｇ３に供給されて
マスク信号ＭＳＫが形成される。同図において、回路図
が複雑になってしまうのを防ぐために、例示的に示され
たＭＯＳＦＥＴの回路記号が前記図３のものと重複して
いるが、それぞれは別個の回路機能を実現するものであ
る。
タ入出力バッファＩＯＢに含まれる出力バッファの一実
施例の回路図が示されている。出力制御回路は、代表と
して例示的に示されているマット選択信号ＭＳ０，ＭＳ
７と、それに対応した図示しないメモリマットＭＡＴ
０，ＭＴ７から供給される欠陥情報ＭＦ０，ＭＦ７とは
アンド（ＡＮＤ）ゲート回路Ｇ１，Ｇ２に供給される。
図示しない他のマット選択信号とそれに対応した欠陥情
報も同様なゲート回路に供給される。かかるアンドゲー
ト回路Ｇ１，Ｇ２と図示しない他の同様なゲート回路の
出力信号は、オア（ＯＲ）ゲート回路Ｇ３に供給されて
マスク信号ＭＳＫが形成される。同図において、回路図
が複雑になってしまうのを防ぐために、例示的に示され
たＭＯＳＦＥＴの回路記号が前記図３のものと重複して
いるが、それぞれは別個の回路機能を実現するものであ
る。
【００４５】ライトイネーブル信号ＷＥと、出力イネー
ブル信号／ＯＥとはアンドゲート回路Ｇ４に供給され、
ここで出力制御信号ＯＣが形成される。つまり、信号Ｗ
Ｅのハイレベルにより読み出し動作が指示されていると
きに、信号／ＯＥのハイレベルのときには出力バッファ
を非動作状態にさせ、かかる信号／ＯＥのロウレベルに
同期して制御信号ＯＣをロウレベルにして出力バッファ
を活性化させる。
ブル信号／ＯＥとはアンドゲート回路Ｇ４に供給され、
ここで出力制御信号ＯＣが形成される。つまり、信号Ｗ
Ｅのハイレベルにより読み出し動作が指示されていると
きに、信号／ＯＥのハイレベルのときには出力バッファ
を非動作状態にさせ、かかる信号／ＯＥのロウレベルに
同期して制御信号ＯＣをロウレベルにして出力バッファ
を活性化させる。
【００４６】しかしながら、欠陥メモリマットに対して
メモリアクセスが行われたときには、欠陥信号ＭＦｉと
マット選択信号ＭＳｉとが共にハイレベルとなり、マス
ク信号ＭＳＫがハイレベルにされる。したがって、上記
のように信号ＷＥがハイレベルで、信号／ＯＥがロウレ
ベルにされたときでも、マスク信号ＭＳＫのハイレベル
により出力バッファには、オアゲート回路Ｇ６を通して
Ｐチャンネル型出力ＭＯＳＦＥＴＱ１のゲートにはハイ
レベルが、アンドゲート回路Ｇ７を通してＮチャンネル
型出力ＭＯＳＦＥＴＱ２のゲートにはロウレベルが供給
されるので、かかる出力バッファの出力端子Ｄ０は出力
ハイインピーダンス状態にされる。他の３つのデータ端
子Ｄ１〜Ｄ３に設けられる出力バッファにおいても同様
である。
メモリアクセスが行われたときには、欠陥信号ＭＦｉと
マット選択信号ＭＳｉとが共にハイレベルとなり、マス
ク信号ＭＳＫがハイレベルにされる。したがって、上記
のように信号ＷＥがハイレベルで、信号／ＯＥがロウレ
ベルにされたときでも、マスク信号ＭＳＫのハイレベル
により出力バッファには、オアゲート回路Ｇ６を通して
Ｐチャンネル型出力ＭＯＳＦＥＴＱ１のゲートにはハイ
レベルが、アンドゲート回路Ｇ７を通してＮチャンネル
型出力ＭＯＳＦＥＴＱ２のゲートにはロウレベルが供給
されるので、かかる出力バッファの出力端子Ｄ０は出力
ハイインピーダンス状態にされる。他の３つのデータ端
子Ｄ１〜Ｄ３に設けられる出力バッファにおいても同様
である。
【００４７】図９には、この発明に係る他の半導体記憶
装置の一実施例の概略ブロック図が示されている。同図
には、半導体記憶装置の概略全体ブロックとそれに形成
される１つのメモリマットの拡大ブロックとが示されて
いる。ただし、この発明に係る他の半導体記憶装置は、
主として前記図１の半導体記憶装置の欠陥救済メモリと
して使用されるものであり、そのため図１の半導体記憶
装置と異なる部分を主に示している。それ故、半導体記
憶装置として必要とされるアドレス信号や制御信号の入
力バッファや制御回路及び基板電圧発生回路等が省略さ
れている。同図の各回路ブロックは、前記図１と同様に
公知の半導体集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上において形成される。
装置の一実施例の概略ブロック図が示されている。同図
には、半導体記憶装置の概略全体ブロックとそれに形成
される１つのメモリマットの拡大ブロックとが示されて
いる。ただし、この発明に係る他の半導体記憶装置は、
主として前記図１の半導体記憶装置の欠陥救済メモリと
して使用されるものであり、そのため図１の半導体記憶
装置と異なる部分を主に示している。それ故、半導体記
憶装置として必要とされるアドレス信号や制御信号の入
力バッファや制御回路及び基板電圧発生回路等が省略さ
れている。同図の各回路ブロックは、前記図１と同様に
公知の半導体集積回路の製造技術により、単結晶シリコ
ンのような１個の半導体基板上において形成される。
【００４８】この実施例のメモリマットは、前記図１と
ほぼ同じ構成にされたメモリアレイ、Ｘデコーダ、セン
スアンプ及びＹデコーダから構成される。そして、この
実施例では、救済用に用いられることを前提にするため
に、メモリマットに欠陥が生じたときに対応してヒュー
ズやスイッチ回路が省略される。
ほぼ同じ構成にされたメモリアレイ、Ｘデコーダ、セン
スアンプ及びＹデコーダから構成される。そして、この
実施例では、救済用に用いられることを前提にするため
に、メモリマットに欠陥が生じたときに対応してヒュー
ズやスイッチ回路が省略される。
【００４９】特に制限されないが、この実施例ではメモ
リマットの数は全体で４個とされ、それぞれのメモリマ
ットの入出力線は、そのまま延びてデータ入出力回路Ｉ
ＯＢ０〜ＩＯＢ３に供給される。各メモリマットに対応
されたデータ入出力回路ＩＯＢ０〜ＩＯＢ３は、それぞ
れ独立したデータ端子Ｄ０〜Ｄ１５に接続される。つま
り、１つのメモリマットに対応されたデータ入出力回路
には、それぞれ４つのデータ端子が対応され、４組から
なるデータ入出力回路ＩＯＢ０〜ＩＯＢ３では１６個の
データ端子Ｄ０〜Ｄ１５が設けられることになる。
リマットの数は全体で４個とされ、それぞれのメモリマ
ットの入出力線は、そのまま延びてデータ入出力回路Ｉ
ＯＢ０〜ＩＯＢ３に供給される。各メモリマットに対応
されたデータ入出力回路ＩＯＢ０〜ＩＯＢ３は、それぞ
れ独立したデータ端子Ｄ０〜Ｄ１５に接続される。つま
り、１つのメモリマットに対応されたデータ入出力回路
には、それぞれ４つのデータ端子が対応され、４組から
なるデータ入出力回路ＩＯＢ０〜ＩＯＢ３では１６個の
データ端子Ｄ０〜Ｄ１５が設けられることになる。
【００５０】主としてメモリマット単位での欠陥救済を
行うようにするため、欠陥とされたメモリマットのアド
レスを記憶させるためのＥＰＲＯＭが設けられる。この
実施例のＥＰＲＯＭは、書き換え可能な（イレーザブル
＆プログラマブル）という意味ではなく、公知のＥＰＲ
ＯＭと同じ電気的に書き込みが可能なメモリセルを用い
ているという意味である。つまり、ＥＰＲＯＭにおける
紫外線消去機能を不能にして、１回限りの書き込み可能
なＲＯＭとして用いる。ＥＰＲＯＭ制御回路は、上記Ｅ
ＰＲＯＭに対する書き込み動作と読み出し動作を行う制
御回路である。
行うようにするため、欠陥とされたメモリマットのアド
レスを記憶させるためのＥＰＲＯＭが設けられる。この
実施例のＥＰＲＯＭは、書き換え可能な（イレーザブル
＆プログラマブル）という意味ではなく、公知のＥＰＲ
ＯＭと同じ電気的に書き込みが可能なメモリセルを用い
ているという意味である。つまり、ＥＰＲＯＭにおける
紫外線消去機能を不能にして、１回限りの書き込み可能
なＲＯＭとして用いる。ＥＰＲＯＭ制御回路は、上記Ｅ
ＰＲＯＭに対する書き込み動作と読み出し動作を行う制
御回路である。
【００５１】例えば、上記のように４つのメモリマット
からなるときには、１本のワード線に対応して各メモリ
マットに対して前記図１の半導体記憶装置のメモリマッ
トＭＡＴ０〜ＭＡＴ７に対応された３ビットずつのアド
レスとかかるビットが有効か無効かを示すフラグビット
との４ビットが割り当てられ、４個のメモリマットでは
合計１６個のメモリセルが接続される。例えば、４つの
メモリマット全部を欠陥救済に用いるときには、それぞ
れに割り当てられたアドレスとかかるアドレスが有効で
あることを示すフラグビットが０と１の組み合わせによ
り書き込まれる。
からなるときには、１本のワード線に対応して各メモリ
マットに対して前記図１の半導体記憶装置のメモリマッ
トＭＡＴ０〜ＭＡＴ７に対応された３ビットずつのアド
レスとかかるビットが有効か無効かを示すフラグビット
との４ビットが割り当てられ、４個のメモリマットでは
合計１６個のメモリセルが接続される。例えば、４つの
メモリマット全部を欠陥救済に用いるときには、それぞ
れに割り当てられたアドレスとかかるアドレスが有効で
あることを示すフラグビットが０と１の組み合わせによ
り書き込まれる。
【００５２】メモリアクセスが行われると、上記ワード
線が選択されて４個分のメモリマットに対応したアドレ
ス信号とフラグビットとが読み出されてアドレス比較回
路に供給される。アドレス比較回路には、メモリマット
に対応した４個の比較回路からなり、それぞれが入力さ
れたアドレス信号と上記ＥＰＲＯＭから読み出されたア
ドレス情報とが比較される。このとき、上記フラグビッ
トが無効とされたときには、そのアドレス比較出力は無
効にされる。つまり、欠陥救済に用いないことにより０
００等にされたメモリマットが０００のメモリマットの
指定のときに選択されるのを防ぐものである。
線が選択されて４個分のメモリマットに対応したアドレ
ス信号とフラグビットとが読み出されてアドレス比較回
路に供給される。アドレス比較回路には、メモリマット
に対応した４個の比較回路からなり、それぞれが入力さ
れたアドレス信号と上記ＥＰＲＯＭから読み出されたア
ドレス情報とが比較される。このとき、上記フラグビッ
トが無効とされたときには、そのアドレス比較出力は無
効にされる。つまり、欠陥救済に用いないことにより０
００等にされたメモリマットが０００のメモリマットの
指定のときに選択されるのを防ぐものである。
【００５３】なお、メモリマットを指定するアドレスが
ＸアドレスとＹアドレスからなるときには、先行して入
力されるＸアドレスが先に比較され、その時点で一致し
たならそれに対応されたメモリマットのロウ系の選択動
作が行われる。そして、Ｙアドレスの入力により、もし
も不一致のアドレスと判明したならそのメモリマットは
最終的には選択されずに、メモリマット内部でリフレッ
シュ動作が行われるのみとなる。
ＸアドレスとＹアドレスからなるときには、先行して入
力されるＸアドレスが先に比較され、その時点で一致し
たならそれに対応されたメモリマットのロウ系の選択動
作が行われる。そして、Ｙアドレスの入力により、もし
も不一致のアドレスと判明したならそのメモリマットは
最終的には選択されずに、メモリマット内部でリフレッ
シュ動作が行われるのみとなる。
【００５４】アドレス比較回路により、メモリマット単
位で形成される比較一致信号は、出力選択回路に供給さ
れる。すなわち、欠陥のメモリマットに対応したメモリ
アクセスが行われると、かかる欠陥メモリマットに代え
て、この実施例の半導体記憶装置の１つのメモリマット
が上記のようにアクセスされており、データ入出力回路
のいずれか１つの動作が有効となり、書き込み又は読み
出し動作が行われるようにされる。
位で形成される比較一致信号は、出力選択回路に供給さ
れる。すなわち、欠陥のメモリマットに対応したメモリ
アクセスが行われると、かかる欠陥メモリマットに代え
て、この実施例の半導体記憶装置の１つのメモリマット
が上記のようにアクセスされており、データ入出力回路
のいずれか１つの動作が有効となり、書き込み又は読み
出し動作が行われるようにされる。
【００５５】図１０には、上記アドレス比較回路と出力
選択回路及び出力ドライバの一実施例の回路図が示され
ている。アドレス比較回路は、１つの回路ＣＡＭ３が代
表として例示的に示されているように、相補のアドレス
信号Ａ１２と／Ａ１２は、ＥＰＲＯＭセルの記憶情報と
その反転信号によりスイッチ制御される伝送ゲートＭＯ
ＳＦＥＴＱ１〜Ｑ４を通して取り込まれる。例えば、Ｅ
ＰＲＯＭセルに記憶された記憶情報が０のロウレベルの
とき、アドレス信号Ａ１２に対応されたＰチャンネル型
ＭＯＳＦＥＴＱ１と、Ｎチャンネル型ＭＯＳＦＥＴＱ２
がオン状態にされる。このとき、アドレス信号Ａ１２が
ロウレベルなら一致信号がロウレベルとして出力され
る。もしも、アドレス信号Ａ１２がハイレベルなら不一
信号がハイレベルとして出力される。逆に、ＥＰＲＯＭ
セルに記憶された記憶情報が１のハイレベルのとき、ア
ドレス信号／Ａ１２に対応されたＰチャンネル型ＭＯＳ
ＦＥＴＱ３とＮチャンネル型ＭＯＳＦＥＴＱ４がオン状
態にされる。このとき、アドレス信号／Ａ１２がロウレ
ベルなら一致信号がロウレベルとして出力される。もし
も、アドレス信号／Ａ１２がハイレベルなら不一信号が
ハイレベルとして出力される。
選択回路及び出力ドライバの一実施例の回路図が示され
ている。アドレス比較回路は、１つの回路ＣＡＭ３が代
表として例示的に示されているように、相補のアドレス
信号Ａ１２と／Ａ１２は、ＥＰＲＯＭセルの記憶情報と
その反転信号によりスイッチ制御される伝送ゲートＭＯ
ＳＦＥＴＱ１〜Ｑ４を通して取り込まれる。例えば、Ｅ
ＰＲＯＭセルに記憶された記憶情報が０のロウレベルの
とき、アドレス信号Ａ１２に対応されたＰチャンネル型
ＭＯＳＦＥＴＱ１と、Ｎチャンネル型ＭＯＳＦＥＴＱ２
がオン状態にされる。このとき、アドレス信号Ａ１２が
ロウレベルなら一致信号がロウレベルとして出力され
る。もしも、アドレス信号Ａ１２がハイレベルなら不一
信号がハイレベルとして出力される。逆に、ＥＰＲＯＭ
セルに記憶された記憶情報が１のハイレベルのとき、ア
ドレス信号／Ａ１２に対応されたＰチャンネル型ＭＯＳ
ＦＥＴＱ３とＮチャンネル型ＭＯＳＦＥＴＱ４がオン状
態にされる。このとき、アドレス信号／Ａ１２がロウレ
ベルなら一致信号がロウレベルとして出力される。もし
も、アドレス信号／Ａ１２がハイレベルなら不一信号が
ハイレベルとして出力される。
【００５６】他のアドレス信号Ａ１０，／Ａ１０及びＡ
１１，／Ａ１１とそれに対応されたＥＰＲＯＭセルの記
憶情報との比較動作も上記同様である。上記のような３
ビットのアドレス信号Ａ１０〜Ａ１２について全ビット
一致のときには、オアゲート回路Ｇ１がロウレベルの比
較一致信号ＭＨｉを形成し、それに対応された出力ドラ
イバの動作を有効にする。すなわち、出力制御信号ＷＥ
・／ＯＥのロウレベルに対応して出力ドライバは入出力
線Ｉ／Ｏの信号を出力端子Ｄｊに伝える。もしも、１ビ
ットでも不一致信号であると、ノアゲート回路Ｇ１はハ
イレベルの出力信号を形成するので、出力選択回路を構
成するオアゲート回路Ｇ２の出力が制御信号ＷＥ・／Ｏ
Ｅのロウレベルにかかわらずにハイレベルのままとな
り、出力ドライバは出力ハイインピーダンス状態のまま
にされる。なお、同図において、回路図が複雑になって
しまうのを防ぐために、例示的に示されたゲート回路に
付された回路記号が前記図８のものと重複しているが、
それぞれは別個の回路機能を実現するものである。
１１，／Ａ１１とそれに対応されたＥＰＲＯＭセルの記
憶情報との比較動作も上記同様である。上記のような３
ビットのアドレス信号Ａ１０〜Ａ１２について全ビット
一致のときには、オアゲート回路Ｇ１がロウレベルの比
較一致信号ＭＨｉを形成し、それに対応された出力ドラ
イバの動作を有効にする。すなわち、出力制御信号ＷＥ
・／ＯＥのロウレベルに対応して出力ドライバは入出力
線Ｉ／Ｏの信号を出力端子Ｄｊに伝える。もしも、１ビ
ットでも不一致信号であると、ノアゲート回路Ｇ１はハ
イレベルの出力信号を形成するので、出力選択回路を構
成するオアゲート回路Ｇ２の出力が制御信号ＷＥ・／Ｏ
Ｅのロウレベルにかかわらずにハイレベルのままとな
り、出力ドライバは出力ハイインピーダンス状態のまま
にされる。なお、同図において、回路図が複雑になって
しまうのを防ぐために、例示的に示されたゲート回路に
付された回路記号が前記図８のものと重複しているが、
それぞれは別個の回路機能を実現するものである。
【００５７】図１１には、この発明に係る他の半導体記
憶装置の一実施例の概略ブロック図が示されている。同
図の各回路ブロックは、図９におけるメモリマットと入
出力回路ＩＯＢとの関係を主として説明するためのもの
である。同図の出力選択回路は、上記図１０で具体的回
路が示されたようなＥＰＲＯＭとアドレス比較回路及び
出力選択回路から構成される。
憶装置の一実施例の概略ブロック図が示されている。同
図の各回路ブロックは、図９におけるメモリマットと入
出力回路ＩＯＢとの関係を主として説明するためのもの
である。同図の出力選択回路は、上記図１０で具体的回
路が示されたようなＥＰＲＯＭとアドレス比較回路及び
出力選択回路から構成される。
【００５８】上記アドレス比較回路は、ＥＰＲＯＭに記
憶された欠陥アドレス情報と、それに対応されたマット
アドレスとをアドレス比較回路により比較し、予備とし
て設けられているメモリマットのマット選択信号を形成
する。このアドレス比較回路の出力信号は出力選択回路
にも伝えられ、出力選択回路では上記欠陥のメモリマッ
トに置き換えられるべきメモリマットに対応した入出力
回路の動作を有効にする選択信号を形成する。同図で
は、省略されているが、各メモリマットに伝えられるア
ドレス信号と入力バッファを通して取り込まれる。
憶された欠陥アドレス情報と、それに対応されたマット
アドレスとをアドレス比較回路により比較し、予備とし
て設けられているメモリマットのマット選択信号を形成
する。このアドレス比較回路の出力信号は出力選択回路
にも伝えられ、出力選択回路では上記欠陥のメモリマッ
トに置き換えられるべきメモリマットに対応した入出力
回路の動作を有効にする選択信号を形成する。同図で
は、省略されているが、各メモリマットに伝えられるア
ドレス信号と入力バッファを通して取り込まれる。
【００５９】上記のマット選択信号は、４つのメモリマ
ットのうち、最終的には１つのメモリマットを選択する
ために用いられる。前記のように、アドレスマルチプレ
ックス方式でＸアドレス信号とＹアドレス信号が入力さ
れ、かかるＸアドレスとＹアドレスによりメモリマット
のアドレスが割り当てられるものでは、Ｘアドレスのみ
で一致したなら、それに対応したメモリマットにおいて
ロウ系のアドレス選択動作が行われる。もしも、Ｙアド
レスも一致したなら、それに対応して入出力回路が選択
されて最終的に１つのメモリマットが欠陥メモリマット
に代えて選択される。Ｙアドレスが不一致なら、上記の
ロウ系のアドレス選択動作のみによってかかるメモリマ
ットにおいては、リフレッシュ動作が実施されることと
なる。
ットのうち、最終的には１つのメモリマットを選択する
ために用いられる。前記のように、アドレスマルチプレ
ックス方式でＸアドレス信号とＹアドレス信号が入力さ
れ、かかるＸアドレスとＹアドレスによりメモリマット
のアドレスが割り当てられるものでは、Ｘアドレスのみ
で一致したなら、それに対応したメモリマットにおいて
ロウ系のアドレス選択動作が行われる。もしも、Ｙアド
レスも一致したなら、それに対応して入出力回路が選択
されて最終的に１つのメモリマットが欠陥メモリマット
に代えて選択される。Ｙアドレスが不一致なら、上記の
ロウ系のアドレス選択動作のみによってかかるメモリマ
ットにおいては、リフレッシュ動作が実施されることと
なる。
【００６０】図１２には、この発明に係るメモリモジュ
ールの一実施例のブロック図が示されている。（Ａ）
は、１６ビットの単位でのメモリアクセスが行われるメ
モリモジュールに向けられている。（Ａ）では、前記図
１に示されたような４ビット単位でメモリアクセスが行
われる半導体記憶装置を本体メモリとして、合計４個並
列に接続して全体で１６ビットの単位でのメモリアクセ
スが行われるようにされる。上記４つの本体メモリに対
して、図９に示されたよう他の半導体記憶装置を救済用
メモリとして１つが組み合わされる。
ールの一実施例のブロック図が示されている。（Ａ）
は、１６ビットの単位でのメモリアクセスが行われるメ
モリモジュールに向けられている。（Ａ）では、前記図
１に示されたような４ビット単位でメモリアクセスが行
われる半導体記憶装置を本体メモリとして、合計４個並
列に接続して全体で１６ビットの単位でのメモリアクセ
スが行われるようにされる。上記４つの本体メモリに対
して、図９に示されたよう他の半導体記憶装置を救済用
メモリとして１つが組み合わされる。
【００６１】（Ｂ）は、１６ビットのデータと２ビット
のパリティビットＰ０，Ｐ１の合計１８ビットの単位で
のメモリアクセスが行われるメモリモジュールに向けら
れている。このため、前記図１に示されたような４ビッ
ト単位でメモリアクセスが行われる半導体記憶装置を本
体メモリとして、合計５個並列に接続して全体で１８ビ
ットの単位でのメモリアクセスが行われるようにされ
る。パリティビットが記憶される本体メモリの残り２ビ
ットに対応した半分の記憶エリアは使用しない。上記５
つの本体メモリに対して、図９に示されたよう他の半導
体記憶装置を救済用メモリとして１つが組み合わされ
る。だだし、５個の本体メモリに対応されてメモリマッ
トは全部で５個搭載されたものが用いられるが、Ｉ／Ｏ
ビットが一部良品（例えば４ビット中２ビット良品）
か、一世代前のＤＲＡＭ（×１ビットタイプ）を２個搭
載してもよい。
のパリティビットＰ０，Ｐ１の合計１８ビットの単位で
のメモリアクセスが行われるメモリモジュールに向けら
れている。このため、前記図１に示されたような４ビッ
ト単位でメモリアクセスが行われる半導体記憶装置を本
体メモリとして、合計５個並列に接続して全体で１８ビ
ットの単位でのメモリアクセスが行われるようにされ
る。パリティビットが記憶される本体メモリの残り２ビ
ットに対応した半分の記憶エリアは使用しない。上記５
つの本体メモリに対して、図９に示されたよう他の半導
体記憶装置を救済用メモリとして１つが組み合わされ
る。だだし、５個の本体メモリに対応されてメモリマッ
トは全部で５個搭載されたものが用いられるが、Ｉ／Ｏ
ビットが一部良品（例えば４ビット中２ビット良品）
か、一世代前のＤＲＡＭ（×１ビットタイプ）を２個搭
載してもよい。
【００６２】特に制限されないが、本体メモリはそれぞ
れに１個ずつの欠陥メモリマットを持つものが選別され
てメモリモジュールを構成するプリント基板等の実装基
板に搭載される。各本体メモリの１個ずつの欠陥メモリ
マットに対応して、ヒューズが切断されて、かかる欠陥
メモリマットへの実質的なアクセスが禁止されるととも
に、上記のような電源回路の遮断と入力バッファ等の出
力ハイインピーダンスによりかかる欠陥部分に定常的に
直流電流が流れることが阻止される。救済用メモリにお
いては、ＥＰＲＯＭにそれぞれの欠陥アドレスが記憶さ
れる。
れに１個ずつの欠陥メモリマットを持つものが選別され
てメモリモジュールを構成するプリント基板等の実装基
板に搭載される。各本体メモリの１個ずつの欠陥メモリ
マットに対応して、ヒューズが切断されて、かかる欠陥
メモリマットへの実質的なアクセスが禁止されるととも
に、上記のような電源回路の遮断と入力バッファ等の出
力ハイインピーダンスによりかかる欠陥部分に定常的に
直流電流が流れることが阻止される。救済用メモリにお
いては、ＥＰＲＯＭにそれぞれの欠陥アドレスが記憶さ
れる。
【００６３】本体メモリのデータ端子は、上記のような
実装基板において救済メモリのそれに対応したメモリマ
ットのデータ端子と並列に接続される。これにより、本
体メモリにおいて欠陥メモリマットに対するアクセスが
あると、救済メモリに設けられたメモリマットにアクセ
スが行われて、実装基板上で共通化されたデータ端子に
よりデータの入出力が行われる。
実装基板において救済メモリのそれに対応したメモリマ
ットのデータ端子と並列に接続される。これにより、本
体メモリにおいて欠陥メモリマットに対するアクセスが
あると、救済メモリに設けられたメモリマットにアクセ
スが行われて、実装基板上で共通化されたデータ端子に
よりデータの入出力が行われる。
【００６４】この実施例のように本体メモリのメモリブ
ロック単位の救済を、別の救済用メモリに設けられたメ
モリマットに置き換えるようにするものでは、本体メモ
リには大きな回路規模からなる救済用のメモリマットを
形成しないので、その占有面積が小さくなり、１つの半
導体ウェハから形成できるメモリチップの数を増大させ
ることができる。ワード線やビット線単位で欠陥が発生
したものは、内蔵の冗長回路によりそれを救済して良品
として製品化することができる。
ロック単位の救済を、別の救済用メモリに設けられたメ
モリマットに置き換えるようにするものでは、本体メモ
リには大きな回路規模からなる救済用のメモリマットを
形成しないので、その占有面積が小さくなり、１つの半
導体ウェハから形成できるメモリチップの数を増大させ
ることができる。ワード線やビット線単位で欠陥が発生
したものは、内蔵の冗長回路によりそれを救済して良品
として製品化することができる。
【００６５】欠陥ワード線や欠陥ビット線の数が予備の
ワード線やビット線の数より多いときや、あるいは直流
不良により内蔵の冗長回路では救済が不能なものを従来
のように廃棄しないで、メモリマットの単位で欠陥とさ
れて上記ヒューズの切断が行われる。そして、メモリモ
ジュールとして使用するとき、別に用意された救済メモ
リとして組み合わせることにより実質的に製品化でき
る。これらにより、全体としての製品歩留りを大幅に高
くすることができる。
ワード線やビット線の数より多いときや、あるいは直流
不良により内蔵の冗長回路では救済が不能なものを従来
のように廃棄しないで、メモリマットの単位で欠陥とさ
れて上記ヒューズの切断が行われる。そして、メモリモ
ジュールとして使用するとき、別に用意された救済メモ
リとして組み合わせることにより実質的に製品化でき
る。これらにより、全体としての製品歩留りを大幅に高
くすることができる。
【００６６】図１３には、この発明に係るメモリモジュ
ールの他の一実施例のブロック図が示されている。この
実施例では、３２ビットの単位でのメモリアクセスが行
われるメモリモジュールに向けられている。そのため、
前記図１に示されたような４ビット単位でメモリアクセ
スが行われる半導体記憶装置を本体メモリとして、合計
８個を並列に接続して全体で３２ビットの単位でのメモ
リアクセスが行われるようにされる。上記８つの本体メ
モリに対して、図９に示されたよう他の半導体記憶装置
を救済用メモリとして２つが組み合わされる。本体メモ
リにおける欠陥メモリマットの救済は、前記図１２の実
施例と同様であるのでその説明を省略する。
ールの他の一実施例のブロック図が示されている。この
実施例では、３２ビットの単位でのメモリアクセスが行
われるメモリモジュールに向けられている。そのため、
前記図１に示されたような４ビット単位でメモリアクセ
スが行われる半導体記憶装置を本体メモリとして、合計
８個を並列に接続して全体で３２ビットの単位でのメモ
リアクセスが行われるようにされる。上記８つの本体メ
モリに対して、図９に示されたよう他の半導体記憶装置
を救済用メモリとして２つが組み合わされる。本体メモ
リにおける欠陥メモリマットの救済は、前記図１２の実
施例と同様であるのでその説明を省略する。
【００６７】メモリモジュールに搭載される本体メモリ
は、必ずしも１つの欠陥メモリマットを持つものである
必要はない。つまり、救済メモリに設けられたメモリマ
ットの数の範囲内で本体メモリに欠陥メモリマットが存
在すればよい。例えば、図１２（Ａ）において、１つの
本体メモリに２つの欠陥メモリマットが存在しても救済
することができる。このときには、救済メモリの２つの
メモリマットに対応した入出力端子が同じ本体メモリの
入出力端子Ｄ０〜Ｄ３に並列に接続される。このとき、
残りの３個の本体メモリのうち少なくとも１つの本体メ
モリは欠陥メモリマットが存在しない良品チップが用い
られる。
は、必ずしも１つの欠陥メモリマットを持つものである
必要はない。つまり、救済メモリに設けられたメモリマ
ットの数の範囲内で本体メモリに欠陥メモリマットが存
在すればよい。例えば、図１２（Ａ）において、１つの
本体メモリに２つの欠陥メモリマットが存在しても救済
することができる。このときには、救済メモリの２つの
メモリマットに対応した入出力端子が同じ本体メモリの
入出力端子Ｄ０〜Ｄ３に並列に接続される。このとき、
残りの３個の本体メモリのうち少なくとも１つの本体メ
モリは欠陥メモリマットが存在しない良品チップが用い
られる。
【００６８】本体メモリにおいては、同じアドレスに割
り当てられたメモリマットが欠陥とされてもよい。この
場合には、かかるアドレス指定のときには、実質的に本
体メモリの全てが非動作状態にされ、代わって救済用メ
モリの全メモリマットが同時に選択されて、データＤ０
〜Ｄ１５等の書き込みと読み出しが行われる。
り当てられたメモリマットが欠陥とされてもよい。この
場合には、かかるアドレス指定のときには、実質的に本
体メモリの全てが非動作状態にされ、代わって救済用メ
モリの全メモリマットが同時に選択されて、データＤ０
〜Ｄ１５等の書き込みと読み出しが行われる。
【００６９】しかしながら、このようにすると本実施例
のメモリモジュールでは特定のアドレスに対してバスド
ライバから見たときの負荷が重くなり、メモリアクセス
にバラツキが生じることとなる。そのため、本体メモリ
における欠陥メモリマットのアドレスは、メモリモジュ
ール内で分散されていることが望ましい。
のメモリモジュールでは特定のアドレスに対してバスド
ライバから見たときの負荷が重くなり、メモリアクセス
にバラツキが生じることとなる。そのため、本体メモリ
における欠陥メモリマットのアドレスは、メモリモジュ
ール内で分散されていることが望ましい。
【００７０】図１４には、この発明に係るメモリモジュ
ールの他の一実施例のブロック図が示されている。この
実施例では、図１２（Ａ）と同様に１６ビットの単位で
のメモリアクセスが行われるメモリモジュールに向けら
れている。半導体集積回路装置の製造は、写真印刷技術
を利用して量産を行うものであるので、マスクパターン
に傷が付いた場合のように物理的に同じ位置に欠陥が生
じる可能性が高い。この場合には、同じアドレスの欠陥
メモリマットの救済を必要とする本体メモリが多数製造
されてしまうことになる。
ールの他の一実施例のブロック図が示されている。この
実施例では、図１２（Ａ）と同様に１６ビットの単位で
のメモリアクセスが行われるメモリモジュールに向けら
れている。半導体集積回路装置の製造は、写真印刷技術
を利用して量産を行うものであるので、マスクパターン
に傷が付いた場合のように物理的に同じ位置に欠陥が生
じる可能性が高い。この場合には、同じアドレスの欠陥
メモリマットの救済を必要とする本体メモリが多数製造
されてしまうことになる。
【００７１】この実施例では、上記のように物理的には
同じアドレスに欠陥メモリマットを持つ本体メモリが用
いられる。上記のように特定のアドレスでバスドライバ
からみたときの負荷が重くなるという不都合を回避する
ために、等価的にアドレスの変更が行われる。つまり、
本体メモリに入力されるアドレス信号Ａ１２とＡ１１を
２つの本体メモリで逆に入力するようにする。このよう
なアドレスの入れ替えにより、同じ本体メモリで物理的
には同じアドレスのメモリマットに欠陥が発生していて
も、外部から入力されるアドレスが逆に供給されたもの
との関係では、論理的には別のメモリマットが選択さ
れ、メモリモジュールとして見たときには相対的に別々
のアドレスに変更させることができる。
同じアドレスに欠陥メモリマットを持つ本体メモリが用
いられる。上記のように特定のアドレスでバスドライバ
からみたときの負荷が重くなるという不都合を回避する
ために、等価的にアドレスの変更が行われる。つまり、
本体メモリに入力されるアドレス信号Ａ１２とＡ１１を
２つの本体メモリで逆に入力するようにする。このよう
なアドレスの入れ替えにより、同じ本体メモリで物理的
には同じアドレスのメモリマットに欠陥が発生していて
も、外部から入力されるアドレスが逆に供給されたもの
との関係では、論理的には別のメモリマットが選択さ
れ、メモリモジュールとして見たときには相対的に別々
のアドレスに変更させることができる。
【００７２】図１５には、この発明に係るメモリモジュ
ールの組み立て方法を説明するためのフローチャート図
が示されている。チップ選別工程では、ステップ（１）
により欠陥の有無が判定され、欠陥が無いとされたもの
は完全良品とて出荷される。ステップ（２）では、欠陥
があるとされたもののうち、ワード線又はビット線単位
によるオンチップ救済が可能な欠陥であると判定される
と、オンチップ救済良品として出荷される。ここまで、
オンチップ救済機能を持つダイナミック型ＲＡＭのチッ
プ選別工程と同じである。
ールの組み立て方法を説明するためのフローチャート図
が示されている。チップ選別工程では、ステップ（１）
により欠陥の有無が判定され、欠陥が無いとされたもの
は完全良品とて出荷される。ステップ（２）では、欠陥
があるとされたもののうち、ワード線又はビット線単位
によるオンチップ救済が可能な欠陥であると判定される
と、オンチップ救済良品として出荷される。ここまで、
オンチップ救済機能を持つダイナミック型ＲＡＭのチッ
プ選別工程と同じである。
【００７３】この実施例では、メモリマットの単位での
分離機能が設けられているので、ステップ（３）でマッ
ト救済可能な欠陥と判定されると、欠陥とされたメモリ
マットに対応されたＲＯＭヒューズの切断がされ、ステ
ップ（４）により欠陥メモリマットの前記のような電気
的な分離により直流電流（リーク電流）が許容値内であ
るかを判定した上で、システム上での救済可能な良品と
して次のモジュール組み立て工程に移送される。
分離機能が設けられているので、ステップ（３）でマッ
ト救済可能な欠陥と判定されると、欠陥とされたメモリ
マットに対応されたＲＯＭヒューズの切断がされ、ステ
ップ（４）により欠陥メモリマットの前記のような電気
的な分離により直流電流（リーク電流）が許容値内であ
るかを判定した上で、システム上での救済可能な良品と
して次のモジュール組み立て工程に移送される。
【００７４】メモリモジュールの組み立て工程では、上
記救済可能なメモリマット数Ｆｍに対して本体メモリの
欠陥メモリマット数Ｒｍを調べて、Ｆｍ＜Ｒｍなら本体
メモリと救済メモリを組み合わせる。このとき、組み合
わせる本体メモリは欠陥メモリマットのアドレスが重な
らないように、つまり、救済メモリ側の高速ドライブ能
力を維持するために、救済メモリのＩ／Ｏは１組だけが
活性化状態になるようなものを選別して、メモリモジュ
ールとする。このとき、本体メモリのアドレスを上記の
ように入れ変えて使用する方法も採られる。ステップ
（６）で、同一アドレス空間重なりのときには、良品チ
ップとの混在により同一アドレス空間重なりをゼロ化し
てモジュール良品としてされる。もしも、良品混在が不
可能ならチップの組み合わせを変更するようにする。
記救済可能なメモリマット数Ｆｍに対して本体メモリの
欠陥メモリマット数Ｒｍを調べて、Ｆｍ＜Ｒｍなら本体
メモリと救済メモリを組み合わせる。このとき、組み合
わせる本体メモリは欠陥メモリマットのアドレスが重な
らないように、つまり、救済メモリ側の高速ドライブ能
力を維持するために、救済メモリのＩ／Ｏは１組だけが
活性化状態になるようなものを選別して、メモリモジュ
ールとする。このとき、本体メモリのアドレスを上記の
ように入れ変えて使用する方法も採られる。ステップ
（６）で、同一アドレス空間重なりのときには、良品チ
ップとの混在により同一アドレス空間重なりをゼロ化し
てモジュール良品としてされる。もしも、良品混在が不
可能ならチップの組み合わせを変更するようにする。
【００７５】図１６には、この発明に係る半導体記憶装
置の他の一実施例のブロック図が示されている。この実
施例では、上記のような欠陥メモリマットの電気的な切
り離しを行う機能を利用してＤＣ電流チェック機能も付
加するようにされる。つまり、前記のような欠陥メモリ
マットを電気的に分離するためのヒューズＦuse を切断
したと同様な電気信号を供給し、メモリマット単位での
直流電流を遮断させるためも利用する。このため、メモ
リマット側にはＤＣ電流チェック信号を供給する信号線
が設けられ、かかる信号線の信号は上記ヒューズＦuse
からの信号と論理和信号により、上記欠陥信号ＭＦを形
成してスイッチＳＷ１，ＳＷ２及びＳＷ３等を制御する
ものである。
置の他の一実施例のブロック図が示されている。この実
施例では、上記のような欠陥メモリマットの電気的な切
り離しを行う機能を利用してＤＣ電流チェック機能も付
加するようにされる。つまり、前記のような欠陥メモリ
マットを電気的に分離するためのヒューズＦuse を切断
したと同様な電気信号を供給し、メモリマット単位での
直流電流を遮断させるためも利用する。このため、メモ
リマット側にはＤＣ電流チェック信号を供給する信号線
が設けられ、かかる信号線の信号は上記ヒューズＦuse
からの信号と論理和信号により、上記欠陥信号ＭＦを形
成してスイッチＳＷ１，ＳＷ２及びＳＷ３等を制御する
ものである。
【００７６】上記のような試験機能は、プロービングの
ときにＤＣ電流チェック信号をプローブから供給するよ
うにしてもよいが、そのようにすると半導体ウェハ上で
の試験にしか利用できない。そこで、この実施例では、
ＤＣ電流チェック信号生成回路が設けられる。許容値を
超える直流電流の検出されたときには、アドレス信号と
制御信号により試験モードを設定し、メモリマットの単
位でＤＣ電流チェック信号を供給し、そのときの半導体
メモリの直流電流を検出する。直流電流が許容値を超え
たままなら、そのメモリマットには直流的な欠陥は存在
せず、他のメモリマットに上記直流電流が流れる原因が
あることが判る。
ときにＤＣ電流チェック信号をプローブから供給するよ
うにしてもよいが、そのようにすると半導体ウェハ上で
の試験にしか利用できない。そこで、この実施例では、
ＤＣ電流チェック信号生成回路が設けられる。許容値を
超える直流電流の検出されたときには、アドレス信号と
制御信号により試験モードを設定し、メモリマットの単
位でＤＣ電流チェック信号を供給し、そのときの半導体
メモリの直流電流を検出する。直流電流が許容値を超え
たままなら、そのメモリマットには直流的な欠陥は存在
せず、他のメモリマットに上記直流電流が流れる原因が
あることが判る。
【００７７】直流欠陥が存在するメモリマットを指定し
たときには、かかるメモリマットにおいては前記のよう
にプレート電圧ＶＰＬ、ハーフプリチャージ電圧ＨＶＣ
及び電源電圧Ｖcc等の遮断や、入力バッファが出力ハイ
インピーダンス状態にされることから、直流欠陥が存在
するにもかかわらずに強制的に直流電流経路が遮断され
て、半導体メモリとしての直流電流が許容値以下になる
ので、上記メモリマットにおいて直流欠陥の存在するこ
とが判る。この実施例では、上記のようにメモリマット
を８個に分けたときには、８回の上記試験を行うだけで
簡単にメモリマット単位での直流欠陥を見つけ出すこと
ができる。なお、上記８回の上記試験によっても直流電
流が許容値以下にならないときには、入出力回路等の間
接制御回路において直流不良の欠陥があることが判り、
そのような欠陥は救済不能と判定される。
たときには、かかるメモリマットにおいては前記のよう
にプレート電圧ＶＰＬ、ハーフプリチャージ電圧ＨＶＣ
及び電源電圧Ｖcc等の遮断や、入力バッファが出力ハイ
インピーダンス状態にされることから、直流欠陥が存在
するにもかかわらずに強制的に直流電流経路が遮断され
て、半導体メモリとしての直流電流が許容値以下になる
ので、上記メモリマットにおいて直流欠陥の存在するこ
とが判る。この実施例では、上記のようにメモリマット
を８個に分けたときには、８回の上記試験を行うだけで
簡単にメモリマット単位での直流欠陥を見つけ出すこと
ができる。なお、上記８回の上記試験によっても直流電
流が許容値以下にならないときには、入出力回路等の間
接制御回路において直流不良の欠陥があることが判り、
そのような欠陥は救済不能と判定される。
【００７８】図１７には、この発明に係るメモリモジュ
ールの一実施例の概略構成図が示されている。この実施
例のメモリモジュールでは、プリント基板等の実装基板
の表面側に本体メモリと救済用メモリとが搭載される。
つまり、前記図１２（Ａ）又は図１４のようなメモリモ
ジュールを構成する場合、救済用メモリを中心にして本
体メモリが左右に２個ずつ分けて搭載される。そして、
救済用メモリのＩ／Ｏ線群は、それぞれ本体メモリの入
出力端子と接続される端子群にプリント配線等により接
続される。同図においては、救済用メモリにおける４組
のＩ／Ｏ端子群は、それぞれが１本の線により示されて
いる。図１２（Ａ）及び図１４のブロック図に示したよ
うに、救済用メモリのそれぞれのＩ／Ｏ端子群は本体メ
モリにおける４本の入出力端子にそれぞれ対応されて接
続されるものである。
ールの一実施例の概略構成図が示されている。この実施
例のメモリモジュールでは、プリント基板等の実装基板
の表面側に本体メモリと救済用メモリとが搭載される。
つまり、前記図１２（Ａ）又は図１４のようなメモリモ
ジュールを構成する場合、救済用メモリを中心にして本
体メモリが左右に２個ずつ分けて搭載される。そして、
救済用メモリのＩ／Ｏ線群は、それぞれ本体メモリの入
出力端子と接続される端子群にプリント配線等により接
続される。同図においては、救済用メモリにおける４組
のＩ／Ｏ端子群は、それぞれが１本の線により示されて
いる。図１２（Ａ）及び図１４のブロック図に示したよ
うに、救済用メモリのそれぞれのＩ／Ｏ端子群は本体メ
モリにおける４本の入出力端子にそれぞれ対応されて接
続されるものである。
【００７９】図１８には、この発明に係るメモリモジュ
ールの他の一実施例の概略構成図が示されている。この
実施例のメモリモジュールは、プリント基板等の実装基
板の両面が利用される。つまり、（Ａ）に示された基板
表面側には本体メモリが４個搭載される。そして、
（Ｂ）に示された基板裏面側には１つの救済用メモリが
搭載される。そして、上記同様に救済用メモリのＩ／Ｏ
線群は、裏面側に設けられたプリント配線により本体メ
モリの入出力端子と接続される端子群に接続される。こ
の実施例においては、救済用メモリにより救済されたメ
モリモジュールと、良品のみにより構成されるメモリモ
ジュールとが同一のサイズの実装基板に搭載できるか
ら、救済用メモリを含むメモリモジュールと良品のみよ
りなるメモリモジュールとを混在させて１つのメモリ装
置を構成することができる。
ールの他の一実施例の概略構成図が示されている。この
実施例のメモリモジュールは、プリント基板等の実装基
板の両面が利用される。つまり、（Ａ）に示された基板
表面側には本体メモリが４個搭載される。そして、
（Ｂ）に示された基板裏面側には１つの救済用メモリが
搭載される。そして、上記同様に救済用メモリのＩ／Ｏ
線群は、裏面側に設けられたプリント配線により本体メ
モリの入出力端子と接続される端子群に接続される。こ
の実施例においては、救済用メモリにより救済されたメ
モリモジュールと、良品のみにより構成されるメモリモ
ジュールとが同一のサイズの実装基板に搭載できるか
ら、救済用メモリを含むメモリモジュールと良品のみよ
りなるメモリモジュールとを混在させて１つのメモリ装
置を構成することができる。
【００８０】上記実装基板には端子群の反対側にＥＰＲ
ＯＭ書き込み用端子としての高電圧印加用と制御信号用
が設けられている。これにより、救済用メモリに未使用
のメモリマットが存在する場合には、メモリモジュール
を組み立て後に、本体メモリ側にメモリマットに直流不
良や、内蔵の冗長回路では救済不能とされるワード線又
はビット線不良が発生したときに、それを上記救済用メ
モリにより救済することができる。ただし、メモリモジ
ュールでは、救済用メモリに設けられたメモリマットに
対応された入出力端子が、本体メモリの入出力端子とプ
リント配線により接続されているので、上記の接続関係
にある本体メモリにおいて不良が発生した場合に限られ
る。
ＯＭ書き込み用端子としての高電圧印加用と制御信号用
が設けられている。これにより、救済用メモリに未使用
のメモリマットが存在する場合には、メモリモジュール
を組み立て後に、本体メモリ側にメモリマットに直流不
良や、内蔵の冗長回路では救済不能とされるワード線又
はビット線不良が発生したときに、それを上記救済用メ
モリにより救済することができる。ただし、メモリモジ
ュールでは、救済用メモリに設けられたメモリマットに
対応された入出力端子が、本体メモリの入出力端子とプ
リント配線により接続されているので、上記の接続関係
にある本体メモリにおいて不良が発生した場合に限られ
る。
【００８１】図１９には本発明に係るＤＲＡＭ（ダイナ
ミック型ＲＡＭ）を適用したコンピュータシステムにお
けるメモリ格納部であるメモリボードの要部概略図が示
されている。このメモリボードは複数の発明に係るメモ
リモジュールによって構成されるメモリボードである。
上記メモリモジュール上にはパッケージ封止された本発
明に係る本体メモリと救済用メモリとが複数個搭載さ
れ、かかる本体メモリと救済用メモリとは上記メモリモ
ジュール上の配線により接続されている。上記メモリモ
ジュール上のコネクタによりコンピュータシステム内の
アドレスバスまたはデータバスと本体メモリ及び救済用
メモリを接続させる。これは、上記コンピュータシステ
ム内のメモリ格納部におけるメモリ部のメモリボード用
スロット上に上記コネクタを差し込むことによって行わ
れる。このようにして、メモリボード上つまりメモリモ
ジュール上に搭載できる本体メモリの数によって、コン
ピュータシステム等記憶装置の情報蓄積容量が決まるよ
うになる。
ミック型ＲＡＭ）を適用したコンピュータシステムにお
けるメモリ格納部であるメモリボードの要部概略図が示
されている。このメモリボードは複数の発明に係るメモ
リモジュールによって構成されるメモリボードである。
上記メモリモジュール上にはパッケージ封止された本発
明に係る本体メモリと救済用メモリとが複数個搭載さ
れ、かかる本体メモリと救済用メモリとは上記メモリモ
ジュール上の配線により接続されている。上記メモリモ
ジュール上のコネクタによりコンピュータシステム内の
アドレスバスまたはデータバスと本体メモリ及び救済用
メモリを接続させる。これは、上記コンピュータシステ
ム内のメモリ格納部におけるメモリ部のメモリボード用
スロット上に上記コネクタを差し込むことによって行わ
れる。このようにして、メモリボード上つまりメモリモ
ジュール上に搭載できる本体メモリの数によって、コン
ピュータシステム等記憶装置の情報蓄積容量が決まるよ
うになる。
【００８２】この実施例における本体メモリは、それに
欠陥メモリマットが存在した場合、救済用メモリと組み
合わせて使用されることに限定されない。つまり、理論
的には、不良のメモリマットの部分だけを電気的に切り
離した状態で、他のメモリマットを有効に使用すること
ができる。ただし、このようにすると、半導体メモリに
割り当てられるアドレスのうち、特定のアドレスにおい
て記憶エリアが存在しないものとなり、使い勝手が悪く
なる。
欠陥メモリマットが存在した場合、救済用メモリと組み
合わせて使用されることに限定されない。つまり、理論
的には、不良のメモリマットの部分だけを電気的に切り
離した状態で、他のメモリマットを有効に使用すること
ができる。ただし、このようにすると、半導体メモリに
割り当てられるアドレスのうち、特定のアドレスにおい
て記憶エリアが存在しないものとなり、使い勝手が悪く
なる。
【００８３】そこで、上記欠陥メモリマットを含む半分
の記憶エリアを無効にして使うというようにパーシャル
品として利用することが便利である。つまり、直流不良
が発生したときや、不良とされたワード線又はビット線
の数が予備のワード線やビット線の数より多い場合に、
それに対応したメモリマットに対応されたヒューズを切
断するだけで、使用のときに連続したアドレスを持つ半
分の記憶エリアを使用するようにすればよい。
の記憶エリアを無効にして使うというようにパーシャル
品として利用することが便利である。つまり、直流不良
が発生したときや、不良とされたワード線又はビット線
の数が予備のワード線やビット線の数より多い場合に、
それに対応したメモリマットに対応されたヒューズを切
断するだけで、使用のときに連続したアドレスを持つ半
分の記憶エリアを使用するようにすればよい。
【００８４】この実施例における救済用メモリは、本体
メモリと組み合わせて使用されることに限定されない。
つまり、救済メモリを独立した半導体メモリとして使用
することができる。この実施例の半導体メモリは、ＥＰ
ＲＯＭが搭載されているので、システム上で任意のアド
レスを割り当てることができる。つまり、メモリマット
のメモリアレイに割り当てられるアドレスに対して、メ
モリマットを指定するアドレスを組み合わせることによ
り、任意のアドレスを割り当てることができる。電子手
帳等のような小型のマイクロコンピュータシステムで
は、比較的小さなアドレス空間に、ＲＯＭ等の他のメモ
リや入出力機器が割り当てられるので、そのときに半導
体メモリ自体に設けられたＥＰＲＯＭへの書き込みだけ
で上記ＲＯＭ等と重ならないような任意のアドレスを割
り当て使用することができる。
メモリと組み合わせて使用されることに限定されない。
つまり、救済メモリを独立した半導体メモリとして使用
することができる。この実施例の半導体メモリは、ＥＰ
ＲＯＭが搭載されているので、システム上で任意のアド
レスを割り当てることができる。つまり、メモリマット
のメモリアレイに割り当てられるアドレスに対して、メ
モリマットを指定するアドレスを組み合わせることによ
り、任意のアドレスを割り当てることができる。電子手
帳等のような小型のマイクロコンピュータシステムで
は、比較的小さなアドレス空間に、ＲＯＭ等の他のメモ
リや入出力機器が割り当てられるので、そのときに半導
体メモリ自体に設けられたＥＰＲＯＭへの書き込みだけ
で上記ＲＯＭ等と重ならないような任意のアドレスを割
り当て使用することができる。
【００８５】このように本願発明に係る本体メモリ及び
救済用メモリでは、それらを組み合わせてメモリモジュ
ールを構成するために活用するというように実質的に製
品歩留りを高くすることの他、上記のようにパーシャル
製品として利用や、アドレス割り当て可能なメモリとし
て利用できる等のように多様性を持たせることができる
ものとなる。また、救済用メモリは、特別な製品開発が
不要となる。つまり、本体メモリにおけるメモリマット
の部分と入出力インターフェイスとをそのまま移植する
だけで形成でき、残りのＥＰＲＯＭ等の記憶回路とアド
レス比較回路等を新たに設計すればよいが回路規模が小
さいので大きな負担にはならない。
救済用メモリでは、それらを組み合わせてメモリモジュ
ールを構成するために活用するというように実質的に製
品歩留りを高くすることの他、上記のようにパーシャル
製品として利用や、アドレス割り当て可能なメモリとし
て利用できる等のように多様性を持たせることができる
ものとなる。また、救済用メモリは、特別な製品開発が
不要となる。つまり、本体メモリにおけるメモリマット
の部分と入出力インターフェイスとをそのまま移植する
だけで形成でき、残りのＥＰＲＯＭ等の記憶回路とアド
レス比較回路等を新たに設計すればよいが回路規模が小
さいので大きな負担にはならない。
【００８６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 内部アドレス信号又はプリデコード信号及び制
御信号を第１の入力バッファ回路を通して供給し、かか
るアドレス信号又はプリデコード信号をアドレス選択回
路により解読して複数のワード線と複数のビット線との
交点にメモリセルがマトリックス配置されてなるメモリ
アレイから１ないし複数の単位でのメモリセルの選択動
作を行うようにし、上記メモリセルへの書き込み信号を
受ける第２の入力バッファ及びメモリセルからの読み出
し信号を出力する出力バッファ及び欠陥情報が書き込ま
れる記憶手段を設けて、かかる記憶手段に記憶された欠
陥信号によりセンスアンプとメモリセルに対する実質的
な電源遮断行うようにしてなる複数のメモリマットを持
つような回路構成とすることにより、メモリマット内で
直流的不良が発生したときに、かかるメモリマットを電
気的に分離することができ、残りの部分を生かした半導
体記憶装置として使用できるという効果が得られる。
記の通りである。すなわち、 （１） 内部アドレス信号又はプリデコード信号及び制
御信号を第１の入力バッファ回路を通して供給し、かか
るアドレス信号又はプリデコード信号をアドレス選択回
路により解読して複数のワード線と複数のビット線との
交点にメモリセルがマトリックス配置されてなるメモリ
アレイから１ないし複数の単位でのメモリセルの選択動
作を行うようにし、上記メモリセルへの書き込み信号を
受ける第２の入力バッファ及びメモリセルからの読み出
し信号を出力する出力バッファ及び欠陥情報が書き込ま
れる記憶手段を設けて、かかる記憶手段に記憶された欠
陥信号によりセンスアンプとメモリセルに対する実質的
な電源遮断行うようにしてなる複数のメモリマットを持
つような回路構成とすることにより、メモリマット内で
直流的不良が発生したときに、かかるメモリマットを電
気的に分離することができ、残りの部分を生かした半導
体記憶装置として使用できるという効果が得られる。
【００８７】（２） 内部アドレス信号又はプリデコー
ド信号及び制御信号を第１の入力バッファ回路を通して
供給し、かかるアドレス信号又はプリデコード信号をア
ドレス選択回路により解読して複数のワード線と複数の
ビット線との交点にメモリセルがマトリックス配置され
てなるメモリアレイから１ないし複数の単位でのメモリ
セルの選択動作を行うようにし、上記メモリセルへの書
き込み信号を受ける第２の入力バッファ及びメモリセル
からの読み出し信号を出力する出力バッファからなる複
数のメモリマットと、かかるメモリマットに対応して設
けられてアドレス情報が書き込まれる記憶回路と、かか
るメモリマットを指定すアドレス信号と比較して上記ア
ドレス情報に対応したメモリマットが選択されたことを
検出して対応するメモリマットの第２の入力バッファ又
は出力バッファの動作を有効にするとともに、それぞれ
のメモリマットに対応した複数組の入出力端子を設ける
ことにより、任意のアドレスを割り当ててるようにした
半導体記憶装置を得ることができるし、必要に応じてメ
モリマット単位での欠陥救済を行う冗長用半導体記憶装
置として利用することができるという効果が得られる。
ド信号及び制御信号を第１の入力バッファ回路を通して
供給し、かかるアドレス信号又はプリデコード信号をア
ドレス選択回路により解読して複数のワード線と複数の
ビット線との交点にメモリセルがマトリックス配置され
てなるメモリアレイから１ないし複数の単位でのメモリ
セルの選択動作を行うようにし、上記メモリセルへの書
き込み信号を受ける第２の入力バッファ及びメモリセル
からの読み出し信号を出力する出力バッファからなる複
数のメモリマットと、かかるメモリマットに対応して設
けられてアドレス情報が書き込まれる記憶回路と、かか
るメモリマットを指定すアドレス信号と比較して上記ア
ドレス情報に対応したメモリマットが選択されたことを
検出して対応するメモリマットの第２の入力バッファ又
は出力バッファの動作を有効にするとともに、それぞれ
のメモリマットに対応した複数組の入出力端子を設ける
ことにより、任意のアドレスを割り当ててるようにした
半導体記憶装置を得ることができるし、必要に応じてメ
モリマット単位での欠陥救済を行う冗長用半導体記憶装
置として利用することができるという効果が得られる。
【００８８】（３） 内部アドレス信号又はプリデコー
ド信号及び制御信号を第１の入力バッファ回路を通して
供給し、かかるアドレス信号又はプリデコード信号をア
ドレス選択回路により解読して複数のワード線と複数の
ビット線との交点にメモリセルがマトリックス配置され
てなるメモリアレイから１ないし複数の単位でのメモリ
セルの選択動作を行うようにし、上記メモリセルへの書
き込み信号を受ける第２の入力バッファ及びメモリセル
からの読み出し信号を出力する出力バッファ及び欠陥情
報が書き込まれる記憶手段を設けて、かかる記憶手段に
記憶された欠陥信号によりセンスアンプとメモリセルに
対する実質的な電源遮断行うようにしてなる複数のメモ
リマットを持つような第１の半導体記憶装置と、同じ構
成の複数からなるメモリマットとかかるメモリマットに
対応して設けられてアドレス情報が書き込まれる記憶回
路と、かかるメモリマットを指定すアドレス信号と比較
して上記アドレス情報に対応したメモリマットが選択さ
れたことを検出して対応するメモリマットの第２の入力
バッファ又は出力バッファの動作を有効にするととも
に、それぞれのメモリマットに対応した複数組の入出力
端子を持つ第２の半導体記憶装置とを１つの実装基板上
に搭載し、上記第１の半導体記憶装置においては欠陥メ
モリマットを電気的に分離し、第２の半導体記憶装置で
はかかるメモリマットに対応したアドレス情報を記憶回
路に書き込むとともに、上記欠陥マットに対応した外部
データ端子と上記第２の半導体記憶装置におけるかかる
メモリマットに対応された上記入出力端子とを対応して
実装基板上で接続することにより、メモリマット単位で
の欠陥が存在する第１の半導体装置を用いつつ、第２の
半導体記憶装置を組み合わせて実装基板上で救済を行う
ことができるから半導体記憶装置の実質的な歩留りを高
くすることができるという効果が得られる。
ド信号及び制御信号を第１の入力バッファ回路を通して
供給し、かかるアドレス信号又はプリデコード信号をア
ドレス選択回路により解読して複数のワード線と複数の
ビット線との交点にメモリセルがマトリックス配置され
てなるメモリアレイから１ないし複数の単位でのメモリ
セルの選択動作を行うようにし、上記メモリセルへの書
き込み信号を受ける第２の入力バッファ及びメモリセル
からの読み出し信号を出力する出力バッファ及び欠陥情
報が書き込まれる記憶手段を設けて、かかる記憶手段に
記憶された欠陥信号によりセンスアンプとメモリセルに
対する実質的な電源遮断行うようにしてなる複数のメモ
リマットを持つような第１の半導体記憶装置と、同じ構
成の複数からなるメモリマットとかかるメモリマットに
対応して設けられてアドレス情報が書き込まれる記憶回
路と、かかるメモリマットを指定すアドレス信号と比較
して上記アドレス情報に対応したメモリマットが選択さ
れたことを検出して対応するメモリマットの第２の入力
バッファ又は出力バッファの動作を有効にするととも
に、それぞれのメモリマットに対応した複数組の入出力
端子を持つ第２の半導体記憶装置とを１つの実装基板上
に搭載し、上記第１の半導体記憶装置においては欠陥メ
モリマットを電気的に分離し、第２の半導体記憶装置で
はかかるメモリマットに対応したアドレス情報を記憶回
路に書き込むとともに、上記欠陥マットに対応した外部
データ端子と上記第２の半導体記憶装置におけるかかる
メモリマットに対応された上記入出力端子とを対応して
実装基板上で接続することにより、メモリマット単位で
の欠陥が存在する第１の半導体装置を用いつつ、第２の
半導体記憶装置を組み合わせて実装基板上で救済を行う
ことができるから半導体記憶装置の実質的な歩留りを高
くすることができるという効果が得られる。
【００８９】（４） 上記メモリアレイ及びアドレス選
択回路には、ワード線又はビット線の単位での欠陥救済
を行う冗長回路を設けることにより、ワード線又はビッ
ト線単位での不良を小さな回路規模により救済すること
ができ、メモリマット単位での救済と組み合わせること
により、実質的な製品歩留りを高くすることができると
いう効果が得られる。
択回路には、ワード線又はビット線の単位での欠陥救済
を行う冗長回路を設けることにより、ワード線又はビッ
ト線単位での不良を小さな回路規模により救済すること
ができ、メモリマット単位での救済と組み合わせること
により、実質的な製品歩留りを高くすることができると
いう効果が得られる。
【００９０】（５） 上記記憶手段には、等価的に欠陥
情報を書き込んだと同じ電気信号を入力する入力電極が
設けられるものであり、かかる入力電極にはプロービン
グ又は外部端子からの制御信号に基づいて上記電気信号
を供給することにより、メモリマット単位での直流欠陥
を効率よく検出する機能を付加することができるという
効果が得られる。
情報を書き込んだと同じ電気信号を入力する入力電極が
設けられるものであり、かかる入力電極にはプロービン
グ又は外部端子からの制御信号に基づいて上記電気信号
を供給することにより、メモリマット単位での直流欠陥
を効率よく検出する機能を付加することができるという
効果が得られる。
【００９１】（６） 上記第１の半導体記憶装置におい
ては、物理的に同じ位置に設けられたメモリマットに欠
陥を持つ２つの半導体記憶装置が存在し、メモリマット
を指定するアドレス信号が互いに異なるアドレス端子か
ら入力されることよって第２の半導体記憶装置から見た
とき等価的に異なるメモリマットを欠陥とすることによ
り、バスドライバ側から見た負荷を分散できてメモリ動
作が遅くなるのを防止することができるという効果が得
られる。
ては、物理的に同じ位置に設けられたメモリマットに欠
陥を持つ２つの半導体記憶装置が存在し、メモリマット
を指定するアドレス信号が互いに異なるアドレス端子か
ら入力されることよって第２の半導体記憶装置から見た
とき等価的に異なるメモリマットを欠陥とすることによ
り、バスドライバ側から見た負荷を分散できてメモリ動
作が遅くなるのを防止することができるという効果が得
られる。
【００９２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
ナミック型ＲＡＭにおいて、アドレス信号はＸアドレス
とＹアドレスとをそれぞれ独立したアドレス端子から供
給されるものであってもよい。この場合には、アドレス
入力により、選択されるべきメモリマットの判定を行う
ことができるから、メモリマットのアドレスにＹアドレ
スを割り当てても、指定されたメモリマットのみを活性
化させることができる。救済用メモリにおいて、メモリ
マットのアドレスを記憶させる記憶回路は、前記のよう
なＥＰＲＯＭを用いるもの他、再書き込みを前提とした
構成のＥＰＲＯＭ、またヒューズを用いるようにするも
のであってもよい。この場合、ヒューズは、レーザー光
線により切断するもの他、電流を流して溶段させるよう
するものであってもよい。上記のように記憶情報は、１
６ビット等と比較的小さいからＥＰＲＯＭを搭載する場
合に比べて占有面積の増大もそれほど問題にならなく製
造プロセスの追加が不要になる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
ナミック型ＲＡＭにおいて、アドレス信号はＸアドレス
とＹアドレスとをそれぞれ独立したアドレス端子から供
給されるものであってもよい。この場合には、アドレス
入力により、選択されるべきメモリマットの判定を行う
ことができるから、メモリマットのアドレスにＹアドレ
スを割り当てても、指定されたメモリマットのみを活性
化させることができる。救済用メモリにおいて、メモリ
マットのアドレスを記憶させる記憶回路は、前記のよう
なＥＰＲＯＭを用いるもの他、再書き込みを前提とした
構成のＥＰＲＯＭ、またヒューズを用いるようにするも
のであってもよい。この場合、ヒューズは、レーザー光
線により切断するもの他、電流を流して溶段させるよう
するものであってもよい。上記のように記憶情報は、１
６ビット等と比較的小さいからＥＰＲＯＭを搭載する場
合に比べて占有面積の増大もそれほど問題にならなく製
造プロセスの追加が不要になる。
【００９３】メモリマット内のメモリアレイとセンスア
ンプやデコーダのレイアウトやメモリマットの半導体チ
ップ上のレイアウトは、種々の実施形態を採ることがで
きる。この発明は、前記のようなダイナミック型ＲＡＭ
の他に、スタティック型ＲＡＭやＥＰＲＯＭあるいはフ
ラッシュＥＰＲＯＭ等のように各種半導体記憶装置に広
く利用できるものである。
ンプやデコーダのレイアウトやメモリマットの半導体チ
ップ上のレイアウトは、種々の実施形態を採ることがで
きる。この発明は、前記のようなダイナミック型ＲＡＭ
の他に、スタティック型ＲＡＭやＥＰＲＯＭあるいはフ
ラッシュＥＰＲＯＭ等のように各種半導体記憶装置に広
く利用できるものである。
【００９４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、内部アドレス信号又はプリ
デコード信号及び制御信号を第１の入力バッファ回路を
通して供給し、かかるアドレス信号又はプリデコード信
号をアドレス選択回路により解読して複数のワード線と
複数のビット線との交点にメモリセルがマトリックス配
置されてなるメモリアレイから１ないし複数の単位での
メモリセルの選択動作を行うようにし、上記メモリセル
への書き込み信号を受ける第２の入力バッファ及びメモ
リセルからの読み出し信号を出力する出力バッファ及び
欠陥情報が書き込まれる記憶手段を設けて、かかる記憶
手段に記憶された欠陥信号によりセンスアンプとメモリ
セルに対する実質的な電源遮断行うようにしてなる複数
のメモリマットを持つような回路構成とすることによ
り、メモリマット内で直流的不良が発生したときに、か
かるメモリマットを電気的に分離することができ、残り
の部分を生かした半導体記憶装置として使用できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、内部アドレス信号又はプリ
デコード信号及び制御信号を第１の入力バッファ回路を
通して供給し、かかるアドレス信号又はプリデコード信
号をアドレス選択回路により解読して複数のワード線と
複数のビット線との交点にメモリセルがマトリックス配
置されてなるメモリアレイから１ないし複数の単位での
メモリセルの選択動作を行うようにし、上記メモリセル
への書き込み信号を受ける第２の入力バッファ及びメモ
リセルからの読み出し信号を出力する出力バッファ及び
欠陥情報が書き込まれる記憶手段を設けて、かかる記憶
手段に記憶された欠陥信号によりセンスアンプとメモリ
セルに対する実質的な電源遮断行うようにしてなる複数
のメモリマットを持つような回路構成とすることによ
り、メモリマット内で直流的不良が発生したときに、か
かるメモリマットを電気的に分離することができ、残り
の部分を生かした半導体記憶装置として使用できる。
【００９５】内部アドレス信号又はプリデコード信号及
び制御信号を第１の入力バッファ回路を通して供給し、
かかるアドレス信号又はプリデコード信号をアドレス選
択回路により解読して複数のワード線と複数のビット線
との交点にメモリセルがマトリックス配置されてなるメ
モリアレイから１ないし複数の単位でのメモリセルの選
択動作を行うようにし、上記メモリセルへの書き込み信
号を受ける第２の入力バッファ及びメモリセルからの読
み出し信号を出力する出力バッファからなる複数のメモ
リマットと、かかるメモリマットに対応して設けられて
アドレス情報が書き込まれる記憶回路と、かかるメモリ
マットを指定すアドレス信号と比較して上記アドレス情
報に対応したメモリマットが選択されたことを検出して
対応するメモリマットの第２の入力バッファ又は出力バ
ッファの動作を有効にするとともに、それぞれのメモリ
マットに対応した複数組の入出力端子を設けることによ
り、任意のアドレスを割り当ててるようにした半導体記
憶装置を得ることができるし、必要に応じてメモリマッ
ト単位での欠陥救済を行う冗長用半導体記憶装置として
利用することができる。
び制御信号を第１の入力バッファ回路を通して供給し、
かかるアドレス信号又はプリデコード信号をアドレス選
択回路により解読して複数のワード線と複数のビット線
との交点にメモリセルがマトリックス配置されてなるメ
モリアレイから１ないし複数の単位でのメモリセルの選
択動作を行うようにし、上記メモリセルへの書き込み信
号を受ける第２の入力バッファ及びメモリセルからの読
み出し信号を出力する出力バッファからなる複数のメモ
リマットと、かかるメモリマットに対応して設けられて
アドレス情報が書き込まれる記憶回路と、かかるメモリ
マットを指定すアドレス信号と比較して上記アドレス情
報に対応したメモリマットが選択されたことを検出して
対応するメモリマットの第２の入力バッファ又は出力バ
ッファの動作を有効にするとともに、それぞれのメモリ
マットに対応した複数組の入出力端子を設けることによ
り、任意のアドレスを割り当ててるようにした半導体記
憶装置を得ることができるし、必要に応じてメモリマッ
ト単位での欠陥救済を行う冗長用半導体記憶装置として
利用することができる。
【００９６】内部アドレス信号又はプリデコード信号及
び制御信号を第１の入力バッファ回路を通して供給し、
かかるアドレス信号又はプリデコード信号をアドレス選
択回路により解読して複数のワード線と複数のビット線
との交点にメモリセルがマトリックス配置されてなるメ
モリアレイから１ないし複数の単位でのメモリセルの選
択動作を行うようにし、上記メモリセルへの書き込み信
号を受ける第２の入力バッファ及びメモリセルからの読
み出し信号を出力する出力バッファ及び欠陥情報が書き
込まれる記憶手段を設けて、かかる記憶手段に記憶され
た欠陥信号によりセンスアンプとメモリセルに対する実
質的な電源遮断行うようにしてなる複数のメモリマット
を持つような第１の半導体記憶装置と、同じ構成の複数
からなるメモリマットとかかるメモリマットに対応して
設けられてアドレス情報が書き込まれる記憶回路と、か
かるメモリマットを指定すアドレス信号と比較して上記
アドレス情報に対応したメモリマットが選択されたこと
を検出して対応するメモリマットの第２の入力バッファ
又は出力バッファの動作を有効にするとともに、それぞ
れのメモリマットに対応した複数組の入出力端子を持つ
第２の半導体記憶装置とを１つの実装基板上に搭載し、
上記第１の半導体記憶装置においては欠陥メモリマット
を電気的に分離し、第２の半導体記憶装置ではかかるメ
モリマットに対応したアドレス情報を記憶回路に書き込
むとともに、上記欠陥マットに対応した外部データ端子
と上記第２の半導体記憶装置におけるかかるメモリマッ
トに対応された上記入出力端子とを対応して実装基板上
で接続することにより、メモリマット単位での欠陥が存
在する第１の半導体装置を用いつつ、第２の半導体記憶
装置を組み合わせて実装基板上で救済を行うことができ
るから半導体記憶装置の実質的な歩留りを高くすること
ができる。
び制御信号を第１の入力バッファ回路を通して供給し、
かかるアドレス信号又はプリデコード信号をアドレス選
択回路により解読して複数のワード線と複数のビット線
との交点にメモリセルがマトリックス配置されてなるメ
モリアレイから１ないし複数の単位でのメモリセルの選
択動作を行うようにし、上記メモリセルへの書き込み信
号を受ける第２の入力バッファ及びメモリセルからの読
み出し信号を出力する出力バッファ及び欠陥情報が書き
込まれる記憶手段を設けて、かかる記憶手段に記憶され
た欠陥信号によりセンスアンプとメモリセルに対する実
質的な電源遮断行うようにしてなる複数のメモリマット
を持つような第１の半導体記憶装置と、同じ構成の複数
からなるメモリマットとかかるメモリマットに対応して
設けられてアドレス情報が書き込まれる記憶回路と、か
かるメモリマットを指定すアドレス信号と比較して上記
アドレス情報に対応したメモリマットが選択されたこと
を検出して対応するメモリマットの第２の入力バッファ
又は出力バッファの動作を有効にするとともに、それぞ
れのメモリマットに対応した複数組の入出力端子を持つ
第２の半導体記憶装置とを１つの実装基板上に搭載し、
上記第１の半導体記憶装置においては欠陥メモリマット
を電気的に分離し、第２の半導体記憶装置ではかかるメ
モリマットに対応したアドレス情報を記憶回路に書き込
むとともに、上記欠陥マットに対応した外部データ端子
と上記第２の半導体記憶装置におけるかかるメモリマッ
トに対応された上記入出力端子とを対応して実装基板上
で接続することにより、メモリマット単位での欠陥が存
在する第１の半導体装置を用いつつ、第２の半導体記憶
装置を組み合わせて実装基板上で救済を行うことができ
るから半導体記憶装置の実質的な歩留りを高くすること
ができる。
【００９７】上記メモリアレイ及びアドレス選択回路に
は、ワード線又はビット線の単位での欠陥救済を行う冗
長回路を設けることにより、ワード線又はビット線単位
での不良を小さな回路規模により救済することができ、
メモリマット単位での救済と組み合わせることにより、
実質的な製品歩留りを高くすることができる。
は、ワード線又はビット線の単位での欠陥救済を行う冗
長回路を設けることにより、ワード線又はビット線単位
での不良を小さな回路規模により救済することができ、
メモリマット単位での救済と組み合わせることにより、
実質的な製品歩留りを高くすることができる。
【００９８】上記記憶手段には、等価的に欠陥情報を書
き込んだと同じ電気信号を入力する入力電極が設けられ
るものであり、かかる入力電極にはプロービング又は外
部端子からの制御信号に基づいて上記電気信号を供給す
ることにより、メモリマット単位での直流欠陥を効率よ
く検出する機能を付加することができる。
き込んだと同じ電気信号を入力する入力電極が設けられ
るものであり、かかる入力電極にはプロービング又は外
部端子からの制御信号に基づいて上記電気信号を供給す
ることにより、メモリマット単位での直流欠陥を効率よ
く検出する機能を付加することができる。
【００９９】上記第１の半導体記憶装置においては、物
理的に同じ位置に設けられたメモリマットに欠陥を持つ
２つの半導体記憶装置が存在し、メモリマットを指定す
るアドレス信号が互いに異なるアドレス端子から入力さ
れることよって第２の半導体記憶装置から見たとき等価
的に異なるメモリマットを欠陥とすることにより、バス
ドライバ側から見た負荷を分散できてメモリ動作が遅く
なるのを防止することができる。
理的に同じ位置に設けられたメモリマットに欠陥を持つ
２つの半導体記憶装置が存在し、メモリマットを指定す
るアドレス信号が互いに異なるアドレス端子から入力さ
れることよって第２の半導体記憶装置から見たとき等価
的に異なるメモリマットを欠陥とすることにより、バス
ドライバ側から見た負荷を分散できてメモリ動作が遅く
なるのを防止することができる。
【図１】この発明に係る半導体記憶装置の一実施例を示
す概略ブロック図である。
す概略ブロック図である。
【図２】図１のメモリマットの一実施例を示すブロック
図である。
図である。
【図３】図２のメモリアレイ部の一実施例を示す要部回
路図である。
路図である。
【図４】この発明に係るダイナミック型ＲＡＭの概略動
作を説明するためのタイミング図である。
作を説明するためのタイミング図である。
【図５】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す半分のメモリアレイのレイアウト図であ
る。
一実施例を示す半分のメモリアレイのレイアウト図であ
る。
【図６】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す残り半分のメモリアレイのレイアウト図
である。
一実施例を示す残り半分のメモリアレイのレイアウト図
である。
【図７】この発明に係る半導体記憶装置の一実施例を示
す概略ブロック図である。
す概略ブロック図である。
【図８】図７の出力制御回路ＯＢＣとデータ入出力バッ
ファＩＯＢに含まれる出力バッファの一実施例を示す回
路図である。
ファＩＯＢに含まれる出力バッファの一実施例を示す回
路図である。
【図９】この発明に係る他の半導体記憶装置の一実施例
を示す概略ブロック図である。
を示す概略ブロック図である。
【図１０】図９のアドレス比較回路と出力選択回路及び
出力ドライバの一実施例を示す回路図である。
出力ドライバの一実施例を示す回路図である。
【図１１】この発明に係る他の半導体記憶装置の一実施
例を示す概略ブロック図である。
例を示す概略ブロック図である。
【図１２】この発明に係るメモリモジュールの一実施例
を示すブロック図である。
を示すブロック図である。
【図１３】この発明に係るメモリモジュールの他の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図１４】この発明に係るメモリモジュールの他の一実
施例を示すブロック図である。
施例を示すブロック図である。
【図１５】この発明に係るメモリモジュールの組み立て
方法を説明するためのフローチャート図である。
方法を説明するためのフローチャート図である。
【図１６】この発明に係る半導体記憶装置の他の一実施
例を示すブロック図である。
例を示すブロック図である。
【図１７】この発明に係るメモリモジュールの一実施例
を示す概略構成図である。
を示す概略構成図である。
【図１８】この発明に係るメモリモジュールの他の一実
施例を示す概略構成図である。
施例を示す概略構成図である。
【図１９】本発明に係るＤＲＡＭを適用したコンピュー
タシステムにおけるメモリ格納部であるメモリボードの
要部概略図である。
タシステムにおけるメモリ格納部であるメモリボードの
要部概略図である。
ＭＡＴ０〜ＭＡＴ７…メモリマット、ＸＡＢ，ＹＡＢ…
アドレスバッファ、ＲＥＦＣ…リフレッシュ制御回路、
ＭＡＴＤＥＣ…マットデコーダ、ＣＯＮＴ…制御回路、
ＯＢＣ…出力制御回路、ＭＰＸ…マルチプレクサ、ＩＯ
Ｂ…データ入出力バッファ、ＶＢＢＧ…基板電圧発生回
路、Ｆuse …ヒューズ、ＳＷ１〜ＳＷ３…スイッチ、Ａ
ＲＹ−Ｌ，ＡＲＹ−Ｒ…メモリアレイ、ＳＡ…センスア
ンプ、Ｉ／Ｏ…入出力線、ＸＤＥＣ…Ｘデコーダ、ＹＤ
ＥＣ…Ｙデコーダ、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、Ｃｓ
…記憶キャパシタ、Ｑｍ…アドレス選択ＭＯＳＦＥＴ、
Ｇ１〜Ｇ５…ゲート回路、ＣＡＭ１〜ＣＡＭ３…アドレ
ス比較回路。
アドレスバッファ、ＲＥＦＣ…リフレッシュ制御回路、
ＭＡＴＤＥＣ…マットデコーダ、ＣＯＮＴ…制御回路、
ＯＢＣ…出力制御回路、ＭＰＸ…マルチプレクサ、ＩＯ
Ｂ…データ入出力バッファ、ＶＢＢＧ…基板電圧発生回
路、Ｆuse …ヒューズ、ＳＷ１〜ＳＷ３…スイッチ、Ａ
ＲＹ−Ｌ，ＡＲＹ−Ｒ…メモリアレイ、ＳＡ…センスア
ンプ、Ｉ／Ｏ…入出力線、ＸＤＥＣ…Ｘデコーダ、ＹＤ
ＥＣ…Ｙデコーダ、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、Ｃｓ
…記憶キャパシタ、Ｑｍ…アドレス選択ＭＯＳＦＥＴ、
Ｇ１〜Ｇ５…ゲート回路、ＣＡＭ１〜ＣＡＭ３…アドレ
ス比較回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/108 21/8242 Ｈ０１Ｌ 21/82 Ｒ 7735−4Ｍ 27/10 ６９１ (72)発明者 管野 利夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 井上 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 津久井 誠一郎 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 青木 正和 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 鈴木 茂 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (8)
- 【請求項１】 内部アドレス信号又はプリデコード信号
及び制御信号をそれぞれ受ける第１の入力バッファ回路
と、かかる第１の入力バッファを通して入力されたアド
レス信号又はプリデコード信号を解読して、１ないし複
数の単位でのメモリセルの選択動作を行うアドレス選択
回路と、かかるアドレス選択回路により複数のワード線
と複数のビット線との交点にマトリックス配置されてな
るメモリセルの選択が行われるメモリアレイと、上記メ
モリセルへの書き込み信号を受ける第２の入力バッファ
及びメモリセルからの読み出し信号を出力する出力バッ
ファと、欠陥情報が書き込まれる記憶手段と、かかる記
憶手段に記憶された欠陥信号によりセンスアンプとメモ
リセルに対する実質的な電源遮断行う電源回路とを含む
複数のメモリマットを備え、上記メモリマット内に直流
的な不良が発生したときに上記記憶手段に欠陥情報を書
き込むとともにかかる欠陥信号により上記第１及び第２
の入力バッファと出力バッファの出力をハイインピーダ
ンス状態にしてなることを特徴とする半導体記憶装置。 - 【請求項２】 上記メモリアレイ及びアドレス選択回路
には、ワード線又はビット線の単位での欠陥救済を行う
冗長回路が含まれるものであることを特徴とする請求項
１の半導体記憶装置。 - 【請求項３】 上記記憶手段には、等価的に欠陥情報を
書き込んだと同じ電気信号を入力する入力電極が設けら
れるものであり、かかる入力電極にはプロービング又は
外部端子から供給される制御信号に基づいて形成された
上記電気信号が選択的に供給されるものであることを特
徴とする請求項１又は請求項２の半導体記憶装置。 - 【請求項４】 内部アドレス信号又はプリデコード信号
及び制御信号をそれぞれ受ける第１の入力バッファ回路
と、かかる第１の入力バッファを通して入力されたアド
レス信号又はプリデコード信号を解読して、１ないし複
数の単位でのメモリセルの選択動作を行うアドレス選択
回路と、かかるアドレス選択回路により複数のワード線
と複数のビット線との交点にマトリックス配置されてな
るメモリセルの選択が行われるメモリアレイと、上記メ
モリセルへの書き込み信号を受ける第２の入力バッファ
及びメモリセルからの読み出し信号を出力する出力バッ
ファとからなる複数のメモリマットと、アドレス情報が
書き込まれる記憶手段と、かかる記憶手段に記憶された
アドレス情報と上記第１の入力バッファを通して入力さ
れたアドレス信号又はプリデコード信号とを比較するア
ドレス比較回路と、かかるアドレス比較出力により対応
するメモリマットの第２の入力バッファ又は出力バッフ
ァを有効にするとともに、それぞれのメモリマットに対
応した複数組の入出力端子とを備えてなることを特徴と
する半導体記憶装置。 - 【請求項５】 上記メモリアレイ及びアドレス選択回路
には、ワード線又はビット線の単位での欠陥救済を行う
冗長回路が含まれるものであることを特徴とする請求項
４の半導体記憶装置。 - 【請求項６】 内部アドレス信号又はプリデコード信号
及び制御信号をそれぞれ受ける第１の入力バッファ回路
と、かかる入力バッファを通して入力されたアドレス信
号又はプリデコード信号を解読して、１ないし複数の単
位でのメモリセルの選択動作を行うアドレス選択回路
と、かかるアドレス選択回路により複数のワード線と複
数のビット線との交点にマトリックス配置されてなるメ
モリセルの選択が行われるメモリアレイと、上記メモリ
セルへの書き込み信号を受ける第２の入力バッファ及び
メモリセルからの読み出し信号を出力する出力バッファ
と、欠陥情報が書き込まれる記憶手段と、かかる記憶手
段に記憶された欠陥信号によりセンスアンプとメモリセ
ルに対する実質的な電源遮断行う電源回路とを含む複数
のメモリマットを備え、上記メモリマット内に直流的な
不良が発生したときに上記記憶手段に欠陥情報を書き込
むとともにかかる欠陥信号により上記第１及び第２の入
力バッファと出力バッファの出力をハイインピーダンス
状態にしてなる複数からなる第１の半導体記憶装置と、
上記メモリマットと実質的に同じ構成にされた複数のメ
モリマットと、欠陥アドレス情報が書き込まれる記憶手
段と、かかる記憶手段に記憶された欠陥アドレス情報と
上記第１の入力バッファを通して入力されたアドレス信
号又はプリデコード信号とを比較するアドレス比較回路
と、かかるアドレス比較出力により対応するメモリマッ
トの第２の入力バッファ又は出力バッファを有効にする
とともに、それぞれのメモリマットに対応した複数組の
入出力端子とを備えてなる第２の半導体記憶装置と、上
記第１と第２の半導体記憶装置のアドレス端子及び制御
端子が対応されて１つの実装基板に搭載され、第１の半
導体記憶装置における欠陥マットに対応されて上記欠陥
情報が書き込まれるとともに、かかる欠陥マットに対応
した欠陥アドレス情報が記憶手段に書き込まれ、上記欠
陥マットに対応した外部データ端子と上記第２の半導体
記憶装置におけるかかるメモリマットに対応された上記
入出力端子とが対応されて実装基板上で接続されなるこ
とを特徴とするメモリモジュール。 - 【請求項７】 上記第１と第２の半導体記憶装置におけ
るメモリアレイ及びアドレス選択回路には、ワード線又
はビット線の単位での欠陥救済を行う冗長回路が含まれ
るものであることを特徴とする請求項６のメモリモジュ
ール。 - 【請求項８】 上記第１の半導体記憶装置においては、
物理的に同じ位置に設けられたメモリマットに欠陥を持
つ２つの半導体記憶装置が存在し、メモリマットを指定
するアドレス信号が互いに異なるアドレス端子から入力
されることよって第２の半導体記憶装置から見たとき等
価的に異なるメモリマットが欠陥とされるものであるこ
とを特徴とする請求項６又は請求項７のメモリモジュー
ル。
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| KR1019960001252A KR100398166B1 (ko) | 1995-01-27 | 1996-01-22 | 반도체기억장치와그것을사용한메모리모듈 |
| US08/590,608 US5691952A (en) | 1995-01-27 | 1996-01-24 | Semiconductor memory device and memory module using the same |
| MYPI96000285A MY119136A (en) | 1995-01-27 | 1996-01-25 | Semiconductor memory device and memory module using the same |
| SG1996000488A SG34380A1 (en) | 1995-01-27 | 1996-01-26 | Semiconductor memory device and memory module using the same |
| SG9801172A SG80593A1 (en) | 1995-01-27 | 1996-01-26 | Semiconductor memory device and memory module using the same |
| US08/804,683 US5818792A (en) | 1995-01-27 | 1997-02-25 | Semiconductor memory device and memory module using the same |
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|---|---|
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ID=12330301
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2011108267A (ja) * | 2006-01-18 | 2011-06-02 | Apple Inc | 欠陥フラッシュメモリダイの動作不能化 |
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| JPH11297096A (ja) * | 1998-04-14 | 1999-10-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR100282525B1 (ko) * | 1998-11-11 | 2001-02-15 | 김영환 | 메모리 테스트 회로 |
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