JPH0770240B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JPH0770240B2
JPH0770240B2 JP2418754A JP41875490A JPH0770240B2 JP H0770240 B2 JPH0770240 B2 JP H0770240B2 JP 2418754 A JP2418754 A JP 2418754A JP 41875490 A JP41875490 A JP 41875490A JP H0770240 B2 JPH0770240 B2 JP H0770240B2
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  • Techniques For Improving Reliability Of Storages (AREA)
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  • Tests Of Electronic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のテス
ト容易化回路に係り、例えばロジック回路に大容量メモ
リ回路を混載した集積回路に使用される。
【０００２】
【従来の技術】従来、同一チップ上に複数個のメモリブ
ロックを混載した集積回路において、各メモリブロック
のアドレスを共有するような構成（例えばキャッシュメ
モリ）、または、テスト回路等で各メモリブロックのア
ドレスを共有するような構成をとる場合がある。この場
合、メモリ回路の機能をチエックするテスト時に、メモ
リブロックに起因する不良検出の確度を高め、かつ、効
率化を上げる（テスト時間短縮等）ことが困難となって
いる。
【０００３】上記のような構成のメモリ回路をテストす
る手法は大きく二つに分類される。一つは、テスタ等を
用いて集積回路外部より必要な信号を与えてテストする
方法であり、もう一つは、必要なテスト信号をデバイス
自体で生成してテストを行うＢＩＳＴ（Ｂｕｉｌｔ−Ｉ
ｎ Ｓｅｌｆ Ｔｅｓｔｉｎｇ）と呼ばれる方法であ
る。このようなテストを行う場合、共有するアドレスを
使って異なる複数個のメモリを同時にテストすれば、テ
ストの効率化を図ることができる。
【０００４】ところで、異なるメモリブロックのアドレ
ス空間が必ずしも同一とは限らない場合も多々ある。そ
のような例は、例えば図６に示すキャッシュメモリのよ
うに、タグメモリＡ１とバリッドビットメモリＡ２と複
数ラインを持つデータメモリＢとの関係に見られる。こ
こで、６１はアドレス信号Ａ２〜Ａ４によりタグメモリ
Ａ１の列アドレス選択を行う列デコーダ、６２はアドレ
ス信号Ａ２〜Ａ４によりバリッドビットメモリＡ２の列
アドレス選択を行う列デコーダ、６３はアドレス信号Ａ
０〜Ａ４によりデータメモリＢの列アドレス選択および
ライン選択を行う列デコーダ・ライン選択回路、６４は
アドレス信号Ａ５により各メモリブロックＡ１、Ａ２、
Ｂの行アドレス選択を共通に行う行デコーダである。各
メモリブロックＡ１、Ａ２、Ｂは、アドレス信号Ａ０〜
Ａ５の一部Ａ２〜Ａ５を共有しており、メモリブロック
Ａ１、Ａ２はメモリブロックＢよりもアドレス信号の一
部Ａ１，Ａ０の分だけアドレス空間が狭い。６５はタグ
メモリＡ１用の書込み／読み出し回路、６６はバリッド
ビットメモリＡ２用の書込み／読み出し回路、６７はデ
ータメモリＢ用の書込み／読み出し回路である。６８は
タグアドレス入力とタグメモリＡ１から読み出されたタ
グデータとを比較し、さらに、バリッドビットメモリＡ
２から読み出された１〜４ビットのバリッドビットデー
タをチエックし、制御信号を出力する比較・論理回路、
６９はデータメモリＢの複数ラインからそれぞれ読み出
されたデータを上記比較・論理回路６８からの制御信号
に基ずいて選択して出力するセレクタ・バッファ回路で
ある。
【０００５】上記したようなキャッシュメモリに対し
て、アドレス空間の大きいデータメモリＢのアドレスに
合わせてテストすると、タグメモリＡ１やバリッドビッ
トメモリＡ２はデータメモリＢの全アドレスを一順する
間に複数回同一アドレスをアクセスすることになる。こ
のことは、単純なメモリテストにおいてはさほど問題に
はならないが、メモリテストの確度を高めたテストを行
う場合に問題になる。
【０００６】図７（ａ）〜（ｃ）に、メモリテストで一
般的に用いられるＮ系パターン（Ｍａｒｃｈ）のベクト
ル例を示す。ここで、７１はメモリブロックの大きさ、
７２はアドレスの進む方向を示している。
【０００７】図７で示すメモリテストベクトルによって
図６のキャッシュメモリをテストした場合、アドレス空
間の小さいタグメモリＡ１やバリッドビットメモリＡ２
におけるアドレス信号とセルブロック選択との関係を図
８Ａに示し、アドレス空間の大きいデータメモリＢにお
けるアドレス信号とセルブロック選択との関係を図８Ｂ
に示している。
【０００８】図８Ａから、アドレス空間の小さいメモリ
ブロックＡ１、Ａ２は、アドレス信号Ａ１，Ａ０が（０
０）の時にアクセスが行われた後にアドレス信号Ａ１，
Ａ０が（０１）（１０）（１１）へと変化した時にも同
一セルへの多重アクセスが起こることが分る。即ち、ア
ドレス空間の小さいメモリは、自身に関係しないアドレ
ス（アドレス空間の大きいメモリのアドレス）をアクセ
スしている時に、同一メモリセルを複数回アクセスする
ことになる。この状況では、メモリ空間の小さいメモリ
の同一セルへ一回のシーケンスで複数回の書込みが起こ
るので、読み出し出力が期待値と相違してしまう。
【０００９】この状況を打開するためには、テスタを使
う場合、テストベクトルの工夫で対処できるが、通常は
ベタ書きのテストベクトルを使用するので、テストすべ
きメモリのアドレス空間に比例して膨大なベクタ数にな
り、現実的ではない。例えば８Ｋバイトのメモリとして
Ｎ２系のパターンで、単純に６５Ｍバイトとなってしま
う。そこで、テスタでアドレスを自動的に発生する手法
が一般的に採用されているが、この手法では、複数回ア
クセスの問題を回避するのが困難になる。
【００１０】一方、ＢＩＳＴによる方法は、メモリ自体
でメモリブロックへのアドレス信号の発生と書込みデー
タの発生と比較とを自動的に行ってメモリブロックのテ
ストを行う。しかし、メモリブロックの大容量化に伴っ
て一層複雑なアドレスパターンによるテストの必要性が
ある場合には、複数個のメモリブロックのアドレス空間
の違いが大きな問題となり、テスト時間の増大、ハード
ウエア（テスト回路）のオーバーヘッドの増大を招いて
しまう。
【００１１】
【発明が解決しようとする課題】上記のように従来の半
導体集積回路は、同一チップ上に混載された互いにアド
レス空間が異なる複数のメモリブロックをメモリブロッ
クごとに分割してテストする必要があるので、テスト時
間の増大、もしくはテスト回路やテストベクタの発生に
大きな負担が発生するという問題があった。
【００１２】本発明は上記の点に鑑みてなされたもの
で、同一チップ上に混載された互いにアドレス空間が異
なる複数のメモリブロックを同時に、かつ、テストベク
タの発生あるいはＢＩＳＴのためのテスト回路にも何ら
の負担をかけずに確度よくテストし得る半導体集積回路
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明は、互いにアドレ
ス空間が異なる書込み／読み出し可能な複数個のメモリ
ブロックおよびこれらのメモリブロックのアドレス選択
を行うアドレスデコーダを有する半導体集積回路におい
て、上記メモリブロックに対するテストモード時には複
数個のメモリブロックでアドレスの一部を共有すると共
に、各メモリブロックのアドレススキャンを共通に行う
アドレススキャン信号が、最大アドレス空間を有する第
１のメモリブロック以外の第２のメモリブロックのアド
レス幅を越える期間は第２のメモリブロックの書込みを
禁止する制御回路を具備することを特徴とする。
【００１４】
【作用】上記各メモリブロックの通常動作モード時に
は、各メモリブロックに対応するアドレス信号入力に基
ずいてアドレス選択が行われ、それぞれの書込み／読み
出し動作が行われる。各メモリブロックに対するテスト
モード時には、複数個のメモリブロックのうちの最大ア
ドレス空間を有するメモリブロックに対応するアドレス
幅を有するアドレススキャン信号により第１のメモリブ
ロックのアドレススキャンが行われ、その書込み／読み
出し動作が行われる。同時に、このアドレススキャン信
号の一部によりアドレス空間が小さい方のメモリブロッ
クのアドレススキャンが行われ、その書込み／読み出し
動作が行われる。この時、上記アドレススキャン信号が
上記アドレス空間が小さい方のメモリブロックのアドレ
ス幅を越える期間（このメモリブロックに関係のないア
ドレス空間を指定している期間）は、このメモリブロッ
クの書込み動作が禁止される。
【００１５】これにより、アドレス空間が小さい方のメ
モリブロックに対する不要なメモリアクセスを除外し、
テストベクタの生成あるいはＢＩＳＴ手法を用いたテス
ト回路等に何ら負担をかけずに、同一チップ上に混載さ
れた互いにアドレス空間が異なる複数個のメモリブロッ
クを同時に確度よくテストすることが可能になる。
【００１６】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
【００１７】図１は、第１実施例として、互いにアドレ
ス空間が異なる書込み／読み出し可能な複数個（本例で
は２個）のメモリブロックと例えばＣＰＵ（中央演算処
理ユニット）などのロジック回路（図示せず）とが同一
チップ上に混載された集積回路を示している。上記２個
のメモリブロックＡ、Ｂは、例えばキャッシュメモリに
おけるタグ・バリッドビットメモリと複数ラインを持つ
データメモリである。このメモリブロックＡ、Ｂのアド
レス選択を行うために、アドレス信号Ａ２〜Ａ４により
メモリブロックＡの列アドレス選択を行う列デコーダ１
１と、アドレス信号Ａ０〜Ａ４によりメモリブロックＢ
の列アドレス選択を行う列デコーダ・ライン選択回路１
２と、アドレス信号Ａ５〜Ａ６によりメモリブロック
Ａ、Ｂの行アドレス選択を共通に行う行デコーダ１３と
が設けられている。換言すれば、２個のメモリブロック
Ａ、Ｂは、アドレス信号Ａ０〜Ａ６の一部Ａ２〜Ａ６を
共有しており、メモリブロックＡはメモリブロックＢよ
りもアドレス信号の一部Ａ１，Ａ０の分だけアドレス空
間が狭い。また、上記メモリブロックＡの書込み／読み
出しを行う書込み／読み出し回路１４、メモリブロック
Ｂの書込み／読み出しを行う書込み／読み出し回路１５
が設けられている。メモリブロックＢの書込み／読み出
し回路１５には、書込み／読み出し制御信号入力がその
まま入力する。メモリブロックＡの書込み／読み出し回
路１４には、制御回路１６から書込み／読み出し制御信
号が入力する。この制御回路１６は、前記アドレス信号
Ａ０〜Ａ６の一部Ａ１，Ａ０および前記書込み／読み出
し制御信号入力およびモード指定信号が入力し、通常動
作モード時には書込み／読み出し制御信号入力をそのま
ま出力し、テストモード時にはアドレス信号の一部Ａ
１，Ａ０をデコードし、このデコード結果に応じて書込
み／読み出し制御信号入力をそのまま出力したり、書込
み禁止制御信号（書込み制御信号の反転信号、本例では
読み出し制御信号）を出力するような論理回路により構
成されている。即ち、この制御回路（本例ではデコード
回路１６と表示している）は、テストモード時には、ア
ドレス信号Ａ０〜Ａ６の一部Ａ１，Ａ０の組み合わせが
所定のパターンの時（メモリ構成に応じて任意に決める
が、例えばＡ１，Ａ０共に“０”の時）だけ書込み／読
み出し制御信号入力をそのまま出力し、Ａ１，Ａ０の組
み合わせが上記所定のパターン以外の時（Ａ１，Ａ０の
いずれか一方が“１”の時であり、メモリブロックＡの
アドレス幅を越えている、つまり、メモリブロックＡに
関係のないアドレス空間を指定している場合に対応す
る。）には書込み／読み出し制御信号入力をそのまま出
力せず、書込み禁止制御信号を出力する。
【００１８】次に、図１の集積回路の動作について説明
する。まず、各メモリブロックの通常動作モード時に
は、各メモリブロックＡ、Ｂに対応するアドレス信号入
力に基ずいてアドレス選択が行われ、それぞれの書込み
／読み出し動作が行われる。
【００１９】これに対して、各メモリブロックに対する
テストモード時には、メモリブロックＡ、Ｂは対応して
図２Ａ、図２Ｂに示すようにセルブロックの選択が行わ
れる。即ち、２個のメモリブロックのうちの最大アドレ
ス空間を有するメモリブロックＢに対応するアドレス幅
を有するアドレススキャン信号Ａ０〜Ａ６が入力する
と、図２Ｂに示すようにメモリブロックＢのアドレスス
キャンが行われ、その書込み／読み出し動作が行われ
る。同時に、このアドレススキャン信号Ａ０〜Ａ６の一
部Ａ２〜Ａ６により、図２Ａに示すようにメモリブロッ
クＡのアドレススキャンが行われ、その書込み／読み出
し動作が行われる。この時、上記アドレススキャン信号
Ａ０〜Ａ６がメモリブロックＡのアドレス幅を越える期
間（メモリブロックＡに関係のないアドレス空間を指定
している期間、本例ではＡ１，Ａ０のいずれか一方が
“１”の時）は、書込み禁止制御信号によりメモリブロ
ックＡの書込み動作が自動的に禁止され、多重アクセス
が起こらなくなる。なお、テストモード時には、メモリ
ブロックＡ、Ｂの読み出しデータ出力は例えば集積回路
外部へ出力される。
【００２０】これにより、メモリテストに際しては、単
にメモリブロックＢのアドレスを意識すればよく、メモ
リブロックＡに対する不要なメモリアクセスを除外し、
テストベクタの生成に何ら負担をかけずに、複数個のメ
モリブロックを同時に確度よくテストすることが可能に
なる。
【００２１】なお、図１中のデコード回路１６を省略
し、メモリブロックＡの書込み／読み出し回路１４に、
通常動作モード時には書込み／読み出し制御信号を入力
し、テストモード時には書込み／読み出し禁止制御信号
を外部から入力するようにしてもよい。
【００２２】また、メモリテストに際して、上記第１実
施例よりも複雑なアドレスアクセスを行う場合でも本発
明を適用することができる。
【００２３】図３は、第２実施例として、互いにアドレ
ス空間が異なる書込み／読み出し可能な複数個（例えば
２個）のメモリブロックと例えばロジック回路（図示せ
す）とが同一チップ上に混載された集積回路であって、
通常動作モードではメモリブロックの各信号等が内部で
閉じており、テストモード時のみ直接にメモリブロック
にアクセスすることが可能な集積回路に本発明を適用し
た例を示している。ここで、Ａはアドレス空間が小さい
方のメモリブロック、３１はこのメモリブロックＡのア
ドレス選択を行うためのアドレスデコーダ、Ｂはアドレ
ス空間が大きい方のメモリブロック、３２はこのメモリ
ブロックＢのアドレス選択を行うためのアドレスデコー
ダであり、その他の部分は図１中と同一符号を付してい
る。
【００２４】この第２実施例によれば、第１実施例で述
べたような効果が得られるほか、集積回路に混載される
メモリの容量が飛躍的に増大するのに伴ってその微細化
が進み、汎用メモリと同じようなテストが必要とされる
場合においても、テストベクトルに負担をかけずに複数
個のメモリブロックの並列テストを実現することが可能
になり、テスト時間短縮等の効率化を図ることができ、
大変有効である。
【００２５】図４は、第３実施例として、互いにアドレ
ス空間が異なる書込み／読み出し可能な複数個（例えば
２個）のメモリブロックと例えばロジック回路（図示せ
ず）とが同一チップ上に混載された集積回路であって、
複数個のメモリブロックは通常動作モード時にはアドレ
スを共有しない（換言すれば、それぞれ別々のアドレス
信号によりアドレス選択される。）ような構成を持った
集積回路に本発明を適用した例を示している。ここで、
アドレス選択回路４１は、モード指定信号により制御さ
れ、通常動作モード時にはアドレス空間が小さい方のメ
モリブロックＡ用のアドレス信号Ａ２´、Ａ３´を選択
し、テストモード時には、アドレス空間が大きい方のメ
モリブロックＢに対応するアドレス幅を有するアドレス
スキャン信号入力の一部Ａ２、Ａ３を選択し、選択出力
をメモリブロックＡ用のアドレスデコーダ３１に入力す
るものである。その他の部分は図３中と同一符号を付し
ている。
【００２６】この第３実施例によれば、一時的（テスト
モード時のみ）にアドレスの一部を共有することによ
り、第２実施例で述べたような効果が得られる。
【００２７】図５は、第４実施例として、互いにアドレ
ス空間が異なる書込み／読み出し可能な複数個（例えば
２個）のメモリブロックと例えばロジック回路（図示せ
ず）とが同一チップ上に混載された集積回路であって、
複数個のメモリブロックは通常動作モード時にはアドレ
スを共有せず、ＢＩＳＴ手法を用いてメモリブロックの
テストの容易化を図っているような構成を持った集積回
路に本発明を適用した例を示している。ここで、自己テ
ストアドレス発生回路５０はテストモード時にアドレス
スキャン信号を発生するためのものである。アドレス選
択回路５１は、テストモード時に上記自己テストアドレ
ス発生回路５０からのアドレススキャン信号の一部を選
択してメモリブロックＡ用のアドレスデコーダ３１に入
力するためのものである。アドレス選択回路５２は、テ
ストモード時に上記自己テストアドレス発生回路５０か
らのアドレススキャン信号を選択してメモリブロックＢ
用のアドレスデコーダ３２に入力するためのものであ
る。ＢＩＳＴデータ発生／比較器５３は、自己テストデ
ータを発生して書込み／読み出し回路１４および１５に
入力し、この書込み／読み出し回路１５および１６から
の読み出し出力を期待値と比較するためのものである。
ＢＩＳＴ制御回路５４は、ＢＩＳＴ制御信号および書込
み／読み出し制御信号が入力し、自己テストアドレス発
生回路５０にアドレス発生制御信号を出力し、前記アド
レス選択回路５１、５２およびデコード回路１６にテス
トモード信号を出力し、上記デコード回路１６およびメ
モリブロックＢ用の書込み／読み出し回路１５に書込み
／読み出し制御信号を出力し、前記ＢＩＳＴデータ発生
／比較器５３との間でＢＩＳＴデータ発生制御信号およ
び比較出力を入出力し、自己テスト結果を出力するため
のものである。その他の部分は図３中と同一符号を付し
ている。
【００２８】この第４実施例によれば、ＢＩＳＴ手法を
用いてメモリブロックのテストの容易化を図っていると
共に、テストモード時には複数個のメモリブロックでア
ドレスの一部の共有化を図っているので、メモリブロッ
クの大容量化による一層複雑なアドレスパターンによる
テストの必要性がある場合でも、ＢＩＳＴのハード的な
制約やオーバーヘッドを抑え、テスト回路等に負担をか
けずに複数個のメモリブロックの並列テストを実現する
ことが可能になり、テスト時間短縮等の効率化を図るこ
とができ、大変有効である。
【００２９】
【発明の効果】上述したように本発明の半導体集積回路
によれば、同一チップ上に混載された互いにアドレス空
間が異なる複数のメモリブロックを同時に、しかも、複
雑なアドレスアクセスを用いたようなテストもテストベ
クタの発生あるいはＢＩＳＴのためのテスト回路に何ら
の負担をかけずに確度よくテストすることができる。こ
のことは、従来はテスト時間を犠牲にしてメモリブロッ
ク毎に分割してしか確度の高いテストが行えなかったこ
とと比べて、テスト時間短縮等の著しい効率化を図るこ
とができ、大変有効である。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体集積回路の一
部を示すブロック図。
【図２】図１の集積回路のテストモード時におけるメモ
リブロックのアドレス信号とセルブロック選択との関係
を示す図。
【図３】本発明の第２実施例に係る半導体集積回路の一
部を示す図。
【図４】本発明の第３実施例に係る半導体集積回路の一
部を示す図。
【図５】本発明の第４実施例に係る半導体集積回路の一
部を示す図。
【図６】従来のキャッシュメモリを示すブロック図。
【図７】メモリテストベクトルの一例。
【図８】図７で示すベクトルによって図６のキャッシュ
メモリをテストした場合のメモリブロックのアドレス信
号とセルブロック選択との関係を示す図。
【符号の説明】
Ａ、Ｂ…メモリブロック、１１…列デコーダ、１２…列
デコーダ・ライン選択回路、１３…行デコーダ、１４、
１５…書込み／読み出し回路、１６…制御回路（デコー
ド回路）、３１、３２…アドレスデコーダ、４１、５
１、５２…アドレス選択回路、５０…自己テストアドレ
ス発生回路、５３…ＢＩＳＴデータ発生／比較器、５４
…ＢＩＳＴ制御回路。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１のアドレス空間を持つ書込み／読み
    出し可能な第１のメモリブロックと、上記第１のアドレ
    ス幅よりも小さいアドレス空間を持ち、少なくともテス
    トモード時に上記第１のメモリブロックとアドレスの一
    部を共有する書込み／読み出し可能な少なくとも１個の
    第２のメモリブロックと、これらのメモリブロックのア
    ドレス選択を行うアドレスデコーダと、上記テストモー
    ド時に上記各メモリブロックのアドレススキャンを共通
    に行うアドレススキャン信号が上記第２のメモリブロッ
    クのアドレス幅を越える期間は上記第２のメモリブロッ
    クの書込みを禁止する制御回路を具備し、複数個のメモ
    リブロックの同時テストを可能としたことを特徴とする
    半導体集積回路。
  2. 【請求項２】 請求項１記載の半導体集積回路におい
    て、前記制御回路は、前記アドレススキャン信号の一部
    をデコードすることにより、このアドレススキャン信号
    が上記第２のメモリブロックのアドレス幅を越える期間
    を検知して書込み禁止制御を行うことを特徴とする半導
    体集積回路。
  3. 【請求項３】 請求項１または２記載の半導体集積回路
    において、さらに、ロジック回路を内蔵することを特徴
    とする半導体集積回路。
  4. 【請求項４】 請求項１乃至３のいずれか１項記載の半
    導体集積回路において、前記第１のメモリブロックおよ
    び第２のメモリブロックは通常動作時にもアドレスの一
    部を共有するキャッシュメモリであることを特徴とする
    半導体集積回路。
  5. 【請求項５】 請求項１乃至３のいずれか１項記載の半
    導体集積回路において、前記第１のメモリブロックおよ
    び第２のメモリブロックは通常動作モード時にはそれぞ
    れ別々のアドレス信号によりアドレス選択され、テスト
    モード時には第１のメモリブロックのアドレススキャン
    を行うアドレススキャン信号の一部を選択して前記第２
    のメモリブロック用のアドレスデコーダに入力するアド
    レス選択回路を具備することを特徴とする半導体集積回
    路。
  6. 【請求項６】 請求項１乃至３のいずれか１項記載の半
    導体集積回路において、テストモード時にアドレススキ
    ャン信号を発生する自己テストアドレス発生回路と、テ
    ストモード時に上記アドレススキャン信号を選択して前
    記アドレスデコーダに入力するアドレス選択回路とを具
    備することを特徴とする半導体集積回路。
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