KR100779871B1 - 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법 - Google Patents

동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법 Download PDF

Info

Publication number
KR100779871B1
KR100779871B1 KR1020047005809A KR20047005809A KR100779871B1 KR 100779871 B1 KR100779871 B1 KR 100779871B1 KR 1020047005809 A KR1020047005809 A KR 1020047005809A KR 20047005809 A KR20047005809 A KR 20047005809A KR 100779871 B1 KR100779871 B1 KR 100779871B1
Authority
KR
South Korea
Prior art keywords
refresh
signal
command
predetermined
auto
Prior art date
Application number
KR1020047005809A
Other languages
English (en)
Other versions
KR20050036881A (ko
Inventor
티모시 비. 코우레스
브리안 엠. 셜레이
그레그 에이. 브로드제트
Original Assignee
마이크론 테크놀로지 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지 인코포레이티드 filed Critical 마이크론 테크놀로지 인코포레이티드
Publication of KR20050036881A publication Critical patent/KR20050036881A/ko
Application granted granted Critical
Publication of KR100779871B1 publication Critical patent/KR100779871B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4065—Low level details of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

절전 회로(100)는 DRAM의 오토-리프레쉬 동안 명령과 어드레스 신호들(106)에 대하여 입력 버퍼들(102)을 디스에이블한다. 입력 버퍼들(102)은 의사 명령들이 생성되도록 하지 않는 방법으로 오토-리프레쉬의 종결시 다시 인에이블된다. 절전 회로는 명령 신호들에 대한 입력 버퍼들이 디스에이블될 때마다 "비 동작" 명령으로의 내부 명령 신호들(116)을 바이어싱함으로써 절전 회로를 의사 명령들로부터 보호한다. DRAM은 또한 DRAM에 의해 소비된 전력을 더욱 감소시키기 위하여 오토-리프레쉬의 끝에 있는 저전력 지역 모드로 자동적으로 전이시키는 모드에 위치될 수 있다.
오토-리프레쉬, 절전 회로, 저전력, DRAM

Description

동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및 방법{Low power auto-refresh circuit and method for dynamic random access memories}
본 발명은 동적 랜덤 액세스 메모리(DRAM)에 관한 것으로서, 특히, 상기 메모리들이 오토-리프레쉬 모드(auto-refresh mode)에서 동작할 경우, 전력 소비를 줄이기 위한 회로 및 방법에 관한 것이다.
집적 회로에서 소비되는 전력은 일정 응용들에서 그들의 유틸리티의 중요한 인자가 될 것이다. 예를 들면, 휴대형 개인용 컴퓨터에서 이용되는 메모리 디바이스에서 소비되는 전력은 컴퓨터에 전력을 공급하는 배터리를 재충전할 필요없이 이용할 수 있는 시간의 길이에 큰 영향을 준다. 상기 메모리 디바이스들에 의해 발생되는 열(heat)을 억제할 필요가 있기 때문에 메모리 디바이스가 배터리에 의해 전력을 공급받지 못하는 곳에서도 또한 전력 소비는 중요하게 될 것이다.
일반적으로, 메모리 디바이스의 전력 소비는 메모리 디바이스의 용량 및 동작 속도와 함께 증가한다. 상기 메모리 디바이스에서 소비되는 전력은 또한 그 동작 모드에도 영향을 받는다. 예를 들어, 동적 랜덤 액세스 메모리(DRAM)는, 그 메모리 셀들이 리프레쉬된 경우 비교적 많은 양의 전력을 소비하게 되는데, 이는, 그 메모리 셀 어레이내 메모리 셀들의 로우들(rows)이 빠른 시퀀스로 동작하기 때문이다. 메모리 셀들의 로우가 동작할 때마다, 각 메모리 셀의 디지트 라인들의 쌍은 상보적인 전압들로 스위칭하게 되어 평형이 되고, 그에 따라 현저한 양의 전력을 소비하게 된다. 어레이의 칼럼들(columns)의 수가 메모리 용량의 증가와 함께 증가함에 따라, 각 로우를 동작하는데 소비되는 전력이 함께 증가된다. 전력 소비는 또한 메모리 셀들의 로우들이 동작되는 레이트의 증가에 따라 증가하게 된다. 그러므로, DRAM의 동작 속도 및 용량이 증가를 지속함에 따라, 상기 DRAM에서의 메모리 셀들의 리프레쉬동안 전력 소비가 증가하게 된다.
DRAM 리프레쉬 동안, 전력은 메모리 셀 어레이의 상기 성분들 외에 다른 성분들에 의해서도 소비된다. 예를 들면, DRAM 장치는 일반적으로 많은 수의 제어 및 어드레스 라인들을 내부 회로에 연결시키기 위한 많은 수의 입력 버퍼들을 포함한다. 상기 DRAM이 리프레쉬되는 동안, 상기 입력 버퍼들은 그들 각각의 입력들에 공급되는 제어 및 어드레스 신호들에 응답하여 계속해서 스위칭한다. 그러나, 일부 리프레쉬 모드들 동안, 제어 및 어드레스 신호들은 상기 DRAM에 의해 이용되지 않는다. 예컨대, 오토-리프레쉬 동안, 제어 및 어드레스 신호들은 DRAM에 의해 이용되지 않는다. 이 후, DRAM은 소정 시간 기간동안 리프레쉬 동작을 내부적으로 실행한다. 상기 기간동안, 상기 DRAM은 그 입력 버퍼들에 공급되는 제어 및 어드레스 신호들에 응답하지 않는다. 그러나, 상기 입력 버퍼들은 상기 시간 동안 스위칭을 계속한다. 앞에서 언급한 바와 같이, 상기 입력 버퍼들을 통해 연결되는 신호들은 오토-리프레쉬 사이클 동안 이용되지 않기 때문에, 오토-리프레쉬 사이클 동안 상기 많은 수의 입력 버퍼들을 스위칭하는 것은 전력을 낭비하는 것이다.
과거에, 클록("CLK") 및 클록 인에이블("CKE") 신호들에 대한 입력 버퍼들을 제외한 모든 입력 버퍼들에 대한 전력을 제거하여 오토-리프레쉬 동안 DRAM의 전력 소비를 최소화하기 위한 시도가 행해졌었다. 그러나, 상기 클록 액티브화를 위한 입력 버퍼를 남겨두는 것은, 오토-리프레쉬 기간동안 상기 입력 버퍼로 하여금 상당한 양의 전력을 소비하게 하는데, 이는 상기 입력 버퍼가 각 클록 신호 전이로 토글링(toggle)하기 때문이다. 상기 오토-리프레쉬 기간동안 상기 클록 신호에 대한 입력 버퍼로의 전력을 제거함으로써, 전력은 상당 부분 감소될 수 있다. 하지만, 그렇게 하는 것은 상기 오토-리프레쉬 기간의 종결시에 의사 명령들(spurious commands)이 등록되게 할 수 있다. 공지된 바와 같이, 메모리 명령들은 전형적으로 클록 신호들의 하나 또는 양쪽 에지들에 응답하여 명령 신호들을 각각의 래치들로 래칭함으로써 등록된다. 만약, 명령 신호들에 대한 입력 버퍼들이 오토-리프레쉬 기간 후에 다시 전력이 공급되는 동안 클록 에지가 발생된다면, 입력 버퍼들의 전이 상태들에 대응하는 의사 명령이 등록될 수 있다. 비록 입력 버퍼들의 전력 재공급이 종료될 때까지 클록 신호 전이들을 메모리 디바이스에 연결하는 것을 피하도록 대비할 수는 있지만, 의사 클록 신호 전이가 발생될 수도 있다. 만약 클록 신호에 대한 입력 버퍼에 다시 전력이 공급될 경우, 클록 신호가 하이 논리 레벨이라면, 의사 클록 신호 전이가 발생될 수 있다. 그 때, 의사 클록 신호는 의사 명령이 명령 신호들에 대한 입력 버퍼들의 출력들에서의 논리 레벨들에 대응하는 것은 무엇이든 등록할 것이다.
과거에, 셀프-리프레쉬 기간동안 입력 버퍼들로부터의 전력을 제거함으로써 셀프-리프레쉬 동안 전력을 감소시키는 시도가 있어왔다. 셀프-리프레쉬 명령에 대해, 상기 CKE 신호의 로우-하이 전이(low-to-high transition)를 처음 검출함으로써 의사 명령들이 제거되고, 이는 셀프-리프레쉬의 종료를 의미한다. 하지만, 그 때에 상기 명령 및 어드레스 신호들에 대한 입력 버퍼들에는 전력이 재공급되지 않는다. 대신에, 상기 CLK에 연결된 작은 입력 버퍼의 출력이 상기 CLK 신호의 하이-로우 전이를 검출하기 위해 검사된다. 상기 CLK 신호의 하이-로우 전이가 검출되면, 상기 명령 및 어드레스 신호들에 대한 입력 버퍼들에 전력이 재공급되어, CLK 신호의 다음 로우-하이 전이가 발생할 때까지 전이 상태에 있지 않게 되고, 이러한 것은 상기 명령들 및 어드레스들을 등록하는데 이용된다.
비록, 상기 기술한 접근 방법은 의사 명령들 및 어드레스들을 등록하는 위험없이 셀프-리프레쉬동안 전력 소비를 감소시키지만, 이러한 접근은 오토-리프레쉬 사이클동안에 이용하기에는 적합하지 않다. 셀프-리프레쉬 명령에 대한 제어 명세(controlling specification)는 두 CLK 기간들의 지연이 상기 셀프-리프레쉬 사이클을 벗어나게 하지만, 이와 달리, 오토-리프레쉬 명령에 대한 제어 명세는, DRAM이 CLK 신호의 바로 다음 상승 에지(rising edge)에서 발생하는 명령을 등록할 수 있어야 한다. 그러나, 명령 및 어드레스 신호들에 대한 입력 버퍼들은 그 때에 여전히 전이 상태에 있을 수 있으므로, 의사 명령 또는 어드레스(spurious command or address)가 등록되게 한다.
오토-리프레쉬 사이클동안 전력 소비를 최소화하기 위한 하나의 시도는, 오토-리프레쉬 사이클의 시작 후 소정 기간동안, 명령 및 어드레스 입력 버퍼들의 일부로부터 전력을 제거하지만, 클록 및 클록 인에이블 신호들에 대한 입력 버퍼들에서는 전력을 제거하지 않는 것이다. 예를 들어, 만약, 오토-리프레쉬 사이클이 최근 60 나노초였다면, 입력 버퍼들을 최초 40 나노초동안 전력이 공급되지 않게 될 것이다(de-energize). 비록 이러한 시도가 오토-리프레쉬 사이클동안 소비되는 전력을 감소시키는 것이지만, 그럼에도 불구하고 입력 버퍼들에 전력이 공급되는 기간 동안 현저한 양의 전력이 여전히 소비된다. 일반적으로, 실질적인 전체 오토-리프레쉬 사이클동안 상기 입력 버퍼들에 전력을 공급하지 않는 것은 불가능한데, 이는 입력 버퍼들은 상기 오토-리프레쉬 사이클의 종료 전에 전력이 다시 공급되어야만 하고 상기 리프레쉬 사이클의 종료는 항상 매우 정확하게 예측될 수 없기 때문이다. 따라서, 각 오토-리프레쉬 사이클의 시작에서 소정의 기간동안 상기 입력 버퍼들에 전력을 공급하지 않는 것도 여전히 DRAM으로 하여금 현저한 양의 전력을 소비하게 한다.
따라서, 의사 명령들 또는 어드레스들을 등록하는 위험없이, 오토-리프레쉬 사이클 동안 DRAM들에 의해 소비되는 전력을 보다 현저하게 감소할 수 있는 회로 및 방법이 필요한다.
본 방법 및 회로는 오토-리프레쉬동안 동적 랜덤 액세스 메모리(DRAM)에 의해 소비되는 전력을 감소시킨다. 상기 DRAM은 명령 신호들이 연결되는 제 1 세트의 입력 버퍼들을 포함한다. 상기 입력 버퍼들은 오토-리프레쉬동안 디스에이블되어, 그들 입력들에 공급되는 신호들에 응답하는 전력을 소비하지 않고, 복수의 명령 신호들이 바이어스되어, "비 동작(no operation)" 명령 등과 같은 소정의 메모리 명령을 어서트(assert)한다. 내부 오토-리프레쉬 타이머가 종료되면, 상기 명령 신호들로부터 상기 바이어스가 제거되고, 입력 버퍼들은 인에이블된다. DRAM 이 클록 신호를 수신할 때, 상기 클록 신호가 연결되는 입력 버퍼도 또한 상기 오토-리프레쉬동안 디스에이블될 수 있다. 그렇다면, 명령 신호들에 대한 입력 버퍼들을 재인에이블(re-enable)하기 전에 클록 신호에 대한 입력 버퍼가 재인에이블될 수 있고, 상기 명령 신호 입력 버퍼들이 재인에이블 되는 타이밍이 상기 클록 신호와 관련해서 제어될 수 있다. DRAM은 또한 오토-리프레쉬의 종결시 DRAM을 저전력 프리차지 모드로 전이하도록 소정의 명령 신호의 상태를 체크할 수 있다.
도 1은 본 발명의 절전 회로(power saving circuit)가 이용될 수 있는 종래의 메모리 디바이스의 블록 다이어그램.
도 2는 본 발명에 따른 절전 회로의 한 실시예의 블록 다이어그램.
도 3은 도 2의 절전 회로에서 제공되는 다양한 신호들을 도시한 타이밍도.
도 4는 본 발명의 따른 절전 회로의 다른 실시예의 블록 다이어그램.
도 5는 본 발명에 따른 절전 회로의 또 다른 실시예의 블록 다이어그램.
도 6은 본 발명의 한 실시예에 따른 절전 회로를 포함하는 메모리 디바이스를 이용하는 컴퓨터 시스템의 블록 다이어그램.
도 1은 본 발명을 활용할 수 있고, 본 명세서에 기재된 실시예의 하나 이상을 포함하는 통상의 동기식 동적 랜덤 엑세스 메모리(synchronous dynamic random access memory("SDRAM")(2)의 블록 다이어그램이다. 그러나, 본 발명의 여러 실시예들은 다른 형태의 DRAM들에 이용될 수도 있음을 이해할 수 있을 것이다. SDRAM(2)의 동작은 제어 버스(6) 상에서 수신되는 하이 레벨 명령 신호들에 응답하여 명령 디코더(4)에 의해 제어된다. 메모리 제어기(도 1에 도시하지 않음)에 의해 전형적으로 발생되는 하이 레벨 명령 신호들은 클록 인에이블 신호(clock enable signal)(CKE*), 클록 신호(CLK), 칩 선택 신호(CS*), 기록 인에이블 신호(WE*), 로우 어드레스 스트로브 신호(row address strobe signal)(RAS*), 컬럼 어드레스 스트로브 신호(CAS*) 및, 데이터 마스크 신호(DM)이고, 여기서, "*"는 액티브 로우(active low)로서 신호를 나타낸다. 명령 디코더(4)는 하이 레벨 명령 신호들 각각에 의해 지정되는 기능(예를 들면, 판독 혹은 기록)을 실행하기 위해 하이 레벨 명령 신호들에 응답하여 명령 신호들의 시퀀스를 발생한다. 이런 명령 신호들 및 그들 각각의 기능들을 달성하는 방법은 통상적인 것이다. 그러므로, 간략화를 위해, 그들 제어 신호들의 다른 설명들은 생략될 것이다.
SDRAM(2)은 어드레스 버스(14)상에 로우 어드레스 또는 컬럼 어드레스 중 하나를 수신하는 어드레스 레지스터(12)를 포함한다. 어드레스 버스(14)는 메모리 제어기(도 1에 도시하지 않음)에 일반적으로 연결된다. 전형적으로, 로우 어드레스는 어드레스 레지스터(12)에 의해 처음 수신되고, 로우 어드레스 멀티플렉서(18)에 공급된다. 로우 어드레스 멀티플렉서(18)는 로우 어드레스의 일부를 형성하는 뱅크 어드레스 비트(bank address bit)의 상태에 의존하여 두 개의 메모리 뱅크들(memory banks)(20,22) 중 하나와 관련 있는 다수의 구성 요소들에 로우 어드레스를 연결한다. 메모리 뱅크들(20,22) 각각에는, 로우 어드레스를 저장하는 각각의 로우 어드레스 래치(26)와, 로우 어드레스를 디코딩하고, 대응하는 신호들을 어레이들(20 또는 22) 중 하나에 공급하는 로우 디코더(28)가 연결된다.
또한, 로우 어드레스 멀티플렉서(18)는 어레이들(20,22)내의 메모리 셀들을 리프레쉬(refresh)할 목적으로 로우 어드레스들을 로우 어드레스 래치들(26)에 연결한다. 로우 어드레스들은 리프레쉬 제어기(refresh controller)(32)에 의해 제어되는 리프레쉬 카운터(refresh-counter)(30)에 의해 리프레쉬 목적을 위해 발생된다. 또한, 리프레쉬 제어기(32)는 명령 디코더(4)에 의해 제어된다. 특히, 명령 디코더(4)는 오토-리프레쉬 명령 (auto-refresh command)(AREF) 또는 셀프-리프레쉬 명령(self-refresh command)(SREF) 중 하나를 리프레쉬 제어기(32)에 공급한다. 상기한 바와 같이, 이들 명령들은 리프레쉬 제어기로 하여금, 오토-리프레쉬 모드 또는 셀프-리프레쉬 모드의 두 개의 대응하는 모드들 중 하나로 어레이들(20,22)에서 메모리 셀들의 로우들을 리프레쉬하게 한다. 오토-리프레쉬 모드에서, 리프레쉬 제어기(32)는 SDRAM(2)으로 하여금, 상기한 로우 어드레스들을 발생하기 위해 리프레쉬 카운터(30)를 이용하여 어레이 내의 메모리 셀들의 각 로우를 어드레스하게 한다. 따라서 상기 설명한 것처럼, 오토-리프레쉬 모드에서는 어드레스들을 SDRAM(2)의 어드레스 버스(14)에 공급하기 위한 외부 장치가 필요하지 않다. 하지만, 어레이들(20,22)의 메모리 셀들에 저장된 데이터의 손실을 방지하기 위해 충분하게 그리고 주기적으로 오토-리프레쉬 명령이 SDRAM(2)에 공급되어야 한다. 셀프-리프레쉬 모드는 데이터 손실을 방지하기에 충분한 비율(rate)로 명령을 외부 장치로부터 SDRAM(2)으로 주기적으로 공급하는 것이 필요하지 않다는 것을 제외하고 오토-리프레쉬 모드와 본질적으로 같다. 그 대신에, 일단 리프레쉬 제어기(32)가 셀프 리프레쉬 모드에 있으면, 어레이들(20,22)의 메모리 셀들로부터의 데이터 손실을 방지하기 위해 충분한 빈도의 오토-리프레쉬를 자동적으로 시작한다.
리프레쉬 제어기(32)에 공급된 명령들은 명령 디코더(4)에 공급된 명령 신호들의 각각의 조합들에 대응한다. 이런 명령 신호들은 CS*,RAS*,CAS*와 WE*, 및 CKE이다. AREF 또는 SREF 명령들을 어서트(assert)하기 위해, CS*,RAS*,CAS*는 모두 액티브 로우가 되어야 하고, WE*는 인액티브 하이(inactive high)가 되어야만 한다. CKE 신호는, SDRAM(2)가 명령 디코더로 하여금 오토-리프레쉬 명령을 생성하게 할지 혹은 셀프 리프레쉬 명령을 생성하게 할지를 결정한다. 만일 CKE가 하이라면, 명령 디코더(4)는 AREF 명령을 리프레쉬 제어기(32)에 공급한다. CKE가 로우라면, 명령 디코더(4)는 SREF 명령을 리프레쉬 제어기(32)에 공급한다. AREF 명령에 응답하여, SDRAM(2)는 오토-리프레쉬 사이클(auto-refresh cycle)을 갖게 되고, 그런 다음 다른 AREF 명령이 될 수 있는 다른 명령을 기다릴 것이다. SREF 명령에 응답하여, SDRAM(2)는 셀프 리프레쉬 사이클을 갖게 되고 CKE 신호 전이들(transitions)이 하이(high)가 될 때까지 그와 같은 상태를 지속할 것이다.
로우 어드레스가 어드레스 레지스터(12)에 공급되고 로우 어드레스 래치들(26) 중 하나에 저장된 후, 컬럼 어드레스가 어드레스 레지스터(12)에 공급된다. 어드레스 레지스터(12)는 컬럼 어드레스를 컬럼 어드레스 래치(40)에 연결한다. SDRAM(2)의 동작 모드에 의존하여, 컬럼 어드레스는 버스트 카운터(42)를 통해 컬럼 어드레스 버퍼(44), 또는 컬럼 어드레스의 시퀀스를 어드레스 레지스터(12)에 의해 컬럼 어드레스 출력에서 시작하는 컬럼 어드레스 버퍼(42)에 공급하는 버스트 카운터(42) 중 하나에 연결한다. 어느 경우에나, 컬럼 어드레스 버퍼(44)는 컬럼 어드레스를 컬럼 디코더(48)에 공급하며, 컬럼 디코더(48)는 다양한 컬럼 신호들을 대응하는 감지 증폭기들과 각각의 어레이들(20,22) 중 하나에 대한 연결된 컬럼 회로(50, 52)에 공급한다.
어레이들(20,22) 중 하나로부터 판독된 데이터는 어레이들(20,22) 중 하나에 대한 컬럼 회로(50,52)에 각각 연결된다. 그 다음 데이터는 데이터를 데이터 버스(58)에 공급하는 데이터 출력 레지스터(56)에 연결된다. 어레이들(20,22) 중 하나에 기록될 데이터는 데이터 버스(58)로부터 데이터 입력 레지스터(60)를 통해 컬럼 회로(50,52)에 연결되고, 어레이들(20,22) 중 하나에 각각 전송된다. 마스크 레지스터(64)는 어레이들(20,22)로부터 판독될 데이터를 선택적으로 마스킹하는 것과 같이, 데이터의 흐름을 컬럼 회로(50,52)의 안과 바깥으로 선택적으로 바꾸기 위해 데이터 마스크(DM)에 응답한다.
삭제
오토-리프레쉬 사이클(refresh cycle)동안 SDRAM(2) 또는 어떤 다른 DRAM의 전력 소비를 줄이기 위한 절전 회로의 한 실시예가 도 2에서 보여진다. 도 2의 절전 회로(100)의 대부분은 도 1의 SDRAM(2)의 명령 디코더(4)에 통합되지만, 절전 회로(100)의 일부는 어드레스 레지스터(12)에 통합된다. 그러나, 도 2에 도시된 절전 회로(100)는 도 1의 SDRAM(2)의 다른 부분이나 메모리 디바이스들의 다른 타입들에 설치될 수 있다는 것을 이해할 수 있을 것이다.
절전 회로(100)는 대응하는 외부 어드레스 비트들 A0-AN으로부터 복수의 내부 어드레스 비트들 IA0-IAN을 제공하기 위해 외부 어드레스 버스(14)를 내부 어드레스 버스(106)에 연결하는 제 1 세트의 입력 버퍼들(102)을 포함한다. 입력 버퍼들(102)은 상기 언급한 것처럼 어드레스 레지스터(12)에 위치되지만, 그들은 다른 장소에서도 위치될 수 있다. 입력 버퍼들(102)은 액티브 하이 IBENADD 신호에 의해인에이블된다. 비슷하게, 제 2 세트의 입력 버퍼들(110)은 대응하는 외부 명령 신호들로부터 복수의 내부 명령 신호들(IC0-ICN)을 제공하기 위해 외부 제어 버스(6)를 내부 제어 버스(116)에 연결한다. 이들 명령 신호들은 액티브 로우 어드레스 스트로브 ("RAS*") 신호, 액티브 로우 컬럼 어드레스 스트로브 ("CAS*") 신호, 액티브 로우 기록 인에이블 ("WE*") 신호, 그리고 액티브 로우 칩 선택 ("CS*") 신호를 포함한다. 액티브 하이 클록 인에이블 (CKE) 신호는, 내부 클록 인에이블("ICKE") 신호를 발생시키기 위해 입력 버퍼(120)를 통해 연결되고, 외부 클록 신호는 내부 클록("ICLK") 신호를 발생시키기 위해 입력 버퍼(124)를 통해 연결된다. 제 2 세트 내의 입력 버퍼들(110)과 ICKL 신호를 위한 입력 버퍼(124)는 액티브 하이 IBENCLK 신호에 의해 인에이블 된다. 명령 신호들을 위한 입력 버퍼들(110)은, 버퍼들(100)의 "Z" 입력에 공급된 로우 명령 입력 버퍼 인에이블 IBENCMD에 의한 "tri-state"(즉, 하이 임피던스) 상태와 하이 IBENCMD 신호에 의한 액티브 로우 임피던스 상태로 스위칭될 수 있다.
IBENCMD 신호는 각각의 내부 명령 신호 라인들과 전압 공급원 사이에 연결된 몇 개의 PMOS 트랜지스터들(130-134)의 게이트들과 인버터(136)의 입력에 연결된다. 인버터(136)는 접지(ground)와 ICS* 신호 라인 사이에 연결된 NMOS 트랜지스터(138)의 게이트에 연결된다. 입력 버퍼들(110)이 하이 IBENCLK 신호에 의해 인에이블된 후, IBENCMD 신호는 입력 버퍼들(110)을 로우 임피던스 상태로 전환하고 트랜지스터들(130-136)을 OFF 상태로 하기 위해 하이(high)로 전이(transition)되며, 그에 따라 절전 회로(100)의 동작에 영향을 미치지 않는다. 입력 버퍼들(110)이 로우 IBENCMD 신호에 의해 하이 임피던스 상태로 전환될 때, 트랜지스터들(130-136)은 턴-온되어, 그들이 연결되어 있는 각각의 내부 명령 신호 라인들을 하이로 바이어스시킨다.
내부 명령 신호들(IRAS*,ICAS*,IWE*,ICS*) 뿐만 아니라 입력 버퍼들(110)로부터의 다른 내부 명령 신호들이 명령 디코더 유닛(140)에 공급된다. 명령 디코더 유닛(140)은 그 입력들에 공급되는 명령 신호들의 다양한 조합들로부터 오토-리프레쉬 명령(AREF)을 포함하는 복수의 메모리 명령들을 발생한다. 위에서 설명한 바와 같이, AREF 명령은 IRAS*,ICAS* 및 ICS*를 인액티브 하이로 디코딩하는데 응답하여 어서트된다.
오토-리프레쉬 명령(AREF)은 내부 클록(ICLK) 신호와 내부 클록 인에이블(ICKE) 신호와 함께 리프레쉬 디코더(150)에 공급된다. ICKE 신호의 상태에 기초하여, 리프레쉬 디코더(150)는 AREF 명령이 오토-리프레쉬를 위한 것인지 또는 이것이 셀프-리프레쉬를 위한 것인지를 결정한다. ICKE가 하이이면, AREF명령은 오토-리프레쉬 명령으로 해석되고, 이 경우에 리프레쉬 디코더(150)는 AREF명령을 출력 단자에 AREF' 명령으로서 통과시킨다. ICKE가 로우이면, AREF명령은 셀프-리프레쉬 명령으로 해석되고 이 경우 리프레쉬 디코더(150)는 SREF명령을 발생한다. 리프레쉬 디코더(150) 명령은 ICKE 신호가 하이로 전이할 때까지 SREF 명령을 발생하는 것을 계속할 것이다.
AREF 명령은 또한 타이머(154)에 공급되고, 타이머는 소정의 기간 후에 TOUT 펄스를 발생한다. TOUT 펄스는 리프레쉬 디코더(150)로 하여금 AREF'명령을 종결하도록 하여서, 오토-리프레쉬 사이클을 종결한다.
모든 입력 버퍼들(110,120,124) 뿐만 아니라 트랜지스터들(130-136), 인버터(138), 명령 디코더 유닛(140), 리프레쉬 디코더(150) 및 타이머(154)들은 도 2에 도시되며 명령 디코더(4)에 위치된다. 그러나, 앞서 언급한 바와 같이, 이들 구성요소들은 SDRAM(2)또는 다른 메모리 디바이스들에도 대안적으로 위치될 수 있다.
절전 회로(100)의 동작이 이제 도 3의 타이밍도를 참조하여 설명될 것이다. 오토-리프레쉬 AREF 명령을 구성하는 제어 신호들의 조합("CMD")이 타임(T0)에서 SDRAM(2)에 공급되고 외부 클록 (CLK) 신호의 상승 에지에 의해 타임(T1)에서 등록된다. 외부 클록 인에이블 (CKE) 신호는 타임(T1)에서 하이이고, 그래서 AREF 명령이 셀프-리프레쉬 명령보다는 오토-리프레쉬 명령으로 등록된다. 결과적으로, 오토-리프레쉬 사이클을 개시하기 위해 T1후 짧은 시간에 SREF 신호 보다는 명령 디코더(140)(도 2)은 하이 AREF 신호를 발생하고 리프레쉬 디코더(150)(도2)는 하이 AREF'신호를 발생한다. 명령 디코더 유닛(140)에 의해 발생되는 AREF 명령은 또한 타이머(154)를 트리거하며, 이것은 오토-리프레쉬 사이클의 지속기간을 제어할 것이다. AREF신호의 개시에 응답하여, 리프레쉬 디코더(150)는 또한 IBENADD, IBENCMD, 및 IBENCLK 신호들을 로우로 구동하여, 입력 버퍼들(102,110,124)을 디스에이블한다. 입력 버퍼들(102,110,124)은 그후 그들 각각의 입력들에 공급되는 신호 전이들에 응답하지 않을 것이고 그래서 이들은 신호 전이들이 신속히 발생하더라도 전력을 소모하지 않을 것이다. 결과적으로, SDRAM(2)은 오토-리프레쉬 모드 동안 상대적으로 적은 전력을 소모한다. 로우 IBENCMD 신호가 트랜지스터(130-136)를 턴온하여 오토-리프레쉬 사이클 동안 IRAS*,ICAS* 및 IWE* 신호들을 하이로 유지하고 ICS* 신호를 로우로 유지한다. 이러한 방식으로 이들 신호들을 구동하는 것으로 비 동작("NOP") 명령을 어서트한다. 그러나, 클록 입력 버퍼(124)는 타임(T1)에서 IBENCLK 전이 로우에 의해 디스에이블되었기 때문에, 명령 디코더 유닛(140)은 등록하지 않고 이들 신호들을 비 동작("NOP") 명령으로 디코딩한다.
타이머(154)는 타임(T2)에 TOUT 펄스를 발생하여 리프레쉬 디코더(150)가 AREF' 신호를 로우로 전이시켜 오토-리프레쉬 사이클을 종결시킨다. 리프레쉬 디코더(150)는 또한 타임(T2)에서 IBENCLK 신호를 하이로 구동시켜 입력 버퍼(124)를 통해 CLK 신호를 연결시킨다. 외부 클록 CLK 신호가 타임(T2)에서 로우이면, 입력 버퍼(124)를 인에이블하는 것은 CLK 신호의 다음 상승 에지까지 영향이 없을 것이다. 그러나, CLK 신호가 타임(T2)에서 하이이면, 버퍼(124)를 타임(T2)에서 인에이블하는 것은 입력 버퍼(124)의 출력에서 ICLK 신호가 타임(T2)에서 전이하도록 할 것이며, 이는 유효 메모리 명령으로서 입력 버퍼들(110)의 출력에서 명령 신호들을 등록할 것이다. 그러나, IBENCMD가 타임(T2)에서 여전히 로우이기 때문에, 메모리 명령은 NOP 명령으로서 등록되고, 이것은 SDRAM(2)이 어떤 메모리 동작도 실행하는 것을 유발하지 않을 것이다. 특히, 의사 상승 ICLK 에지가 SDRAM(2)이 의사 명령을 등록하도록 유발하지 않을 것이며, 이는 IRAS*,ICAS*, IWE* 및 ICS* 신호들이 NOP 명령으로 바이어스되지 않는다면 발생한다. 리프레쉬 디코더(150)는 IBENCLK 신호가 하이로 전이한 후 일정 시간 기간에 IBENCMD 신호를 하이로 전이시킨다. 하이 IBENCMD 신호는 명령 신호들에 대한 입력 버퍼들(110)의 출력들을 로우 임피던스 상태로 스위칭하고 트랜지스터들(130-136)을 턴오프하여서, IRAS*,ICAS*, IWE* 신호들이 더 이상 하이로 바이어스되지 않으며 ICS*신호는 로우로 더 이상 바이어스되지 않는다. 도 3에 도시된 바와 같이, 또한 리프레쉬 디코더(150)는 타임(T3)에 IBENADD 신호를 하이로 전이시키는데, 이는 이것이 IBENADD 신호를 하이로 타임(T2) 또는 어떤 다른 시간에 전이시킬 수 있음에도 불구하고 이루어진다.
절전 회로(100)는 따라서 오토-리프레쉬 사이클 동안 SDRAM(2)에 의해 소모되는 전력을 감소시키고, 이렇게 하여 의사 메모리 명령이 오토-리프레쉬 기간의 종결에서 인에이블되는 명령 신호들에 대한 입력 버퍼들(100)에 응답하여 등록되는 가능성을 회피한다.
절전 회로(200)의 다른 실시예가 도 4에 도시된다. 절전 회로(200)는 도 2에 도시된 절전 회로(100)와 실질적으로 동일하고 실질적으로 동일한 방식으로 동작한다. 그러므로, 간략히 하기 위해, 절전 회로(100)에 이용되는 회로 구성요소들과 동일한 절전 회로(200)에 이용되는 회로 구성요소들은 동일한 참조 번호들로 제공되며 이들의 동작의 설명은 반복되지 않을 것이다. 절전 회로(200)는 외부 클록 CLK 신호로부터 내부 클록 ICLK 신호를 발생하기 위해 영구적으로 인에이블된 입력 버퍼(220)를 이용한다는 점에서 절전 회로(100)와 다르다. 또한 절전 회로는 IBENCLK 신호에 의해 인에이블되는 내부 클록 버퍼(230)를 포함한다.
절전 회로(200)의 동작은 절전 회로(100)와 실질적으로 동일하다. 특히, AREF를 등록하는 것에 응답하여, IBENCMD, IBENADD, 및 IBENCLK 신호들이 입력 버퍼들(102,110)과 내부 클록 버퍼(230)를 디스에이블하기 위해 로우로 전이된다. 그결과, 입력 버퍼들(102,110) 또는 내부 클록 버퍼(230)로부터의 회로(도시안됨) 다운스트림 중 어느 것도 AREF 명령에 응답하여 개시된 오토-리프레쉬 사이클 동안 전력을 소모하지 않는다. 하지만, ICLK 신호에 응답하는 리프레쉬 디코더(150) 내의 회로 및 클록 신호를 위한 입력 버퍼(220)는 오토-리프레쉬 사이클 동안 전력을 소모할 것이다. 타이머(154)가 Tout 펄스를 생성하도록 타임아웃일 때, 리프레쉬 디코더(150)는 단순히, IBENCMD, IBENADD 및 IBENCLK를 신호들을 하이(high)로 전이하기 위해 ICLK 신호의 선행 상승 에지 후 ICLK 신호의 1/2 기간을 기다릴 수 있다. 그러므로, 절전 회로(200)는 도 2의 절전 회로(100)보다 많은 전력을 소모하는 단점을 갖지만, 의사 명령(spurious command)을 생성하지 않고 입력 버퍼들(102,110)을 인에이블할 수 있는 이점을 갖는다.
절전 회로(300)의 대안의 실시예가 도 5에 도시되어 있다. 절전 회로(300)는 또한 도 2에 도시된 절전 회로(100)와 매우 유사하며, 초기에는 실질적으로 동일한 방식으로 동작한다. 그러므로, 간략화를 위해, 절전 회로(100)에 이용된 회로 성분들과 동일한 절전 회로(300)에 이용된 회로 성분들은 동일한 도면부호들을 가지며, 그들의 동작에 대한 설명을 반복하지 않는다. 절전 회로(300)는 감소된 전력 오토-리프레쉬 사이클의 종결시에 SDRAM(2)를 절전 프리챠지 모드로 자동으로 전이하는 모드에서 SDRAM(2)을 동작할 수 있게 한다는 점에서 절전 회로(100)와 다르다. 도 2의 절전 회로(100)에 이용된 성분들에 부가하여, 도 5의 절전 회로는 DM 입력 단자에 공급되는 데이터 마스크("Data Mask: DM") 신호 및 CKE 신호를 디코딩하는 모드 디코더(310)를 포함한다. 상술한 바와 같이, DM 신호는 SDRAM(2)으로부터 판독되거나 그것에 기록되는 데이터를 마스크하는데 이용된다. 따라서, 데이터가 SDRAM(2)으로부터 판독되거나 그것에 기록되지 않으므로, SDRAM(2)의 리프레쉬동안 DM 단자가 필요없다. DM 입력 단자가 도 5에 도시된 실시예에서 이용되지만, 리프레쉬 동안 이용되지 않는 일부 다른 단자가 오토-리프레쉬 명령을 어서트(assert)하는데 이용될 수 있는 것으로 이해될 것이다.
모드 디코더는 다음과 같은 신호들을 디코드한다:
모드 DM CKE
저전력 프리챠지를 갖는 저전력 AREF 모드 "0" "0"(완전한 AREF 기간)
저전력 프리챠지 갖지 않는 저전력 AREF 모드 "0" "1"
정규 AREF 모드 "1" "0"
정규 SREF 모드 "1" "0"
그러므로, AREF 또는 SREF 명령들이 어서트될 때 DM 신호가 하이이면, SDRAM(2)은 종래의 방식으로 동작한다. 하지만, AREF 명령이 어서트될 때 DM 신호가 로우이면, SDRAM(2)은 CKE 신호의 상태와 무관하게 도 2 및 3을 참조하여 상술된 저전력 AREF 모드에서 동작한다. AREF 명령 또는 오토-리프레쉬 동안의 임의의 시간에, Tout 펄스가 AREF 사이클의 종단에서 생성될 때 CKE 신호가 하이이면, SDRAM(2)은 또 다른 메모리 명령을 기다리도록 그것의 정규 동작 모드로 돌아간다. 하지만, AREF 명령이 어서트되고 전체 오토-리프레쉬 사이클 동안 로우로 남아 있을 때 CKE 신호가 로우이면, 리프레쉬 디코더(150')는 Tout 펄스가 AREF 사이클의 종단에서 생성될 때 액티브 하이(active high) 저전력 프리챠지(low power precharge: "LLP") 신호를 생성한다. 또한 저전력 프리챠지 모드에서, SDRAM(2)는, 리프레쉬 디코더(150')가 IBENCMD, IBENADD 및 IBENCLK 신호들을 AREF 사이클의 종단에서 하이로 전이하지 않도록 저전력 AREF 모드에서 유지된다. SDRAM(2) 내의 회로(도시되지 않음)는 메모리 어레이들(20,22)(도 1)에 저장된 데이터를 보유하기 위해 전력이 공급될 필요가 없는 SDRAM(2) 내의 회로 성분들로부터 전력을 제거하기 위해 하이 LLP 신호(high PLL signal)에 응답한다. 예를 들면, 전력은 명령 디코더(4)(도1), 컬럼 디코더(column decoder: 48) 및 로우 디코더들(row decoders: 28)의 일부로부터 제거될 수 있다.
SDRAM(2)은 상술된 바와 같이 저전력 AREF 모드에서 유지되고, CKE 신호가 하이로 전이할 때까지 저전력 프리챠지 모드로 유지된다. 또한, 앞에서 상술한 바와 같이, CKE 신호가 AREF 사이클 동안 임의의 시간에 하이로 전이되면, 액티브 하이 LLP 신호는 AREF 사이클의 종단에서 생성되지 않을 것이다. CKE 신호가 하이로 전이될 때, 리프레쉬 디코더(150')는 상술한 바와 같이 IBENCMD, IBENADD 및 IBENCMD 신호들을 액티브 하이로 전이한다. 리프레쉬 디코더(150')는 또한 SDRAM(2) 내의 회로에 전력을 재공급하기 위해 LLP 신호를 비액티브 로우로 전이한다. 그러므로, LLP 모드를 갖는 저전력 AREF 모드는 오토-리프레쉬 사이클 동안 SDRAM(2)에 의해 소모된 전력을 최소화할뿐만 아니라, 전력이 거의 소모되지 않는 오토-리프레쉬 사이클의 종단에서 SDRAM(2)를 동작 모드로 자동 스위치시킨다.
도 5에 도시된 절전 회로(300)가 저전력 프리챠지 모드를 갖거나 갖지 않고 저전력 오토-리프레쉬 모드들 사이를 구별짓기 위해 DM 신호를 이용하지만, 이들 모드들 사이를 구별짓는 다른 수단이 이용될 수 있다. 예를 들면, 종래의 모드 레지스터(도시되지 않음)가 선택된 동작 모드를 나타내도록 SDRAM(2)의 초기화동안 하니 이상의 비트들로 프로그램된다.
도 6은 SDRAM(2) 또는 여기에서 설명된 바와 같은 절전 회로의 실시예 및 본 발명에 따른 절전 회로의 조금 다른 실시예들을 포함하는 조금 다른 메모리 디바이스를 이용할 수 있는 컴퓨터 시스템(400)의 실시예를 보여준다. 컴퓨터 시스템(400)은 특정 연산 또는 태스크들을 실행하도록 실행 특정 소프트웨어와 같은, 다양한 계산 기능들을 실행하기 위한 프로세서(402)를 포함한다. 프로세서(402)는 일반적으로 어드레스 버스, 제어 버스, 데이터 버스를 포함하는 프로세서 버스(404)를 포함한다. 또한, 컴퓨터 시스템(400)은 키보드 또는 마우스와 같은, 오퍼레이터가 컴퓨터 시스템(400)과 인터페이스할 수 있도록 프로세서(402)에 연결된 하나 이상의 입력 디바이스들(414)을 포함한다. 통상적으로, 컴퓨터 시스템(400)은 또한 프로세서(402)에 연결된 하나 이상의 출력 디바이스들(416)을 포함하며, 이러한 출력 디바이스들은 통상적으로 프린터 또는 비디오 단자이다. 하나 이상의 데이터 저장 장치들(418)은 또한 통상적으로 외부 저장 매체(도시되지 않음)로부터 데이터를 저장하거나 데이터를 검색하기 위해 프로세서(402)에 연결된다. 통상적인 저장 장치들(418)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 리드-온리 메모리들(CD-ROMs)을 포함한다. 프로세서(402)는 또한 통상적으로, 일반적인 스태틱 랜덤 액세스 메모리(static random access memory: "SRAM")인 캐시 메모리(426)에, 그리고 메모리 제어기(430)를 거쳐 SDRAM(2)에 연결된다. 메모리 제어기(430)는 앞서 상술한 바와 같이, 로우 어드레스들 및 컬럼 어드레스들 DRAM(2)에 연결하기 위해 어드레스 버스(14)(도1)에 연결된 어드레스 버스를 포함한다. 메모리 제어기(430)는 또한 명령 신호들을 SDRAM(2)의 제어 버스(6)에 연결시키는 제어 버스를 포함한다. SDRAM(2)의 외부 데이터 버스(58)는 메모리 제어기(430)에 직접 또는 그것을 거쳐, 프로세서(402)의 데이터 버스에 연결된다. 메모리 제어기(430)는 SDRAM(2)이 상술된 하나 이상의 절전 모드들에서 동작하도록 SDRAM(2)에 적절한 명령 신호들을 공급한다.
상술한 것으로부터, 본 발명의 특정 실시예들이 예시의 목적으로 설명되었지만, 다양한 변형예들이 본 발명의 사상 및 범위에서 벗어나지 않고 만들어 질 수 있음을 이해할 것이다. 따라서, 본 발명은 첨부된 청구의 범위에 의한 것을 제외하고는 제한되지 않는다.

Claims (111)

  1. 동적 랜덤 액세스 메모리("DRAM")의 리프레쉬 동안 동적 액세스 메모리에 이용하기 위한 절전 회로에 있어서:
    공급된 외부 명령 신호들로부터 각각의 내부 명령 신호들을 발생하도록 동작할 수 있는 제 1 세트의 입력 버퍼들로서, 상기 제 1 세트 내의 상기 입력 버퍼들은 제 1 리프레쉬 신호에 의해 디스에이블되는, 상기 제 1 세트의 입력 버퍼들과;
    제 2 리프레쉬 신호에 응답하여 적어도 하나의 내부 명령 신호를 바이어스하도록 동작하는 바이어스 회로와;
    상기 DRAM의 리프레쉬를 나타내는 적어도 하나의 내부 명령을 디코딩하도록 동작하고 그에 응답하여 상기 DRAM이 리프레쉬되도록 하는 리프레쉬 디코더로서, 상기 DRAM의 리프레쉬 동안 상기 제 1 및 제 2 리프레쉬 신호들을 발생하는, 상기 리프레쉬 디코더를 포함하는, 절전 회로.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 리프레쉬 신호들은 오토-리프레쉬 신호(auto-refresh signal)를 포함하는, 절전 회로.
  3. 제 1 항에 있어서, 상기 리프레쉬 디코더는 또한 상기 명령 신호들로부터 상기 바이어스를 제거하고 상기 오토-리프레쉬 사이클의 종결시 상기 제 1 세트내의 상기 입력 버퍼들을 인에이블하도록 동작할 수 있는, 절전 회로.
  4. 제 1 항에 있어서, 내부 클록 신호를 발생하도록 외부 클록 신호가 공급될 수 있는 클록 입력 버퍼를 더 포함하고, 상기 클록 입력 버퍼는 제 3 리프레쉬 신호에 의해 디스에이블되고, 리프레쉬 제어기가 상기 DRAM의 리프레쉬 동안 상기 제 3 리프레쉬 신호를 발생하도록 동작할 수 있는, 절전 회로.
  5. 제 1 항에 있어서, 내부 클록 신호를 발생하도록 외부 클록 신호가 공급될 수 있는 클록 입력 버퍼를 더 포함하고, 리프레쉬 제어기가 상기 내부 클록 신호의 소정의 전이(predetermined transition)에 응답하여 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 절전 회로.
  6. 제 5 항에 있어서, 상기 리프레쉬 제어기는 상기 소정의 전이를 검출한 후 상기 클록 신호의 1/2 기간에 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 절전 회로.
  7. 제 5 항에 있어서, 상기 리프레쉬 제어기는 상기 소정의 전이의 극성과는 다른 극성을 가진 상기 클록 신호의 제 2 전이의 검출에 응답하여 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 절전 회로.
  8. 제 1 항에 있어서, 상기 바이어스 회로는, 적어도 하나의 내부 명령 신호가 연결되도록 하는 상기 제 1 세트내의 입력 버퍼의 출력 단자에 연결된 트랜지스터를 포함하는, 절전 회로.
  9. 제 1 항에 있어서, 상기 바이어스 회로는 복수의 내부 명령 신호들을 비-동작(no operation) 메모리 명령을 어서트(assert)하는 각각의 상태들로 바이어스 하도록 동작할 수 있는, 절전 회로.
  10. 제 1 항에 있어서, 상기 리프레쉬 디코더는 또한 소정의 명령 신호의 상태를 검출하고, 상기 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여, 상기 명령 신호를 바이어스하고 상기 오토-리프레쉬 사이클의 종결시 상기 제 1 세트내의 상기 입력 버퍼들을 디스에이블하는 것을 지속하도록 동작할 수 있는, 절전 회로.
  11. 제 10 항에 있어서, 상기 리프레쉬 디코더는 또한 상기 제 1 상태로부터 제 2 상태로의 상기 소정의 명령 신호의 전이를 검출하는 것에 응답하여 상기 명령 신호로부터 상기 바이어스를 제거하고 상기 제 1 세트 내의 상기 입력 버퍼들을 인에이블하도록 동작할 수 있는, 절전 회로.
  12. 제 10 항에 있어서, 상기 리프레쉬 디코더는 또한 상기 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여 상기 오토-리프레쉬의 종결시 상기 동적 랜덤 액세스 메모리의 소정의 구성 요소들을 디스에이블하도록 동작할 수 있는, 절전 회로.
  13. 제 12 항에 있어서, 상기 리프레쉬 디코더는 또한 상기 제 1 상태에서 제 2 상태로의 상기 소정의 명령 신호의 전이를 검출하는 것에 응답하여 상기 동적 랜덤 액세스 메모리의 상기 소정의 구성 요소들을 인에이블하도록 동작할 수 있는, 절전 회로.
  14. 제 1 항에 있어서, 상기 리프레쉬 디코더는:
    상기 DRAM의 리프레쉬를 나타내는 적어도 하나의 내부 명령을 디코딩하고 그에 응답하여 소정의 리프레쉬 신호를 발생하도록 동작할 수 있는 제 1 디코더와;
    상기 제 1 디코더에 연결된 타이머로서, 상기 소정의 리프레쉬 신호에 의해 트리거되고 상기 소정의 리프레쉬 신호 후 소정의 기간에 리프레쉬 종료 신호를 발생하는, 상기 타이머와;
    상기 제 1 디코더와 상기 타이머에 연결된 제 2 디코더로서, 상기 소정의 리프레쉬 신호에 응답하여 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 발생하도록 동작할 수 있으며, 또한 상기 리프레쉬 종료 신호에 응답하여 상기 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는 상기 제 2 디코더를 포함하는, 절전 회로.
  15. 제 14 항에 있어서, 상기 소정의 리프레쉬 신호는 오토-리프레쉬 신호를 포함하고, 상기 리프레쉬 명령은 오토-리프레쉬 명령을 포함하는, 절전 회로.
  16. 동적 랜덤 액세스 메모리("DRAM")의 리프레쉬 동안 동적 액세스 메모리에 이용하기 위한 절전 회로에 있어서:
    공급된 외부 명령 신호들로부터 각각의 내부 명령 신호들을 발생하도록 동작할 수 있는 제 1 세트의 입력 버퍼들로서, 상기 제 1 세트내의 입력 버퍼들은 제 1 리프레쉬 신호에 의해 디스에이블되는, 상기 제 1 세트의 입력 버퍼들과;
    내부 클록 신호를 발생하도록 외부 클록 신호가 연결된 클록 입력 버퍼와;
    제 2 리프레쉬 신호에 응답하여 적어도 하나의 내부 명령 신호를 바이어스하도록 동작하는 바이어스 회로와;
    적어도 오토-리프레쉬 명령을 디코딩하고 그에 응답하여 오토-리프레쉬 사이클을 시작하도록 동작할 수 있는 리프레쉬 디코더를 포함하고,
    상기 리프레쉬 디코더는 또한 제 1 및 제 2 소정의 명령 신호들의 각 상태들을 검출하도록 동작할 수 있으며,
    상기 리프레쉬 디코더는:
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 1 상태 및 상기 제 2 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여 상기 DRAM 의 셀프-리프레쉬를 실행하고;
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 2 상태 및 상기 제 2 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여 상기 DRAM 의 오토-리프레쉬를 실행하고;
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 1 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태를 검출하는 것에 응답하여 상기 DRAM 의 오토-리프레쉬를 실행하고 상기 제 1 및 제 2 리프레쉬 신호들을 발생하며;
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 2 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태를 검출하는 것에 응답하여, 상기 DRAM 의 오토-리프레쉬를 실행하고, 상기 제 1 및 제 2 리프레쉬 신호들을 발생하며, 오토-리프레쉬 사이클 종결시 상기 제 1 세트의 입력 버퍼들과는 다른 DRAM 의 성분들을 디스에이블하도록, 동작할 수 있는, 절전 회로.
  17. 제 16 항에 있어서, 상기 클록 입력 버퍼는 제 3 리프레쉬 신호에 의해 디스에이블되고, 상기 리프레쉬 디코더는 또한 상기 제 1 및 제 2 리프레쉬 신호들과 함께 상기 제 3 리프레쉬 신호를 발생하도록 동작할 수 있는, 절전 회로.
  18. 제 16 항에 있어서, 상기 제 1 소정의 신호는 클록 인에이블 신호를 포함하는, 절전 회로.
  19. 제 16 항에 있어서, 상기 제 2 소정의 신호는 데이터 마스크 신호를 포함하는, 절전 회로.
  20. 제 16 항에 있어서, 상기 리프레쉬 디코더는, 상기 제 1 소정의 명령 신호의 제 1 상태와 상기 제 2 소정의 명령 신호의 제 2 상태가 검출된 경우, 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있고, 상기 리프레쉬 디코더는 또한 상기 제 1 소정의 명령 신호의 제 2 상태와 상기 제 2 소정의 명령 신호의 제 2 상태가 검출된 경우 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들의 발생을 지속하도록 동작할 수 있는, 절전 회로.
  21. 제 20 항에 있어서, 상기 리프레쉬 디코더는 상기 제 2 소정의 명령 신호가 상기 제 2 상태에서 유지되는 한 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들의 발생을 지속하도록 동작할 수 있는, 절전 회로.
  22. 제 20 항에 있어서, 상기 리프레쉬 디코더는 상기 내부 클록 신호의 소정의 전이를 검출함으로써 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들을 종결하고 상기 클록 신호의 상기 소정의 전이를 검출하는 것에 응답하여 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 절전 회로.
  23. 제 22 항에 있어서, 상기 리프레쉬 디코더는 상기 제 1 및 제 2 리프레쉬 신호들을 종결하기 전에 상기 제 1 및 제 2 리프레쉬 신호들을 종결하는 상기 소정의 전이를 검출한 후 소정의 지속 기간동안 대기하도록 동작할 수 있는, 절전 회로.
  24. 제 16 항에 있어서, 상기 바이어스 회로는 비-동작 메모리 명령을 발생하도록 다수의 내부 명령 신호들을 바이어스하도록 동작할 수 있는, 절전 회로.
  25. 제 16 항에 있어서, 상기 리프레쉬 디코더는:
    상기 DRAM의 리프레쉬를 나타내는 적어도 하나의 내부 명령을 디코딩하고 그에 응답하여 소정의 리프레쉬 신호를 발생하도록 동작할 수 있는 제 1 디코더와;
    상기 제 1 디코더에 연결된 타이머로서, 상기 소정의 리프레쉬 신호에 의해 트리거되고 상기 소정의 리프레쉬 신호 후 소정의 기간에 리프레쉬 종료 신호를 발생하는, 상기 타이머와;
    상기 제 1 디코더와 상기 타이머에 연결된 제 2 디코더로서, 상기 소정의 리프레쉬 신호에 응답하여 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 발생하도록 동작할 수 있으며, 또한 상기 리프레쉬 종료 신호에 응답하여 상기 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 종결시키도록 동작할 수 있는 상기 제 2 디코더를 포함하는, 절전 회로.
  26. 제 25 항에 있어서, 상기 소정의 리프레쉬 신호는 오토-리프레쉬 신호를 포함하고, 상기 리프레쉬 명령은 오토-리프레쉬 명령을 포함하는, 절전 회로.
  27. 제 16 항에 있어서, 상기 바이어스 회로는, 적어도 하나의 내부 명령 신호가 연결되도록 하는 상기 제 1 세트내의 입력 버퍼의 출력 단자에 연결된 트랜지스터를 포함하는, 절전 회로.
  28. 동적 랜덤 액세스 메모리("DRAM")에 있어서:
    외부 단자에 공급된 로우 어드레스 신호들을 수신하고 디코딩하도록 동작할 수 있는 로우 어드레스 회로와;
    외부 단자에 공급된 컬럼 어드레스 신호들을 수신하고 디코딩하도록 동작할 수 있는 컬럼 어드레스 회로와;
    동적 랜덤 액세스 메모리 셀들의 어레이로서, 상기 디코딩된 로우 어드레스 신호들과 상기 디코딩된 컬럼 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되거나 상기 어레이로부터 판독된 데이터를 저장하도록 동작할 수 있는, 상기 동적 랜덤 액세스 메모리 셀들의 어레이와;
    상기 어레이와 외부 데이터 단자 사이의 데이터에 대응하는 데이터 신호들을 연결하도록 동작할 수 있는 데이터 경로 회로와;
    각각의 외부 단자들에 공급된 명령 신호들에 대응하는 제어 신호들의 시퀀스를 발생하도록 동작할 수 있고, 각각의 내부 명령 신호들을 발생하도록 제 1 세트의 입력 버퍼들을 통해 연결된 명령 신호 발생기로서, 상기 제 1 세트 내의 입력 버퍼들은 제 1 리프레쉬 신호에 의해 디스에이블되고, 상기 명령 신호 발생기는 제 2 리프레쉬 신호에 응답하여 적어도 하나의 내부 명령 신호를 바이어스하도록 동작할 수 있는 바이어스 회로를 포함하는, 상기 명령 신호 발생기와;
    상기 DRAM의 리프레쉬를 나타내는 적어도 하나의 내부 명령을 디코딩하고, 그에 응답하여 상기 DRAM이 리프레쉬되도록 동작할 수 있는 리프레쉬 디코더로서, 상기 DRAM의 리프레쉬 동안 상기 제 1 및 제 2 리프레쉬 신호들을 발생시키는 상기 리프레쉬 디코더를 포함하는, 동적 랜덤 액세스 메모리.
  29. 제 28 항에 있어서, 상기 제 1 및 제 2 리프레쉬 신호들은 오토-리프레쉬 신호를 포함하는, 동적 랜덤 액세스 메모리.
  30. 제 28 항에 있어서, 상기 리프레쉬 디코더는 또한 상기 명령 신호들로부터 상기 바이어스를 제거하고 상기 오토-리프레쉬 사이클의 종결시 상기 제 1 세트내의 입력 버퍼들을 인에이블하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  31. 제 28 항에 있어서, 내부 클록 신호를 발생하도록 외부 클록 신호가 공급될 수 있는 클록 입력 버퍼를 더 포함하며, 상기 클록 입력 버퍼는 제 3 리프레쉬 신호에 의해 디스에이블되고, 리프레쉬 제어기가 상기 DRAM의 리프레쉬 동안 상기 제 3 리프레쉬 신호를 발생하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  32. 제 28 항에 있어서, 내부 클록 신호를 발생하도록 외부 클록 신호가 공급될 수 있는 클록 입력 버퍼를 더 포함하며, 리프레쉬 제어기가 상기 내부 클록 신호의 소정의 전이에 응답하여 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  33. 제 32 항에 있어서, 상기 리프레쉬 제어기는 상기 소정의 전이를 검출한 후 상기 클록 신호의 1/2 기간에 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  34. 제 32 항에 있어서, 상기 리프레쉬 제어기는 상기 소정의 전이의 극성과는 다른 극성을 갖는 상기 클록 신호의 제 2 전이를 검출하는 것에 응답하여 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  35. 제 28 항에 있어서, 상기 바이어스 회로는, 적어도 하나의 내부 명령 신호가 연결되는 상기 제 1 세트의 입력 버퍼의 출력 단자에 연결되는 트랜지스터를 포함하는, 동적 랜덤 액세스 메모리.
  36. 제 28 항에 있어서, 상기 바이어스 회로는 다수의 내부 명령 신호들을 비-동작 메모리 명령을 어서트하는 각각의 상태들로 바이어스하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  37. 제 32 항에 있어서, 상기 리프레쉬 디코더는 또한 소정의 명령 신호의 상태를 검출하고, 상기 소정의 명령 신호의 제 1 상태를 검출한 것에 응답하여, 상기 명령 신호를 바이어스하고 오토-리프레쉬 사이클의 종결시 상기 제 1 세트내의 상기 입력 버퍼들을 디스에이블하는 것을 지속하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  38. 제 37 항에 있어서, 상기 리프레쉬 디코더는 또한 상기 제 1 상태에서 제 2 상태로의 상기 소정의 명령 신호의 전이를 검출하는 것에 응답하여 상기 명령 신호들로부터 상기 바이어스를 제거하고 상기 제 1 세트 내의 상기 입력 버퍼들을 인에이블하는, 동적 랜덤 액세스 메모리.
  39. 제 37 항에 있어서, 상기 리프레쉬 디코더는 또한 상기 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여 상기 오토-리프레쉬 사이클의 종결시 상기 동적 랜덤 액세스 메모리의 소정의 구성 요소들을 디스에이블하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  40. 제 39 항에 있어서, 상기 리프레쉬 디코더는 또한 상기 제 1 상태로부터 상기 제 2 상태로의 상기 소정의 명령 신호의 전이를 검출하는 것에 응답하여 상기 동적 랜덤 액세스 메모리의 상기 소정의 구성 요소를 인에이블하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  41. 제 28 항에 있어서, 상기 리프레쉬 디코더는:
    상기 DRAM의 리프레쉬를 나타내는 적어도 하나의 내부 명령을 디코딩하고 그에 응답하여 소정의 리프레쉬 신호를 발생하도록 동작할 수 있는 제 1 디코더와;
    상기 제 1 디코더에 연결된 타이머로서, 상기 소정의 리프레쉬 신호에 의해 트리거되고 상기 소정의 리프레쉬 신호 후 소정의 기간에 리프레쉬 종료 신호를 발생하는, 상기 타이머와;
    상기 제 1 디코더와 상기 타이머에 연결된 제 2 디코더로서, 상기 소정의 리프레쉬 신호에 응답하여 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 발생하도록 동작할 수 있으며, 또한 상기 리프레쉬 종료 신호에 응답하여 상기 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는 상기 제 2 디코더를 포함하는, 동적 랜덤 액세스 메모리.
  42. 제 41 항에 있어서, 상기 소정의 리프레쉬 신호는 오토-리프레쉬 신호를 포함하고, 상기 리프레쉬 명령은 오토-리프레쉬 명령을 포함하는, 동적 랜덤 액세스 메모리.
  43. 동적 랜덤 액세스 메모리("DRMA")에 있어서:
    외부 단자에 공급된 로우 어드레스 신호들을 수신하고 디코딩하도록 동작할 수 있는 로우 어드레스 회로와;
    외부 단자에 공급된 컬럼 어드레스 신호들을 수신하고 디코딩하도록 동작할 수 있는 컬럼 어드레스 회로와;
    동적 랜덤 액세스 메모리 셀들의 어레이로서, 상기 디코딩된 로우 어드레스 신호들과 상기 디코딩된 컬럼 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되거나 상기 어레이로부터 판독된 데이터를 저장하도록 동작할 수 있는, 상기 동적 랜덤 액세스 메모리 셀들의 어레이와;
    상기 어레이와 외부 데이터 단자 사이의 데이터에 대응하는 데이터 신호들을 연결하도록 동작할 수 있는 데이터 경로 회로와;
    내부 클록 신호를 발생하도록 외부 클록 신호가 연결된 클록 입력 버퍼와;
    각각의 외부 단자들에 공급된 명령 신호들에 대응하는 제어 신호들의 시퀀스를 발생하도록 동작할 수 있고, 각각의 내부 명령 신호들을 발생하도록 제 1 세트의 입력 버퍼들을 통해 연결된 명령 신호 발생기로서, 상기 제 1 세트 내의 입력 버퍼들은 제 1 리프레쉬 신호에 의해 디스에이블되고, 상기 명령 신호 발생기는 제 2 리프레쉬 신호에 응답하여 적어도 하나의 내부 명령 신호를 바이어스하도록 동작할 수 있는 바이어스 회로를 포함하는, 상기 명령 신호 발생기와;
    적어도 오토-리프레쉬 명령을 디코딩하고, 그에 응답하여 오토-리프레쉬 사이클을 시작하도록 동작할 수 있는 리프레쉬 디코더로서, 제 1 및 제 2 소정의 명령 신호들의 각각의 상태들을 검출하도록 동작할 수 있는 상기 리프레쉬 디코더를 포함하며,
    상기 리프레쉬 디코더는 또한:
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 1 상태 및 상기 제 2 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여 상기 DRAM 의 셀프-리프레쉬를 실행하고;
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 2 상태 및 상기 제 2 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여 상기 DRAM 의 오토-리프레쉬를 실행하고;
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 1 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태를 검출하는 것에 응답하여 상기 DRAM 의 오토-리프레쉬를 실행하고 상기 제 1 및 제 2 리프레쉬 신호들을 발생하며;
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 2 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태를 검출하는 것에 응답하여, 상기 DRAM 의 오토-리프레쉬를 실행하고, 상기 제 1 및 제 2 리프레쉬 신호들을 발생하며, 오토-리프레쉬 사이클 종결시 상기 제 1 세트의 입력 버퍼들과는 다른 DRAM 의 성분들을 디스에이블하도록, 동작할 수 있는, 동적 랜덤 액세스 메모리.
  44. 제 43 항에 있어서, 상기 클록 입력 버퍼는 제 3 리프레쉬 신호에 의해 디스에이블되고, 상기 리프레쉬 디코더는 또한 상기 제 1 및 제 2 리프레쉬 신호들과 함께 상기 제 3 리프레쉬 신호를 발생하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  45. 제 43 항에 있어서, 상기 제 1 소정의 신호는 클록 인에이블 신호를 포함하는, 동적 랜덤 액세스 메모리.
  46. 제 43 항에 있어서, 상기 제 2 소정의 신호는 클록 마스크 신호를 포함하는, 동적 랜덤 액세스 메모리.
  47. 제 43 항에 있어서, 상기 리프레쉬 디코더는, 상기 제 1 소정의 명령 신호의 제 1 상태와 상기 제 2 소정의 명령 신호의 제 2 상태가 검출된 경우, 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있고, 상기 리프레쉬 디코더는 또한 상기 제 1 소정의 명령 신호의 제 2 상태와 상기 제 2 소정의 명령 신호의 제 2 상태가 검출된 경우 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들의 발생을 지속하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  48. 제 47 항에 있어서, 상기 리프레쉬 디코더는 상기 제 2 소정의 명령 신호가 상기 제 2 상태에서 유지되는 한 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들의 발생을 지속하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  49. 제 47 항에 있어서, 상기 리프레쉬 디코더는 상기 내부 클록 신호의 소정의 전이를 검출함으로써 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들을 종결하고 상기 클록 신호의 상기 소정의 전이를 검출하는 것에 응답하여 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  50. 제 43 항에 있어서, 상기 바이어스 회로는 비-동작 메모리 명령을 발생하도록 복수의 내부 명령 신호들을 바이어스하도록 동작할 수 있는, 동적 랜덤 액세스 메모리.
  51. 제 43 항에 있어서, 상기 리프레쉬 디코더는:
    상기 DRAM의 리프레쉬를 나타내는 적어도 하나의 내부 명령을 디코딩하고 그에 응답하여 소정의 리프레쉬 신호를 발생하도록 동작할 수 있는 제 1 디코더와;
    상기 제 1 디코더에 연결된 타이머로서, 상기 소정의 리프레쉬 신호에 의해 트리거되고 상기 소정의 리프레쉬 신호 후 소정의 기간에 리프레쉬 종료 신호를 발생하는, 상기 타이머와;
    상기 제 1 디코더와 상기 타이머에 연결된 제 2 디코더로서, 상기 소정의 리프레쉬 신호에 응답하여 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 발생하도록 동작할 수 있으며, 또한 상기 리프레쉬 종료 신호에 응답하여 상기 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는 상기 제 2 디코더를 포함하는, 동적 랜덤 액세스 메모리.
  52. 제 43 항에 있어서, 상기 바이어스 회로는, 적어도 하나의 내부 명령 신호가 연결되도록 하는 상기 제 1 세트내의 입력 버퍼의 출력 단자에 연결된 트랜지스터를 포함하는, 동적 랜덤 액세스 메모리.
  53. 컴퓨터 시스템에 있어서:
    프로세서 버스를 갖는 프로세서와;
    상기 프로세서에 연결되어 상기 프로세서 버스를 통해 데이터가 상기 컴퓨터 시스템에 입력되도록 하는 입력 디바이스와;
    상기 프로세서에 연결되어 상기 프로세서 버스를 통해 데이터가 상기 컴퓨터 시스템으로부터 출력되도록 하는 출력 디바이스와;
    복수의 컬럼 어드레스 비트들을 갖는 컬럼 어드레스에 앞서 복수의 로우 어드레스 비트들을 갖는 로우 어드레스를 발생하는 메모리 제어기로서, 상기 메모리 제어기는 상기 복수의 컬럼 어드레스 비트들을 발생하기 전에 어레이 선택 신호를 발생하고, 상기 어레이 선택 신호는 컬럼 어드레스 비트에 대응하며 제 1 상태 또는 제 2 상태를 갖는, 상기 메모리 제어기와;
    상기 메모리 제어기에 연결된 메모리 디바이스를 포함하며,
    상기 메모리 디바이스는:
    외부 단자에 공급된 로우 어드레스 신호들을 수신하고 디코딩하도록 동작할 수 있는 로우 어드레스 회로와;
    외부 단자에 공급된 컬럼 어드레스 신호들을 수신하고 디코딩하도록 동작할 수 있는 컬럼 어드레스 회로와;
    동적 랜덤 액세스 메모리 셀들의 어레이로서, 상기 디코딩된 로우 어드레스 신호들과 상기 디코딩된 컬럼 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되거나 상기 어레이로부터 판독된 데이터를 저장하도록 동작할 수 있는, 상기 동적 랜덤 액세스 메모리 셀들의 어레이와;
    상기 어레이와 외부 데이터 단자 사이의 데이터에 대응하는 데이터 신호들을 연결하도록 동작할 수 있는 데이터 경로 회로와;
    각각의 외부 단자들에 공급된 명령 신호들에 대응하는 제어 신호들의 시퀀스를 발생하도록 동작할 수 있고, 각각의 내부 명령 신호들을 발생하도록 제 1 세트의 입력 버퍼들을 통해 연결된 명령 신호 발생기로서, 상기 제 1 세트 내의 입력 버퍼들은 제 1 리프레쉬 신호에 의해 디스에이블되고, 상기 명령 신호 발생기는 제 2 리프레쉬 신호에 응답하여 적어도 하나의 내부 명령 신호를 바이어스하도록 동작할 수 있는 바이어스 회로를 포함하는, 상기 명령 신호 발생기와;
    상기 DRAM의 리프레쉬를 나타내는 적어도 하나의 내부 명령을 디코딩하고, 그에 응답하여 상기 DRAM이 리프레쉬되도록 동작할 수 있는 리프레쉬 디코더로서, 상기 DRAM의 리프레쉬 동안 상기 제 1 및 제 2 리프레쉬 신호들을 발생시키는 상기 리프레쉬 디코더를 포함하는, 컴퓨터 시스템.
  54. 제 53 항에 있어서, 상기 제 1 및 제 2 리프레쉬 신호들을 오토-리프레쉬 신호를 포함하는, 컴퓨터 시스템.
  55. 제 53 항에 있어서, 상기 리프레쉬 디코더는 또한 상기 명령 신호들로부터 상기 바이어스를 제거하고, 상기 오토-리프레쉬 사이클의 종결시 상기 제 1 세트 내의 입력 버퍼들을 인에이블하도록 동작할 수 있는, 컴퓨터 시스템.
  56. 제 53 항에 있어서, 상기 컴퓨터 시스템은 클록 입력 버퍼를 더 포함하며, 상기 버퍼를 통해 외부 클록 신호가 내부 클록 신호를 발생하도록 공급될 수 있고, 상기 클록 입력 버퍼는 제 3 리프레쉬 신호에 의해 디스에이블되며, 리프레쉬 제어기가 상기 DRAM의 리프레쉬 동안 상기 제 3 리프레쉬 신호를 발생하도록 동작할 수 있는, 컴퓨터 시스템.
  57. 제 53 항에 있어서, 상기 컴퓨터 시스템은 클록 입력 버퍼를 더 포함하며, 상기 버퍼를 통해 외부 클록 신호가 내부 클록 신호를 발생하도록 공급될 수 있고, 리프레쉬 제어기가 상기 내부 클록 신호의 소정의 전이에 응답하여 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 컴퓨터 시스템.
  58. 제 53 항에 있어서, 상기 바이어스 회로는, 상기 적어도 하나의 내부 명령 신호가 연결되도록 하는 상기 제 1 세트 내의 입력 버퍼의 출력 단자에 연결된 트랜지스터를 포함하는, 컴퓨터 시스템.
  59. 제 53 항에 있어서, 상기 리프레쉬 디코더는 또한 소정의 명령 신호의 상태를 검출하도록 동작할 수 있으며, 상기 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여, 상기 명령 신호를 바이어스하고 상기 오토-리프레쉬 사이클의 종결시 상기 제 1 세트 내의 상기 입력 버퍼들을 디스에이블하는 것을 지속하도록 동작할 수 있는, 컴퓨터 시스템.
  60. 제 53 항에 있어서, 상기 리프레쉬 디코더는:
    상기 DRAM의 리프레쉬를 나타내는 적어도 하나의 내부 명령을 디코딩하고 그에 응답하여 소정의 리프레쉬 신호를 발생하도록 동작할 수 있는 제 1 디코더와;
    상기 제 1 디코더에 연결된 타이머로서, 상기 소정의 리프레쉬 신호에 의해 트리거되고 상기 소정의 리프레쉬 신호 후 소정의 기간에 리프레쉬 종료 신호를 발생하는, 상기 타이머와;
    상기 제 1 디코더와 상기 타이머에 연결된 제 2 디코더로서, 상기 소정의 리프레쉬 신호에 응답하여 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 발생하도록 동작할 수 있으며, 또한 상기 리프레쉬 종료 신호에 응답하여 상기 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는 상기 제 2 디코더를 포함하는, 컴퓨터 시스템.
  61. 제 60 항에 있어서, 상기 소정의 리프레쉬 신호는 오토-리프레쉬 신호를 포함하고, 상기 리프레쉬 명령은 오토-리프레쉬 명령을 포함하는, 컴퓨터 시스템.
  62. 컴퓨터 시스템에 있어서:
    프로세서 버스를 갖는 프로세서와;
    상기 프로세서에 연결되어 상기 프로세서 버스를 통해 데이터가 상기 컴퓨터 시스템에 입력되도록 하는 입력 디바이스와;
    상기 프로세서에 연결되어 상기 프로세서 버스를 통해 데이터가 상기 컴퓨터 시스템으로부터 출력되도록 하는 출력 디바이스와;
    복수의 컬럼 어드레스 비트들을 갖는 컬럼 어드레스에 앞서 복수의 로우 어드레스 비트들을 갖는 로우 어드레스를 발생하는 메모리 제어기로서, 상기 메모리 제어기는 상기 복수의 컬럼 어드레스 비트들을 발생하기 전에 어레이 선택 신호를 발생하고, 상기 어레이 선택 신호는 컬럼 어드레스 비트에 대응하며 제 1 상태 또는 제 2 상태를 갖는, 상기 메모리 제어기와;
    상기 메모리 제어기에 연결된 메모리 디바이스를 포함하며,
    상기 메모리 디바이스는:
    외부 단자에 공급된 로우 어드레스 신호들을 수신하고 디코딩하도록 동작할 수 있는 로우 어드레스 회로와;
    외부 단자에 공급된 컬럼 어드레스 신호들을 수신하고 디코딩하도록 동작할 수 있는 컬럼 어드레스 회로와;
    동적 랜덤 액세스 메모리 셀들의 어레이로서, 상기 디코딩된 로우 어드레스 신호들과 상기 디코딩된 컬럼 어드레스 신호들에 의해 결정된 위치에서 상기 어레이에 기록되거나 상기 어레이로부터 판독된 데이터를 저장하도록 동작할 수 있는, 상기 동적 랜덤 액세스 메모리 셀들의 어레이와;
    상기 어레이와 외부 데이터 단자 사이의 데이터에 대응하는 데이터 신호들을 연결하도록 동작할 수 있는 데이터 경로 회로와;
    내부 클록 신호를 발생하도록 외부 클록 신호가 연결된 클록 입력 버퍼와;
    각각의 외부 단자들에 공급된 명령 신호들에 대응하는 제어 신호들의 시퀀스를 발생하도록 동작할 수 있고, 각각의 내부 명령 신호들을 발생하도록 제 1 세트의 입력 버퍼들을 통해 연결된 명령 신호 발생기로서, 상기 제 1 세트 내의 입력 버퍼들은 제 1 리프레쉬 신호에 의해 디스에이블되고, 상기 명령 신호 발생기는 제 2 리프레쉬 신호에 응답하여 적어도 하나의 내부 명령 신호를 바이어스하도록 동작할 수 있는 바이어스 회로를 포함하는, 상기 명령 신호 발생기와;
    적어도 오토-리프레쉬 명령을 디코딩하고, 그에 응답하여 오토-리프레쉬 사이클을 시작하도록 동작할 수 있는 리프레쉬 디코더로서, 제 1 및 제 2 소정의 명령 신호들의 각각의 상태들을 검출하도록 동작할 수 있는 상기 리프레쉬 디코더를 포함하며,
    상기 리프레쉬 디코더는 또한:
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 1 상태 및 상기 제 2 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여 상기 DRAM 의 셀프-리프레쉬를 실행하고;
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 2 상태 및 상기 제 2 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여 상기 DRAM 의 오토-리프레쉬를 실행하고;
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 1 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태를 검출하는 것에 응답하여 상기 DRAM 의 오토-리프레쉬를 실행하고 상기 제 1 및 제 2 리프레쉬 신호들을 발생하며;
    오토-리프레쉬 명령을 디코딩하고 상기 제 1 소정의 명령 신호의 제 2 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태를 검출하는 것에 응답하여, 상기 DRAM 의 오토-리프레쉬를 실행하고, 상기 제 1 및 제 2 리프레쉬 신호들을 발생하며, 오토-리프레쉬 사이클 종결시 상기 제 1 세트의 입력 버퍼들과는 다른 DRAM 의 성분들을 디스에이블하도록, 동작할 수 있는, 컴퓨터 시스템.
  63. 제 62 항에 있어서, 상기 클록 입력 버퍼는 제 3 리프레쉬 신호에 의해 디스에이블되고, 상기 리프레쉬 디코더는 또한 상기 제 1 및 제 2 리프레쉬 신호들과 함께 상기 제 3 리프레쉬 신호를 발생하도록 동작할 수 있는, 컴퓨터 시스템.
  64. 제 62 항에 있어서, 상기 제 1 소정의 신호는 클록 인에이블 신호를 포함하는, 컴퓨터 시스템.
  65. 제 62 항에 있어서, 상기 제 2 소정의 신호는 데이터 마스크 신호를 포함하는, 컴퓨터 시스템.
  66. 제 62 항에 있어서, 상기 리프레쉬 디코더는, 상기 제 1 소정의 명령 신호의 제 1 상태와 상기 제 2 소정의 명령 신호의 제 2 상태가 검출된 경우, 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있고, 상기 리프레쉬 디코더는 또한 상기 제 1 소정의 명령 신호의 제 2 상태와 상기 제 2 소정의 명령 신호의 제 2 상태가 검출된 경우 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들의 발생을 지속하도록 동작할 수 있는, 컴퓨터 시스템.
  67. 제 62 항에 있어서, 상기 리프레쉬 디코더는, 상기 제 2 소정의 명령 신호가 상기 제 2 상태에서 유지되는 한 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들의 발생을 지속하도록 동작할 수 있는, 컴퓨터 시스템.
  68. 제 66 항에 있어서, 상기 리프레쉬 디코더는, 상기 내부 클록 신호의 소정의 전이를 검출함으로써 상기 오토-리프레쉬의 종결시 상기 제 1 및 제 2 리프레쉬 신호들을 종결하고 상기 클록 신호의 상기 소정의 전이를 검출하는 것에 응답하여 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는, 컴퓨터 시스템.
  69. 제 62 항에 있어서, 상기 바이어스 회로는 비-동작 메모리 명령을 발생하기 위해 복수의 내부 명령 신호들을 바이어스하도록 동작할 수 있는, 컴퓨터 시스템.
  70. 제 62 항에 있어서, 상기 리프레쉬 디코더는:
    상기 DRAM 의 리프레쉬를 나타내는 상기 적어도 하나의 내부 명령을 디코딩하고 그에 응답하여 소정의 리프레쉬 신호를 발생하도록 동작할 수 있는 제 1 디코더와;
    상기 제 1 디코더에 연결된 타이머로서, 상기 소정의 리프레쉬 신호에 의해 트리거되고 상기 소정의 리프레쉬 신호 후 소정의 기간에 리프레쉬 종료 신호를 발생하는, 상기 타이머와;
    상기 제 1 디코더와 상기 타이머에 연결된 제 2 디코더로서, 상기 소정의 리프레쉬 신호에 응답하여 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 발생하도록 동작할 수 있으며, 또한 상기 리프레쉬 종료 신호에 응답하여 상기 리프레쉬 명령과 상기 제 1 및 제 2 리프레쉬 신호들을 종결하도록 동작할 수 있는 상기 제 2 디코더를 포함하는, 컴퓨터 시스템.
  71. 제 62 항에 있어서, 상기 바이어스 회로는, 적어도 하나의 내부 명령 신호가 연결되도록 하는 상기 제 1 세트내의 입력 버퍼의 출력 단자에 연결된 트랜지스터를 포함하는, 컴퓨터 시스템.
  72. 명령 신호들을 연결하는 제 1 세트의 입력 버퍼들을 갖는 동적 랜덤 액세스 메모리의 오토-리프레쉬를 실행하는 방법에 있어서:
    오토-리프레쉬 사이클의 실행 동안 상기 제 1 세트 내의 상기 입력 버퍼들을 디스에이블하는 단계와;
    상기 오토-리프레쉬 사이클 동안 소정의 메모리 명령을 어서트하도록 복수의 명령 신호들을 바이어스하는 단계와;
    상기 오토-리프레쉬 사이클의 종결시, 상기 명령 신호들로부터 상기 바이어스를 제거하고, 상기 제 1 세트 내의 상기 입력 버퍼들을 인에이블하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  73. 제 72 항에 있어서, 상기 동적 랜덤 액세스 메모리는 클록 입력 버퍼를 통해 상기 동적 랜덤 액세스 메모리에 공급되는 클록 신호와 동기하여 동작하는 동기식 동적 랜덤 액세스 메모리를 포함하는, 오토-리프레쉬 실행 방법.
  74. 제 73 항에 있어서, 상기 오토-리프레쉬 사이클의 적어도 일부 동안 상기 클록 입력 버퍼를 디스에이블하고, 상기 오토-리프레쉬 사이클의 종결시 상기 클록 입력 버퍼를 다시 인에이블하는 단계를 더 포함하는, 오토-리프레쉬 실행 방법.
  75. 제 74 항에 있어서, 상기 명령 신호들의 바이어스를 제거하고, 상기 제 1 세트 내의 상기 입력 버퍼들을 인에이블하는 동작은:
    상기 클록 입력 버퍼를 통해 연결된 상기 클록 신호를 검사하고;
    상기 클록 신호의 소정의 전이를 검출하고;
    상기 명령 신호들로부터 상기 바이어스를 제거하고, 상기 클록 신호의 소정의 전이를 검출하는 것에 응답하여 상기 제 1 세트 내의 상기 입력 버퍼들을 인에이블하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  76. 제 75 항에 있어서, 상기 명령 신호들로부터 상기 바이어스를 제거하고 상기 클록 신호의 소정의 전이를 검출하는 것에 응답하여 상기 제 1 세트 내의 상기 입력 버퍼들을 인에이블하는 동작은, 상기 명령 신호들로부터 상기 바이어스를 제거하고 상기 제 1 세트 내의 상기 입력 버퍼들을 인에이블하도록 상기 소정의 전이를 검출한 후 소정의 지속 기간동안 대기하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  77. 제 76 항에 있어서, 상기 소정의 전이를 검출한 후 소정의 지속 기간동안 대기하는 동작은, 상기 소정의 전이를 검출한 후 상기 클록 신호의 1/2 기간을 대기하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  78. 제 76 항에 있어서, 상기 소정의 전이를 검출한 후 소정의 지속 기간동안 대기하는 동작은 상기 소정의 전이의 극성과는 다른 극성을 가진 상기 클록 신호의 제 2 전이 동안 대기하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  79. 제 78 항에 있어서, 상기 소정의 전이는 상기 클록 입력 버퍼에 공급되는 클록 신호의 상승 에지를 포함하고, 상기 제 2 전이는 상기 클록 입력 버퍼에 공급되는 클록 신호의 하강 에지를 포함하는, 오토-리프레쉬 실행 방법.
  80. 제 72 항에 있어서, 상기 오토-리프레쉬 사이클 동안 소정의 메모리 명령을 어서트하기 위해 복수의 명령 신호들을 바이어스하는 동작은 상기 오토-리프레쉬 사이클 동안 비-동작 메모리 명령을 어서트하기 위해 복수의 명령 신호를 바이어스하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  81. 제 72 항에 있어서,
    명령 신호의 상태를 검출하는 단계;
    상기 명령 신호의 제 1 상태의 검출에 응답하여, 상기 명령 신호들을 바이어스 하는 것을 지속하고 상기 오토-리프레쉬 사이클의 종결시 상기 제 1 세트 내의 상기 입력 버퍼들을 디스에이블하는 단계; 및
    상기 제 1 상태로부터 제 2 상태로의 명령 신호의 전이를 검출하는 것에 응답하여, 상기 명령 신호들로부터 바이어스를 제거하고 상기 제 1 세트 내의 입력 버퍼들을 인에이블하는 단계를 더 포함하는, 오토-리프레쉬 실행 방법.
  82. 제 81 항에 있어서,
    상기 명령 신호의 제 1 상태의 검출에 응답하여, 상기 오토-리프레쉬 사이클의 종결시 상기 동적 랜덤 액세스 메모리의 소정의 구성 요소들을 디스에이블하는 단계; 및
    상기 제 1 상태로부터 제 2 상태로의 상기 명령 신호의 전이를 검출하는 것에 응답하여, 상기 동적 랜덤 액세스 메모리의 상기 소정의 구성 요소들을 인에이블하는 단계를 더 포함하는, 오토-리프레쉬 실행 방법.
  83. 제 72 항에 있어서, 상기 동적 랜덤 액세스 메모리는 어드레스 신호들을 연결하는 제 2 세트의 입력 버퍼들을 더 포함하고, 상기 방법은:
    상기 오토-리프레쉬 사이클의 실행 동안 상기 제 2 세트 내의 입력 버퍼들을 디스에이블하는 단계; 및
    상기 오토-리프레쉬 사이클의 종결시, 상기 제 2 세트 내의 입력 버퍼들을 인에이블하는 단계를 더 포함하는, 오토-리프레쉬 실행 방법.
  84. 명령 신호들을 연결하는 제 1 세트의 입력 버퍼들을 가진 동적 랜덤 액세스 메모리("DRAM")에서 전력 소비를 감소하는 방법에 있어서:
    오토-리프레쉬 명령을 포함하는 복수의 메모리 명령들의 각각을 검출하는 단계;
    제 1 소정의 명령 신호의 상태를 검출하는 단계;
    오토-리프레쉬 명령 및 상기 제 1 소정의 명령 신호의 제 1 상태의 검출에 응답하여, 상기 DRAM의 오토-리프레쉬를 실행하고, 상기 오토-리프레쉬의 종결시 상기 DRAM를 액티브 모드로 자동 전이하는 단계; 및
    오토-리프레쉬 명령 및 상기 제 1 소정의 명령 신호의 제 2 상태의 검출에 응답하여, 상기 DRAM의 오토-리프레쉬를 실행하고, 상기 오토-리프레쉬의 종결시 상기 DRAM를 저전력 프리차지 모드로 자동 전이하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  85. 제 84 항에 있어서, 상기 제 1 소정의 신호는 클록 인에이블 신호를 포함하는, 오토-리프레쉬 실행 방법.
  86. 제 84 항에 있어서, 상기 DRAM은 클록 입력 버퍼를 통해 상기 DRAM에 공급된 클록 신호와 동기하여 동작하는 동기식 동적 랜덤 액세스 메모리를 포함하는, 오토-리프레쉬 실행 방법.
  87. 제 86 항에 있어서, 상기 오토-리프레쉬의 적어도 일부 동안 상기 클록 입력 버퍼를 디스에이블하고 상기 제 1 소정의 명령 신호의 제 1 상태가 검출되는 경우 상기 오토-리프레쉬의 종결시 상기 클록 입력 버퍼를 다시 인에이블하는 단계를 더 포함하는, 오토-리프레쉬 실행 방법.
  88. 제 84 항에 있어서, 상기 DRAM의 오토-리프레쉬를 실행하는 동작은 상기 오토-리프레쉬의 실행 동안에 상기 제 1 세트 내의 입력 버퍼들을 디스에이블하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  89. 제 88 항에 있어서, 상기 DRAM의 오토-리프레쉬를 실행하는 동작은 상기 오토-리프레쉬 동안 소정의 메모리 명령을 어서트하기 위해 복수의 명령 신호들을 바이어스하는 단계를 더 포함하는, 오토-리프레쉬 실행 방법.
  90. 제 89 항에 있어서, 상기 DRAM의 오토-리프레쉬를 실행하는 동작은 상기 명령 신호들로부터 바이어스를 제거하고 상기 오토-리프레쉬 사이클의 종결시 상기 제 1 세트 내의 입력 버퍼들을 인에이블하는 단계를 더 포함하는, 오토-리프레쉬 실행 방법.
  91. 제 90 항에 있어서, 상기 DRAM은 내부 클록 신호를 발생하기 위해 외부 클력 신호를 수신하는 클록 입력 버퍼를 더 포함하고,
    상기 명령 신호들로부터 바이어스를 제거하고 상기 제 1 세트 내의 입력 버퍼들을 인에이블하는 동작은:
    상기 내부 클록 신호를 검사하는 단계;
    상기 내부 클록 신호의 소정의 전이를 검출하는 단계; 및
    상기 내부 클록 신호의 소정의 전이의 검출에 응답하여 상기 명령 신호들로부터 바이어스를 제거하고 상기 제 1 세트의 입력 버퍼들을 인에이블하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  92. 제 91 항에 있어서, 상기 내부 클록 신호의 소정의 전이의 검출에 응답하여 상기 명령 신호들로부터 바이어스를 제거하고 상기 제 1 세트 내의 입력 버퍼들을 인에이블하는 동작은 상기 명령 신호들로부터 바이어스를 제거하고 상기 제 1 세트 내의 입력 버퍼들을 인에이블하기 위해 상기 소정의 전이를 검출한 후 소정의 지속 기간동안 대기하는 단계를 더 포함하는, 오토-리프레쉬 실행 방법.
  93. 제 92 항에 있어서, 상기 소정의 전이를 검출한 후 소정의 지속 기간동안 대기하는 동작은, 상기 소정의 전이를 검출한 후 상기 클록 신호의 1/2기간 동안 대기하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  94. 제 92 항에 있어서, 상기 소정의 전이를 검출한 후 소정의 지속 기간동안 대기하는 동작은, 상기 소정의 전이의 극성과는 다른 극성을 갖는 상기 클록 신호의 제 2 전이 동안 대기하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  95. 제 89 항에 있어서, 상기 오토-리프레쉬 동안 소정의 메모리 명령을 어서트하기 위해 복수의 명령 신호들을 바이어스하는 동작은, 상기 오토-리프레쉬 동안 비-동작 메모리 명령을 어서트하기 위해 복수의 명령 신호들을 바이어스하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  96. 제 88 항에 있어서, 상기 DRAM은 어드레스 신호들을 연결하는 제 2 세트의 입력 버퍼들을 더 포함하며, 상기 방법은:
    상기 오토-리프레쉬의 실행 동안 상기 제 2 세트 내의 입력 버퍼들을 디스에이블하는 단계; 및
    상기 오토-리프레쉬의 종결시, 상기 제 2 세트 내의 입력 버퍼들을 인에이블하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  97. 제 84 항에 있어서, 상기 DRAM을 저전력 프리차지 모드로 자동 전이하는 동작은, 상기 오토-리프레쉬의 종결시 상기 동적 랜덤 액세스 메모리의 소정의 구성 요소들을 디스에이블하는 단계를 포함하는, 오토-리프레쉬 실행 방법.
  98. 제 97 항에 있어서, 상기 제 2 상태로부터 상기 제 1 상태로의 상기 명령 신호의 전이를 검출하는 것에 응답하여, 상기 동적 랜덤 액세스 메모리의 상기 소정의 구성 요소들을 인에이블하는 단계를 더 포함하는, 오토-리프레쉬 실행 방법.
  99. 명령 신호들을 연결하는 제 1 세트의 입력 버퍼들과 클록 신호를 연결하는 클록 입력 버퍼를 갖는 동기식 동적 랜덤 액세스 메모리("SDRAM")의 전력 소비를 감소하는 방법에 있어서:
    오토-리프레쉬 명령을 포함하는 복수의 메모리 명령들의 각각을 검출하는 단계;
    제 1 소정의 명령 신호의 상태를 검출하는 단계;
    제 2 소정의 명령 신호의 상태를 검출하는 단계;
    오토-리프레쉬 명령, 상기 제 1 소정의 명령 신호의 제 1 상태 및 상기 제 2 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여, 상기 SDRAM의 셀프-리프레쉬를 실행하는 단계;
    오토-리프레쉬 명령, 상기 제 1 소정의 명령 신호의 제 2 상태 및 상기 제 2 소정의 명령 신호의 제 1 상태를 검출하는 것에 응답하여, 상기 SDRAM의 오토-리프레쉬를 실행하는 단계;
    오토-리프레쉬 명령, 상기 제 1 소정의 명령 신호의 제 1 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태를 검출하는 것에 응답하여, 상기 SDRAM의 저전력 오토-리프레쉬를 실행하는 단계로서, 상기 저전력 오토-리프레쉬는 상기 제 1 세트 내의 입력 버퍼들을 디스에이블하고, 상기 오토-리프레쉬 사이클 동안 소정의 메모리 명령을 어서트하기 위해 복수의 명령 신호들을 바이어스하는 것을 포함하는, 상기 저전력 오토-리프레쉬 실행 단계; 및
    오토-리프레쉬 명령, 상기 제 1 소정의 명령 신호의 제 2 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태를 검출하는 것에 응답하여, 상기 SDRAM의 저전력 오토-리프레쉬를 실행하고, 상기 오토-리프레쉬의 종결시 상기 SDRAM의 저전력 프리차지를 실행하는 단계로서, 상기 저전력 프리차지는 상기 제 1 세트의 입력 버퍼들과는 다른 상기 SDRAM의 구성 요소들을 디스에이블하는 것을 포함하는, 상기 저전력 오토-리프레쉬 및 저전력 프리차지 실행 단계를 포함하는, 소비 전력 감소 방법.
  100. 제 99 항에 있어서, 상기 SDRAM의 저전력 오토-리프레쉬를 실행하는 동작은 상기 저전력 오토-리프레쉬의 적어도 일부 동안 상기 클록 입력 버퍼를 디스에이블하는 단계를 더 포함하는, 소비 전력 감소 방법.
  101. 제 100 항에 있어서, 상기 제 1 소정의 명령 신호의 제 1 상태가 검출되는 경우, 상기 오토-리프레쉬의 종결시 상기 클록 입력 버퍼를 다시 인에이블하는 단계를 더 포함하는, 소비 전력 감소 방법.
  102. 제 99 항에 있어서, 상기 제 1 소정의 명령 신호의 제 1 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태가 검출된 경우, 상기 명령 신호들로부터 상기 바이어스를 제거하고 상기 저전력 오토-리프레쉬의 종결시 상기 제 1 세트 내의 입력 버퍼들을 인에이블하는 단계; 및
    상기 제 1 소정의 명령 신호의 제 2 상태 및 상기 제 2 소정의 명령 신호의 제 2 상태가 검출된 경우, 상기 명령 신호들에 대한 바이어스를 유지하고 상기 저전력 오토-리프레쉬의 종결시 상기 제 1 세트 내의 입력 버퍼들을 디스에이블하는 것을 지속하는 단계를 더 포함하는, 소비 전력 감소 방법.
  103. 제 102 항에 있어서, 상기 명령 신호들의 바이어스를 유지하고 상기 저전력 오토-리프레쉬의 종결시 상기 제 1 세트 내의 입력 버퍼들의 디스에이블을 지속하는 동작은, 상기 제 2 소정의 명령 신호가 상기 제 2 상태로 유지되는 한, 상기 명령 신호들의 바이어스를 유지하고 상기 제 1 세트 내의 입력 버퍼들의 디스에이블을 지속하는 단계를 포함하는, 소비 전력 감소 방법.
  104. 제 102 항에 있어서, 상기 명령 신호들로부터 바이어스를 제거하고 상기 저전력 오토-리프레쉬의 종결시 상기 제 1 세트 내의 입력 버퍼들을 인에이블하는 동작은:
    상기 클록 입력 버퍼를 통해 연결된 상기 클록 신호를 검사하는 단계;
    상기 클록 신호의 소정의 전이를 검출하는 단계; 및
    상기 클록 신호의 소정의 전이를 검출하는 것에 응답하여 상기 명령 신호들로부터 바이어스를 제거하고 상기 제 1 세트 내의 입력 버퍼들을 인에이블하는 단계를 포함하는, 소비 전력 감소 방법.
  105. 제 104 항에 있어서, 상기 클록 신호의 소정의 전이를 검출하는 것에 응답하여 상기 명령 신호들로부터 바이어스를 제거하고 상기 제 1 세트 내의 입력 버퍼들을 인에이블하는 동작은, 상기 명령 신호들로부터 바이어스를 제거하고 상기 제 1 세트 내의 입력 버퍼들을 인에이블하기 위해 상기 소정의 전이를 검출한 후, 소정의 지속 기간동안 대기하는 단계를 더 포함하는, 소비 전력 감소 방법.
  106. 제 105 항에 있어서, 상기 소정의 전이를 검출한 후 소정의 지속 기간동안 대기하는 동작은 상기 소정의 전이를 검출한 후 상기 클록 신호 1/2기간 동안 대기하는 단계를 더 포함하는, 소비 전력 감소 방법.
  107. 제 105 항에 있어서, 상기 소정의 전이를 검출한 후 소정의 지속 기간동안 대기하는 동작은 상기 소정의 전이의 극성과는 다른 극성을 갖는 상기 클록 신호의 제 2 전이 동안 대기하는 단계를 포함하는, 소비 전력 감소 방법.
  108. 제 99 항에 있어서, 상기 오토-리프레쉬 사이클 동안 소정의 메모리 명령을 어서트하기 위해 복수의 명령 신호들을 바이어스하는 동작은, 상기 오토-리프레쉬 사이클동안 비-동작 메모리 명령을 어서트하기 위해 복수의 명령 신호들을 바이어스하는 단계를 포함하는, 소비 전력 감소 방법.
  109. 제 99 항에 있어서, 상기 제 1 소정의 신호는 클록 인에이블 신호를 포함하는, 소비 전력 감소 방법.
  110. 제 99 항에 있어서, 상기 제 2 소정의 신호는 데이터 마스크 신호를 포함하는, 소비 전력 감소 방법.
  111. 삭제
KR1020047005809A 2001-10-18 2002-10-16 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법 KR100779871B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/056,935 US6771553B2 (en) 2001-10-18 2001-10-18 Low power auto-refresh circuit and method for dynamic random access memories
US10/056,935 2001-10-18

Publications (2)

Publication Number Publication Date
KR20050036881A KR20050036881A (ko) 2005-04-20
KR100779871B1 true KR100779871B1 (ko) 2007-11-27

Family

ID=22007458

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047005809A KR100779871B1 (ko) 2001-10-18 2002-10-16 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법

Country Status (6)

Country Link
US (2) US6771553B2 (ko)
EP (1) EP1446804B1 (ko)
JP (2) JP2005506647A (ko)
KR (1) KR100779871B1 (ko)
CN (2) CN101714406A (ko)
WO (1) WO2003034435A1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
US6957307B2 (en) * 2002-03-22 2005-10-18 Intel Corporation Mapping data masks in hardware by controller programming
JP2003297083A (ja) * 2002-03-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
US6731548B2 (en) * 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
US7124260B2 (en) * 2002-08-26 2006-10-17 Micron Technology, Inc. Modified persistent auto precharge command protocol system and method for memory devices
US20050088894A1 (en) * 2003-10-23 2005-04-28 Brucke Paul E. Auto-refresh multiple row activation
KR100587077B1 (ko) * 2004-04-28 2006-06-08 주식회사 하이닉스반도체 메모리 장치에 사용되는 클락 인에이블 신호용 버퍼 장치
US20060218424A1 (en) * 2005-03-23 2006-09-28 Miron Abramovici Integrated circuit with autonomous power management
US7206234B2 (en) * 2005-06-21 2007-04-17 Micron Technology, Inc. Input buffer for low voltage operation
KR100819683B1 (ko) * 2005-07-04 2008-04-04 주식회사 하이닉스반도체 반도체 메모리 장치
US7433261B2 (en) * 2005-10-17 2008-10-07 Infineon Technologies Ag Directed auto-refresh for a dynamic random access memory
US7330391B2 (en) * 2005-10-17 2008-02-12 Infineon Technologies Ag Memory having directed auto-refresh
US20070086261A1 (en) * 2005-10-17 2007-04-19 Freebern Margaret C Directed auto-refresh for a dynamic random access memory
JP4916699B2 (ja) 2005-10-25 2012-04-18 エルピーダメモリ株式会社 Ｚｑキャリブレーション回路及びこれを備えた半導体装置
KR100810060B1 (ko) * 2006-04-14 2008-03-05 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 구동방법
JP4829029B2 (ja) * 2006-08-02 2011-11-30 株式会社東芝 メモリシステム及びメモリチップ
US7733731B2 (en) * 2007-03-05 2010-06-08 Micron Technology, Inc. Control of inputs to a memory device
US8874831B2 (en) 2007-06-01 2014-10-28 Netlist, Inc. Flash-DRAM hybrid memory module
US7961541B2 (en) * 2007-12-12 2011-06-14 Zmos Technology, Inc. Memory device with self-refresh operations
US8045416B2 (en) * 2008-03-05 2011-10-25 Micron Technology, Inc. Method and memory device providing reduced quantity of interconnections
US8369178B2 (en) 2010-03-08 2013-02-05 Micron Technology, Inc. System and method for managing self-refresh in a multi-rank memory
US8446793B2 (en) 2010-03-31 2013-05-21 Hynix Semiconductor Inc. Semiconductor memory device including clock control circuit and method for operating the same
KR20120070436A (ko) 2010-12-21 2012-06-29 에스케이하이닉스 주식회사 반도체 메모리 장치
JP5795513B2 (ja) * 2011-09-28 2015-10-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
KR101878902B1 (ko) * 2011-10-04 2018-07-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
KR101980162B1 (ko) * 2012-06-28 2019-08-28 에스케이하이닉스 주식회사 메모리
US9251048B2 (en) 2012-10-19 2016-02-02 International Business Machines Corporation Memory page management
US9171605B1 (en) 2012-12-21 2015-10-27 Samsung Electronics Co., Ltd. Concentrated address detecting method of semiconductor device and concentrated address detecting circuit using the same
KR20140081288A (ko) * 2012-12-21 2014-07-01 삼성전자주식회사 메모리 장치의 커맨드 제어 회로 및 이를 포함하는 메모리 장치
TW201437805A (zh) * 2013-03-29 2014-10-01 Wistron Corp 電子裝置及其電源管理方法
KR102174818B1 (ko) * 2014-04-07 2020-11-06 에스케이하이닉스 주식회사 휘발성 메모리, 이를 포함하는 메모리 모듈 및 메모리 모듈의 동작 방법
KR20170045795A (ko) * 2015-10-20 2017-04-28 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
US10839887B2 (en) * 2016-10-31 2020-11-17 Intel Corporation Applying chip select for memory device identification and power management control
KR20180047778A (ko) * 2016-11-01 2018-05-10 삼성전자주식회사 단계별 저전력 상태들을 갖는 메모리 장치
JP2021047829A (ja) 2019-09-20 2021-03-25 キヤノン株式会社 メモリ制御装置およびその制御方法
CN110821633A (zh) * 2019-10-28 2020-02-21 奇瑞汽车股份有限公司 一种无级风扇在发动机控制器更新软件过程中的控制方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004670A (ko) * 1999-06-29 2001-01-15 김영환 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3359827A (en) * 1964-09-14 1967-12-26 Gen Motors Corp Transmission
US5262998A (en) * 1991-08-14 1993-11-16 Micron Technology, Inc. Dynamic random access memory with operational sleep mode
US5831467A (en) * 1991-11-05 1998-11-03 Monolithic System Technology, Inc. Termination circuit with power-down mode for use in circuit module architecture
US5450364A (en) 1994-01-31 1995-09-12 Texas Instruments Incorporated Method and apparatus for production testing of self-refresh operations and a particular application to synchronous memory devices
US6175901B1 (en) * 1994-04-15 2001-01-16 Micron Technology, Inc. Method for initializing and reprogramming a control operation feature of a memory device
US5400289A (en) 1994-07-15 1995-03-21 Micron Technology, Inc. Lockout circuit and method for preventing metastability during the termination of a refresh mode
US5848431A (en) * 1995-02-21 1998-12-08 Micron Technology, Inc. Synchronous SRAMs having multiple chip select inputs and a standby chip enable input
US6205514B1 (en) * 1995-02-21 2001-03-20 Micron Technology, Inc. Synchronous SRAM having global write enable
US6094703A (en) * 1995-02-21 2000-07-25 Micron Technology, Inc. Synchronous SRAM having pipelined memory access enable for a burst of addresses
US5787489A (en) * 1995-02-21 1998-07-28 Micron Technology, Inc. Synchronous SRAM having pipelined enable
US5636173A (en) 1995-06-07 1997-06-03 Micron Technology, Inc. Auto-precharge during bank selection
JP3566429B2 (ja) * 1995-12-19 2004-09-15 株式会社ルネサステクノロジ 同期型半導体記憶装置
US6058448A (en) * 1995-12-19 2000-05-02 Micron Technology, Inc. Circuit for preventing bus contention
US5627791A (en) * 1996-02-16 1997-05-06 Micron Technology, Inc. Multiple bank memory with auto refresh to specified bank
JPH09288614A (ja) * 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体集積回路装置、半導体記憶装置およびそのための制御回路
US6130602A (en) * 1996-05-13 2000-10-10 Micron Technology, Inc. Radio frequency data communications device
JP4000206B2 (ja) 1996-08-29 2007-10-31 富士通株式会社 半導体記憶装置
US6172935B1 (en) * 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
US6499073B1 (en) * 1997-05-13 2002-12-24 Micron Electronics, Inc. System using programmable processor for selectively enabling or disabling power to adapter in response to respective request signals
US5881016A (en) 1997-06-13 1999-03-09 Cirrus Logic, Inc. Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes
US5999481A (en) 1997-08-22 1999-12-07 Micron Technology, Inc. Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals
US5949657A (en) * 1997-12-01 1999-09-07 Karabatsos; Chris Bottom or top jumpered foldable electronic assembly
US5959929A (en) * 1997-12-29 1999-09-28 Micron Technology, Inc. Method for writing to multiple banks of a memory device
JPH11203866A (ja) 1998-01-16 1999-07-30 Mitsubishi Electric Corp 半導体記憶装置
US6370662B2 (en) * 1998-03-16 2002-04-09 S3 Incorporated Modifying circuit designs running from both edges of clock to run from positive edge
US6253340B1 (en) 1998-06-08 2001-06-26 Micron Technology, Inc. Integrated circuit implementing internally generated commands
JP2000173263A (ja) 1998-12-04 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
US6115278A (en) 1999-02-09 2000-09-05 Silicon Graphics, Inc. Memory system with switching for data isolation
US6233199B1 (en) * 1999-02-26 2001-05-15 Micron Technology, Inc. Full page increment/decrement burst for DDR SDRAM/SGRAM
JP4187346B2 (ja) 1999-03-31 2008-11-26 富士通マイクロエレクトロニクス株式会社 同期型半導体記憶装置
JP4056173B2 (ja) 1999-04-14 2008-03-05 富士通株式会社 半導体記憶装置および該半導体記憶装置のリフレッシュ方法
JP2001014847A (ja) * 1999-06-30 2001-01-19 Toshiba Corp クロック同期回路
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP2001118383A (ja) 1999-10-20 2001-04-27 Fujitsu Ltd リフレッシュを自動で行うダイナミックメモリ回路
JP2001338489A (ja) 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
US6442076B1 (en) * 2000-06-30 2002-08-27 Micron Technology, Inc. Flash memory with multiple status reading capability
US6304497B1 (en) * 2000-06-30 2001-10-16 Micron Technology, Inc. Synchronous memory status register
US6359827B1 (en) * 2000-08-22 2002-03-19 Micron Technology, Inc. Method of constructing a very wide, very fast distributed memory
US6580659B1 (en) * 2000-08-25 2003-06-17 Micron Technology, Inc. Burst read addressing in a non-volatile memory device
US6570804B1 (en) 2000-08-29 2003-05-27 Micron Technology, Inc. Fuse read sequence for auto refresh power reduction
US6304510B1 (en) * 2000-08-31 2001-10-16 Micron Technology, Inc. Memory device address decoding
US6449203B1 (en) 2001-03-08 2002-09-10 Micron Technology, Inc. Refresh controller and address remapping circuit and method for dual mode full/reduced density DRAMs
US6560158B2 (en) 2001-04-27 2003-05-06 Samsung Electronics Co., Ltd. Power down voltage control method and apparatus
JP2002367370A (ja) 2001-06-07 2002-12-20 Mitsubishi Electric Corp 半導体記憶装置
US6549479B2 (en) 2001-06-29 2003-04-15 Micron Technology, Inc. Memory device and method having reduced-power self-refresh mode
US6483347B1 (en) * 2001-07-11 2002-11-19 Micron Technology, Inc. High speed digital signal buffer and method
US6552596B2 (en) 2001-08-10 2003-04-22 Micron Technology, Inc. Current saving mode for input buffers
US6510099B1 (en) 2001-09-28 2003-01-21 Intel Corporation Memory control with dynamic driver disabling
US6771553B2 (en) * 2001-10-18 2004-08-03 Micron Technology, Inc. Low power auto-refresh circuit and method for dynamic random access memories
US6552955B1 (en) 2001-10-30 2003-04-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced power consumption
US6731548B2 (en) * 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004670A (ko) * 1999-06-29 2001-01-15 김영환 반도체 메모리 소자의 자동 리프레쉬 방법 및 장치

Also Published As

Publication number Publication date
EP1446804A1 (en) 2004-08-18
JP2008287873A (ja) 2008-11-27
JP4923193B2 (ja) 2012-04-25
US6771553B2 (en) 2004-08-03
CN101714406A (zh) 2010-05-26
US7079439B2 (en) 2006-07-18
KR20050036881A (ko) 2005-04-20
US20040268018A1 (en) 2004-12-30
US20030076726A1 (en) 2003-04-24
EP1446804A4 (en) 2007-05-23
EP1446804B1 (en) 2014-07-16
CN100590730C (zh) 2010-02-17
CN1605105A (zh) 2005-04-06
WO2003034435A1 (en) 2003-04-24
JP2005506647A (ja) 2005-03-03

Similar Documents

Publication Publication Date Title
KR100779871B1 (ko) 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법
US6240048B1 (en) Synchronous type semiconductor memory system with less power consumption
US7027337B2 (en) Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
US7177208B2 (en) Circuit and method for operating a delay-lock loop in a power saving manner
US7464315B2 (en) Semiconductor memory device
US8134874B2 (en) Dynamic leakage control for memory arrays
US10573371B2 (en) Systems and methods for controlling data strobe signals during read operations
US7626884B2 (en) Optimizing mode register set commands
US6778455B2 (en) Method and apparatus for saving refresh current
US7715264B2 (en) Method and apparatus for selectively disabling termination circuitry

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
LAPS Lapse due to unpaid annual fee