JP4514945B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に出力ラッチ回路及び半導体装置に関し、詳しくは相補型データを出力する出力ラッチ回路及びそれを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
図１は、従来の半導体記憶装置における相補型データを出力する出力ラッチ回路を示す。この出力ラッチ回路は、クロックドゲートインバータ１１乃至１４と、インバータ１５乃至１９を含む。センスアンプ出力である相補型信号ＳＯ及びＳＯＸ（信号名の最後のＸは論理反転された負論理信号を示す）が、クロックドゲートインバータ１１及び１２に入力される。クロックドゲートインバータ１３及びインバータ１５とでラッチを形成し、またクロックドゲートインバータ１４とインバータ１６とでもう１つのラッチを形成する。
【０００３】
出力イネーブル信号ＯＥ及びＯＥＸが、クロックドゲートインバータ１１乃至１４にゲート信号として供給される。各クロックドゲートインバータにおいて、出力イネーブル信号ＯＥがＨＩＧＨのときに、入力信号が反転されて出力信号として現れる。
【０００４】
図２は、図１の出力ラッチ回路の動作タイミングを示すタイミング図である。図２に示されるように、センスアンプ出力である相補型信号ＳＯ及びＳＯＸがタイミングＴ１近辺で現れ始め、センスアンプによってセンスされて信号レベルがＨＩＧＨ及びＬＯＷに確定される。その後タイミングＴ２で、出力イネーブル信号ＯＥが供給され、ゲート２段分に相当する時間後のタイミングＴ４で、ラッチ出力ＯＬ及びＯＬＸが現れる。ゲート２段分の遅延が発生するのは、例えばセンスアンプ出力ＳＯに関しては、クロックドゲートインバータ１２及びインバータ１６の２つのゲートを信号が通過した後に、ラッチ出力ＯＬＸとして現れるからである。更に、インバータ１８及び１７を介して、出力ラッチ回路の出力信号ＯＵＴ及びＯＵＴＸがタイミングＴ５で出力される。
【０００５】
上記説明から分かるように、図１の従来の出力ラッチ回路においては、センスアンプのデータが確定した後、タイミングＴ１からＴ２までのタイミングマージン、更にタイミングＴ２からＴ５までの３段のゲート遅延の後に、データが出力されることになる。このデータ出力タイミングの遅れを解決するために、出力イネーブル信号を必要としない出力ラッチ回路が提案されている。
【０００６】
図３は、従来の半導体記憶装置における出力イネーブル信号を必要としない出力ラッチ回路を示す。図３のこの出力ラッチ回路は、ＮＡＮＤ回路２１及び２２と、インバータ２３及び２４を含む。ＮＡＮＤ回路２１及び２２の出力は互いの入力とされ、ラッチを形成する。センスアンプ出力である相補型信号ＳＯＸ及びＳＯが、それぞれＮＡＮＤ回路２１及び２２の残りの入力に供給される。
【０００７】
図４は、図３の出力ラッチ回路の動作タイミングを示すタイミング図である。図４に示されるように、センスアンプ出力である相補型信号ＳＯ及びＳＯＸがタイミングＴ１近辺で現れ始め、センスアンプによってセンスされて信号レベルがＨＩＧＨ及びＬＯＷに確定される。その後ゲート１段分に相当する時間が経過したタイミングＴ２で、ラッチ出力ＯＬ及びＯＬＸの一方が現れる。更にゲート１段分に相当する時間が経過したタイミングＴ３で、ラッチ出力ＯＬ及びＯＬＸのもう一方が現れる。このような動作をするのは、データが変化する場合には、まずＮＡＮＤ回路２１及び２２の一方のＮＡＮＤ回路の出力が変化して、その出力変化がもう一方のＮＡＮＤ回路の入力を介して、このＮＡＮＤ回路の出力の変化として現れるからである。その後インバータ２４及び２３を介して、出力ラッチ回路の出力信号ＯＵＴ及びＯＵＴＸが出力されるが、一方はタイミングＴ３で出力され、もう一方はタイミングＴ４で出力される。
【０００８】
上記説明から分かるように、図３の従来の出力ラッチ回路においては、センスアンプのデータが確定した後、一方のデータはタイミングＴ１からＴ３までの２段のゲート遅延の後に出力され、もう一方のデータはタイミングＴ１からＴ４までの３段のゲート遅延の後に出力される。
【０００９】
【発明が解決しようとする課題】
上述のように、従来の出力ラッチ回路においては、出力イネーブル信号を使用する通常の構成でゲート４段分の遅延が生じ、また出力イネーブル信号を使用しない構成でも全てのデータが出力されるまでにはゲート３段分の遅延が生じてしまう。
【００１０】
以上を鑑みて、本発明は、高速に相補型データを出力信号として出力する出力ラッチ回路を提供すると共に、そのような出力ラッチ回路を備えた半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、増幅回路の相補型出力信号をそれぞれがラッチする入出力間に介在するゲート段数が１段である２つのラッチ回路を含み、該増幅回路を活性化する活性化信号により該ラッチ回路をリセットし、該ラッチ回路の各々は、該増幅回路からの出力信号を一方の入力に供給される２入力ＮＡＮＤ回路と、該ＮＡＮＤ回路の出力を入力とし該ＮＡＮＤ回路のもう一方の入力に出力を供給するインバータと、該第１のＮＡＮＤ回路の出力とグランドとの間で直列接続され、一方は該増幅回路からの該出力信号をゲート入力とし、もう一方は該活性化信号をゲート入力とする２つのトランジスタを含み、該ＮＡＮＤ回路の出力を該ラッチ回路の出力とすることを特徴とする。
【００１２】
上記半導体装置においては、センスアンプ等の増幅回路を活性化するのと同一のタイミングでラッチ回路をリセットして、増幅回路の出力信号を入出力間に介在するゲート段数が１段であるラッチ回路でラッチする。従って、ラッチが完了するまでの時間は、増幅回路の出力が確定してからゲート一段分の遅延時間である。ラッチ回路の出力を一段分の遅延の出力バッファを介して出力するとしても、増幅回路の出力が確定してからゲート二段分の遅延時間でデータを出力することが出来る。
【００１４】
また本発明においては、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ラッチ回路が誤ったデータをラッチしてしまう可能性をなくす為に、上記ＮＡＮＤ回路は、該インバータの出力をゲート入力とし電源電位にソース端が接続され該ＮＡＮＤ回路の出力にドレイン端が接続されるＰＭＯＳトランジスタと、該インバータの出力をゲート入力とし該ＰＭＯＳトランジスタのドレイン端にドレイン端が接続されるＮＭＯＳトランジスタと、該増幅回路からの該出力信号をゲート入力とし該ＮＭＯＳトランジスタのソース端にドレイン端が接続されグランド電位にソース端が接続されるＮＭＯＳトランジスタと、該増幅回路からの該出力信号をゲート入力として、該ＮＡＮＤ回路の出力にドレイン端が接続され、該増幅回路からの該出力信号の相補信号をソース入力とするＰＭＯＳトランジスタを含むように構成される。
【００１５】
上記構成では、後者のＰＭＯＳトランジスタのゲートには、例えばセンスアンプ出力ＳＯが供給され、ソースはセンスアンプ出力ＳＯＸに接続される。センスアンプ出力ＳＯがＬＯＷ方向に引っ張られるとき、センスアンプ出力ＳＯとセンスアンプ出力ＳＯＸとは同電位を保っている。従って、ＰＭＯＳトランジスタのゲート・ソース間には電位差が無く、トランジスタ導通に必要な閾値電圧が発生しない。従って、ＮＡＮＤ回路の出力が誤ってＨＩＧＨになることはなく、誤ったデータがラッチされることも無い。
【００１６】
また本発明においては、増幅回路の相補型出力信号をそれぞれがラッチする入出力間に介在するゲート段数が１段である２つのラッチ回路を含み、該増幅回路を活性化する活性化信号により該ラッチ回路をリセットする構成において、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ラッチ回路が誤ったデータをラッチしてしまう可能性をなくす為に、上記ラッチ回路の各々は、該増幅回路からの出力信号を一方の入力に供給される２入力型の第１のＮＡＮＤ回路と、該第１のＮＡＮＤ回路の出力を一方の入力とし、もう一方の入力にリセット信号を受け取り、該第１のＮＡＮＤ回路のもう一方の入力に出力を供給する２入力型の第２のＮＡＮＤ回路と、該第１のＮＡＮＤ回路の出力とグランドとの間で直列接続され、一方は該増幅回路からの該出力信号をゲート入力とし、もう一方は該活性化信号をゲート入力とする２つのトランジスタを含み、該ＮＡＮＤ回路の出力を該ラッチ回路の出力とし、該リセット信号が活性化される期間ラッチ機能を停止する構成とされる。
【００１７】
上記構成では、ラッチ回路のデータラッチ機能を一時的に停止することで、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ラッチ回路が誤ったデータをラッチしてしまう可能性をなくすことが出来る。
【００１８】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１９】
図５は、本発明の出力ラッチ回路を用いた半導体記憶装置の構成を示す図である。
【００２０】
図５の半導体記憶装置は、デコーダ及びコントロール回路３１、入力回路及びライトアンプ３２、ワードラインドライバ３３、コラムスイッチ３４、ビットラインイコライズ回路３５、メモリセルアレイ３６、センスアンプ３７、イコライズ回路３８、出力ラッチ回路３９、及び出力バッファ４０を含む。
【００２１】
デコーダ及びコントロール回路３１は、外部よりアドレス信号、クロック信号、及びコントロール信号を受け取る入力回路と、コマンドをデコードしてデコード結果に従い半導体記憶装置の各部分を制御するコマンドデコード／制御回路を含む。デコーダ及びコントロール回路３１は、アドレスデコード結果を、ワードラインドライバ３３及びコラムスイッチ３４に供給する。
【００２２】
ワードラインドライバ３３は、デコードアドレスが指定するワードのワード線を活性化し、そのワード線に接続されたメモリセルのデータを、ビット線を介してコラムスイッチ３４に供給する。これらのワード線、ビット線、メモリセル等はメモリセルアレイ３６に設けられている。コラムスイッチ３４は、デコードアドレスが指定するコラムを選択して、そのコラムに対応するビット線のデータを、センスアンプ３７に供給する。なおここで、ビットラインイコライズ回路３５は、データ読み出し前にビット線を所定電位に設定して、一対のビット線間での電位を等電位とするために設けられる。
【００２３】
センスアンプ３７は、読み出されたデータを増幅して、センスアンプ出力ＳＯ及びＳＯＸとして出力ラッチ回路３９に供給する。ここで取り扱われるデータは、正論理と負論理とがペアになった相補型のデータである。出力ラッチ回路３９は、読み出されたデータをラッチして、ラッチ出力ＯＬ及びＯＬＸとして出力バッファ４０に供給する。出力バッファ４０は、供給されたデータを半導体記憶装置外部に出力する。なおここで、イコライズ回路３８は、データ読み出し前にデータ線を所定電位に設定して、一対のデータ線間での電位を等電位とするために設けられる。
【００２４】
入力回路及びライトアンプ３２は、外部からの書き込みデータとして入力信号を受け取り、アンプにより増幅した後に、書き込みデータをコラムスイッチ３４に供給する。この書き込みデータは、データ読み出し時の場合と逆の経路をたどり、コラムスイッチ３４及びビット線等を介して、メモリセルアレイ３６の選択されたワードのメモリセルに書き込まれる。
【００２５】
上記半導体記憶装置において、出力ラッチ回路３９は、本発明による高速な動作が可能な回路であり、センスアンプ３７を活性化するセンスアンプ活性化信号ＳＥによって駆動されることを特徴とする。
【００２６】
図６は、本発明による出力ラッチ回路３９及びその周辺回路の詳細を示した回路図である。
【００２７】
図６の出力ラッチ回路３９は、ＲＳフリップフロップ１０１及び１０２を含む。ＲＳフリップフロップ１０１は、ＮＡＮＤ回路５１、インバータ５２、及びＮＭＯＳトランジスタ５３及び５４を含み、ＲＳフリップフロップ１０２は、ＮＡＮＤ回路５６、インバータ５７、及びＮＭＯＳトランジスタ５８及び５９を含む。ＲＳフリップフロップ１０１及び１０２の各々には、リセット入力として、センスアンプ活性化信号ＳＥがデコーダ及びコントロール回路３１（図５）から供給される。
【００２８】
また図６のコラムスイッチ３４は、ＰＭＯＳトランジスタ６１及び６２を含む。デコーダ及びコントロール回路３１（図５）からの対応するコラムスイッチ信号ＣＳＷがＬＯＷになると、ＰＭＯＳトランジスタ６１及び６２が導通されて、ビット線ＢＬＸ及びＢＬがセンスアンプ３７に接続される。
【００２９】
センスアンプ３７は、ＰＭＯＳトランジスタ７１及び７２、ＮＭＯＳトランジスタ７３乃至７５を含む。デコーダ及びコントロール回路３１（図５）からのセンスアンプ活性化信号ＳＥがＨＩＧＨになると、センスアンプが活性化されて、ビット線ＢＬＸ及びＢＬから供給された信号を増幅する。この信号は、センスアンプ３７の出力信号ＳＯＸ及びＳＯとして、出力ラッチ回路３９に供給される。
【００３０】
イコライズ回路３８は、ＰＭＯＳトランジスタ８１乃至８３を含む。デコーダ及びコントロール回路３１（図５）からのイコライズ信号ＥＱがＬＯＷになると、ＰＭＯＳトランジスタ８１乃至８３が導通され、センスアンプの出力を所定の電位（ＨＩＧＨ電位）に設定すると共に、２本のデータ線間の電位を等しくする。
【００３１】
出力ラッチ回路３９のラッチ出力ＯＬ及びＯＬＸは、出力バッファ４０に供給される。出力バッファ４０は、インバータ９１及び９２を含み、供給された相補型データを、半導体記憶装置外部に出力データＯＵＴＸ及びＯＵＴとして出力する。
【００３２】
図７は、図６の出力ラッチ回路の動作タイミングを示すタイミング図である。
【００３３】
まずセンスアンプ活性化信号ＳＥがタイミングＴ１でＨＩＧＨになると、センスアンプ３７が動作を開始し、センスアンプ出力ＳＯ及びＳＯＸが現れ始める。所定の時間の後に、センスアンプ３７のセンス動作によって、センスアンプ出力ＳＯ及びＳＯＸは確定される。センスアンプ出力ＳＯ及びＳＯＸが現れて確定するのは、タイミングＴ１から１ゲート時間後であるタイミングＴ２近辺である。また更に、センスアンプ活性化信号ＳＥに応答して、タイミングＴ１から１ゲート時間後であるタイミングＴ２で、出力ラッチ回路３９のラッチ出力ＯＬ及びＯＬＸがリセットされる。これはセンスアンプ活性化信号ＳＥによってＮＭＯＳトランジスタ５４及び５９が導通され、またこの時ＮＭＯＳトランジスタ５３及び５８は導通状態にあるので、ラッチ出力ＯＬ及びＯＬＸがグランドに接続されるからである。
【００３４】
その後、確定したセンスアンプ出力ＳＯＸ及びＳＯは、出力ラッチ回路３９のＮＡＮＤ回路５１及び５６を介して、ラッチ出力ＯＬ及びＯＬＸとして現れる。ラッチ出力ＯＬ及びＯＬＸが現れるタイミングは、ＮＡＮＤ回路５１及び５６の一段のゲートをセンスアンプ出力信号ＳＯＸ及びＳＯが通過した後であるので、タイミングＴ３となる。このラッチ出力ＯＬ及びＯＬＸは、それぞれのＲＳフリップフロップ１０１及び１０２にラッチされる。なおラッチ動作が完了するときには、リセット信号（センスアンプ活性化信号ＳＥ）はＬＯＷとなっている。
【００３５】
出力ラッチ回路３９のＲＳフリップフロップ１０１及び１０２のラッチ出力ＯＬ及びＯＬＸは、出力バッファ４０に供給される。出力バッファ４０は、供給された相補型データを、インバータ９１及び９２を介して、半導体記憶装置外部に出力データＯＵＴＸ及びＯＵＴとして出力する。出力データＯＵＴＸ及びＯＵＴの出力タイミングは、インバータ９１及び９２によってゲート一段分遅れ、タイミングＴ４となる。なおラッチ出力ＯＬ及びＯＬＸのうちＬＯＷデータは、タイミングＴ２におけるリセット以降変化しないので、これに対応する出力データＯＵＴＸ及びＯＵＴのＨＩＧＨデータは、実質的にはタイミングＴ３で出力される。
【００３６】
以上のようにして本発明においては、タイミングＴ２におけるセンスアンプの起動から、ＨＩＧＨ出力はゲート一段分遅れたタイミングＴ３で出力され、ＬＯＷ出力はゲート二段分遅れたタイミングＴ３で出力される。従って、従来のラッチ出力回路を使用した場合と比較して、データ出力タイミングを早めることが出来る。
【００３７】
図８は、出力ラッチ回路のＲＳフリップフロップによる誤ラッチの問題を説明するための図である。
【００３８】
センスアンプ３７の相補型出力ＳＯ及びＳＯＸは、イコライズされて、データ出力前には両方がＨＩＧＨの状態になっている。センスアンプ３７が活性化されると、相補型出力ＳＯ及びＳＯＸは、理想的には相補データの一方だけがＬＯＷに推移して、ＨＩＧＨであるべきデータはイコライズされたＨＩＧＨのレベルにそのまま留まることが好ましい。しかし実際には図８に示すように、センスアンプ３７が活性化されると、センスアンプ３７の相補型出力ＳＯ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。その後、センスアンプ３７のセンス動作によって、一方のデータはＬＯＷになり他方のデータはＨＩＧＨに戻される。
【００３９】
この時、本来ＨＩＧＨであるべきセンスアンプ出力に対応する本来ＬＯＷであるべきラッチ出力（ＯＬ及びＯＬＸの何れか一方）は、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ＨＩＧＨ方向に推移することになる。この推移する量がある程度大きくなると、ＲＳフリップフロップ１０１或いは１０２が誤ったデータをラッチしてしまう可能性がある。即ち、本来ＬＯＷのデータをラッチすべきところが、ＨＩＧＨのデータをラッチしてしまう可能性がある。このような誤ラッチが発生すると、図８に示されるように、出力バッファ４０の出力ＯＵＴ及びＯＵＴＸが両方共にＬＯＷになってしまう。
【００４０】
従ってこのような誤ラッチを防ぐような構成とすることが好ましい。
【００４１】
図９は、誤ラッチを防ぐことが可能なＲＳフリップフロップのＮＡＮＤ回路の構成を示す図である。
【００４２】
図９は、ＲＳフリップフロップ１０１或いは１０２のＮＡＮＤ回路５１或いは５６の回路構成を示す。図９のＮＡＮＤ回路は、ＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１２及び１１３、及びＰＭＯＳトランジスタ１１４を含む。この回路構成自体は、従来の一般のＮＡＮＤ回路の構成であるが、本発明においては、ＰＭＯＳトランジスタ１１４のソースは、このＮＡＮＤ回路の入力であるセンスアンプ出力ではない方のセンスアンプ出力に接続される。即ち、ＮＡＮＤ回路の入力がセンスアンプ出力ＳＯである場合には、ＰＭＯＳトランジスタ１１４のソースは、センスアンプ出力ＳＯＸに接続される。また逆に、ＮＡＮＤ回路の入力がセンスアンプ出力ＳＯＸである場合には、ＰＭＯＳトランジスタ１１４のソースは、センスアンプ出力ＳＯに接続される。
【００４３】
図１０は、図９のＮＡＮＤ回路の機能を説明するためのタイミング図である。
【００４４】
図１０に示されるように、センスアンプ３７が活性化されると、センスアンプ３７の相補型出力ＳＯ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。ここでは例えばセンスアンプ出力ＳＯが、本来ＨＩＧＨである信号であるとする。この時、センスアンプ出力ＳＯを入力とするＮＡＮＤ回路において、ＰＭＯＳトランジスタ１１４のソースはセンスアンプ出力ＳＯＸに接続される。センスアンプ出力ＳＯがＬＯＷ方向に引っ張られるとき、図１０に示されるように、センスアンプ出力ＳＯとセンスアンプ出力ＳＯＸとは同電位を保っている。従って、ＰＭＯＳトランジスタ１１４のゲート・ソース間には、電位差が無く、トランジスタ導通に必要な閾値電圧が発生しない。従って、図１０に示されるように、ＮＡＮＤ回路の出力が誤ってＨＩＧＨになることはなく、誤ったデータがラッチされることも無い。従って、出力バッファ４０の出力信号ＯＵＴ及びＯＵＴＸは、正しいデータレベルとなる。
【００４５】
なおＬＯＷであるセンスアンプ出力ＳＯＸを入力とするＮＡＮＤ回路においては、センスアンプ出力が確定して、センスアンプ出力ＳＯとセンスアンプ出力ＳＯＸとに充分な電位差が発生した時点では、ＰＭＯＳトランジスタ１１４は通常と同様に動作するので、ＮＡＮＤ回路出力はＨＩＧＨとなる。
【００４６】
以上のようにして、本発明においては、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ＲＳフリップフロップが誤ったデータをラッチしてしまう可能性をなくし、安定した信頼性のあるデータ出力動作を実現することが出来る。
【００４７】
図１１は、誤ラッチを防ぐことが可能なＲＳフリップフロップの構成を示す図である。
【００４８】
図９においては、ＲＳフリップフロップ１０１及び１０２のＮＡＮＤ回路が誤った信号を出力しないようにすることで、誤ラッチを防ぐようにしていた。それに対して図１１の構成では、ＮＡＮＤ回路５１及び５６は誤ったデータ入力に対しては誤ったデータを出力するが、この誤ったデータをラッチすることが無いように、データにノイズが存在する期間にはラッチのループを遮断するようにする。
【００４９】
図９において、出力ラッチ回路３９Ａは、ＲＳフリップフロップ１０１Ａ及び１０２Ａを含む。ＲＳフリップフロップ１０１Ａは、ＮＡＮＤ回路５１、ＮＭＯＳトランジスタ５３及び５４、及びＮＡＮＤ回路１２１を含み、ＲＳフリップフロップ１０２Ａは、ＮＡＮＤ回路５６、ＮＭＯＳトランジスタ５８及び５９、及びＮＡＮＤ回路１２２を含む。ＮＡＮＤ回路１２１及び１２２は、図６の出力ラッチ回路３９のインバータ５２及び５７を置き換えるように設けられている。
【００５０】
図９のＲＳフリップフロップ１０１Ａ及び１０２Ａでは、ラッチのループを構成するＮＡＮＤ回路１２１及び１２２の一方の入力に、第２のリセット信号ＬＣＸＸを供給する構成となっている。この第２のリセット信号ＬＣＸＸをＬＯＷにすることで、ラッチのループを遮断して、データラッチ機能が働かないように制御することが出来る。
【００５１】
図１２は、図１１の出力ラッチ回路の動作を説明するためのタイミング図である。
【００５２】
図１２に示されるように、センスアンプ３７が活性化されると、センスアンプ３７の相補型出力ＳＯ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ＬＯＷであるべきラッチ出力（ＯＬ及びＯＬＸの何れか）がＨＩＧＨ方向に一時的に推移することになる。この推移する量がある程度大きくなると、データを誤ラッチしてしまう可能性があるが、図１１の構成では、第２のリセット信号ＬＣＸＸがＬＯＷである期間は、ラッチ回路のデータラッチ機能は停止状態となっている。従って、図１２において、タイミングＴ３においてラッチ出力ＯＬ或いはＯＬＸにノイズが発生しても、このノイズを誤ってデータとして認識しラッチしてしまうことは無い。ラッチ出力ＯＬ或いはＯＬＸにノイズが発生するタイミングＴ３以降は、第２のリセット信号ＬＣＸＸは非活性状態（ＨＩＧＨ）に戻るので、正常なノイズの無いデータがラッチされることになる。従って、出力バッファ４０の出力信号ＯＵＴ及びＯＵＴＸは、正しいデータレベルとなる。
【００５３】
図１２から分かるように、第２のリセット信号ＬＣＸＸは、ラッチ出力ＯＬ或いはＯＬＸにノイズが発生するタイミングＴ３以前にＬＯＷレベルに活性化され、センスアンプ出力ＳＯ及びＳＯＸが、イコライズされる前にＨＩＧＨに非活性化される信号であればよい。
【００５４】
以上のようにして、本発明においては、出力ラッチ回路のデータラッチ機能を一時的に停止することで、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ＲＳフリップフロップが誤ったデータをラッチしてしまう可能性をなくし、安定した信頼性のあるデータ出力動作を実現することが出来る。
【００５５】
なお上記実施例は、半導体記憶装置を例として説明したが、本発明の出力ラッチ回路は、半導体記憶装置への応用に限られることなく、センスアンプのような増幅回路の出力をラッチして装置外部に出力する装置であれは、任意の装置に対して適用可能である。
【００５６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５７】
【発明の効果】
本発明においては、センスアンプの相補型出力信号をそれぞれがラッチする入出力間に介在するゲート段数が１段である２つのラッチ回路を用い、センスアンプを活性化する活性化信号によりラッチ回路をリセットすることを特徴とする。
【００５８】
上記構成においては、センスアンプを活性化するのと同一のタイミングでラッチ回路をリセットして、センスアンプ出力信号を入出力間に介在するゲート段数が１段であるラッチ回路でラッチする。従って、ラッチが完了するまでの時間は、センスアンプの出力が確定してからゲート一段分の遅延時間である。ラッチ回路の出力を一段分の遅延の出力バッファを介して出力するとしても、センスアンプの出力が確定してからゲート二段分の遅延時間でデータを出力することが出来る。
【００５９】
また本発明においては、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ラッチ回路が誤ったデータをラッチしてしまう可能性をなくすように構成することで、安定した信頼性のあるデータ出力動作を実現することが出来る。
【図面の簡単な説明】
【図１】従来の半導体記憶装置における相補型データを出力する出力ラッチ回路を示す回路図である。
【図２】図１の出力ラッチ回路の動作タイミングを示すタイミング図である。
【図３】従来の半導体記憶装置における出力イネーブル信号を必要としない出力ラッチ回路を示す回路図である。
【図４】図３の出力ラッチ回路の動作タイミングを示すタイミング図である。
【図５】本発明の出力ラッチ回路を用いた半導体記憶装置の構成を示す図である。
【図６】本発明による出力ラッチ回路及びその周辺回路の詳細を示した回路図である。
【図７】図６の出力ラッチ回路の動作タイミングを示すタイミング図である。
【図８】出力ラッチ回路のＲＳフリップフロップによる誤ラッチの問題を説明するための図である。
【図９】誤ラッチを防ぐことが可能なＲＳフリップフロップのＮＡＮＤ回路の構成を示す図である。
【図１０】図９のＮＡＮＤ回路の機能を説明するためのタイミング図である。
【図１１】誤ラッチを防ぐことが可能なＲＳフリップフロップの構成を示す図である。
【図１２】図１１の出力ラッチ回路の動作を説明するためのタイミング図である。
【符号の説明】
３１ デコーダ及びコントロール回路
３２ 入力回路及びライトアンプ
３３ ワードラインドライバ
３４ コラムスイッチ
３５ ビットラインイコライズ回路
３６ メモリセルアレイ
３７ センスアンプ
３８ イコライズ回路
３９ 出力ラッチ回路
４０ 出力バッファ
【発明の属する技術分野】
本発明は、一般に出力ラッチ回路及び半導体装置に関し、詳しくは相補型データを出力する出力ラッチ回路及びそれを備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
図１は、従来の半導体記憶装置における相補型データを出力する出力ラッチ回路を示す。この出力ラッチ回路は、クロックドゲートインバータ１１乃至１４と、インバータ１５乃至１９を含む。センスアンプ出力である相補型信号ＳＯ及びＳＯＸ（信号名の最後のＸは論理反転された負論理信号を示す）が、クロックドゲートインバータ１１及び１２に入力される。クロックドゲートインバータ１３及びインバータ１５とでラッチを形成し、またクロックドゲートインバータ１４とインバータ１６とでもう１つのラッチを形成する。
【０００３】
出力イネーブル信号ＯＥ及びＯＥＸが、クロックドゲートインバータ１１乃至１４にゲート信号として供給される。各クロックドゲートインバータにおいて、出力イネーブル信号ＯＥがＨＩＧＨのときに、入力信号が反転されて出力信号として現れる。
【０００４】
図２は、図１の出力ラッチ回路の動作タイミングを示すタイミング図である。図２に示されるように、センスアンプ出力である相補型信号ＳＯ及びＳＯＸがタイミングＴ１近辺で現れ始め、センスアンプによってセンスされて信号レベルがＨＩＧＨ及びＬＯＷに確定される。その後タイミングＴ２で、出力イネーブル信号ＯＥが供給され、ゲート２段分に相当する時間後のタイミングＴ４で、ラッチ出力ＯＬ及びＯＬＸが現れる。ゲート２段分の遅延が発生するのは、例えばセンスアンプ出力ＳＯに関しては、クロックドゲートインバータ１２及びインバータ１６の２つのゲートを信号が通過した後に、ラッチ出力ＯＬＸとして現れるからである。更に、インバータ１８及び１７を介して、出力ラッチ回路の出力信号ＯＵＴ及びＯＵＴＸがタイミングＴ５で出力される。
【０００５】
上記説明から分かるように、図１の従来の出力ラッチ回路においては、センスアンプのデータが確定した後、タイミングＴ１からＴ２までのタイミングマージン、更にタイミングＴ２からＴ５までの３段のゲート遅延の後に、データが出力されることになる。このデータ出力タイミングの遅れを解決するために、出力イネーブル信号を必要としない出力ラッチ回路が提案されている。
【０００６】
図３は、従来の半導体記憶装置における出力イネーブル信号を必要としない出力ラッチ回路を示す。図３のこの出力ラッチ回路は、ＮＡＮＤ回路２１及び２２と、インバータ２３及び２４を含む。ＮＡＮＤ回路２１及び２２の出力は互いの入力とされ、ラッチを形成する。センスアンプ出力である相補型信号ＳＯＸ及びＳＯが、それぞれＮＡＮＤ回路２１及び２２の残りの入力に供給される。
【０００７】
図４は、図３の出力ラッチ回路の動作タイミングを示すタイミング図である。図４に示されるように、センスアンプ出力である相補型信号ＳＯ及びＳＯＸがタイミングＴ１近辺で現れ始め、センスアンプによってセンスされて信号レベルがＨＩＧＨ及びＬＯＷに確定される。その後ゲート１段分に相当する時間が経過したタイミングＴ２で、ラッチ出力ＯＬ及びＯＬＸの一方が現れる。更にゲート１段分に相当する時間が経過したタイミングＴ３で、ラッチ出力ＯＬ及びＯＬＸのもう一方が現れる。このような動作をするのは、データが変化する場合には、まずＮＡＮＤ回路２１及び２２の一方のＮＡＮＤ回路の出力が変化して、その出力変化がもう一方のＮＡＮＤ回路の入力を介して、このＮＡＮＤ回路の出力の変化として現れるからである。その後インバータ２４及び２３を介して、出力ラッチ回路の出力信号ＯＵＴ及びＯＵＴＸが出力されるが、一方はタイミングＴ３で出力され、もう一方はタイミングＴ４で出力される。
【０００８】
上記説明から分かるように、図３の従来の出力ラッチ回路においては、センスアンプのデータが確定した後、一方のデータはタイミングＴ１からＴ３までの２段のゲート遅延の後に出力され、もう一方のデータはタイミングＴ１からＴ４までの３段のゲート遅延の後に出力される。
【０００９】
【発明が解決しようとする課題】
上述のように、従来の出力ラッチ回路においては、出力イネーブル信号を使用する通常の構成でゲート４段分の遅延が生じ、また出力イネーブル信号を使用しない構成でも全てのデータが出力されるまでにはゲート３段分の遅延が生じてしまう。
【００１０】
以上を鑑みて、本発明は、高速に相補型データを出力信号として出力する出力ラッチ回路を提供すると共に、そのような出力ラッチ回路を備えた半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、増幅回路の相補型出力信号をそれぞれがラッチする入出力間に介在するゲート段数が１段である２つのラッチ回路を含み、該増幅回路を活性化する活性化信号により該ラッチ回路をリセットし、該ラッチ回路の各々は、該増幅回路からの出力信号を一方の入力に供給される２入力ＮＡＮＤ回路と、該ＮＡＮＤ回路の出力を入力とし該ＮＡＮＤ回路のもう一方の入力に出力を供給するインバータと、該第１のＮＡＮＤ回路の出力とグランドとの間で直列接続され、一方は該増幅回路からの該出力信号をゲート入力とし、もう一方は該活性化信号をゲート入力とする２つのトランジスタを含み、該ＮＡＮＤ回路の出力を該ラッチ回路の出力とすることを特徴とする。
【００１２】
上記半導体装置においては、センスアンプ等の増幅回路を活性化するのと同一のタイミングでラッチ回路をリセットして、増幅回路の出力信号を入出力間に介在するゲート段数が１段であるラッチ回路でラッチする。従って、ラッチが完了するまでの時間は、増幅回路の出力が確定してからゲート一段分の遅延時間である。ラッチ回路の出力を一段分の遅延の出力バッファを介して出力するとしても、増幅回路の出力が確定してからゲート二段分の遅延時間でデータを出力することが出来る。
【００１４】
また本発明においては、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ラッチ回路が誤ったデータをラッチしてしまう可能性をなくす為に、上記ＮＡＮＤ回路は、該インバータの出力をゲート入力とし電源電位にソース端が接続され該ＮＡＮＤ回路の出力にドレイン端が接続されるＰＭＯＳトランジスタと、該インバータの出力をゲート入力とし該ＰＭＯＳトランジスタのドレイン端にドレイン端が接続されるＮＭＯＳトランジスタと、該増幅回路からの該出力信号をゲート入力とし該ＮＭＯＳトランジスタのソース端にドレイン端が接続されグランド電位にソース端が接続されるＮＭＯＳトランジスタと、該増幅回路からの該出力信号をゲート入力として、該ＮＡＮＤ回路の出力にドレイン端が接続され、該増幅回路からの該出力信号の相補信号をソース入力とするＰＭＯＳトランジスタを含むように構成される。
【００１５】
上記構成では、後者のＰＭＯＳトランジスタのゲートには、例えばセンスアンプ出力ＳＯが供給され、ソースはセンスアンプ出力ＳＯＸに接続される。センスアンプ出力ＳＯがＬＯＷ方向に引っ張られるとき、センスアンプ出力ＳＯとセンスアンプ出力ＳＯＸとは同電位を保っている。従って、ＰＭＯＳトランジスタのゲート・ソース間には電位差が無く、トランジスタ導通に必要な閾値電圧が発生しない。従って、ＮＡＮＤ回路の出力が誤ってＨＩＧＨになることはなく、誤ったデータがラッチされることも無い。
【００１６】
また本発明においては、増幅回路の相補型出力信号をそれぞれがラッチする入出力間に介在するゲート段数が１段である２つのラッチ回路を含み、該増幅回路を活性化する活性化信号により該ラッチ回路をリセットする構成において、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ラッチ回路が誤ったデータをラッチしてしまう可能性をなくす為に、上記ラッチ回路の各々は、該増幅回路からの出力信号を一方の入力に供給される２入力型の第１のＮＡＮＤ回路と、該第１のＮＡＮＤ回路の出力を一方の入力とし、もう一方の入力にリセット信号を受け取り、該第１のＮＡＮＤ回路のもう一方の入力に出力を供給する２入力型の第２のＮＡＮＤ回路と、該第１のＮＡＮＤ回路の出力とグランドとの間で直列接続され、一方は該増幅回路からの該出力信号をゲート入力とし、もう一方は該活性化信号をゲート入力とする２つのトランジスタを含み、該ＮＡＮＤ回路の出力を該ラッチ回路の出力とし、該リセット信号が活性化される期間ラッチ機能を停止する構成とされる。
【００１７】
上記構成では、ラッチ回路のデータラッチ機能を一時的に停止することで、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ラッチ回路が誤ったデータをラッチしてしまう可能性をなくすことが出来る。
【００１８】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１９】
図５は、本発明の出力ラッチ回路を用いた半導体記憶装置の構成を示す図である。
【００２０】
図５の半導体記憶装置は、デコーダ及びコントロール回路３１、入力回路及びライトアンプ３２、ワードラインドライバ３３、コラムスイッチ３４、ビットラインイコライズ回路３５、メモリセルアレイ３６、センスアンプ３７、イコライズ回路３８、出力ラッチ回路３９、及び出力バッファ４０を含む。
【００２１】
デコーダ及びコントロール回路３１は、外部よりアドレス信号、クロック信号、及びコントロール信号を受け取る入力回路と、コマンドをデコードしてデコード結果に従い半導体記憶装置の各部分を制御するコマンドデコード／制御回路を含む。デコーダ及びコントロール回路３１は、アドレスデコード結果を、ワードラインドライバ３３及びコラムスイッチ３４に供給する。
【００２２】
ワードラインドライバ３３は、デコードアドレスが指定するワードのワード線を活性化し、そのワード線に接続されたメモリセルのデータを、ビット線を介してコラムスイッチ３４に供給する。これらのワード線、ビット線、メモリセル等はメモリセルアレイ３６に設けられている。コラムスイッチ３４は、デコードアドレスが指定するコラムを選択して、そのコラムに対応するビット線のデータを、センスアンプ３７に供給する。なおここで、ビットラインイコライズ回路３５は、データ読み出し前にビット線を所定電位に設定して、一対のビット線間での電位を等電位とするために設けられる。
【００２３】
センスアンプ３７は、読み出されたデータを増幅して、センスアンプ出力ＳＯ及びＳＯＸとして出力ラッチ回路３９に供給する。ここで取り扱われるデータは、正論理と負論理とがペアになった相補型のデータである。出力ラッチ回路３９は、読み出されたデータをラッチして、ラッチ出力ＯＬ及びＯＬＸとして出力バッファ４０に供給する。出力バッファ４０は、供給されたデータを半導体記憶装置外部に出力する。なおここで、イコライズ回路３８は、データ読み出し前にデータ線を所定電位に設定して、一対のデータ線間での電位を等電位とするために設けられる。
【００２４】
入力回路及びライトアンプ３２は、外部からの書き込みデータとして入力信号を受け取り、アンプにより増幅した後に、書き込みデータをコラムスイッチ３４に供給する。この書き込みデータは、データ読み出し時の場合と逆の経路をたどり、コラムスイッチ３４及びビット線等を介して、メモリセルアレイ３６の選択されたワードのメモリセルに書き込まれる。
【００２５】
上記半導体記憶装置において、出力ラッチ回路３９は、本発明による高速な動作が可能な回路であり、センスアンプ３７を活性化するセンスアンプ活性化信号ＳＥによって駆動されることを特徴とする。
【００２６】
図６は、本発明による出力ラッチ回路３９及びその周辺回路の詳細を示した回路図である。
【００２７】
図６の出力ラッチ回路３９は、ＲＳフリップフロップ１０１及び１０２を含む。ＲＳフリップフロップ１０１は、ＮＡＮＤ回路５１、インバータ５２、及びＮＭＯＳトランジスタ５３及び５４を含み、ＲＳフリップフロップ１０２は、ＮＡＮＤ回路５６、インバータ５７、及びＮＭＯＳトランジスタ５８及び５９を含む。ＲＳフリップフロップ１０１及び１０２の各々には、リセット入力として、センスアンプ活性化信号ＳＥがデコーダ及びコントロール回路３１（図５）から供給される。
【００２８】
また図６のコラムスイッチ３４は、ＰＭＯＳトランジスタ６１及び６２を含む。デコーダ及びコントロール回路３１（図５）からの対応するコラムスイッチ信号ＣＳＷがＬＯＷになると、ＰＭＯＳトランジスタ６１及び６２が導通されて、ビット線ＢＬＸ及びＢＬがセンスアンプ３７に接続される。
【００２９】
センスアンプ３７は、ＰＭＯＳトランジスタ７１及び７２、ＮＭＯＳトランジスタ７３乃至７５を含む。デコーダ及びコントロール回路３１（図５）からのセンスアンプ活性化信号ＳＥがＨＩＧＨになると、センスアンプが活性化されて、ビット線ＢＬＸ及びＢＬから供給された信号を増幅する。この信号は、センスアンプ３７の出力信号ＳＯＸ及びＳＯとして、出力ラッチ回路３９に供給される。
【００３０】
イコライズ回路３８は、ＰＭＯＳトランジスタ８１乃至８３を含む。デコーダ及びコントロール回路３１（図５）からのイコライズ信号ＥＱがＬＯＷになると、ＰＭＯＳトランジスタ８１乃至８３が導通され、センスアンプの出力を所定の電位（ＨＩＧＨ電位）に設定すると共に、２本のデータ線間の電位を等しくする。
【００３１】
出力ラッチ回路３９のラッチ出力ＯＬ及びＯＬＸは、出力バッファ４０に供給される。出力バッファ４０は、インバータ９１及び９２を含み、供給された相補型データを、半導体記憶装置外部に出力データＯＵＴＸ及びＯＵＴとして出力する。
【００３２】
図７は、図６の出力ラッチ回路の動作タイミングを示すタイミング図である。
【００３３】
まずセンスアンプ活性化信号ＳＥがタイミングＴ１でＨＩＧＨになると、センスアンプ３７が動作を開始し、センスアンプ出力ＳＯ及びＳＯＸが現れ始める。所定の時間の後に、センスアンプ３７のセンス動作によって、センスアンプ出力ＳＯ及びＳＯＸは確定される。センスアンプ出力ＳＯ及びＳＯＸが現れて確定するのは、タイミングＴ１から１ゲート時間後であるタイミングＴ２近辺である。また更に、センスアンプ活性化信号ＳＥに応答して、タイミングＴ１から１ゲート時間後であるタイミングＴ２で、出力ラッチ回路３９のラッチ出力ＯＬ及びＯＬＸがリセットされる。これはセンスアンプ活性化信号ＳＥによってＮＭＯＳトランジスタ５４及び５９が導通され、またこの時ＮＭＯＳトランジスタ５３及び５８は導通状態にあるので、ラッチ出力ＯＬ及びＯＬＸがグランドに接続されるからである。
【００３４】
その後、確定したセンスアンプ出力ＳＯＸ及びＳＯは、出力ラッチ回路３９のＮＡＮＤ回路５１及び５６を介して、ラッチ出力ＯＬ及びＯＬＸとして現れる。ラッチ出力ＯＬ及びＯＬＸが現れるタイミングは、ＮＡＮＤ回路５１及び５６の一段のゲートをセンスアンプ出力信号ＳＯＸ及びＳＯが通過した後であるので、タイミングＴ３となる。このラッチ出力ＯＬ及びＯＬＸは、それぞれのＲＳフリップフロップ１０１及び１０２にラッチされる。なおラッチ動作が完了するときには、リセット信号（センスアンプ活性化信号ＳＥ）はＬＯＷとなっている。
【００３５】
出力ラッチ回路３９のＲＳフリップフロップ１０１及び１０２のラッチ出力ＯＬ及びＯＬＸは、出力バッファ４０に供給される。出力バッファ４０は、供給された相補型データを、インバータ９１及び９２を介して、半導体記憶装置外部に出力データＯＵＴＸ及びＯＵＴとして出力する。出力データＯＵＴＸ及びＯＵＴの出力タイミングは、インバータ９１及び９２によってゲート一段分遅れ、タイミングＴ４となる。なおラッチ出力ＯＬ及びＯＬＸのうちＬＯＷデータは、タイミングＴ２におけるリセット以降変化しないので、これに対応する出力データＯＵＴＸ及びＯＵＴのＨＩＧＨデータは、実質的にはタイミングＴ３で出力される。
【００３６】
以上のようにして本発明においては、タイミングＴ２におけるセンスアンプの起動から、ＨＩＧＨ出力はゲート一段分遅れたタイミングＴ３で出力され、ＬＯＷ出力はゲート二段分遅れたタイミングＴ３で出力される。従って、従来のラッチ出力回路を使用した場合と比較して、データ出力タイミングを早めることが出来る。
【００３７】
図８は、出力ラッチ回路のＲＳフリップフロップによる誤ラッチの問題を説明するための図である。
【００３８】
センスアンプ３７の相補型出力ＳＯ及びＳＯＸは、イコライズされて、データ出力前には両方がＨＩＧＨの状態になっている。センスアンプ３７が活性化されると、相補型出力ＳＯ及びＳＯＸは、理想的には相補データの一方だけがＬＯＷに推移して、ＨＩＧＨであるべきデータはイコライズされたＨＩＧＨのレベルにそのまま留まることが好ましい。しかし実際には図８に示すように、センスアンプ３７が活性化されると、センスアンプ３７の相補型出力ＳＯ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。その後、センスアンプ３７のセンス動作によって、一方のデータはＬＯＷになり他方のデータはＨＩＧＨに戻される。
【００３９】
この時、本来ＨＩＧＨであるべきセンスアンプ出力に対応する本来ＬＯＷであるべきラッチ出力（ＯＬ及びＯＬＸの何れか一方）は、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ＨＩＧＨ方向に推移することになる。この推移する量がある程度大きくなると、ＲＳフリップフロップ１０１或いは１０２が誤ったデータをラッチしてしまう可能性がある。即ち、本来ＬＯＷのデータをラッチすべきところが、ＨＩＧＨのデータをラッチしてしまう可能性がある。このような誤ラッチが発生すると、図８に示されるように、出力バッファ４０の出力ＯＵＴ及びＯＵＴＸが両方共にＬＯＷになってしまう。
【００４０】
従ってこのような誤ラッチを防ぐような構成とすることが好ましい。
【００４１】
図９は、誤ラッチを防ぐことが可能なＲＳフリップフロップのＮＡＮＤ回路の構成を示す図である。
【００４２】
図９は、ＲＳフリップフロップ１０１或いは１０２のＮＡＮＤ回路５１或いは５６の回路構成を示す。図９のＮＡＮＤ回路は、ＰＭＯＳトランジスタ１１１、ＮＭＯＳトランジスタ１１２及び１１３、及びＰＭＯＳトランジスタ１１４を含む。この回路構成自体は、従来の一般のＮＡＮＤ回路の構成であるが、本発明においては、ＰＭＯＳトランジスタ１１４のソースは、このＮＡＮＤ回路の入力であるセンスアンプ出力ではない方のセンスアンプ出力に接続される。即ち、ＮＡＮＤ回路の入力がセンスアンプ出力ＳＯである場合には、ＰＭＯＳトランジスタ１１４のソースは、センスアンプ出力ＳＯＸに接続される。また逆に、ＮＡＮＤ回路の入力がセンスアンプ出力ＳＯＸである場合には、ＰＭＯＳトランジスタ１１４のソースは、センスアンプ出力ＳＯに接続される。
【００４３】
図１０は、図９のＮＡＮＤ回路の機能を説明するためのタイミング図である。
【００４４】
図１０に示されるように、センスアンプ３７が活性化されると、センスアンプ３７の相補型出力ＳＯ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。ここでは例えばセンスアンプ出力ＳＯが、本来ＨＩＧＨである信号であるとする。この時、センスアンプ出力ＳＯを入力とするＮＡＮＤ回路において、ＰＭＯＳトランジスタ１１４のソースはセンスアンプ出力ＳＯＸに接続される。センスアンプ出力ＳＯがＬＯＷ方向に引っ張られるとき、図１０に示されるように、センスアンプ出力ＳＯとセンスアンプ出力ＳＯＸとは同電位を保っている。従って、ＰＭＯＳトランジスタ１１４のゲート・ソース間には、電位差が無く、トランジスタ導通に必要な閾値電圧が発生しない。従って、図１０に示されるように、ＮＡＮＤ回路の出力が誤ってＨＩＧＨになることはなく、誤ったデータがラッチされることも無い。従って、出力バッファ４０の出力信号ＯＵＴ及びＯＵＴＸは、正しいデータレベルとなる。
【００４５】
なおＬＯＷであるセンスアンプ出力ＳＯＸを入力とするＮＡＮＤ回路においては、センスアンプ出力が確定して、センスアンプ出力ＳＯとセンスアンプ出力ＳＯＸとに充分な電位差が発生した時点では、ＰＭＯＳトランジスタ１１４は通常と同様に動作するので、ＮＡＮＤ回路出力はＨＩＧＨとなる。
【００４６】
以上のようにして、本発明においては、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ＲＳフリップフロップが誤ったデータをラッチしてしまう可能性をなくし、安定した信頼性のあるデータ出力動作を実現することが出来る。
【００４７】
図１１は、誤ラッチを防ぐことが可能なＲＳフリップフロップの構成を示す図である。
【００４８】
図９においては、ＲＳフリップフロップ１０１及び１０２のＮＡＮＤ回路が誤った信号を出力しないようにすることで、誤ラッチを防ぐようにしていた。それに対して図１１の構成では、ＮＡＮＤ回路５１及び５６は誤ったデータ入力に対しては誤ったデータを出力するが、この誤ったデータをラッチすることが無いように、データにノイズが存在する期間にはラッチのループを遮断するようにする。
【００４９】
図９において、出力ラッチ回路３９Ａは、ＲＳフリップフロップ１０１Ａ及び１０２Ａを含む。ＲＳフリップフロップ１０１Ａは、ＮＡＮＤ回路５１、ＮＭＯＳトランジスタ５３及び５４、及びＮＡＮＤ回路１２１を含み、ＲＳフリップフロップ１０２Ａは、ＮＡＮＤ回路５６、ＮＭＯＳトランジスタ５８及び５９、及びＮＡＮＤ回路１２２を含む。ＮＡＮＤ回路１２１及び１２２は、図６の出力ラッチ回路３９のインバータ５２及び５７を置き換えるように設けられている。
【００５０】
図９のＲＳフリップフロップ１０１Ａ及び１０２Ａでは、ラッチのループを構成するＮＡＮＤ回路１２１及び１２２の一方の入力に、第２のリセット信号ＬＣＸＸを供給する構成となっている。この第２のリセット信号ＬＣＸＸをＬＯＷにすることで、ラッチのループを遮断して、データラッチ機能が働かないように制御することが出来る。
【００５１】
図１２は、図１１の出力ラッチ回路の動作を説明するためのタイミング図である。
【００５２】
図１２に示されるように、センスアンプ３７が活性化されると、センスアンプ３７の相補型出力ＳＯ及びＳＯＸは、両方共に一旦ＬＯＷ方向に推移する。ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ＬＯＷであるべきラッチ出力（ＯＬ及びＯＬＸの何れか）がＨＩＧＨ方向に一時的に推移することになる。この推移する量がある程度大きくなると、データを誤ラッチしてしまう可能性があるが、図１１の構成では、第２のリセット信号ＬＣＸＸがＬＯＷである期間は、ラッチ回路のデータラッチ機能は停止状態となっている。従って、図１２において、タイミングＴ３においてラッチ出力ＯＬ或いはＯＬＸにノイズが発生しても、このノイズを誤ってデータとして認識しラッチしてしまうことは無い。ラッチ出力ＯＬ或いはＯＬＸにノイズが発生するタイミングＴ３以降は、第２のリセット信号ＬＣＸＸは非活性状態（ＨＩＧＨ）に戻るので、正常なノイズの無いデータがラッチされることになる。従って、出力バッファ４０の出力信号ＯＵＴ及びＯＵＴＸは、正しいデータレベルとなる。
【００５３】
図１２から分かるように、第２のリセット信号ＬＣＸＸは、ラッチ出力ＯＬ或いはＯＬＸにノイズが発生するタイミングＴ３以前にＬＯＷレベルに活性化され、センスアンプ出力ＳＯ及びＳＯＸが、イコライズされる前にＨＩＧＨに非活性化される信号であればよい。
【００５４】
以上のようにして、本発明においては、出力ラッチ回路のデータラッチ機能を一時的に停止することで、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ＲＳフリップフロップが誤ったデータをラッチしてしまう可能性をなくし、安定した信頼性のあるデータ出力動作を実現することが出来る。
【００５５】
なお上記実施例は、半導体記憶装置を例として説明したが、本発明の出力ラッチ回路は、半導体記憶装置への応用に限られることなく、センスアンプのような増幅回路の出力をラッチして装置外部に出力する装置であれは、任意の装置に対して適用可能である。
【００５６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５７】
【発明の効果】
本発明においては、センスアンプの相補型出力信号をそれぞれがラッチする入出力間に介在するゲート段数が１段である２つのラッチ回路を用い、センスアンプを活性化する活性化信号によりラッチ回路をリセットすることを特徴とする。
【００５８】
上記構成においては、センスアンプを活性化するのと同一のタイミングでラッチ回路をリセットして、センスアンプ出力信号を入出力間に介在するゲート段数が１段であるラッチ回路でラッチする。従って、ラッチが完了するまでの時間は、センスアンプの出力が確定してからゲート一段分の遅延時間である。ラッチ回路の出力を一段分の遅延の出力バッファを介して出力するとしても、センスアンプの出力が確定してからゲート二段分の遅延時間でデータを出力することが出来る。
【００５９】
また本発明においては、ＨＩＧＨであるべきセンスアンプ出力がＬＯＷ方向に引っ張られるのに応答して、ラッチ回路が誤ったデータをラッチしてしまう可能性をなくすように構成することで、安定した信頼性のあるデータ出力動作を実現することが出来る。
【図面の簡単な説明】
【図１】従来の半導体記憶装置における相補型データを出力する出力ラッチ回路を示す回路図である。
【図２】図１の出力ラッチ回路の動作タイミングを示すタイミング図である。
【図３】従来の半導体記憶装置における出力イネーブル信号を必要としない出力ラッチ回路を示す回路図である。
【図４】図３の出力ラッチ回路の動作タイミングを示すタイミング図である。
【図５】本発明の出力ラッチ回路を用いた半導体記憶装置の構成を示す図である。
【図６】本発明による出力ラッチ回路及びその周辺回路の詳細を示した回路図である。
【図７】図６の出力ラッチ回路の動作タイミングを示すタイミング図である。
【図８】出力ラッチ回路のＲＳフリップフロップによる誤ラッチの問題を説明するための図である。
【図９】誤ラッチを防ぐことが可能なＲＳフリップフロップのＮＡＮＤ回路の構成を示す図である。
【図１０】図９のＮＡＮＤ回路の機能を説明するためのタイミング図である。
【図１１】誤ラッチを防ぐことが可能なＲＳフリップフロップの構成を示す図である。
【図１２】図１１の出力ラッチ回路の動作を説明するためのタイミング図である。
【符号の説明】
３１ デコーダ及びコントロール回路
３２ 入力回路及びライトアンプ
３３ ワードラインドライバ
３４ コラムスイッチ
３５ ビットラインイコライズ回路
３６ メモリセルアレイ
３７ センスアンプ
３８ イコライズ回路
３９ 出力ラッチ回路
４０ 出力バッファ
Claims (3)
- 増幅回路の相補型出力信号をそれぞれがラッチする入出力間に介在するゲート段数が１段である２つのラッチ回路を含み、該増幅回路を活性化する活性化信号により該ラッチ回路をリセットし、
該ラッチ回路の各々は、
該増幅回路からの出力信号を一方の入力に供給される２入力ＮＡＮＤ回路と、
該ＮＡＮＤ回路の出力を入力とし該ＮＡＮＤ回路のもう一方の入力に出力を供給するインバータと、
該第１のＮＡＮＤ回路の出力とグランドとの間で直列接続され、一方は該増幅回路からの該出力信号をゲート入力とし、もう一方は該活性化信号をゲート入力とする２つのトランジスタ
を含み、該ＮＡＮＤ回路の出力を該ラッチ回路の出力とすることを特徴とする半導体装置。 - 該ＮＡＮＤ回路は、
該インバータの出力をゲート入力とし電源電位にソース端が接続され該ＮＡＮＤ回路の出力にドレイン端が接続されるＰＭＯＳトランジスタと、
該インバータの出力をゲート入力とし該ＰＭＯＳトランジスタのドレイン端にドレイン端が接続されるＮＭＯＳトランジスタと、
該増幅回路からの該出力信号をゲート入力とし該ＮＭＯＳトランジスタのソース端にドレイン端が接続されグランド電位にソース端が接続されるＮＭＯＳトランジスタと、
該増幅回路からの該出力信号をゲート入力として、該ＮＡＮＤ回路の出力にドレイン端が接続され、該増幅回路からの該出力信号の相補信号をソース入力とするＰＭＯＳトランジスタを含むことを特徴とする請求項１記載の半導体装置。 - 増幅回路の相補型出力信号をそれぞれがラッチする入出力間に介在するゲート段数が１段である２つのラッチ回路を含み、該増幅回路を活性化する活性化信号により該ラッチ回路をリセットし、
該ラッチ回路の各々は、
該増幅回路からの出力信号を一方の入力に供給される２入力型の第１のＮＡＮＤ回路と、
該第１のＮＡＮＤ回路の出力を一方の入力とし、もう一方の入力にリセット信号を受け取り、該第１のＮＡＮＤ回路のもう一方の入力に出力を供給する２入力型の第２のＮＡＮＤ回路と、
該第１のＮＡＮＤ回路の出力とグランドとの間で直列接続され、一方は該増幅回路からの該出力信号をゲート入力とし、もう一方は該活性化信号をゲート入力とする２つのトランジスタ
を含み、該ＮＡＮＤ回路の出力を該ラッチ回路の出力とし、該リセット信号が活性化される期間ラッチ機能を停止することを特徴とする半導体装置。
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