JPH10214894A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 下地パターンに整合してコンタクトホールを
開口する半導体装置の製造技術に係り、特に、半導体装
置の更なる微細化に対応しうる半導体装置及びその製造
方法を提供する。 【解決手段】 下地基板１０上に、上面が絶縁膜２０に
覆われた配線１８を形成する工程と、配線１８が形成さ
れた下地基板１０上に絶縁膜２４と絶縁膜２６とを順次
堆積する工程と、絶縁膜２４をストッパとして絶縁膜２
６をエッチングし、配線１８が形成された領域を含む領
域に開口部を形成する工程と、開口部内の絶縁膜２４を
エッチングし、配線１８の側壁に絶縁膜２４よりなるサ
イドウォール３０を形成するとともに、下地基板１０に
接続されるコンタクトホール３４、３６を配線１８に整
合して形成する工程とにより半導体装置を製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に係り、特に、下地パターンに整合してコンタクト
ホールを開口する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ＬＳＩの大規模化に伴い、素子の微細化
が追求されている。より微細な寸法のゲート、配線、コ
ンタクトホールを有する半導体集積回路を実現するため
に、従来より、フォトリソグラフィーにおける露光波長
を短波長化して解像力を向上することが行われている。
【０００３】このようにして最小解像寸法を縮小する一
方で、リソグラフィー工程間の位置合わせマージンを小
さくするデバイス構造が種々検討されており、形成する
パターンの寸法を縮小せずにデバイスの寸法を小さくす
ることが試みられている。このようなデバイス構造とし
ては、例えば、セルフアラインコンタクト（Self-Align
ed Contact：以下、ＳＡＣと呼ぶ）が知られている。
【０００４】従来のＳＡＣ構造について、ＳＡＣ構造を
用いない場合と比較して説明する。図２４（ａ）に示す
ように、シリコン基板２００上に２本のゲート電極２０
８が形成されており、その上層に層間絶縁膜２２６が形
成されている場合において、２本のゲート電極２０８の
間を通してシリコン基板２００までコンタクトホール２
２８を開口する場合、コンタクトホール２２８を開口す
る際の位置合わせ精度を考慮して、予めゲート電極２０
８を配置する必要がある。
【０００５】即ち、コンタクトホール２２８に導電膜を
埋め込んだ際に導電膜とゲート電極とが短絡しないよう
に、コンタクトホール２２８とゲート電極２０８との間
隔ａは少なくとも位置合わせ精度以上は確保しなければ
ならない（図２４（ｂ））。従って、ゲート電極２０８
の間隔がコンタクトホールに影響され、これ以上の微細
化が困難となる。
【０００６】これに対し、ＳＡＣ構造の場合には、図２
４（ｃ）に示すように、ゲート電極２０８は、層間絶縁
膜２２６とエッチング選択性のある絶縁膜２３０で覆わ
れている。このため、層間絶縁膜２２６をエッチングす
るときには絶縁膜２３０がエッチングストッパとして機
能し、絶縁膜２３２（ゲート電極２０８上の絶縁膜やサ
イドウォール）を過剰のエッチングから保護するので、
絶縁膜２３２のオーバーエッチングによってゲート電極
２０８が開口２２８内に露出することはない。従って、
コンタクトホール２２８に導電膜を埋め込む際にも、導
電膜とゲート電極２０８とが短絡することはない。
【０００７】従って、コンタクトホール２２８を形成す
るリソグラフィー工程において位置ずれが生じた場合に
も、シリコン基板２００の開口部はゲート電極２０８と
絶縁膜２３０によってのみ決定されるので、図２４
（ｄ）に示すように、ゲート電極２０８とコンタクトホ
ール２３０とを、位置合わせが多少ずれても所定の位置
に開口部を設けることができる。これにより、素子の微
細化が可能となる。
【０００８】次に、ＤＲＡＭのセルアレイ部の構造を例
にして、ＳＡＣ構造を用いた従来の半導体装置の製造方
法を具体的に説明する。まず、シリコン基板２００上
に、例えば通常のＬＯＣＯＳ法を用いて素子分離膜２０
２を形成し、素子領域２０４を画定する。次いで、例え
ば熱酸化法により、素子領域２０４にゲート絶縁膜２０
６を形成する。
【０００９】続いて、ゲート絶縁膜２０６上に、ゲート
電極２０８を形成する。例えば、ドープトポリシリコン
膜とシリコン酸化膜よりなる絶縁膜とを連続してＣＶＤ
法により堆積した後、リソグラフィ技術及びエッチング
技術を用いてこれら積層膜を同一のパターンに加工し、
上面が絶縁膜２１０によって覆われたゲート電極２０８
を形成する（図２５（ａ））。
【００１０】この後、ゲート電極２０８をマスクとして
イオン注入を行い、素子領域にＬＤＤ構造の低濃度拡散
層となる不純物ドープ領域２１２を形成する。次いで、
全面に、例えばシリコン酸化膜よりなる絶縁膜２１４を
堆積する（図２５（ｂ））。続いて、絶縁膜２１４を異
方性エッチングを用いてエッチバックし、ゲート電極２
０８の側壁にサイドウォール２１６を形成する。
【００１１】続いて、ゲート電極及びサイドウォールを
マスクとしてイオン注入を行い、ＬＤＤ構造の高濃度拡
散層となる不純物ドープ領域２１８を形成する（図２５
（ｃ））。この後、例えば１０００℃１０秒間の熱処理
を行って注入した不純物を活性化し、ＬＤＤ構造のソー
ス／ドレイン拡散層２２０、２２２を形成する。
【００１２】次いで、全面に、例えばシリコン窒化膜よ
りなるエッチングストッパ膜２２４を堆積する。エッチ
ングストッパ膜２２４は、上層に堆積する層間絶縁膜に
コンタクトホールを開口する際に下地が削れないように
保護膜として用いる膜である。続いて、例えばシリコン
酸化膜よりなる絶縁膜を堆積した後、例えばＣＭＰ（化
学的機械的研磨：Chemical Mechanical Polishing）法
によりその表面を研磨し、表面が平坦化された層間絶縁
膜２２６を形成する（図２６（ａ））。層間絶縁膜２２
６には、エッチングストッパ膜２２４に対してエッチン
グの選択性が得られる材料を適用する。
【００１３】この後、通常のリソグラフィ技術及びエッ
チング技術を用い、ソース／ドレイン拡散層２２０、２
２２上に開口されたコンタクトホール２２８を形成す
る。コンタクトホール２２８をエッチングする際に、シ
リコン窒化膜に対して充分な選択比が得られるシリコン
酸化膜のエッチング条件を用いて層間絶縁膜２２６をエ
ッチングすることにより、コンタクトホール２２８の一
部がゲート電極２０８上に乗り上げるような場合にも、
エッチングストッパ膜２２４はほとんどエッチングされ
ない。
【００１４】したがって、サイドウォール２１６やゲー
ト電極２０８上の絶縁膜２１０が過剰にエッチングされ
ることもなく、安定してコンタクトホール２２８を開口
することができる。次いで、エッチングストッパ膜２２
４をエッチングし、コンタクトホール２２８内にソース
／ドレイン拡散層２２０、２２２を露出する（図２６
（ｃ））。
【００１５】なお、エッチングストッパ膜２２４のエッ
チングの際には、通常は異方性エッチングは用いず、等
方的にエッチングが進行するウェットエッチングが用い
られている。この理由は２つある。一つは、エッチング
ストッパ膜がサイドウォールとして残存するとコンタク
ト領域が狭くなり、コンタクト抵抗が高くなるからであ
る。もう一つは、異方性エッチングのダメージによりシ
リコン基板中に結晶欠陥が導入されるのを防止するため
である。
【００１６】このようにしてコンタクトホール２２８を
開口することにより、コンタクトホール２２８の形成領
域はゲート電極２０８にオーバーラップするように設け
ることができるので、リソグラフィー工程における位置
合わせズレによってレジストのパターニングが多少ずれ
た場合にも、コンタクトホール２２８はゲート電極２０
８又は素子分離膜２０２に整合して開口されることにな
る。
【００１７】
【発明が解決しようとする課題】しかしながら、ＬＳＩ
の更なる高集積化に伴い、上記従来の半導体装置の製造
方法における新たな課題が明らかとなった。半導体装置
の高集積化を図るには、より小さい領域に多くのトラン
ジスタを形成する必要があり、ゲート電極２０８の間隔
はより狭くなる。例えば、ＤＲＡＭでは一世代毎にパタ
ーンサイズは約０．７倍になるため、二世代で約１／２
に縮小されることになる。一方、図２５及び図２６に示
す半導体装置の製造方法においてエッチングストッパ膜
２２４を充分に機能させるには、従来とほぼ同等の膜厚
が必要となる。
【００１８】この結果、これら条件を満足しつつ半導体
装置を構成すると、ゲート電極２０８間のコンタクト領
域はエッチングストッパ膜２２４によって完全に埋め込
まれることになる（図２７）。ここで、ゲート電極２０
８間のコンタクト領域にコンタクトホール２２８を開口
するためには埋め込まれたエッチングストッパ膜２２４
を除去する必要があるが、この領域のエッチングストッ
パ膜２２４を除去することは非常に困難であった。
【００１９】すなわち、前述のようなウェットエッチン
グを用いて埋め込まれたエッチングストッパ膜を除去す
るには、ゲート電極２０８の高さ程の膜厚分だけエッチ
ングストッパ膜をエッチングしなければならないが、層
間絶縁膜下のエッチングストッパ膜２２４にも同程度の
サイドエッチングが生じることになる。この結果、例え
ばゲート電極２０８上のエッチングストッパ膜２２４は
全てエッチングされてしまい、層間絶縁膜２２６に形成
した微細なパターンが崩れてしまうことがあった。
【００２０】また、異方性エッチングを用いてエッチン
グストッパ膜２２４を除去する場合には、ウェットエッ
チングほどのエッチング選択比を確保できないため、サ
イドウォール２１６上のエッチングストッパ膜２２４が
除去された後にエッチングを進行してゲート電極２０８
間のエッチングストッパ膜２２４を除去すると、サイド
ウォール２１６の膜減りが生じ、場合によってはゲート
電極２０８がコンタクトホール２２８内に露出すること
があった。コンタクトホール２２８内にゲート電極２０
８が露出すると、ゲート電極２０８とソース／ドレイン
拡散層２２０、２２２とが短絡することとなり、トラン
ジスタが正常に動作しなくなることがあった。
【００２１】また、ゲート電極の高さほどのストッパ膜
をエッチング除去する際にこれを完全に除去するには、
層間絶縁膜の厚さのばらつき（ゲート電極の高さ）や、
エッチング量のばらつき等を考慮してオーバー気味にエ
ッチングを処す必要がある。この過剰エッチング量は、
絶縁膜の厚さにほぼ比例する。エッチングストッパが厚
く埋め込まれる場合、オーバーエッチング量も増えるこ
とになる。従って、従来の方法ではシリコン基板の受け
るダメージが大きくならざるを得なかった。
【００２２】本発明の目的は、コンタクトホールの開口
技術に関し、半導体装置の更なる微細化に対応しうる半
導体装置の製造方法を提供することにある。
【００２３】
【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上に形成された素子分離膜によって
画定された素子領域と、前記素子領域上に形成された第
１の配線と、前記第１の配線の上面及び側面を覆う絶縁
膜と、前記絶縁膜が形成された前記半導体基板上に形成
され、前記素子領域を含む領域に開口部が形成された層
間絶縁膜と、前記層間絶縁膜及び／又は前記絶縁膜上に
延在して形成され、前記素子領域に接続された第２の配
線とを有することを特徴とする半導体装置によって達成
される。このようにして半導体装置を構成すれば、リソ
グラフィー工程におけるルールを緩めて微細な開口を容
易に形成することができる。
【００２４】また、上記の半導体装置において、前記素
子領域上に複数の前記第１の配線が延在し、前記第２の
配線は、前記第１の配線間の前記素子領域に接続されて
いることが望ましい。また、上記の半導体装置におい
て、前記絶縁膜と前記層間絶縁膜とはほぼ等しい高さを
有し、前記第２の配線は、前記層間絶縁膜及び／又は前
記絶縁膜の間に埋め込まれていることが望ましい。
【００２５】また、上記目的は、下地基板上に、上面が
第１の絶縁膜に覆われた第１の配線を形成する第１の配
線形成工程と、前記第１の配線が形成された前記下地基
板上に、第２の絶縁膜と第３の絶縁膜とを順次堆積する
絶縁膜堆積工程と、前記第２の絶縁膜をストッパとして
前記第３の絶縁膜をエッチングし、前記第１の配線が形
成された領域を含む第１の領域に開口部を形成する開口
部形成工程と、前記開口部内の前記第２の絶縁膜をエッ
チングし、前記第１の配線の側壁に前記第２の絶縁膜よ
りなるサイドウォールを形成するとともに、前記下地基
板に接続されるコンタクトホールを前記第１の配線に整
合して形成するコンタクトホール形成工程とを有するこ
とを特徴とする半導体装置の製造方法によって達成され
る。このようにして半導体装置を製造し、エッチングス
トッパ膜となる第２の絶縁膜をサイドウォール用の絶縁
膜と兼ねることにより、ゲート電極の間隔を狭めて配置
してもゲート電極間のコンタクト領域が第２の絶縁膜に
よって埋め込まれることはない。
【００２６】従来の半導体装置の製造方法では、ゲート
電極間に２つのサイドウォールが形成され、その側壁に
さらにエッチングストッパ膜が形成される。このため、
ゲート電極間に開口部を設けるにはこれらの厚さを考慮
してゲート電極の間隔を開く必要があり、少なくとも、
サイドウォールの幅×２＋エッチングストッパ膜の膜厚
×２＋α（隙間幅）ほどの間隔を確保しなければならな
かった。しかし、上記の半導体装置の製造方法では、エ
ッチングストッパ膜の２倍の幅（或いはサイドウォール
の２倍の幅）を減じることができる。つまり、ゲート電
極間の幅を、サイドウォールの幅×２（或いはエッチン
グストッパ膜の膜厚×２）＋αに減少することができ
る。これにより、開口部内のスペースに余裕が生まれ、
狭い開口幅の開口も容易に形成することができる。
【００２７】また、サイドウォールを形成する膜とエッ
チングストッパ膜とを兼ねるので、成膜工程及びエッチ
ング工程を減らすことができる。これにより、工程短
縮、コストの削減を図ることができる。また、上記の半
導体装置の製造方法において、前記開口部形成工程で
は、前記第１の配線の両側の領域に跨る開口部を形成す
ることが望ましい。このようにして半導体装置を製造す
れば、ゲート電極上に微細なパターンを残す必要がない
ので、リソグラフィー工程のルールを緩めることができ
る。また、第１の配線の両側に跨って形成された一の開
口部は、第１の配線の上部で分断され、二以上の小さな
開口部を構成することになる。これにより、第１の配線
の両側の領域に跨る開口部を形成する際の描画ルールよ
りも小さい開口部を位置ずれすることなく形成すること
ができる。
【００２８】また、上記の半導体装置の製造方法におい
て、前記絶縁膜堆積工程の後に、前記第３の絶縁膜表面
を後退させ、前記第１の配線上の前記第２の絶縁膜の一
部を露出させる絶縁膜除去工程を更に有することが望ま
しい。このようにして半導体装置を製造すれば、第１の
配線の両側の領域に跨る開口部を第１の配線上で分断
し、２以上の開口部を形成することができる。
【００２９】また、上記の半導体装置の製造方法におい
て、前記コンタクトホール形成工程の後に、前記開口部
に埋め込まれ、前記下地基板に接続された第２の配線を
形成する第２の配線形成工程を更に有することが望まし
い。このようにして半導体装置を製造すれば、開口部を
介して下地基板に接続され、第１の配線上で分断された
２以上の第２の配線を形成することができる。
【００３０】また、上記の半導体装置の製造方法におい
て、前記第２の配線形成工程では、前記下地基板の電気
伝導に寄与する不純物を含む第２の配線を形成し、前記
第２の配線からの拡散により、前記下地基板に前記不純
物をドープすることが望ましい。このようにして半導体
装置を製造すれば、第２の配線直下に浅い拡散層を容易
に形成することができる。
【００３１】また、上記の半導体装置の製造方法におい
て、前記配線形成工程の前に、前記下地基板に素子分離
膜を形成する素子分離膜形成工程と、前記素子分離膜に
よって画定された素子領域の表面が、前記素子分離膜と
ほぼ等しい高さになるまで前記素子分離膜を除去する素
子分離膜除去工程とを更に有することが望ましい。この
ようにして半導体装置を製造すれば、素子分離膜の段差
の影響を受けることなく、第２の配線を自己整合で形成
することができる。
【００３２】また、上記の半導体装置の製造方法におい
て、前記配線形成工程の前に、前記下地基板に素子分離
膜を形成する素子分離膜形成工程と、前記素子分離膜が
形成された前記下地基板上に第１の導電膜を堆積する第
１の導電膜堆積工程と、前記第１の導電膜が形成された
前記下地基板の表面を、前記素子分離膜が露出するまで
研磨し、前記素子分離膜によって画定された素子領域に
前記第１の導電膜を埋め込んで平坦化する導電膜埋め込
み工程とを更に有し、前記第１の配線形成工程では、前
記第１の配線の下に形成された前記第１の導電膜を、前
記第１の配線とほぼ等しいパターンに加工することが望
ましい。このようにして半導体装置を製造すれば、素子
分離膜の段差を第１の導電膜によって埋めることができ
るので、素子分離膜の段差の影響を受けることなく、第
２の配線を自己整合で形成することができる。
【００３３】また、上記の半導体装置の製造方法におい
て、前記第１の配線形成工程の前に、前記下地基板に素
子分離膜を形成する素子分離工程を更に有し、前記第１
の配線形成工程では、前記素子分離膜によって画定され
た素子領域上及び前記素子分離膜上に前記第１の配線を
形成し、前記絶縁膜除去工程では、前記素子領域の前記
第１の配線上に形成された前記第２の絶縁膜が露出する
まで後退させることが望ましい。このようにして半導体
装置を製造すれば、素子分離膜の段差の影響を受けるこ
となく、第２の配線を自己整合で形成することができ
る。つまり、素子分離膜の段差によって形成された窪み
で第２の配線が繋がることはなく、第１の配線上で分断
された第２の配線を形成することができる。
【００３４】また、上記目的は、半導体基板上に素子分
離膜を形成し、第１の方向に延在し、千鳥配列された複
数の素子領域を画定する素子分離膜形成工程と、上面が
第１の絶縁膜で覆われたワード線であって、前記第１の
方向と交わる第２の方向に延在する複数のワード線を、
前記素子領域上にそれぞれ２本づつ延在するように形成
するワード線形成工程と、前記ワード線が形成された前
記半導体基板上に、第２の絶縁膜を堆積する絶縁膜堆積
工程と、前記第２の絶縁膜上に、前記第１の方向に延在
する前記素子領域間の領域であって、前記素子領域の一
つに交差する前記２本のワード線の外側に隣接するワー
ド線間の領域を覆うレジストパターンを、前記素子領域
の一つの一方の側に形成するレジストパターン形成工程
と、前記レジストパターンをマスクとして前記第２の絶
縁膜をエッチングし、前記２本のワード線間の前記素子
領域の一つから前記素子領域の他方の側に延びる第１の
開口部と、隣接して設けられ、互いに異なる前記素子領
域に交差する前記ワード線間の前記素子領域上に開口さ
れた第２の開口部とを形成する開口部形成工程とを有す
ることを特徴とする半導体装置の製造方法によっても達
成される。このようにして半導体装置を製造することに
より、ビット線を引き出すためのコンタクトホールや蓄
積電極を引き出すためのコンタクトホールとなる開口部
を開口する際のリソグラフィー工程におけるルールを緩
めることができる。
【００３５】また、上記の半導体装置の製造方法におい
て、前記第１の開口部及び前記第２の開口部内の前記第
１の絶縁膜をエッチングし、前記ワード線の側壁に前記
第１の絶縁膜よりなるサイドウォールを形成するととも
に、前記半導体基板に接続されるコンタクトホールを前
記ワード線に整合して形成するコンタクトホール形成工
程を更に有することが望ましい。このようにして半導体
装置を製造することにより、半導体基板からビット線を
引き出すためのコンタクトホールの開口と、半導体基板
から蓄積電極を引き出すためのコンタクトホールの開口
を容易に形成することができる。
【００３６】また、上記目的は、半導体基板上に素子分
離膜を形成し、第１の方向に延在し、千鳥配列された複
数の素子領域を画定する素子分離膜形成工程と、上面が
第１の絶縁膜で覆われたワード線であって、前記第１の
方向と交わる第２の方向に延在する複数のワード線を、
前記素子領域上にそれぞれ２本づつ延在するように形成
するワード線形成工程と、前記ワード線が形成された前
記半導体基板上に、第２の絶縁膜と第３の絶縁膜とを順
次堆積する絶縁膜堆積工程と、前記第３の絶縁膜を平坦
化する平坦化工程と、平坦化した前記第３の絶縁膜上
に、前記第１の方向に延在する前記素子領域間の領域で
あって、前記素子領域の一つに交差する前記２本のワー
ド線の外側に隣接するワード線間の領域を覆うレジスト
パターンを、前記素子領域の一つの一方の側に形成する
レジストパターン形成工程と、前記レジストパターンを
マスクとして前記第３の絶縁膜をエッチングし、前記素
子領域の一つに交差する前記２本のワード線間の前記素
子領域から前記素子領域の他方の側に延びる第１の開口
部と、隣接して設けられ、互いに異なる前記素子領域に
交差する前記ワード線間の前記素子領域上に開口された
第２の開口部とを形成する開口部形成工程と、前記第１
の開口部及び前記第２の開口部内の前記第２の絶縁膜を
エッチングし、前記ワード線の側壁に前記第２の絶縁膜
よりなるサイドウォールを形成するとともに、前記半導
体基板に接続されるコンタクトホールを前記ワード線に
整合して形成するコンタクトホール形成工程とを有する
ことを特徴とする半導体装置の製造方法によっても達成
される。このようにして半導体装置を製造することによ
り、半導体基板からビット線を引き出すためのコンタク
トホールの開口と、半導体基板から蓄積電極を引き出す
ためのコンタクトホールの開口を容易に形成することが
できる。また、これらコンタクトホールを開口する際の
リソグラフィーでは微細なコンタクトホールのパターン
を転写する必要がないので、リソグラフィー工程を簡略
化することができる。
【００３７】また、上記目的は、半導体基板上に、第１
の方向に延在する複数のワード線を形成するワード線形
成工程と、前記ワード線が形成された前記半導体基板上
に、上面が第１の絶縁膜で覆われたビット線であって、
第１の方向と交わる第２の方向に延在する複数のビット
線を形成するビット線形成工程と、前記ビット線が形成
された半導体基板上に、第２の絶縁膜と第３の絶縁膜と
を順次堆積する絶縁膜堆積工程と、前記第３の絶縁膜の
表面を平坦化する平坦化工程と、平坦化した前記第３の
絶縁膜上に、前記ワード線間の領域を交互に覆うストラ
イプ状のレジストパターンを形成するレジストパターン
形成工程と、前記レジストパターンをマスクとして前記
第３の絶縁膜をエッチングし、前記ビット線間の領域に
複数の開口部を形成する開口部形成工程と、前記開口部
内の前記第２の絶縁膜をエッチングし、前記ビット線の
側壁に第２の絶縁膜よりなるサイドウォールを形成する
とともに、前記半導体基板に接続されるコンタクトホー
ルを前記ビット線に整合して開口するコンタクトホール
形成工程とを有することを特徴とする半導体装置の製造
方法によって達成される。このようにして半導体装置を
製造することにより、半導体基板から蓄積電極を引き出
すためのコンタクトホールの開口を容易に形成すること
ができる。また、これらコンタクトホールを開口する際
のリソグラフィーでは微細なコンタクトホールのパター
ンを転写する必要がないので、リソグラフィー工程を簡
略化することができる。
【００３８】
【発明の実施の形態】
［第１実施形態］本発明の第１実施形態による半導体装
置の製造方法について図１及び図２を用いて説明する。
図１及び図２は本実施形態による半導体装置の製造方法
を示す工程断面図である。
【００３９】まず、シリコン基板１０上に、例えば通常
のＬＯＣＯＳ法により、膜厚約２００ｎｍの素子分離膜
１２を形成し、素子領域１４を画定する。次いで、例え
ば熱酸化法により、膜厚約５ｎｍのゲート絶縁膜１６を
形成する。続いて、ゲート絶縁膜１６上にゲート電極１
８を形成する。例えば、膜厚約２００ｎｍのドープトポ
リシリコン（doped polycrystalline silicon）膜とシ
リコン酸化膜よりなる絶縁膜とを連続してＣＶＤ法によ
り堆積した後、リソグラフィ技術及びエッチング技術を
用いてこれら積層膜を同一のパターンに加工し、その上
面が絶縁膜２０によって覆われたゲート電極１８を形成
する（図１（ａ））。
【００４０】この後、ゲート電極１８をマスクとしてイ
オン注入を行い、素子領域にＬＤＤ構造の低濃度拡散層
となる不純物ドープ領域２２を形成する。ｎ型のトラン
ジスタであれば、例えばＡｓ（砒素）等のＶ族元素を、
ｐ型のトランジスタであれば、例えばＢ（ボロン）等の
III族元素を５×１０13〜１×１０14ｃｍ-2程度のドー
ズ量でイオン注入する。
【００４１】なお、ＭＯＤ（Minimum Overlapped sourc
e Drain）構造などのトランジスタ構造を適用する場合
には、必ずしも不純物ドープ領域２２を形成する必要は
ない。ＭＯＤ構造とは、ゲート電極の側壁に形成したサ
イドウォールをマスクとしてイオン注入を行った後、熱
拡散によってサイドウォール下まで不純物を拡散するこ
とによりソース／ドレイン拡散層を形成する方法であ
る。
【００４２】次いで、例えばＣＶＤ法により、膜厚５０
〜２００ｎｍ程度のシリコン窒化膜を堆積し、エッチン
グストッパ膜２４を形成する（図１（ｂ））。エッチン
グストッパ膜２４は、後工程で層間絶縁膜をエッチング
する際のストッパとして、また、ゲート電極１８の側壁
に形成される絶縁体サイドウォールとしても利用するも
のである。したがって、かかる役割を果たしうる膜であ
れば、シリコン窒化膜に限らず、その他の膜を用いても
よい。例えば、ＳｉＯ2膜、ＳｉＯＮ膜、アルミナ膜な
どを適用することができる。
【００４３】続いて、全面に層間絶縁膜となる絶縁膜を
堆積する。絶縁膜としては、ＣＶＤ法により堆積した絶
縁膜を適用してもよいし、ＳＯＧ（Spin On Glass）を
適用してもよい。この後、絶縁膜の表面を平坦化し、表
面が平坦化された層間絶縁膜２６を形成する（図１
（ｃ））。絶縁膜としてＢＰＳＧ膜などの軟化温度の低
い膜を用いる場合には、例えばメルト工程によって絶縁
膜の表面を平坦化することができる。また、絶縁膜の表
面をＣＭＰ処理することによって平坦化してもよい。
【００４４】次いで、通常のリソグラフィ技術を用い、
ソース／ドレイン拡散層となる領域上に開口部を有する
フォトレジスト２８を形成する。続いて、フォトレジス
ト２８をマスクとして異方性エッチングを行い、層間絶
縁膜２６をパターニングする（図２（ａ））。エッチン
グ条件としては、層間絶縁膜２６とエッチングストッパ
膜２４との選択比が大きく、エッチングストッパ膜２４
が充分にストッパとして機能しうる条件を選択すること
が望ましい。例えば、Ｃ4Ｆ8、ＣＯ、Ａｒ及びＯ2ガス
を用いた反応性イオンエッチング（ＲＩＥ：Reactive I
on Etching）を用いることにより、エッチングストッパ
膜２４がほとんどエッチングされずに層間絶縁膜２６を
パターニングすることができる。
【００４５】この後、フォトレジスト２８をマスクとし
てさらに異方性エッチングを行い、層間絶縁膜２６下の
エッチングストッパ膜２４をパターニングする。エッチ
ングストッパ膜２４は、ゲート電極１８、絶縁膜２０の
側壁部にも堆積されているため、ソース／ドレイン拡散
層を形成する領域にシリコン基板１０が露出するまでエ
ッチングを進行しても側壁部のエッチングストッパ膜２
４は除去されず、サイドウォール３０として残存する。
【００４６】同時に、ソース／ドレイン拡散層となる領
域上には、ゲート電極１８に整合したコンタクトホール
３４、３６が開口される。なお、本実施形態による半導
体装置の製造方法では、エッチングストッパ膜２４のエ
ッチングの際に異方性エッチングを用いているが、図２
５に示す従来の半導体装置の製造方法のようにサイドウ
ォールを形成する工程を別途設けていないので、トータ
ルとしてＲＩＥ工程は増えず、ＲＩＥがシリコン基板に
与えるダメージは増加することにはならない。
【００４７】また、エッチングストッパ膜２４のエッチ
ングにＲＩＥ法を適用することによりエッチングストッ
パ膜２４のサイドエッチングが生じないので、より微細
な半導体装置を容易に製造することができる。また、サ
イドウォール形成用の絶縁膜とストッパ膜（例えばシリ
コン窒化膜）とを一つの絶縁膜で兼ねるので、その分の
工程を簡略化することができ、コストの低減を図ること
ができる。
【００４８】次いで、ゲート電極１８、サイドウォール
３０をマスクとしてイオン注入を行い、素子領域にＬＤ
Ｄ構造の高濃度拡散層となる不純物ドープ領域３２を形
成する。ｎ型のトランジスタであれば、例えばＡｓ（砒
素）やＰ（燐）等のＶ族元素を、ｐ型のトランジスタで
あれば、例えばＢ（ボロン）等のIII族元素を４×１０
15ｃｍ-2程度のドーズ量のでイオン注入する（図２
（ｂ））。
【００４９】続いて、所定の条件で基板を熱処理し、注
入した不純物イオンを電気的に活性化する。例えば、１
０００℃、１０秒間の短時間アニールにより、不純物の
活性化をすることができる。こうして、素子領域にソー
ス／ドレイン拡散層３８、４０を形成する。この後、全
面に導電膜を堆積してパターニングし、ソース／ドレイ
ン拡散層３８、４０に接続された電極４２、４４を形成
する。
【００５０】このように、本実施形態によれば、コンタ
クトホール３４、３６を開口する際に用いるエッチング
ストッパ膜２４によってサイドウォール３０を構成する
ので、ゲート電極１８の間隔を狭めて配置してもゲート
電極１８間のコンタクト領域がエッチングストッパ膜２
４によって埋め込まれることはなく、容易にコンタクト
ホールを開口することができる。
【００５１】なお、上記実施形態では、コンタクトホー
ル３４、３６は素子領域上に設けたが、素子分離膜１２
上に形成してもよいし、ゲート電極を跨がない部分に形
成してもよい。開口部を形成する領域は、半導体装置の
レイアウトや製造方法によって適宜デザインすることが
好ましい。 ［第２実施形態］本発明の第２実施形態による半導体装
置の製造方法について図３及び図４を用いて説明する。
第１実施形態による半導体装置の製造方法と同一の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。
【００５２】図３は第１実施形態による半導体層値の課
題を説明する図、図４は本実施形態による半導体装置の
製造方法を示す工程断面図である。第１実施形態による
半導体装置の製造方法では、ゲート電極１８上に層間絶
縁膜２６を残存させるようにソース／ドレイン拡散層３
８上に開口されたコンタクトホール３４と、ソース／ド
レイン拡散層４０上に開口されたコンタクトホール３６
とを形成した。
【００５３】しかし、コンタクトホール３４、３６を開
口するリソグラフィー工程において位置ずれが生じ、パ
ターニングした層間絶縁膜２６がソース／ドレイン拡散
層３８、４０となる領域上に延在すると（図３
（ａ））、ＬＤＤの低濃度拡散層領域が長くなり、寄生
抵抗が高くなる虞がある（図３（ｂ））。このため、コ
ンタクトホールの開口の際のリソグラフィー工程におけ
る位置ずれマージンを小さくしなければならず、コンタ
クトホールのパターニングが困難となる。
【００５４】一方、位置ずれマージンを確保するにはコ
ンタクトホール３４、３６をゲート電極１８上に十分に
延在させる必要があるが、それによってゲート電極１８
上に残存する層間絶縁膜２６の幅が極めて狭くなるた
め、コンタクトホール３４、３６のパターニングが困難
になる。このように、第１実施形態による半導体装置
は、工程が簡便であるため有効な製造方法であるが、素
子の微細化が進むとともにリソグラフィーにおける上記
問題が深刻化する虞がある。
【００５５】本実施形態では、リソグラフィー工程を簡
略化しうる半導体装置の製造方法を示す。まず、例えば
図１（ａ）乃至図１（ｃ）に示す第１実施形態による半
導体装置の製造方法と同様にして、ゲート電極１８、エ
ッチングストッパ膜２４、層間絶縁膜２６を形成する
（図４（ａ））。
【００５６】次いで、通常のリソグラフィ技術を用い、
ソース／ドレイン拡散層３８となる領域上及びソース／
ドレイン拡散層４０となる領域上に跨るように連続して
なる開口部を有するフォトレジスト２８を形成する。図
４に示す半導体装置では、例えば、素子分離膜１２によ
って画定された素子領域１４とほぼ等しい領域（リソグ
ラフィーの際の位置ずれを考慮すると、少なくとも素子
領域よりも位置合わせマージン分だけ広い領域とするこ
とが望ましい）に開口部を形成している。
【００５７】続いて、フォトレジスト２８をマスクとし
て異方性エッチングを行い、層間絶縁膜２６をパターニ
ングする。これにより、素子領域１４のゲート電極１８
上には層間絶縁膜２６が残存しないことになる（図４
（ｂ））。この後、フォトレジスト２８を除去してさら
に異方性エッチングを行い、層間絶縁膜２６下のエッチ
ングストッパ膜２４をパターニングする。エッチングス
トッパ膜２４は、ゲート電極１８、絶縁膜２０の側壁部
にも堆積されているため、ソース／ドレイン拡散層を形
成する領域にシリコン基板１０が露出するまでエッチン
グを進行しても側壁部のエッチングストッパ膜２４は除
去されず、サイドウォール３０として残存する。
【００５８】次いで、ゲート電極１８、サイドウォール
３０をマスクとしてイオン注入を行い、素子領域にＬＤ
Ｄ構造の高濃度拡散層となる不純物ドープ領域３２を形
成する。ｎ型のトランジスタであれば、例えばＡｓ等の
Ｖ族元素を、ｐ型のトランジスタであれば、例えばＢ等
のIII族元素を４×１０15ｃｍ-2程度のドーズ量のでイ
オン注入する（図４（ｃ））。
【００５９】続いて、所定の条件で基板を熱処理し、注
入した不純物イオンを電気的に活性化する。例えば、１
０００℃、１０秒間の短時間アニールにより、不純物の
活性化をすることができる。こうして、素子領域にソー
ス／ドレイン拡散層３８、４０を形成する。この後、全
面に導電膜を堆積してパターニングし、ソース／ドレイ
ン拡散層３８、４０に接続された電極４２、４４を形成
する（図４（ｄ））。
【００６０】このように、本実施形態によれば、ソース
／ドレイン拡散層３８となる領域上及びソース／ドレイ
ン拡散層４０となる領域上に跨るように連続してなるコ
ンタクトホールを形成するので、コンタクトホールを開
口するためのリソグラフィー工程のルールを緩めること
ができる。 ［第３実施形態］本発明の第３実施形態による半導体装
置の製造方法について図５及び図６を用いて説明する。
第１又は第２実施形態による半導体装置の製造方法と同
一の構成要素には同一の符号を付して説明を省略又は簡
略にする。
【００６１】図５及び図６は本実施形態による半導体装
置の製造方法を示す工程断面図である。第１又は第２実
施形態による半導体装置の製造方法では、ソース／ドレ
イン拡散層３８、４０に接続された電極４２、４４は、
基板の全面に堆積した導電膜をパターニングすることに
より形成した。
【００６２】しかし、上記実施形態による半導体装置で
は、層間絶縁膜２６の表面と絶縁膜２０の表面との間に
高さの差が存在するため、解像度を向上しようとすると
焦点深度が浅くなり、焦点深度を深くしようとすると解
像度が低下する結果、層間絶縁膜２６の表面と絶縁膜２
０の表面との双方において微細なリソグラフィーを実現
することが困難であった。
【００６３】本実施形態では、電極４２、４４のパター
ニングが容易となる半導体装置の製造方法を提供する。
まず、例えば図１（ａ）及び図１（ｂ）に示す第１実施
形態による半導体装置の製造方法と同様にして、ゲート
電極１８、エッチングストッパ膜２４を形成する（図５
（ａ））。
【００６４】次いで、全面に層間絶縁膜となる絶縁膜を
堆積し、その表面を例えばＣＭＰ法により平坦化する。
この際、ゲート電極１８上に延在するエッチングストッ
パ膜２２をストッパとして絶縁膜を研磨し、ゲート電極
１８上に延在するエッチングストッパ膜２４を表面に露
出させる。こうして、表面が平坦化された層間絶縁膜２
６を形成する（図５（ｂ））。本工程では、エッチング
ストッパ膜２４の際上端が露出できればよい。したがっ
て、エッチバック法など、他の平坦化技術を用いて絶縁
膜を後退させてもよい。
【００６５】続いて、通常のリソグラフィ技術を用い、
ソース／ドレイン拡散層３８、４０となる領域上及びソ
ース／ドレイン拡散層３２となる領域上に跨るように連
続してなる開口部を有するフォトレジスト２８を形成す
る。この後、フォトレジスト２８をマスクとして異方性
エッチングを行い、層間絶縁膜２６をパターニングす
る。これにより、素子領域１４のゲート電極１８上には
層間絶縁膜２６が残存しないことになる（図５
（ｃ））。
【００６６】次いで、フォトレジスト２８を除去し、さ
らに異方性エッチングを行う。このエッチングは、層間
絶縁膜２６とエッチングストッパ膜２４とのエッチング
レートがほぼ等しくなる条件で行うことが望ましい。例
えば、Ｃ4Ｆ8、Ａｒ及びＯ2ガスを用いたＲＩＥ法を用
いることにより、エッチングストッパ膜２４と層間絶縁
膜２６とのエッチングレートをほぼ等しくすることがで
きる。
【００６７】このエッチングにより、ゲート電極１８、
絶縁膜２０の側壁にはエッチングストッパ膜２４よりな
るサイドウォール３０が形成される。一方、層間絶縁膜
２６は、エッチングストッパ膜２４の膜厚とほぼ等しい
膜厚分だけエッチングされ、層間絶縁膜２６の高さは、
表面に露出した絶縁膜２０の高さとほぼ等しくなる。こ
うして、表面の平坦性を維持したままでコンタクトホー
ル３４、３６を開口することができる。
【００６８】続いて、ゲート電極１８、サイドウォール
３０をマスクとしてイオン注入を行い、素子領域にＬＤ
Ｄ構造の高濃度拡散層となる不純物ドープ領域３２を形
成する。ｎ型のトランジスタであれば、例えばＡｓ（砒
素）等のＶ族元素を、ｐ型のトランジスタであれば、例
えばＢ（ボロン）等のIII族元素を４×１０15ｃｍ-2程
度のドーズ量のでイオン注入する（図６（ａ））。
【００６９】この後、所定の条件で基板を熱処理し、注
入した不純物イオンを電気的に活性化する。例えば、１
０００℃、１０秒間の短時間アニールにより、不純物の
活性化をすることができる。こうして、素子領域にソー
ス／ドレイン拡散層３８、４０を形成する。次いで、全
面に導電膜を堆積してパターニングし、ソース／ドレイ
ン拡散層３８、４０に接続された電極４２、４４を形成
する（図６（ｂ））。このパターニングの際、層間絶縁
膜２６と絶縁膜２０の表面の高さはほぼ等しくなってい
るので、焦点深度の問題が生じることなく微細なパター
ニングを行うことができる。
【００７０】このように、本実施形態によれば、サイド
ウォール３０となるエッチングストッパ膜２４をストッ
パとして層間絶縁膜２６を平坦化し、表面の平坦性を維
持したままでコンタクトホールを開口するので、電極４
２、４４の微細なパターニングを行うことができる。 ［第４実施形態］本発明の第４実施形態による半導体装
置の製造方法について図７を用いて説明する。第１乃至
第３実施形態による半導体装置の製造方法と同一の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。
【００７１】図７は本実施形態による半導体装置の製造
方法を示す工程断面図である。第３実施形態による半導
体装置の製造方法では、平坦化した基板の表面に電極４
２、４４を形成することによって電極４２、４４の微細
なパターニングを可能にした。しかし、素子の微細化が
更に進むと、ゲート長及びゲート間隔が一段と狭くなる
ため、電極４２と電極４４とをゲート電極１８上で分離
するようなパターニングが困難となる。
【００７２】本実施形態では、リソグラフィーの加工精
度に律則されずに電極４２、４４のパターニングを可能
にする半導体装置の製造方法について示す。まず、例え
ば図５（ａ）乃至図６（ａ）に示す第３実施形態による
半導体装置の製造方法と同様にして、ソース／ドレイン
拡散層３８、４０が形成される領域上にコンタクトホー
ル３４、３６が開口された層間絶縁膜２６を形成する。
層間絶縁膜２６の高さは、表面に露出した絶縁膜２０の
高さとほぼ等しくなっている（図７（ａ））。
【００７３】次いで、電極となる導電膜を全面に堆積す
る。電極材料としては、例えばアルミ、チタン（Ｔ
ｉ）、窒化チタン（ＴｉＮ）、金（Ａｕ）、銅（Ｃ
ｕ）、シリサイド、等の種々の材料やこれらの複合膜を
適用することができる。また、堆積時に導電性を有して
いなくても、その後のイオン注入や熱処理によって導電
性を有するようになるもの、例えばポリシリコン膜を適
用してもよい。
【００７４】続いて、ＣＭＰ法、或いはバックエッチン
グ技術を用い、コンタクトホール内にのみ導電膜を残す
（図７（ｂ））。この際、層間絶縁膜２６の高さと絶縁
膜２０の高さがほぼ等しく、コンタクトホールを除く領
域がほぼ平坦であることが重要である。すなわち、ＣＭ
Ｐ法を用いて導電膜を埋め込む場合には、表面が平坦で
ないとコンタクト部以外の窪みに電極材が残り、絶縁す
べき電極間が短絡する虞があり、バックエッチング法を
用いて導電膜を埋め込む場合には、段差部に導電膜のサ
イドウォールが残存し、同様に短絡が生じる虞があるか
らである。
【００７５】したがって、層間絶縁膜２６の高さと絶縁
膜２０の高さをほぼ等しくし、コンタクトホールを除く
領域をほぼ平坦にすることにより、ソース／ドレイン拡
散層３８、４０に接続された電極４２、４４を自己整合
的に形成することができる。このように、本実施形態に
よれば、サイドウォール３０となるエッチングストッパ
膜２４をストッパとして層間絶縁膜２６を平坦化し、表
面の平坦性を維持したままでコンタクトホールを開口す
るので、ソース／ドレイン拡散層３８、４０に接続され
た電極４２、４４を自己整合で形成することができる。
【００７６】なお、上記実施形態では、ゲート電極１
８、サイドウォール３０をマスクとしてイオン注入をす
ることによりソース／ドレイン拡散層３８、４０を形成
したが、電極４２、４４を構成するための導電膜を適当
に選択することにより、電極４２、４４からの熱拡散に
よってソース／ドレイン拡散層３８、４０を形成するこ
ともできる。
【００７７】導電膜として、ドーパント不純物の拡散係
数の大きな材料、例えばポリシリコン、アモルファスシ
リコン、ＷＳｉ、ＴｉＳｉ、ＣｏＳｉ等の金属シリサイ
ドを用いて電極４２、４４を形成して不純物導入を行っ
た後、この後に適当な熱処理を行い、電極４２、４４か
らドーパント不純物をシリコン基板中に拡散させること
によりソース／ドレイン拡散層３８、４０を形成するこ
とができる。なお、導電膜に導入する不純物は成膜と同
時に添加してもよい。
【００７８】このように熱拡散法によってソース／ドレ
イン拡散層３８、４０を形成する方法は、平均投影飛程
分だけ不純物が深く基板内に入るイオン注入法に比べ、
浅い拡散層を形成するのに好適である。微細なＭＯＳト
ランジスタなどにおいて浅い拡散層を形成することは極
めて重要な技術であるが、容易に実現できないのが現状
である。しかし、上記の半導体装置の製造方法を用いる
ことにより、電極４２、４４を自己整合で形成できると
同時に浅い拡散層をも形成できるので、半導体装置の製
造工程を簡略にしつつ半導体装置の特性を改善すること
もできる。
【００７９】上記の方法によりソース／ドレイン拡散層
を形成する場合、ソース／ドレイン拡散層用の開口部は
ゲート電極に対して自己整合で形成されていることが必
須である。ソース／ドレイン拡散層の開口部とゲート電
極端の距離が変わると、チャネル領域とソース／ドレイ
ン拡散層とが完全に繋がらずにソース／ドレイン間の抵
抗が増加し又は断線し、トランジスタの特性を劣化する
虞れがあるからである。
【００８０】本発明による自己整合コンタクトの形成方
法によれば、ゲート電極に対して自己整合でソース／ド
レイン拡散層の開口部を形成できるので、前述のソース
／ドレイン拡散層の形成方法は浅い接合を形成するうえ
で極めて有効である。上記の方法を用いてＬＤＤ構造の
ソース／ドレイン拡散層を形成する場合には、エッチン
グストッパ膜２４の形成前に低濃度拡散層を形成してお
き、電極４２、４４からの拡散によって高濃度拡散層を
形成すればよい。また、ＭＯＤ型のトランジスタを構成
し、電極４２、４４からの熱拡散のみでソース／ドレイ
ン拡散層を形成することもできる。
【００８１】また、電極４２、４４として不純物の添加
によって導電性を付与したポリシリコン膜等を用いる場
合、従来の半導体装置の製造方法では、ソース／ドレイ
ン拡散層への不純物の導入とは別に、電極４２、４４に
も不純物を導入し、ポリシリコン膜を導電体化する必要
があった。特に、ＣＭＯＳ回路を構成する場合、ｐ型ト
ランジスタのソース／ドレイン拡散層はｐ型であり、ｎ
型トランジスタのソース／ドレイン拡散層はｎ型である
ため、電極４２、４４も、これらに相応してそれぞれｐ
型、ｎ型にする必要があった。このため、ソース／ドレ
イン拡散層にイオン注入をするための２回のリソグラフ
ィー工程及びイオン注入工程、電極４２、４４にイオン
注入をするための２回のリソグラフィー工程及びイオン
注入工程が必要であった。
【００８２】一方、上述したように電極４２、４４から
の熱拡散によってソース／ドレイン拡散層３８、４０を
形成する本実施形態の方法を用いれば、ソース／ドレイ
ン拡散層にイオン注入をするための２回のリソグラフィ
ー工程及びイオン注入工程が必要ないので、従来の製造
方法と比較して４工程もの削減を図ることができる。ま
た、電極４２、４４をアモルファスシリコン膜やポリシ
リコン膜によって形成する場合、電極４２、４４上に選
択的にシリサイド層を形成してもよい。シリサイド層
は、コンタクトホール３４、３６内に電極４２、４４を
埋め込んだ後、全面に金属膜を堆積、熱処理し、未反応
の金属膜を除去することにより形成することができる。
【００８３】高速ロジックを搭載する半導体装置では、
ソース／ドレイン拡散層上を自己整合的にシリサイド化
して拡散層抵抗を低減することがよく行われている。そ
の一方、ＤＲＡＭでは、シリサイドに含まれる金属の影
響によるｐｎ接合リーク電流を減らしてリフレッシュ特
性を改善する観点から、いわゆるサリサイド技術が寄生
抵抗を低減して高速化と低消費電力化とを図るうえで有
効であるにも関わらず、一般にはあまり用いられていな
かった。
【００８４】しかし、最近ではＤＲＡＭと高速ロジック
を混載する必要性も出てきており、双方の要求を如何に
両立させるかが課題となっている。これを解決する一手
段として、ＤＲＡＭのセル部分のみを予め酸化膜で覆っ
ておき、ロジック部分のみをシリサイド化する方法もあ
るが、工程数が増加する点で好ましくなかった。電極４
２、４４上をシリサイド化する上記の構造を採用すれ
ば、ソース／ドレイン拡散層の表面をシリサイド化する
従来の方法と比較してシリサイド面が電極４２、４４の
分だけ嵩上げされるので、ソース／ドレイン拡散層のｐ
ｎ接合とシリサイド層との距離を離すことができる。こ
れにより、ｐｎ接合がシリサイド層からの金属汚染の影
響を受けることが少なくなり、接合リーク電流を大幅に
低減することができる。
【００８５】したがって、電極４２、４４上をシリサイ
ド化する構造を採用すれば、ＤＲＡＭセル領域のリーク
電流を増加することなく、高速ロジック領域と同時にシ
リサイド化することができるので、製造工程数を増加す
ることなく半導体装置の高速化、消費電力化を図ること
ができる。なお、従来の方法と比較すると電極４２、４
４を介してシリサイド層が形成される分だけ接続抵抗が
増加することになるが、この接続抵抗の影響は、電極４
２、４４の高さを低くすることにより極小化することが
できる。
【００８６】電極４２、４４上をシリサイド化する上記
の方法は、本明細書に記載の自己整合コンタクト以外の
構造にも適用することができる。 ［第５実施形態］本発明の第５実施形態による半導体装
置の製造方法を図８を用いて説明する。第１乃至第４実
施形態による半導体装置及びその製造方法と同一の構成
要素には同一の符号を付して説明を省略又は簡略にす
る。
【００８７】図８は本実施形態による半導体装置の製造
方法を示す工程断面図である。第３及び第４実施形態で
は、層間絶縁膜２６の表面の高さと絶縁膜２０の表面の
高さとをほぼ均一にすることにより製造プロセスを簡略
にする半導体装置の製造方法を示した。しかし、ゲート
電極１８は素子分離膜１２上にも乗り上げて形成される
ため、ゲート電極１８上に形成された絶縁膜２０の高さ
は一般にウェーハ面内において均一ではない。
【００８８】本実施形態では、第３及び第４実施形態に
よる半導体装置の製造方法において素子分離領域におけ
る段差を克服しうる半導体装置の製造方法を示す。ま
ず、例えば図１（ａ）乃至図１（ｃ）に示す第１実施形
態による半導体装置の製造方法と同様にして、ゲート電
極１８が形成されたシリコン基板１０上に層間絶縁膜２
６となる絶縁膜を堆積する（図８（ａ））。
【００８９】次いで、絶縁膜を、素子分離領域のゲート
電極１８上のエッチングストッパ膜２２が露出するまで
ＣＭＰ法によって研磨する（図８（ｂ））。続いて、Ｃ
ＭＰ法による研磨をさらに続け、素子領域１４のゲート
電極１８上のエッチングストッパ膜２４が露出するまで
絶縁膜を研磨する。このとき、素子分離領域のゲート電
極１８上に形成されたエッチングストッパ膜２２、絶縁
膜２０を同時に研削し、素子領域１４のゲート電極１８
上のエッチングストッパ膜２２が露出したときにシリコ
ン基板１０の表面がほぼ平坦になるようにする（図８
（ｃ））。
【００９０】予め研磨時間を変化してテスト実験をして
おき、最適研磨時間を求め、この研磨時間で研磨を行え
ば、所定の場所で研磨を停止することができる。また、
研磨時に発生する研磨音の波長を分析し、研磨面の材質
が変化したところで終点を検出する終点検出方法を用い
ることもできる。ここで、ゲート電極１８上に形成され
た絶縁膜２０は、研磨が停止した後も全てのゲート電極
１８上を覆っている必要があるので、絶縁膜２０の膜厚
は、素子分離膜の膜厚等を考慮して適宜設定することが
望ましい。
【００９１】この後、例えば第４実施形態による半導体
装置の製造方法と同様にして半導体装置を製造する。こ
のように、本実施形態によれば、層間絶縁膜２６を平坦
化する際に、素子分離膜１２上のエッチングストッパ膜
２４、絶縁膜２０を同時に研磨するので、ゲート電極１
８上に形成された絶縁膜２０の高さがウェーハ面内にお
いて均一でない場合にも電極４２、４４を自己整合で形
成することができる。 ［第６実施形態］本発明の第６実施形態による半導体装
置の製造方法を図９を用いて説明する。
【００９２】図９は本実施形態による半導体装置の製造
方法を示す工程断面図である。本実施形態では、第３及
び第４実施形態による半導体装置の製造方法において素
子分離領域における段差を克服しうる他の半導体装置の
製造方法を示す。まず、シリコン基板１０上に、例えば
通常のＬＯＣＯＳ法により、膜厚約２００ｎｍの素子分
離膜１２を形成し、素子領域１４を画定する。
【００９３】次いで、例えば熱酸化法により、膜厚約５
ｎｍのゲート絶縁膜１６を形成する。続いて、全面にド
ープトポリシリコン膜を堆積し、素子分離膜１２が露出
するまでＣＭＰ法により研磨する。これにより、素子領
域１４にはドープトポリシリコン膜４６が埋め込まれ、
基板の表面は平坦化される（図９（ａ））。
【００９４】この後、この基板上にゲート電極１８を形
成する。例えば、膜厚約２００ｎｍのドープトポリシリ
コン膜とシリコン酸化膜よりなる絶縁膜とを連続してＣ
ＶＤ法により堆積した後、リソグラフィ技術及びエッチ
ング技術を用いてこれら積層膜を同一のパターンに加工
し、その上面が絶縁膜２０によって覆われたゲート電極
１８を形成する。このとき、素子領域１４に埋め込まれ
たドープトポリシリコン膜４６を同時にパターニングす
る。
【００９５】これにより、素子領域１４には、最下層に
ドープトポリシリコン膜４６を有するゲート電極１８が
形成されることになる（図９（ｂ））。素子分離膜１２
上の絶縁膜２０の高さと、素子領域１４上の絶縁膜２０
の高さは、ドープトポリシリコン膜４６の存在によりほ
ぼ等しくなる。次いで、例えばＣＶＤ法により、膜厚５
０〜２００ｎｍ程度のシリコン窒化膜を堆積し、エッチ
ングストッパ膜２４を形成する。エッチングストッパ膜
２４は、後工程で層間絶縁膜をエッチングする際のスト
ッパとして、また、ゲート電極１８の側壁に形成される
サイドウォールとしても利用するものである。
【００９６】続いて、全面に層間絶縁膜となる絶縁膜を
堆積し、その表面を例えばＣＭＰ法により平坦化する。
この際、ゲート電極１８上に延在するエッチングストッ
パ膜２４をストッパとして絶縁膜を研磨し、ゲート電極
１８上に延在するエッチングストッパ膜２４を表面に露
出させる。絶縁膜２０は、素子分離膜１２が形成されて
いる領域に限らず面内で均一の高さにあるので、ゲート
電極１８上の全てのエッチングストッパ膜２４が露出
し、表面が平坦化される。
【００９７】この後、例えば第４実施形態による半導体
装置の製造方法と同様にして半導体装置を製造する。こ
のように本実施形態によれば、素子分離膜１２の段差を
予めドープトポリシリコン膜４６によって平坦化してお
き、素子領域１４では最下層にドープトポリシリコン膜
４６を有するゲート電極１８を形成するので、ゲート電
極１８が素子分離膜１２に乗り上げていても第４実施形
態による半導体装置の製造方法と同様にして電極４２、
４４を自己整合で形成することができる。 ［第７実施形態］本発明の第７実施形態による半導体装
置の製造方法を図１０を用いて説明する。
【００９８】図１０は本実施形態による半導体装置の製
造方法を示す工程断面図である。本実施形態では、第３
及び第４実施形態による半導体装置の製造方法において
素子分離領域における段差を克服しうる他の半導体装置
の製造方法を示す。まず、シリコン基板１０上に、例え
ば通常のＬＯＣＯＳ法により素子分離膜１２を形成し、
素子領域１４を画定する。例えば、シリコン基板１０上
にパッド酸化膜を介して形成されたシリコン窒化膜４８
を酸化マスクとしてシリコン基板１０を熱酸化する（図
１０（ａ））。
【００９９】次いで、ＬＯＣＯＳプロセスにおいて酸化
のマスクとして用いたシリコン窒化膜４８をストッパに
用い、素子分離膜１２をＣＭＰ法により研磨する。これ
により、素子領域１４と、素子分離膜１２上とをほぼ平
坦にする（図１０（ｂ））。続いて、例えば第４実施形
態による半導体装置の製造方法と同様にして、ゲート電
極１８、エッチングストッパ膜２４を形成する。
【０１００】この後、全面に層間絶縁膜２６となる絶縁
膜を堆積し、その表面をＣＭＰ法により平坦化する。こ
の際、ゲート電極１８上に延在するエッチングストッパ
膜２４をストッパとして絶縁膜を研磨し、ゲート電極１
８上に延在するエッチングストッパ膜２４を表面に露出
させる。絶縁膜２０は、素子分離膜１２が形成されてい
る領域に限らず面内で均一の高さにあるので、ゲート電
極１８上の全てのエッチングストッパ膜２４が露出し、
表面が平坦化される（図１０（ｃ））。
【０１０１】この後、例えば第４実施形態による半導体
装置の製造方法と同様にして半導体装置を製造する。こ
のように本実施形態によれば、素子分離膜１２を研磨し
て素子領域１４の高さとほぼ等しくした後にＭＯＳトラ
ンジスタを形成するので、ゲート電極１８が素子分離膜
１２に乗り上げていても、第４実施形態による半導体装
置の製造方法と同様にして電極４２、４４を自己整合で
形成することができる。
【０１０２】なお、上記実施形態では、ＬＯＣＯＳ法に
より形成した素子分離膜１２を研磨することによってシ
リコン基板１０の表面を平坦化したが、他の素子分離を
用いることもできる。例えば、素子分離領域に相当する
シリコン基板１０の領域に溝を形成し、この溝内に絶縁
膜を埋め込み、溝内にのみ絶縁膜を残すように素子領域
１４上の絶縁膜を選択的に除去することによって形成し
たトレンチ素子分離を適用してもよい。 ［第８実施形態］本発明の第８実施形態による半導体装
置の製造方法を図１１及び図１２を用いて説明する。
【０１０３】図１１及び図１２は本実施形態による半導
体装置の製造方法を示す工程断面図である。本実施形態
では、第１乃至第４実施形態によるＳＡＣプロセスを配
線層間のコンタクトプロセスに適用した半導体装置の製
造方法を示す。本実施形態による半導体装置の製造方法
は、３層の配線層を形成する場合に、３層目の配線を、
２層目の配線に接続することなく１層目の配線に接続す
るときに適用することができる。
【０１０４】まず、下地基板５０上に、所定のパターン
を有する配線５４を形成する。次いで、配線５４上に絶
縁膜を堆積してその表面を必要に応じて平坦化し、層間
絶縁膜５６を形成する。ここで、本明細書にいう下地基
板とは、シリコン基板自体のみならず、トランジスタな
どの素子が形成されたシリコン基板や、さらにこの上層
に１層又は２層以上の配線層が形成された構造をも含む
ものとする。したがって、配線５４は、シリコン基板上
に形成された第１層目の配線であってもよいし、第２層
目の配線であってもよいし、さらに上層の配線であって
もよい。
【０１０５】続いて、層間絶縁膜５６上に、導電膜と、
シリコン窒化膜やアルミナ膜などの絶縁膜とを堆積後、
リソグラフィ技術及びエッチング技術を用いてこれら積
層膜を同一のパターンに加工し、上面が絶縁膜６０によ
って覆われた配線５８を形成する（図１１（ａ））。絶
縁膜６０は、後工程で層間絶縁膜５６をエッチングする
際にマスクとして用いるため、層間絶縁膜５６とはエッ
チング特性の異なる材料によって構成することが望まし
い。
【０１０６】この後、例えばＣＶＤ法により、シリコン
窒化膜よりなるエッチングストッパ膜６２を形成する
（図１１（ｂ））。エッチングストッパ膜６２は後工程
で層間絶縁膜をエッチングする際のストッパとして、ま
た、配線５８の側壁に形成されるサイドウォールとして
も利用するものである。したがって、かかる役割を果た
しうる膜であれば、シリコン窒化膜に限らず、その他の
膜を用いてもよい。例えば、アルミナ膜などを適用する
ことができる。
【０１０７】次いで、全面に層間絶縁膜となる絶縁膜を
堆積する。絶縁膜としては、ＣＶＤ法により堆積した絶
縁膜を適用してもよいし、ＳＯＧを適用してもよい。続
いて、絶縁膜の表面を平坦化し、表面が平坦化された層
間絶縁膜６４を形成する（図１１（ｃ））。絶縁膜とし
てＢＰＳＧ膜などの軟化温度の低い膜を用いる場合に
は、例えばメルト工程によって絶縁膜の表面を平坦化す
ることができる。また、絶縁膜の表面をＣＭＰ処理する
ことによって平坦化してもよい。
【０１０８】ＣＭＰ法により平坦化を行う場合には、エ
ッチングストッパ膜６２をストッパに用い、エッチング
ストッパ膜６２が露出するまで研磨してもよいし、層間
絶縁膜６４が表面に覆われた状態で研磨を停止してもよ
い。本実施形態では、エッチングストッパ膜６２上に層
間絶縁膜６４が残存する場合について説明する。この
後、通常のリソグラフィ技術を用い、配線５４とのコン
タクトを設ける領域上に開口部を有するフォトレジスト
６６を形成する。
【０１０９】次いで、フォトレジスト６６をマスクとし
て異方性エッチングを行い、層間絶縁膜６４をパターニ
ングする（図１２（ａ））。エッチング条件としては、
層間絶縁膜６４とエッチングストッパ膜６２との選択比
が大きく、エッチングストッパ膜６２が充分にストッパ
として機能しうる条件を選択することが望ましい。続い
て、さらに異方性エッチングを行い、層間絶縁膜６２下
のエッチングストッパ膜６２をパターニングする。エッ
チングストッパ膜６２は、配線５８、絶縁膜６０の側壁
部にも堆積されているため、層間絶縁膜５６が露出する
までエッチングを進行しても側壁部のエッチングストッ
パ膜６２は除去されず、サイドウォール６８として残存
する（図１２（ｂ））。
【０１１０】この後、絶縁膜６０及びサイドウォール６
８をマスクとして層間絶縁膜５６を異方性エッチング
し、配線５４を露出するコンタクトホールを形成する。
コンタクトホールは、サイドウォール６８に整合して形
成されるので、フォトレジスト６６のパターニングで多
少の位置ずれが生じても、配線５４に達するコンタクト
ホールを開口することができる。
【０１１１】このように、本実施形態によれば、コンタ
クトホールを開口する際に用いるエッチングストッパ膜
６２によってサイドウォール６８を構成するので、配線
５８の間隔を狭めて配置した場合にも、配線５８上層に
形成する配線（図示せず）と配線５４とを接続するコン
タクトホールを容易に開口することができる。 ［第９実施形態］本発明の第９実施形態による半導体装
置の製造方法を図１３及び図１４を用いて説明する。第
８実施形態による半導体装置及びその製造方法と同一の
構成要素には同一の符号を付して説明を省略又は簡略に
する。
【０１１２】図１３及び図１４は本実施形態による半導
体装置の製造方法を示す工程断面図である。本実施形態
では、３層の配線層を形成する場合に、３層目の配線
を、２層目の配線に接続することなく１層目の配線に接
続する際に適用しうる他の半導体装置の製造方法を示
す。
【０１１３】まず、下地基板５０上に、所定のパターン
を有する配線５４を形成する。次いで、配線５４を覆う
層間絶縁膜５６を形成する。続いて、層間絶縁膜５６上
に、導電膜と、シリコン窒化膜やアルミナ膜などの絶縁
膜とを堆積後、リソグラフィ技術及びエッチング技術を
用いて絶縁膜、導電膜、層間絶縁膜５６を同一のパター
ンに加工する。こうして、上面が絶縁膜６０によって覆
われ、下層にパターニングされた層間絶縁膜５６が形成
された配線５８を形成する（図１３（ａ））。
【０１１４】この後、例えばＣＶＤ法により、シリコン
窒化膜よりなるエッチングストッパ膜６２を形成する
（図１３（ｂ））。エッチングストッパ膜６２は後工程
で層間絶縁膜をエッチングする際のストッパとして、ま
た、配線５８の側壁に形成されるサイドウォールとして
も利用するものである。したがって、かかる役割を果た
しうる膜であれば、シリコン窒化膜に限らず、その他の
膜を用いてもよい。例えば、アルミナ膜などを適用する
ことができる。
【０１１５】次いで、全面に層間絶縁膜となる絶縁膜を
堆積する。絶縁膜としては、ＣＶＤ法により堆積した絶
縁膜を適用してもよいし、ＳＯＧを適用してもよい。続
いて、絶縁膜の表面を平坦化し、表面が平坦化された層
間絶縁膜６４を形成する（図１３（ｃ））。この後、通
常のリソグラフィ技術を用い、配線５４とのコンタクト
を設ける領域上に開口部を有するフォトレジスト６６を
形成する。
【０１１６】次いで、フォトレジスト６６をマスクとし
て異方性エッチングを行い、層間絶縁膜６４をパターニ
ングする（図１４（ａ））。エッチング条件としては、
層間絶縁膜６４とエッチングストッパ膜６２との選択比
が大きく、エッチングストッパ膜６２が充分にストッパ
として機能しうる条件を選択することが望ましい。続い
て、さらに異方性エッチングを行い、層間絶縁膜６４下
のエッチングストッパ膜６２をパターニングする。エッ
チングストッパ膜６２は、配線５８、絶縁膜６０の側壁
部にも堆積されているため、配線５４が露出するまでエ
ッチングを進行しても側壁部のエッチングストッパ膜６
２は除去されず、サイドウォール６８として残存する。
【０１１７】そして、このエッチングによって配線５８
間には配線５４が露出するので、エッチングストッパ膜
６２のエッチングによって自己整合でコンタクトホール
を開口することができる。このように、本実施形態によ
れば、コンタクトホールを開口する際に用いるエッチン
グストッパ膜６２によってサイドウォール６８を構成す
るので、配線５８の間隔を狭めて配置した場合にも、配
線５４に上層の配線を接続するためのコンタクトホール
を容易に開口することができる。
【０１１８】また、エッチングストッパ膜とサイドウォ
ールを形成する膜とを兼用するので、成膜工程を短縮す
ることができる。また、サイドウォール形成のためのエ
ッチング工程とエッチングストッパ膜の除去工程とを兼
用できるので、エッチング工程を短縮することができ
る。これら製造工程の簡略化により、製造コストの低減
をも図ることができる。 ［第１０実施形態］本発明の第１０実施形態による半導
体装置及びその製造方法を図１５乃至図２２を用いて説
明する。
【０１１９】図１５及び図２０は本実施形態による半導
体装置の製造方法を示す平面図、図１６及び図１７は図
１５に示す半導体装置のＡ−Ａ′線断面における工程断
面図、図１８及び図１９は図１５に示す半導体装置のＢ
−Ｂ′線断面における工程断面図、図２１は図２０に示
す半導体装置のＣ−Ｃ′線断面における工程断面図、図
２２は図２０に示す半導体装置のＤ−Ｄ′線断面におけ
る工程断面図である。
【０１２０】本実施形態では、第４実施形態による半導
体装置の製造方法をソース／ドレイン拡散層から電極を
引き出すためのコンタクトホールの開口に用い、第８実
施形態による半導体装置の製造方法を蓄積電極用のコン
タクトホールの開口に用いてＤＲＡＭセルを形成する半
導体装置の製造方法を示す。始めに、ソース／ドレイン
拡散層からビット線を引き出すためのコンタクトホール
の開口に第４実施形態による半導体装置の製造方法を適
用した例を図１５乃至図１９を用いて説明する。
【０１２１】まず、シリコン基板１００に素子分離膜１
０２を形成し、素子領域１０４を画定する。素子領域１
０４は、図１５において紙面横方向に延びる長方形形状
を有しており（図中、点線）、各素子領域１０４には、
２つの転送トランジスタが形成されることになる。本実
施形態では、シリコン基板１００に溝を形成して絶縁膜
を埋め込むことにより素子分離膜１０２を形成する、い
わゆるトレンチ素子分離法を用いている。トレンチ素子
分離法を用いているのは、素子分離膜１０２によって基
板表面の平坦性を損なわないためである。トレンチ素子
分離法を用いる代わりに、例えば、前述の第５乃至第７
実施形態による半導体装置の製造方法を適用してもよ
い。
【０１２２】次いで、例えば熱酸化法により、素子領域
１０４にゲート絶縁膜１０６を形成する。続いて、素子
領域１０４と直交する方向に延在するワード線１０８を
形成する。例えば、ドープトポリシリコン膜とシリコン
酸化膜よりなる絶縁膜とを連続してＣＶＤ法により堆積
した後、リソグラフィ技術及びエッチング技術を用いて
これら積層膜を同一のパターンに加工し、上面が絶縁膜
１１０によって覆われたワード線１０８を形成する（図
１６（ａ）、図１８（ａ））。
【０１２３】この後、ワード線１０８をマスクとしてイ
オン注入を行い、素子領域にＬＤＤ構造の低濃度拡散層
となる不純物ドープ領域１１２を形成する。次いで、例
えばＣＶＤ法によりシリコン窒化膜を堆積し、エッチン
グストッパ膜１１４を形成する（図１６（ｂ）、図１８
（ｂ））。続いて、全面に層間絶縁膜となる絶縁膜を堆
積し、その表面をＣＭＰ法により平坦化する。この際、
ワード線１０８上に延在するエッチングストッパ膜１１
４をストッパとして絶縁膜を研磨し、ワード線１０８上
に延在するエッチングストッパ膜１１４を表面に露出さ
せる。こうして、表面が平坦化された層間絶縁膜１１６
を形成する（図１６（ｃ）、図１８（ｃ））。
【０１２４】この後、通常のリソグラフィ技術を用い、
ソース／ドレイン拡散層となる領域上に開口部を有する
フォトレジスト１１８を形成する（図１５中、斜線の領
域）。本実施形態による半導体装置の製造方法は、層間
絶縁膜１１６をパターニングするフォトレジスト１１８
の平面レイアウトに特に特徴がある。すなわち、フォト
レジスト１１８は、ワード線１０８と直交する方向に延
びる長方形形状の島が複数配列して構成されている。素
子領域１０４との関係でいえば、素子領域１０４とほぼ
等しい繰り返しパターンを有するフォトレジスト１１８
が、ワード線１０８の延在する方向に、素子領域１０４
に対して１／４周期ずれて配置されている。
【０１２５】フォトレジスト１１８は、少なくとも、後
工程で引き出し電極を形成しない領域であって、ワード
線１０８が延在しない領域を覆う必要がある。本実施形
態では、図１５中に×印を付した領域に引き出し電極を
形成するため、上記のレイアウトを採用している。上記
のパターンを採用することにより、ソース／ドレイン拡
散層の領域を露出する開口を、ワード線１０８に対して
自己整合で形成することができる。したがって、微細な
コンタクトホールを形成するためのパターンを形成する
必要がなくなるので、パターンルールを緩くすることが
でき、描画を容易にすることができる。
【０１２６】なお、上記のレジストパターンは、単純な
一パターンの繰り返しによって構成しているが、このよ
うにすることによって微細なリソグラフィーをさらに容
易にすることができる。従来の方法では、大きさと形状
の異なるパターンを開口する際には、大きさと形状の異
なる異なった複数のパターンが必要であった。しかし、
光を用いた露光技術により微細なレジストパターンを形
成するためには、そのパターンは単純な一種類のパター
ンの繰り返しであることが望ましい。単純な繰り返しパ
ターンにすることにより位相シフト法を採用できるの
で、微細な露光が非常に容易になるからである。従来方
法のように２種類のパターンからなるレジストパターン
の場合には、単純な繰り返しパターンとはいえず、位相
シフト法を適用するのが困難であった。
【０１２７】このように、本実施形態によるレジストパ
ターンを用いることにより、微細なリソグラフィーがさ
らに容易となるので、高集積デバイスに相応しい微細加
工が可能となる。また、このレジストパターンをマスク
として下地をエッチングする場合にも、マイクロローデ
ィング効果を抑えてエッチングを安定に行うことができ
る。すなわち、大きさの異なる開口部を形成する場合、
いわゆるマイクロローディング効果により、大きい開口
部と小さな開口部とではエッチングのされ方が異なって
くる。このため、双方の開口部を安定して開口するため
の条件（プロセスウィンドウ）が狭くなり、加工が難し
くなる。しかし、本実施形態によるレジストパターンは
単純な１種類の繰り返しパターンであるので、マイクロ
ローディング効果を抑えて安定にエッチングを行うこと
ができる。
【０１２８】次いで、フォトレジスト１１８をマスクと
して異方性エッチングを行い、層間絶縁膜１１６をパタ
ーニングする（図１７（ａ）、図１９（ａ））。続い
て、フォトレジスト１１８を除去し、さらに異方性エッ
チングを行う。このエッチングは、絶縁膜１１０と層間
絶縁膜１１６との高さをほぼ同じにするために、層間絶
縁膜１１６とエッチングストッパ膜１１４とのエッチン
グレートがほぼ等しくなる条件で行うことが望ましい。
【０１２９】エッチングストッパ膜１１４は、ワード線
１０８、絶縁膜１１０の側壁部にも堆積されているた
め、素子領域１０４にシリコン基板１００が露出するま
でエッチングを進行しても側壁部のエッチングストッパ
膜１１４は除去されず、サイドウォール１２０として残
存する。この後、ワード線１０８、サイドウォール１２
０をマスクとしてイオン注入を行い、素子領域にＬＤＤ
構造の高濃度拡散層となる不純物ドープ領域１２２を形
成する。ｎ型のトランジスタであれば、例えばＡｓやＰ
等のＶ族元素を、ｐ型のトランジスタであれば、例えば
Ｂ等のIII族元素を４×１０15ｃｍ-2程度のドーズ量の
でイオン注入する（図１７（ｂ）、図１９（ｂ））。
【０１３０】次いで、所定の条件で基板を熱処理し、注
入した不純物イオンを電気的に活性化する。例えば、１
０００℃、１０秒間の短時間アニールにより、不純物の
活性化をすることができる。こうして、素子領域１０４
にソース／ドレイン拡散層１２４、１２６を形成する。
続いて、電極となる導電膜を全面に堆積し、ＣＭＰ法、
或いはバックエッチング技術を用い、コンタクトホール
内にのみ導電膜を残す。こうして、ソース／ドレイン拡
散層１２４に接続された電極１２８と、ソース／ドレイ
ン拡散層１２６に接続された電極１３０を形成する（図
１７（ｃ）、図１９（ｃ））。
【０１３１】電極１３０は、ソース／ドレイン拡散層１
２６とビット線とを接続するための引き出し電極として
機能するものであり、ソース／ドレイン拡散層１２６上
から素子分離膜１０２上に延在して形成されている（図
１５）。この後、層間絶縁膜１３２を堆積し、電極１３
０とビット線とを接続するためのコンタクトホールを開
口する。
【０１３２】次いで、層間絶縁膜１３２上に、ワード線
１０８と直交する方向に延在するビット線を形成する。
例えば、ビット線となる導電膜と、シリコン窒化膜やア
ルミナ膜などの絶縁膜とを堆積した後、リソグラフィ技
術及びエッチング技術を用いて絶縁膜と導電膜とを同一
のパターンに加工し、上面が絶縁膜１３６によって覆わ
れたビット線１３４を形成する。ビット線１３４は、層
間絶縁膜１３２に形成されたコンタクトホールを介して
電極１３０に接続される。こうして、ソース／ドレイン
拡散層１２６に接続されたビット線１３４を形成する
（図１９（ｄ））。
【０１３３】なお、絶縁膜１３２は必ずしも形成する必
要はない。絶縁膜１３２及び絶縁膜１３２に形成された
開口部により電極１２８とビット線１３４とが平面レイ
アウトにおいて重なっても、絶縁膜１３２によりショー
トしなくなるので、パターンを密に形成でき、集積度の
向上を図れるが、集積度の向上を必要としない場合には
形成する必要はない。
【０１３４】次に、蓄積電極用のコンタクトホールの開
口に第８実施形態による半導体装置の製造方法を適用し
た例を図２０乃至図２２を用いて説明する。続いて、例
えばＣＶＤ法によりシリコン窒化膜を堆積し、エッチン
グストッパ膜１３８を形成する。続いて、全面に層間絶
縁膜となる絶縁膜を堆積し、その表面を例えばＣＭＰ法
により平坦化する。本実施形態では、エッチングストッ
パ膜１３８が露出する前で研磨を停止しているが、エッ
チングストッパ膜１３８をストッパとして研磨を行って
もよい。この場合、レジスト１４２は残存するが、図２
２（ａ）の絶縁膜１４０はなくなり、図２２（ｂ）から
も絶縁膜１４０はなくなることになる。また、図２２
（ｃ）も同様に絶縁膜１４０がなくなり、エッチングス
トッパ膜１３８もなくなることになる（図２３（ａ）乃
至図２３（ｃ））。
【０１３５】こうして、表面が平坦化された層間絶縁膜
１４０を形成する（図２１（ａ）、図２２（ａ））。こ
の後、通常のリソグラフィ技術を用い、ソース／ドレイ
ン拡散層となる領域上に開口部を有するフォトレジスト
１４２を形成する（図２０中、斜線の領域）。
【０１３６】本実施形態による半導体装置の製造方法
は、層間絶縁膜１４０をパターニングするフォトレジス
ト１４２の平面レイアウトにも特徴がある。すなわち、
フォトレジスト１４２は、ワード線１０８と直交する方
向に延在するストライプ状のパターンを有している。フ
ォトレジスト１４２は、少なくとも、後工程で電極を形
成しない領域であって、ビット線１３４が延在しない領
域を覆う必要がある。本実施形態では、電極１２８に接
続された蓄積電極を形成するため、上記のレイアウトを
採用している。上記のパターンを採用することにより、
電極１２８を露出する開口を、ビット線１３４に対して
自己整合で形成することができる。したがって、微細な
コンタクトホールを形成するためのパターンを形成する
必要がなくなるので、パターンルールを緩くすることが
でき、描画を容易にすることができる。
【０１３７】次いで、フォトレジスト１４２をマスクと
して異方性エッチングを行い、層間絶縁膜１４０をパタ
ーニングする（図２２（ｂ））。続いて、フォトレジス
ト１４２を除去し、さらに異方性エッチングを行い、エ
ッチングストッパ膜１３８をエッチングする。エッチン
グストッパ膜１３８は、ビット線１３４、絶縁膜１３６
の側壁部にも堆積されているため、絶縁膜１３２が露出
するまでエッチングを進行しても側壁部のエッチングス
トッパ膜１３８は除去されず、サイドウォール１４４と
して残存する。
【０１３８】この後、サイドウォール１４４をマスクと
して絶縁膜１３２を異方性エッチングし、電極１２８を
露出する（図２１（ｂ）、図２２（ｃ））。次いで、露
出した電極１２８に接続されたキャパシタを形成する。
例えば、電極１２８上に突出する蓄積電極１４６を形成
した後、その表面に誘電体膜１４８、対向電極１５０を
形成することによりキャパシタを形成する（図２１
（ｃ））。蓄積電極１４６は、電極１２８を介してソー
ス／ドレイン拡散層１２４に接続される。
【０１３９】こうして、単位セルが１トランジスタ、１
キャパシタよりなるＤＲＡＭを形成する。このように、
本実施形態によれば、ソース／ドレイン拡散層からビッ
ト線を引き出すためのコンタクトホールの開口と、ソー
ス／ドレイン拡散層から蓄積電極を引き出すためのコン
タクトホールの開口に、第１乃至第９実施形態によるＳ
ＡＣプロセスを適用するので、ＤＲＡＭセルの製造工程
を簡略にすることができる。特に、層間絶縁膜にコンタ
クトホールを設ける際に微細なコンタクトホールを転写
する必要がないので、リソグラフィー工程を簡略化する
に極めて有効である。
【０１４０】なお、上記実施形態では、第４実施形態及
び第８実施形態による半導体装置に製造方法を例に説明
したが、他の実施例による半導体装置の製造方法を上記
と同様のＤＲＡＭの製造方法に適用することができる。
また、上記実施形態ではＤＲＡＭの製造方法に適用する
例を示したが、本発明はＤＲＡＭの製造方法への適用に
限られるものではない。ＳＡＣ構造を適用しうる半導体
装置の製造方法に広く適用することができる。
【０１４１】また、上記第１乃至第１０実施形態による
半導体装置の構造及び製造方法における選択材料やプロ
セス条件は、本明細書に記載のものに限られるものでは
ない。例えば、ゲート電極の材料はドープトポリシリコ
ン膜に限られるものではなく、シリサイド膜、ポリサイ
ド膜、金属膜その他の導電膜であってもよい。
【０１４２】また、上記実施形態ではｎ型トランジスタ
を例に製造方法等を説明したが、ｐ型トランジスタの場
合にも同様に適用することができる。
【０１４３】
【発明の効果】以上の通り、本発明によれば、半導体基
板と、半導体基板上に形成された素子分離膜によって画
定された素子領域と、素子領域上に形成された第１の配
線と、第１の配線の上面及び側面を覆う絶縁膜と、絶縁
膜が形成された半導体基板上に形成され、素子領域を含
む領域に開口部が形成された層間絶縁膜と、層間絶縁膜
及び／又は絶縁膜上に延在して形成され、素子領域に接
続された第２の配線とにより半導体装置を構成するの
で、リソグラフィー工程におけるルールを緩めて微細な
開口を容易に形成することができる。
【０１４４】また、上記の半導体装置では、第２の配線
を、素子領域上に延在する複数の第１の配線の間の素子
領域に接続することができる。また、上記の半導体装置
において、絶縁膜と層間絶縁膜とをほぼ等しい高さと
し、第２の配線を、層間絶縁膜及び／又は絶縁膜の間に
埋め込むことができる。また、下地基板上に、上面が第
１の絶縁膜に覆われた第１の配線を形成する第１の配線
形成工程と、第１の配線が形成された下地基板上に、第
２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積
工程と、第２の絶縁膜をストッパとして第３の絶縁膜を
エッチングし、第１の配線が形成された領域を含む第１
の領域に開口部を形成する開口部形成工程と、開口部内
の第２の絶縁膜をエッチングし、第１の配線の側壁に第
２の絶縁膜よりなるサイドウォールを形成するととも
に、下地基板に接続されるコンタクトホールを第１の配
線に整合して形成するコンタクトホール形成工程とを有
する半導体装置の製造方法によって半導体装置を製造
し、エッチングストッパ膜となる第２の絶縁膜をサイド
ウォール用の絶縁膜と兼ねるので、ゲート電極の間隔を
狭めて配置してもゲート電極間のコンタクト領域が第２
の絶縁膜によって埋め込まれることはない。これによ
り、容易にコンタクトホールを開口することができる。
【０１４５】また、上記の半導体装置の製造方法におい
て、開口部形成工程では、第１の配線の両側の領域に跨
る開口部を形成することによりゲート電極上に微細なパ
ターンを残す必要がないので、リソグラフィー工程の描
画ルールを緩くすることができる。また、上記の半導体
装置の製造方法において、絶縁膜堆積工程の後に、第３
の絶縁膜表面を後退させ、第１の配線上の第２の絶縁膜
の一部を露出させる絶縁膜除去工程を行えば、第１の配
線の両側の領域に跨る開口部を第１の配線上で分断し、
２以上の開口部を形成することができる。
【０１４６】また、上記の半導体装置の製造方法におい
て、コンタクトホール形成工程の後に、開口部に埋め込
まれ、下地基板に接続された第２の配線を形成する第２
の配線形成工程を行えば、開口部を介して下地基板に接
続され、第１の配線上で分断された２以上の第２の配線
を形成することができる。また、上記の半導体装置の製
造方法において、第２の配線形成工程では下地基板の電
気伝導に寄与する不純物を含む第２の配線を形成し、第
２の配線からの拡散により下地基板に不純物をドープす
れば、第２の配線直下に浅い拡散層を容易に形成するこ
とができる。
【０１４７】また、上記の半導体装置の製造方法におい
て、配線形成工程の前に、下地基板に素子分離膜を形成
する素子分離膜形成工程と、素子分離膜によって画定さ
れた素子領域の表面が、素子分離膜とほぼ等しい高さに
なるまで素子分離膜を除去する素子分離膜除去工程とを
行えば、素子分離膜の段差の影響を受けることなく、第
２の配線を自己整合で形成することができる。
【０１４８】また、上記の半導体装置の製造方法におい
て、配線形成工程の前に、下地基板に素子分離膜を形成
する素子分離膜形成工程と、素子分離膜が形成された下
地基板上に第１の導電膜を堆積する第１の導電膜堆積工
程と、第１の導電膜が形成された下地基板の表面を、素
子分離膜が露出するまで研磨し、素子分離膜によって画
定された素子領域に第１の導電膜を埋め込んで平坦化す
る導電膜埋め込み工程とを行い、第１の配線形成工程で
は、第１の配線の下に形成された第１の導電膜を第１の
配線とほぼ等しいパターンに加工すれば、素子分離膜の
段差を第１の導電膜によって埋めることができるので、
素子分離膜の段差の影響を受けることなく第２の配線を
自己整合で形成することができる。
【０１４９】また、上記の半導体装置の製造方法におい
て、第１の配線形成工程の前に、下地基板に素子分離膜
を形成する素子分離工程を行い、第１の配線形成工程で
は、素子分離膜によって画定された素子領域上及び素子
分離膜上に第１の配線を形成し、絶縁膜除去工程では、
素子領域の第１の配線上に形成された第２の絶縁膜が露
出するまで後退させれば、素子分離膜の段差の影響を受
けることなく、第２の配線を自己整合で形成することが
できる。
【０１５０】また、半導体基板上に素子分離膜を形成
し、第１の方向に延在し、千鳥配列された複数の素子領
域を画定する素子分離膜形成工程と、上面が第１の絶縁
膜で覆われたワード線であって、第１の方向と交わる第
２の方向に延在する複数のワード線を、素子領域上にそ
れぞれ２本づつ延在するように形成するワード線形成工
程と、ワード線が形成された半導体基板上に、第２の絶
縁膜を堆積する絶縁膜堆積工程と、第２の絶縁膜上に、
第１の方向に延在する素子領域間の領域であって、素子
領域の一つに交差する２本のワード線の外側に隣接する
ワード線間の領域を覆うレジストパターンを、素子領域
の一つの一方の側に形成するレジストパターン形成工程
と、レジストパターンをマスクとして第２の絶縁膜をエ
ッチングし、２本のワード線間の素子領域の一つから素
子領域の他方の側に延びる第１の開口部と、隣接して設
けられ、互いに異なる素子領域に交差するワード線間の
素子領域上に開口された第２の開口部とを形成する開口
部形成工程とにより半導体装置を製造することにより、
ビット線を引き出すためのコンタクトホールや蓄積電極
を引き出すためのコンタクトホールとなる開口部を開口
する際のリソグラフィー工程におけるルールを緩めるこ
とができる。
【０１５１】また、上記の半導体装置の製造方法におい
て、第１の開口部及び第２の開口部内の第１の絶縁膜を
エッチングし、ワード線の側壁に第１の絶縁膜よりなる
サイドウォールを形成するとともに、半導体基板に接続
されるコンタクトホールをワード線に整合して形成する
コンタクトホール形成工程を更に行うことにより、半導
体基板からビット線を引き出すためのコンタクトホール
の開口と、半導体基板から蓄積電極を引き出すためのコ
ンタクトホールの開口を容易に形成することができる。
【０１５２】また、半導体基板上に素子分離膜を形成
し、第１の方向に延在し、千鳥配列された複数の素子領
域を画定する素子分離膜形成工程と、上面が第１の絶縁
膜で覆われたワード線であって、第１の方向と交わる第
２の方向に延在する複数のワード線を、素子領域上にそ
れぞれ２本づつ延在するように形成するワード線形成工
程と、ワード線が形成された半導体基板上に、第２の絶
縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程
と、第３の絶縁膜を平坦化する平坦化工程と、平坦化し
た第３の絶縁膜上に、第１の方向に延在する素子領域間
の領域であって、素子領域の一つに交差する２本のワー
ド線の外側に隣接するワード線間の領域を覆うレジスト
パターンを、素子領域の一つの一方の側に形成するレジ
ストパターン形成工程と、レジストパターンをマスクと
して第３の絶縁膜をエッチングし、素子領域の一つに交
差する２本のワード線間の素子領域から素子領域の他方
の側に延びる第１の開口部と、隣接して設けられ、互い
に異なる素子領域に交差するワード線間の素子領域上に
開口された第２の開口部とを形成する開口部形成工程
と、第１の開口部及び第２の開口部内の第２の絶縁膜を
エッチングし、ワード線の側壁に第２の絶縁膜よりなる
サイドウォールを形成するとともに、半導体基板に接続
されるコンタクトホールをワード線に整合して形成する
コンタクトホール形成工程とを有する半導体装置の製造
方法によって半導体装置を製造することにより、半導体
基板からビット線を引き出すためのコンタクトホールの
開口と、半導体基板から蓄積電極を引き出すためのコン
タクトホールの開口を容易に形成することができる。ま
た、これらコンタクトホールを開口する際のリソグラフ
ィーでは微細なコンタクトホールのパターンを転写する
必要がないので、リソグラフィー工程を簡略化すること
ができる。
【０１５３】また、半導体基板上に、第１の方向に延在
する複数のワード線を形成するワード線形成工程と、ワ
ード線が形成された半導体基板上に、上面が第１の絶縁
膜で覆われたビット線であって、第１の方向と交わる第
２の方向に延在する複数のビット線を形成するビット線
形成工程と、ビット線が形成された半導体基板上に、第
２の絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積
工程と、第３の絶縁膜の表面を平坦化する平坦化工程
と、平坦化した第３の絶縁膜上に、ワード線間の領域を
交互に覆うストライプ状のレジストパターンを形成する
レジストパターン形成工程と、レジストパターンをマス
クとして第３の絶縁膜をエッチングし、ビット線間の領
域に複数の開口部を形成する開口部形成工程と、開口部
内の第２の絶縁膜をエッチングし、ビット線の側壁に第
２の絶縁膜よりなるサイドウォールを形成するととも
に、半導体基板に接続されるコンタクトホールをビット
線に整合して開口するコンタクトホール形成工程とを有
する半導体装置の製造方法によって半導体装置を製造す
ることにより、半導体基板から蓄積電極を引き出すため
のコンタクトホールの開口を容易に形成することができ
る。また、これらコンタクトホールを開口する際のリソ
グラフィーでは微細なコンタクトホールのパターンを転
写する必要がないので、リソグラフィー工程を簡略化す
ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
【図３】第１実施形態による半導体装置の製造方法の課
題を説明する図である。
【図４】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図である。
【図５】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
【図６】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
【図７】本発明の第４実施形態による半導体装置の製造
方法を示す工程断面図である。
【図８】本発明の第５実施形態による半導体装置の製造
方法を示す工程断面図である。
【図９】本発明の第６実施形態による半導体装置の製造
方法を示す工程断面図である。
【図１０】本発明の第７実施形態による半導体装置の製
造方法を示す工程断面図である。
【図１１】本発明の第８実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図１２】本発明の第８実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図１３】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その１）である。
【図１４】本発明の第９実施形態による半導体装置の製
造方法を示す工程断面図（その２）である。
【図１５】本発明の第１０実施形態による半導体装置の
製造方法を説明する平面図（その１）である。
【図１６】図１５の半導体装置のＡ−Ａ′線断面におけ
る工程断面図（その１）である。
【図１７】図１５の半導体装置のＡ−Ａ′線断面におけ
る工程断面図（その２）である。
【図１８】図１５の半導体装置のＢ−Ｂ′線断面におけ
る工程断面図（その１）である。
【図１９】図１５の半導体装置のＢ−Ｂ′線断面におけ
る工程断面図（その２）である。
【図２０】本発明の第１０実施形態による半導体装置の
製造方法を説明する平面図（その２）である。
【図２１】図２０の半導体装置のＣ−Ｃ′線断面におけ
る工程断面図である。
【図２２】図２０の半導体装置のＤ−Ｄ′線断面におけ
る工程断面図である。
【図２３】図２０の半導体装置のＤ−Ｄ′線断面におけ
る工程断面図（変形例）である。
【図２４】ＳＡＣ構造を有する従来の半導体装置を説明
する図である。
【図２５】従来の半導体装置の製造方法を示す工程断面
図（その１）である。
【図２６】従来の半導体装置の製造方法を示す工程断面
図（その２）である。
【図２７】従来の半導体装置の製造方法における課題を
説明する図である。
【符号の説明】
１０…シリコン基板 １２…素子分離膜 １４…素子領域 １６…ゲート絶縁膜 １８…ゲート電極 ２０…絶縁膜 ２２…不純物ドープ領域 ２４…エッチングストッパ膜 ２６…層間絶縁膜 ２８…フォトレジスト ３０…サイドウォール ３２…不純物ドープ領域 ３４…コンタクトホール ３６…コンタクトホール ３８…ソース／ドレイン拡散層 ４０…ソース／ドレイン拡散層 ４２…電極 ４４…電極 ４６…ドープトポリシリコン膜 ４８…シリコン窒化膜 ５０…下地基板 ５２…層間絶縁膜 ５４…電極 ５６…層間絶縁膜 ５８…電極 ６０…絶縁膜 ６２…エッチングストッパ膜 ６４…層間絶縁膜 ６６…フォトレジスト ６８…サイドウォール １００…シリコン基板 １０２…素子分離膜 １０４…素子領域 １０６…ゲート絶縁膜 １０８…ワード線 １１０…絶縁膜 １１２…不純物ドープ領域 １１４…エッチングストッパ膜 １１６…層間絶縁膜 １１８…フォトレジスト １２０…サイドウォール １２２…不純物ドープ領域 １２４…ソース／ドレイン拡散層 １２６…ソース／ドレイン拡散層 １２８…電極 １３０…電極 １３２…層間絶縁膜 １３４…ビット線 １３６…絶縁膜 １３８…エッチングストッパ膜 １４０…層間絶縁膜 １４２…フォトレジスト １４４…サイドウォール １４６…蓄積電極 １４８…誘電体膜 １５０…対向電極 ２００…シリコン基板 ２０２…素子分離膜 ２０４…素子領域 ２０６…ゲート絶縁膜 ２０８…ゲート電極 ２１０…絶縁膜 ２１２…不純物ドープ領域 ２１４…絶縁膜 ２１６…サイドウォール ２１８…不純物ドープ領域 ２２０…ソース／ドレイン拡散層 ２２２…ソース／ドレイン拡散層 ２２４…エッチングストッパ膜 ２２６…層間絶縁膜 ２２８…コンタクトホール ２３０…絶縁膜 ２３２…絶縁膜

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成された素子分離膜によって画定
    された素子領域と、 前記素子領域上に形成された第１の配線と、 前記第１の配線の上面及び側面を覆う絶縁膜と、 前記絶縁膜が形成された前記半導体基板上に形成され、
    前記素子領域を含む領域に開口部が形成された層間絶縁
    膜と、 前記層間絶縁膜及び／又は前記絶縁膜上に延在して形成
    され、前記素子領域に接続された第２の配線とを有する
    ことを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 前記素子領域上に複数の前記第１の配線が延在し、 前記第２の配線は、前記第１の配線間の前記素子領域に
    接続されていることを特徴とする半導体装置。
  3. 【請求項３】 請求項１又は２記載の半導体装置におい
    て、 前記絶縁膜と前記層間絶縁膜とはほぼ等しい高さを有
    し、前記第２の配線は、前記層間絶縁膜及び／又は前記
    絶縁膜の間に埋め込まれていることを特徴とする半導体
    装置。
  4. 【請求項４】 下地基板上に、上面が第１の絶縁膜に覆
    われた第１の配線を形成する第１の配線形成工程と、 前記第１の配線が形成された前記下地基板上に、第２の
    絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程
    と、 前記第２の絶縁膜をストッパとして前記第３の絶縁膜を
    エッチングし、前記第１の配線が形成された領域を含む
    第１の領域に開口部を形成する開口部形成工程と、 前記開口部内の前記第２の絶縁膜をエッチングし、前記
    第１の配線の側壁に前記第２の絶縁膜よりなるサイドウ
    ォールを形成するとともに、前記下地基板に接続される
    コンタクトホールを前記第１の配線に整合して形成する
    コンタクトホール形成工程とを有することを特徴とする
    半導体装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体装置の製造方法に
    おいて、 前記開口部形成工程では、前記第１の配線の両側の領域
    に跨る開口部を形成することを特徴とする半導体装置の
    製造方法。
  6. 【請求項６】 請求項４又は５記載の半導体装置の製造
    方法において、 前記絶縁膜堆積工程の後に、前記第３の絶縁膜表面を後
    退させ、前記第１の配線上の前記第２の絶縁膜の一部を
    露出させる絶縁膜除去工程を更に有することを特徴とす
    る半導体装置の製造方法。
  7. 【請求項７】 請求項６記載の半導体装置の製造方法に
    おいて、 前記コンタクトホール形成工程の後に、前記開口部に埋
    め込まれ、前記下地基板に接続された第２の配線を形成
    する第２の配線形成工程を更に有することを特徴とする
    半導体装置の製造方法。
  8. 【請求項８】 請求項７記載の半導体装置の製造方法に
    おいて、 前記第２の配線形成工程では、前記下地基板の電気伝導
    に寄与する不純物を含む第２の配線を形成し、前記第２
    の配線からの拡散により、前記下地基板に前記不純物を
    ドープすることを特徴とする半導体装置の製造方法。
  9. 【請求項９】 請求項４乃至８のいずれかに記載の半導
    体装置の製造方法において、 前記配線形成工程の前に、 前記下地基板に素子分離膜を形成する素子分離膜形成工
    程と、 前記素子分離膜によって画定された素子領域の表面が、
    前記素子分離膜とほぼ等しい高さになるまで前記素子分
    離膜を除去する素子分離膜除去工程とを更に有すること
    を特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項４乃至８のいずれかに記載の半
    導体装置の製造方法において、 前記配線形成工程の前に、 前記下地基板に素子分離膜を形成する素子分離膜形成工
    程と、 前記素子分離膜が形成された前記下地基板上に第１の導
    電膜を堆積する第１の導電膜堆積工程と、 前記第１の導電膜が形成された前記下地基板の表面を、
    前記素子分離膜が露出するまで研磨し、前記素子分離膜
    によって画定された素子領域に前記第１の導電膜を埋め
    込んで平坦化する導電膜埋め込み工程とを更に有し、 前記第１の配線形成工程では、前記第１の配線の下に形
    成された前記第１の導電膜を、前記第１の配線とほぼ等
    しいパターンに加工することを特徴とする半導体装置の
    製造方法。
  11. 【請求項１１】 請求項６乃至８のいずれかに記載の半
    導体装置の製造方法において、 前記第１の配線形成工程の前に、前記下地基板に素子分
    離膜を形成する素子分離工程を更に有し、 前記第１の配線形成工程では、前記素子分離膜によって
    画定された素子領域上及び前記素子分離膜上に前記第１
    の配線を形成し、 前記絶縁膜除去工程では、前記素子領域の前記第１の配
    線上に形成された前記第２の絶縁膜が露出するまで後退
    させることを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 半導体基板上に素子分離膜を形成し、
    第１の方向に延在し、千鳥配列された複数の素子領域を
    画定する素子分離膜形成工程と、 上面が第１の絶縁膜で覆われたワード線であって、前記
    第１の方向と交わる第２の方向に延在する複数のワード
    線を、前記素子領域上にそれぞれ２本づつ延在するよう
    に形成するワード線形成工程と、 前記ワード線が形成された前記半導体基板上に、第２の
    絶縁膜を堆積する絶縁膜堆積工程と、 前記第２の絶縁膜上に、前記第１の方向に延在する前記
    素子領域間の領域であって、前記素子領域の一つに交差
    する前記２本のワード線の外側に隣接するワード線間の
    領域を覆うレジストパターンを、前記素子領域の一つの
    一方の側に形成するレジストパターン形成工程と、 前記レジストパターンをマスクとして前記第２の絶縁膜
    をエッチングし、前記２本のワード線間の前記素子領域
    の一つから前記素子領域の他方の側に延びる第１の開口
    部と、隣接して設けられ、互いに異なる前記素子領域に
    交差する前記ワード線間の前記素子領域上に開口された
    第２の開口部とを形成する開口部形成工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項１２記載の半導体装置の製造方
    法において、 前記第１の開口部及び前記第２の開口部内の前記第１の
    絶縁膜をエッチングし、前記ワード線の側壁に前記第１
    の絶縁膜よりなるサイドウォールを形成するとともに、
    前記半導体基板に接続されるコンタクトホールを前記ワ
    ード線に整合して形成するコンタクトホール形成工程を
    更に有することを特徴とする半導体装置の製造方法。
  14. 【請求項１４】 半導体基板上に素子分離膜を形成し、
    第１の方向に延在し、千鳥配列された複数の素子領域を
    画定する素子分離膜形成工程と、 上面が第１の絶縁膜で覆われたワード線であって、前記
    第１の方向と交わる第２の方向に延在する複数のワード
    線を、前記素子領域上にそれぞれ２本づつ延在するよう
    に形成するワード線形成工程と、 前記ワード線が形成された前記半導体基板上に、第２の
    絶縁膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程
    と、 前記第３の絶縁膜を平坦化する平坦化工程と、 平坦化した前記第３の絶縁膜上に、前記第１の方向に延
    在する前記素子領域間の領域であって、前記素子領域の
    一つに交差する前記２本のワード線の外側に隣接するワ
    ード線間の領域を覆うレジストパターンを、前記素子領
    域の一つの一方の側に形成するレジストパターン形成工
    程と、 前記レジストパターンをマスクとして前記第３の絶縁膜
    をエッチングし、前記素子領域の一つに交差する前記２
    本のワード線間の前記素子領域から前記素子領域の他方
    の側に延びる第１の開口部と、隣接して設けられ、互い
    に異なる前記素子領域に交差する前記ワード線間の前記
    素子領域上に開口された第２の開口部とを形成する開口
    部形成工程と、 前記第１の開口部及び前記第２の開口部内の前記第２の
    絶縁膜をエッチングし、前記ワード線の側壁に前記第２
    の絶縁膜よりなるサイドウォールを形成するとともに、
    前記半導体基板に接続されるコンタクトホールを前記ワ
    ード線に整合して形成するコンタクトホール形成工程と
    を有することを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 半導体基板上に、第１の方向に延在す
    る複数のワード線を形成するワード線形成工程と、 前記ワード線が形成された前記半導体基板上に、上面が
    第１の絶縁膜で覆われたビット線であって、第１の方向
    と交わる第２の方向に延在する複数のビット線を形成す
    るビット線形成工程と、 前記ビット線が形成された半導体基板上に、第２の絶縁
    膜と第３の絶縁膜とを順次堆積する絶縁膜堆積工程と、 前記第３の絶縁膜の表面を平坦化する平坦化工程と、 平坦化した前記第３の絶縁膜上に、前記ワード線間の領
    域を交互に覆うストライプ状のレジストパターンを形成
    するレジストパターン形成工程と、 前記レジストパターンをマスクとして前記第３の絶縁膜
    をエッチングし、前記ビット線間の領域に複数の開口部
    を形成する開口部形成工程と、 前記開口部内の前記第２の絶縁膜をエッチングし、前記
    ビット線の側壁に第２の絶縁膜よりなるサイドウォール
    を形成するとともに、前記半導体基板に接続されるコン
    タクトホールを前記ビット線に整合して開口するコンタ
    クトホール形成工程とを有することを特徴とする半導体
    装置の製造方法。
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