JPH1126712A - 半導体集積回路装置およびその製造方法ならびにその製造装置 - Google Patents
半導体集積回路装置およびその製造方法ならびにその製造装置Info
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- JPH1126712A JPH1126712A JP9172684A JP17268497A JPH1126712A JP H1126712 A JPH1126712 A JP H1126712A JP 9172684 A JP9172684 A JP 9172684A JP 17268497 A JP17268497 A JP 17268497A JP H1126712 A JPH1126712 A JP H1126712A
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Abstract
(57)【要約】
【課題】 情報蓄積用容量素子のリーク電流を減少す
る。 【解決手段】 情報蓄積用容量素子Ｃを構成する下部電
極６０を、堆積された非晶質シリコン膜の固相結晶化に
よる多結晶シリコン膜により構成し、また、下部電極６
０の加工にＣＭＰ法を用いる。また、情報蓄積用容量素
子Ｃを構成する容量絶縁膜６１を、窒化シリコン膜と多
結晶の酸化タンタル膜とで構成する。窒化シリコン膜は
ＣＶＤ法により形成し、酸化タンタル膜は、非晶質の酸
化タンタル膜をＣＶＤ法により堆積した後、酸化性雰囲
気で熱処理することにより形成する。さらに、情報蓄積
用容量素子Ｃを構成する上部電極６２をＣＶＤ法による
窒化チタン膜で構成する。窒化チタン膜の真性応力は１
ＧＰａ以下となるようにする。
る。 【解決手段】 情報蓄積用容量素子Ｃを構成する下部電
極６０を、堆積された非晶質シリコン膜の固相結晶化に
よる多結晶シリコン膜により構成し、また、下部電極６
０の加工にＣＭＰ法を用いる。また、情報蓄積用容量素
子Ｃを構成する容量絶縁膜６１を、窒化シリコン膜と多
結晶の酸化タンタル膜とで構成する。窒化シリコン膜は
ＣＶＤ法により形成し、酸化タンタル膜は、非晶質の酸
化タンタル膜をＣＶＤ法により堆積した後、酸化性雰囲
気で熱処理することにより形成する。さらに、情報蓄積
用容量素子Ｃを構成する上部電極６２をＣＶＤ法による
窒化チタン膜で構成する。窒化チタン膜の真性応力は１
ＧＰａ以下となるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
置およびその製造技術に関し、特に、ＤＲＡＭ（Dynami
c Random Access Memory）を有する半導体集積回路装置
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic Random Access Memo
ry）のメモリセルは、半導体基板の主面上にマトリクス
状に配置された複数のワード線と複数のビット線との交
点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴ(M
etal Insulator SemiconductorField Effect Transisto
r) とこれに直列に接続された１個の情報蓄積用容量素
子（キャパシタ）とで構成されている。メモリセル選択
用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性
領域に形成され、主としてゲート酸化膜、ワード線と一
体に構成されたゲート電極およびソース、ドレインを構
成する一対の半導体領域で構成されている。ビット線
は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、
その延在方向に隣接する２個のメモリセル選択用ＭＩＳ
ＦＥＴによって共有されるソース、ドレインの一方と電
気的に接続されている。情報蓄積用容量素子は、同じく
メモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記
ソース、ドレインの他方と電気的に接続されている。
ry）のメモリセルは、半導体基板の主面上にマトリクス
状に配置された複数のワード線と複数のビット線との交
点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴ(M
etal Insulator SemiconductorField Effect Transisto
r) とこれに直列に接続された１個の情報蓄積用容量素
子（キャパシタ）とで構成されている。メモリセル選択
用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性
領域に形成され、主としてゲート酸化膜、ワード線と一
体に構成されたゲート電極およびソース、ドレインを構
成する一対の半導体領域で構成されている。ビット線
は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、
その延在方向に隣接する２個のメモリセル選択用ＭＩＳ
ＦＥＴによって共有されるソース、ドレインの一方と電
気的に接続されている。情報蓄積用容量素子は、同じく
メモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記
ソース、ドレインの他方と電気的に接続されている。
【０００３】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。
【０００４】
【発明が解決しようとする課題】上記従来技術のＤＲＡ
Ｍは、円筒状に加工した下部電極の内壁と外壁とを蓄積
電荷量確保のための有効領域として利用するため、メモ
リセルが微細になるにつれて円筒の高さも増加してい
く。
Ｍは、円筒状に加工した下部電極の内壁と外壁とを蓄積
電荷量確保のための有効領域として利用するため、メモ
リセルが微細になるにつれて円筒の高さも増加してい
く。
【０００５】しかし、円筒の高さを増加するとメモリセ
ルの形成される領域と周辺回路領域との段差が大きくな
り、その上層に形成される配線あるいは接続孔の加工の
際のフォトリソグラフィのプロセスマージンが低下す
る。このため、情報蓄積用容量素子と同層の絶縁膜を周
辺回路領域に形成して段差を解消しても、その周辺回路
上の絶縁膜に開口する絶縁膜のアスペクト比が大きくな
り加工工程の負担が大きくなる。
ルの形成される領域と周辺回路領域との段差が大きくな
り、その上層に形成される配線あるいは接続孔の加工の
際のフォトリソグラフィのプロセスマージンが低下す
る。このため、情報蓄積用容量素子と同層の絶縁膜を周
辺回路領域に形成して段差を解消しても、その周辺回路
上の絶縁膜に開口する絶縁膜のアスペクト比が大きくな
り加工工程の負担が大きくなる。
【０００６】また、円筒の高さを増加しても情報蓄積用
容量素子の容量絶縁膜にシリコン窒化膜を用いた場合に
はその誘電率の低さおよび必要膜厚の限界から蓄積電荷
量の確保が困難となってきている。
容量素子の容量絶縁膜にシリコン窒化膜を用いた場合に
はその誘電率の低さおよび必要膜厚の限界から蓄積電荷
量の確保が困難となってきている。
【０００７】また、シリコン窒化膜は、リーク電流の低
減のため８５０℃以上の熱処理が必要であるが、その熱
処理工程前にすでに形成しているメモリセル選択用ＭＩ
ＳＦＥＴ等に悪影響を及ぼし、誤動作等の原因の一つに
なっている。
減のため８５０℃以上の熱処理が必要であるが、その熱
処理工程前にすでに形成しているメモリセル選択用ＭＩ
ＳＦＥＴ等に悪影響を及ぼし、誤動作等の原因の一つに
なっている。
【０００８】本発明の目的は、微細化しても必要な蓄積
電荷量を確保することができる情報蓄積用容量素子を有
する半導体集積回路装置およびその製造技術を提供する
ことにある。
電荷量を確保することができる情報蓄積用容量素子を有
する半導体集積回路装置およびその製造技術を提供する
ことにある。
【０００９】また、本発明の目的は、メモリセルアレイ
領域と周辺回路領域との段差を解消した場合に、周辺回
路領域に形成する接続孔の開口を容易にすることができ
る半導体集積回路装置の構造および製造技術を提供する
ことにある。
領域と周辺回路領域との段差を解消した場合に、周辺回
路領域に形成する接続孔の開口を容易にすることができ
る半導体集積回路装置の構造および製造技術を提供する
ことにある。
【００１０】また、本発明の目的は、情報蓄積用容量素
子のリーク電流を低減し、蓄積電荷量の確保を容易にす
る技術を提供することにある。
子のリーク電流を低減し、蓄積電荷量の確保を容易にす
る技術を提供することにある。
【００１１】また、本発明の目的は、情報蓄積用容量素
子のリーク電流を低減することに寄与する情報蓄積用容
量素子を構成する下部電極の構造および製造技術を提供
することにある。
子のリーク電流を低減することに寄与する情報蓄積用容
量素子を構成する下部電極の構造および製造技術を提供
することにある。
【００１２】また、本発明の目的は、情報蓄積用容量素
子のリーク電流を低減することに寄与する情報蓄積用容
量素子を構成する容量絶縁膜の構造および製造技術を提
供することにある。
子のリーク電流を低減することに寄与する情報蓄積用容
量素子を構成する容量絶縁膜の構造および製造技術を提
供することにある。
【００１３】また、本発明の目的は、情報蓄積用容量素
子のリーク電流を低減することに寄与する情報蓄積用容
量素子を構成する上部電極の構造および製造技術を提供
することにある。
子のリーク電流を低減することに寄与する情報蓄積用容
量素子を構成する上部電極の構造および製造技術を提供
することにある。
【００１４】また、本発明の目的は、必要な蓄積電荷量
を確保し、かつ製造工程全般の低温化を図って、信頼性
の高い半導体集積回路装置を得ることができる技術を提
供することにある。
を確保し、かつ製造工程全般の低温化を図って、信頼性
の高い半導体集積回路装置を得ることができる技術を提
供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】（１）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の多結晶シリコン膜から
なる下部電極、下部電極の表面に形成された容量絶縁膜
および容量絶縁膜を挟み下部電極に対向して形成された
上部電極を備えた情報蓄積用容量素子をメモリセル選択
用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面に形成したメモリセル選択用ＭＩＳＦＥＴの上部
に第１絶縁膜を堆積した後、第１絶縁膜を開孔して溝を
形成する工程、（ｂ）溝の内部を含む第１絶縁膜の上部
に、不純物が含有された非晶質シリコン膜を溝が埋まら
ない膜厚で堆積する工程、（ｃ）非晶質シリコン膜の上
部に溝が埋まるような膜厚の第２絶縁膜を堆積する工
程、（ｄ）溝が形成された領域の第２絶縁膜および第１
絶縁膜の上部の非晶質シリコン膜を除去することによ
り、溝の内部のみに非晶質シリコン膜を残す工程、
（ｅ）第１の熱処理を施し、非晶質シリコン膜を固相成
長させ、多結晶シリコン膜に変換する工程、（ｆ）溝と
これに隣接する溝との隙間の第１絶縁膜および溝の内部
の第２絶縁膜を除去し、上方に開孔部を有する筒形の下
部電極を形成する工程、（ｇ）下部電極の表面に容量絶
縁膜を形成し、第２の熱処理を施して容量絶縁膜を改質
する工程、を含むものである。
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の多結晶シリコン膜から
なる下部電極、下部電極の表面に形成された容量絶縁膜
および容量絶縁膜を挟み下部電極に対向して形成された
上部電極を備えた情報蓄積用容量素子をメモリセル選択
用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面に形成したメモリセル選択用ＭＩＳＦＥＴの上部
に第１絶縁膜を堆積した後、第１絶縁膜を開孔して溝を
形成する工程、（ｂ）溝の内部を含む第１絶縁膜の上部
に、不純物が含有された非晶質シリコン膜を溝が埋まら
ない膜厚で堆積する工程、（ｃ）非晶質シリコン膜の上
部に溝が埋まるような膜厚の第２絶縁膜を堆積する工
程、（ｄ）溝が形成された領域の第２絶縁膜および第１
絶縁膜の上部の非晶質シリコン膜を除去することによ
り、溝の内部のみに非晶質シリコン膜を残す工程、
（ｅ）第１の熱処理を施し、非晶質シリコン膜を固相成
長させ、多結晶シリコン膜に変換する工程、（ｆ）溝と
これに隣接する溝との隙間の第１絶縁膜および溝の内部
の第２絶縁膜を除去し、上方に開孔部を有する筒形の下
部電極を形成する工程、（ｇ）下部電極の表面に容量絶
縁膜を形成し、第２の熱処理を施して容量絶縁膜を改質
する工程、を含むものである。
【００１８】（２）また、本発明の半導体集積回路装置
の製造方法は、前記同様の構成を有する半導体集積回路
装置の製造方法であって、（ａ）半導体基板の主面に形
成したメモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁
膜を堆積した後、第１絶縁膜を開孔して溝を形成する工
程、（ｂ）溝の内部を含む第１絶縁膜の上部に、不純物
が含有された非晶質シリコン膜を溝が埋まらない膜厚で
堆積する工程、（ｃ）非晶質シリコン膜の上部に溝が埋
まるような膜厚の第２絶縁膜を堆積する工程、（ｄ）溝
が形成された領域の第２絶縁膜および第１絶縁膜の上部
の非晶質シリコン膜を除去することにより、溝の内部の
みに非晶質シリコン膜を残す工程、（ｅ）溝とこれに隣
接する溝との隙間の第１絶縁膜および溝の内部の第２絶
縁膜を除去し、上方に開孔部を有する筒形の非晶質シリ
コン膜を露出する工程、（ｆ）第１の熱処理を施し、非
晶質シリコン膜を固相成長させ、多結晶シリコン膜に変
換し、下部電極を形成する工程、（ｇ）下部電極の表面
に容量絶縁膜を形成し、第２の熱処理を施して容量絶縁
膜を改質する工程、を含むものである。
の製造方法は、前記同様の構成を有する半導体集積回路
装置の製造方法であって、（ａ）半導体基板の主面に形
成したメモリセル選択用ＭＩＳＦＥＴの上部に第１絶縁
膜を堆積した後、第１絶縁膜を開孔して溝を形成する工
程、（ｂ）溝の内部を含む第１絶縁膜の上部に、不純物
が含有された非晶質シリコン膜を溝が埋まらない膜厚で
堆積する工程、（ｃ）非晶質シリコン膜の上部に溝が埋
まるような膜厚の第２絶縁膜を堆積する工程、（ｄ）溝
が形成された領域の第２絶縁膜および第１絶縁膜の上部
の非晶質シリコン膜を除去することにより、溝の内部の
みに非晶質シリコン膜を残す工程、（ｅ）溝とこれに隣
接する溝との隙間の第１絶縁膜および溝の内部の第２絶
縁膜を除去し、上方に開孔部を有する筒形の非晶質シリ
コン膜を露出する工程、（ｆ）第１の熱処理を施し、非
晶質シリコン膜を固相成長させ、多結晶シリコン膜に変
換し、下部電極を形成する工程、（ｇ）下部電極の表面
に容量絶縁膜を形成し、第２の熱処理を施して容量絶縁
膜を改質する工程、を含むものである。
【００１９】このような（１）および（２）記載の半導
体集積回路装置の製造方法によれば、下部電極を非晶質
シリコン膜の固相成長により形成された多結晶シリコン
膜とするため、その表面を平坦にすることができ、欠陥
キャパシタの発生を防止する上で効果がある。
体集積回路装置の製造方法によれば、下部電極を非晶質
シリコン膜の固相成長により形成された多結晶シリコン
膜とするため、その表面を平坦にすることができ、欠陥
キャパシタの発生を防止する上で効果がある。
【００２０】（３）なお、前記（２）記載の半導体集積
回路装置の製造方法の場合には、上方に開孔部を有する
筒形の非晶質シリコン膜を露出させた後、非晶質シリコ
ン膜の表面に凹凸を形成する工程を含むことができる。
回路装置の製造方法の場合には、上方に開孔部を有する
筒形の非晶質シリコン膜を露出させた後、非晶質シリコ
ン膜の表面に凹凸を形成する工程を含むことができる。
【００２１】このような半導体集積回路装置の製造方法
によれば、表面に凹凸を形成するため、下部電極の表面
積を増加して必要蓄積電荷量の確保を容易にし、円筒の
高さを低くすることが可能である。
によれば、表面に凹凸を形成するため、下部電極の表面
積を増加して必要蓄積電荷量の確保を容易にし、円筒の
高さを低くすることが可能である。
【００２２】（４）また、前記（３）記載の半導体集積
回路装置の製造方法の場合、上方に開孔部を有する筒形
の非晶質シリコン膜の表面に凹凸を形成する前に、非晶
質シリコン膜の表面を清浄化する工程を含むことができ
る。
回路装置の製造方法の場合、上方に開孔部を有する筒形
の非晶質シリコン膜の表面に凹凸を形成する前に、非晶
質シリコン膜の表面を清浄化する工程を含むことができ
る。
【００２３】このような半導体集積回路装置の製造方法
によれば、凹凸を形成する前に、非晶質シリコン膜の表
面を清浄化するため、凹凸を構成する半球状シリコンの
核生成を阻害せず、均一な凹凸を形成することが可能と
なる。
によれば、凹凸を形成する前に、非晶質シリコン膜の表
面を清浄化するため、凹凸を構成する半球状シリコンの
核生成を阻害せず、均一な凹凸を形成することが可能と
なる。
【００２４】（５）また、本発明の半導体集積回路装置
の製造方法は、前記非晶質シリコン膜を、少なくともモ
ノシラン（ＳｉＨ4 ）を含むガスを原料ガスとした低圧
ＣＶＤ法により形成するものである。
の製造方法は、前記非晶質シリコン膜を、少なくともモ
ノシラン（ＳｉＨ4 ）を含むガスを原料ガスとした低圧
ＣＶＤ法により形成するものである。
【００２５】このような半導体集積回路装置の製造方法
によれば、前記溝内に段差被覆性よく非晶質シリコン膜
を形成することができ、表面積を確保し、構造的にも安
定な下部電極を形成することができる。
によれば、前記溝内に段差被覆性よく非晶質シリコン膜
を形成することができ、表面積を確保し、構造的にも安
定な下部電極を形成することができる。
【００２６】（６）また、本発明の半導体集積回路装置
の製造方法は、第２絶縁膜および非晶質シリコン膜の除
去を、ＣＭＰ法、あるいは、第２絶縁膜をエッチングし
て第１絶縁膜の上部の第１導電膜を露出させた後、第１
導電膜をエッチングすることにより行うものである。
の製造方法は、第２絶縁膜および非晶質シリコン膜の除
去を、ＣＭＰ法、あるいは、第２絶縁膜をエッチングし
て第１絶縁膜の上部の第１導電膜を露出させた後、第１
導電膜をエッチングすることにより行うものである。
【００２７】このような半導体集積回路装置の製造方法
によれば、円筒形状の下部電極の先端部分を平坦にする
ことができ、従来のドライエッチング法のように先端部
が鋭利な形状とならず、電界集中による絶縁耐圧の低下
あるいはリーク電流の増加をもたらすことがない。
によれば、円筒形状の下部電極の先端部分を平坦にする
ことができ、従来のドライエッチング法のように先端部
が鋭利な形状とならず、電界集中による絶縁耐圧の低下
あるいはリーク電流の増加をもたらすことがない。
【００２８】（７）また、本発明の半導体集積回路装置
の製造方法は、第１の熱処理を、第２の熱処理以上の温
度で行なうものである。
の製造方法は、第１の熱処理を、第２の熱処理以上の温
度で行なうものである。
【００２９】このような半導体集積回路装置の製造方法
によれば、下部電極および容量絶縁膜となるたとえば酸
化タンタル膜を堆積した後の第２の熱処理により下部電
極が変形等を受けることがなく、熱応力の発生等により
容量絶縁膜の絶縁性が低下してリーク電流を増加させる
ことがない。
によれば、下部電極および容量絶縁膜となるたとえば酸
化タンタル膜を堆積した後の第２の熱処理により下部電
極が変形等を受けることがなく、熱応力の発生等により
容量絶縁膜の絶縁性が低下してリーク電流を増加させる
ことがない。
【００３０】（８）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の多結晶シリコン膜から
なる下部電極、下部電極の表面に形成された容量絶縁膜
および容量絶縁膜を挟み下部電極に対向して形成された
上部電極を備えた情報蓄積用容量素子をメモリセル選択
用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面に形成したメモリセル選択用ＭＩＳＦＥＴの上部
に、上方に開孔部を有する筒形の下部電極を形成する工
程、（ｂ）下部電極の表面にシリコン窒化膜を形成する
工程、（ｃ）シリコン窒化膜上に酸化タンタル膜をＣＶ
Ｄ法で堆積する工程、（ｄ）酸化タンタル膜に熱処理を
施し、酸化タンタル膜を改質して容量絶縁膜を形成する
工程、を含むものである。
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の多結晶シリコン膜から
なる下部電極、下部電極の表面に形成された容量絶縁膜
および容量絶縁膜を挟み下部電極に対向して形成された
上部電極を備えた情報蓄積用容量素子をメモリセル選択
用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面に形成したメモリセル選択用ＭＩＳＦＥＴの上部
に、上方に開孔部を有する筒形の下部電極を形成する工
程、（ｂ）下部電極の表面にシリコン窒化膜を形成する
工程、（ｃ）シリコン窒化膜上に酸化タンタル膜をＣＶ
Ｄ法で堆積する工程、（ｄ）酸化タンタル膜に熱処理を
施し、酸化タンタル膜を改質して容量絶縁膜を形成する
工程、を含むものである。
【００３１】このような半導体集積回路装置の製造方法
によれば、酸化タンタル膜の堆積前にシリコン窒化膜を
形成しているため、酸化タンタル膜の改質の際にたとえ
ば酸素雰囲気で熱処理を行っても、下部電極への酸素の
進入を阻止し、下部電極とシリコン窒化膜との界面での
シリコン酸化膜の形成を防止して、実質的な容量絶縁膜
の膜厚の増大を防止することができる。
によれば、酸化タンタル膜の堆積前にシリコン窒化膜を
形成しているため、酸化タンタル膜の改質の際にたとえ
ば酸素雰囲気で熱処理を行っても、下部電極への酸素の
進入を阻止し、下部電極とシリコン窒化膜との界面での
シリコン酸化膜の形成を防止して、実質的な容量絶縁膜
の膜厚の増大を防止することができる。
【００３２】（９）なお、シリコン窒化膜は、６００℃
〜８５０℃のアンモニア（ＮＨ3 ）雰囲気での熱処理に
より、または、低圧ＣＶＤ法により形成することができ
る。低圧ＣＶＤ法により形成した場合には、下地である
下部電極の不純物の影響を受けず、均一なシリコン窒化
膜を堆積して、シリコン窒化膜と下部電極界面での異常
なシリコン酸化物の形成を防止することができる。
〜８５０℃のアンモニア（ＮＨ3 ）雰囲気での熱処理に
より、または、低圧ＣＶＤ法により形成することができ
る。低圧ＣＶＤ法により形成した場合には、下地である
下部電極の不純物の影響を受けず、均一なシリコン窒化
膜を堆積して、シリコン窒化膜と下部電極界面での異常
なシリコン酸化物の形成を防止することができる。
【００３３】（１０）また、低圧ＣＶＤ法は、少なくと
もジクロルシラン（ＳｉＨ2 Ｃｌ2）およびアンモニア
を含むガスを原料ガスとして用いることができる。
もジクロルシラン（ＳｉＨ2 Ｃｌ2）およびアンモニア
を含むガスを原料ガスとして用いることができる。
【００３４】（１１）また、前記（８）記載の半導体集
積回路装置の製造方法の場合、酸化タンタル膜の堆積前
に、シリコン酸窒化膜を形成する工程を含むことができ
る。
積回路装置の製造方法の場合、酸化タンタル膜の堆積前
に、シリコン酸窒化膜を形成する工程を含むことができ
る。
【００３５】このような半導体集積回路装置の製造方法
によれば、シリコン窒化膜に代えて、あるいはシリコン
窒化膜に加えてシリコン酸窒化膜を形成するため、酸化
タンタル膜の改質の際の下部電極への酸素の進入をより
効果的に阻止することができる。すなわち、シリコン酸
窒化膜には、あらかじめ酸素が含まれているため、酸化
タンタル膜自身を構成している酸素がシリコン酸窒化膜
に引き抜かれる反応を防止できる。
によれば、シリコン窒化膜に代えて、あるいはシリコン
窒化膜に加えてシリコン酸窒化膜を形成するため、酸化
タンタル膜の改質の際の下部電極への酸素の進入をより
効果的に阻止することができる。すなわち、シリコン酸
窒化膜には、あらかじめ酸素が含まれているため、酸化
タンタル膜自身を構成している酸素がシリコン酸窒化膜
に引き抜かれる反応を防止できる。
【００３６】（１２）本発明の半導体集積回路装置の製
造方法は、前記（８）〜（１１）記載のいずれかの半導
体集積回路装置の製造方法であって、シリコン窒化膜ま
たはシリコン酸窒化膜の形成前に、下部電極の表面を清
浄化する工程を含むものである。
造方法は、前記（８）〜（１１）記載のいずれかの半導
体集積回路装置の製造方法であって、シリコン窒化膜ま
たはシリコン酸窒化膜の形成前に、下部電極の表面を清
浄化する工程を含むものである。
【００３７】このような半導体集積回路装置の製造方法
によれば、下部電極の表面を清浄化しているため、異常
なシリコン窒化膜あるいはシリコン酸窒化膜の成長を防
止して、均一な膜厚のシリコン窒化膜あるいはシリコン
酸窒化膜を形成することができる。この結果、酸化タン
タル膜の改質の際の下部電極への酸素の進入をより効果
的に阻止することが可能となる。
によれば、下部電極の表面を清浄化しているため、異常
なシリコン窒化膜あるいはシリコン酸窒化膜の成長を防
止して、均一な膜厚のシリコン窒化膜あるいはシリコン
酸窒化膜を形成することができる。この結果、酸化タン
タル膜の改質の際の下部電極への酸素の進入をより効果
的に阻止することが可能となる。
【００３８】（１３）なお、前記（１２）記載の半導体
集積回路装置の製造方法の場合、下部電極の表面の清浄
化は、シリコン窒化膜またはシリコン酸窒化膜の形成を
行う反応室と同一の反応室、または、減圧もしくは不活
性雰囲気にすることができる搬送室でシリコン窒化膜ま
たはシリコン酸窒化膜の形成を行う反応室に連結された
他の反応室において、水素雰囲気での熱処理を施すこと
により行うことができる。
集積回路装置の製造方法の場合、下部電極の表面の清浄
化は、シリコン窒化膜またはシリコン酸窒化膜の形成を
行う反応室と同一の反応室、または、減圧もしくは不活
性雰囲気にすることができる搬送室でシリコン窒化膜ま
たはシリコン酸窒化膜の形成を行う反応室に連結された
他の反応室において、水素雰囲気での熱処理を施すこと
により行うことができる。
【００３９】このような半導体集積回路装置の製造方法
によれば、清浄後の下部電極の表面の再汚染あるいは酸
化を防止することができる。
によれば、清浄後の下部電極の表面の再汚染あるいは酸
化を防止することができる。
【００４０】（１４）また、本発明の半導体集積回路装
置の製造方法は、前記（８）〜（１３）記載のいずれか
の半導体集積回路装置の製造方法であって、酸化タンタ
ル膜の堆積を、４５０℃以上の等温雰囲気で行うもので
ある。
置の製造方法は、前記（８）〜（１３）記載のいずれか
の半導体集積回路装置の製造方法であって、酸化タンタ
ル膜の堆積を、４５０℃以上の等温雰囲気で行うもので
ある。
【００４１】酸化タンタル膜の堆積においては、被膜形
成基板の大きさによらず一様に形成できること、段差被
覆性がよいこと、成膜速度が基板材質に依存せず、再現
性よく堆積できること、が必要であるが、４５０℃以上
の等温雰囲気では、これらの条件を満足することが可能
である。
成基板の大きさによらず一様に形成できること、段差被
覆性がよいこと、成膜速度が基板材質に依存せず、再現
性よく堆積できること、が必要であるが、４５０℃以上
の等温雰囲気では、これらの条件を満足することが可能
である。
【００４２】（１５）また、本発明の半導体集積回路装
置の製造方法は、前記（８）〜（１４）記載のいずれか
の半導体集積回路装置の製造方法であって、酸化タンタ
ル膜の熱処理は、酸化タンタルの結晶粒径が均一となる
ように施されるものである。
置の製造方法は、前記（８）〜（１４）記載のいずれか
の半導体集積回路装置の製造方法であって、酸化タンタ
ル膜の熱処理は、酸化タンタルの結晶粒径が均一となる
ように施されるものである。
【００４３】このような結晶粒径の均一性は、熱処理を
７３０℃以上８５０℃以下の温度範囲の酸化性雰囲気で
行われることにより実現することが可能である。
７３０℃以上８５０℃以下の温度範囲の酸化性雰囲気で
行われることにより実現することが可能である。
【００４４】なお、前記熱処理により、シリコン窒化膜
を、シリコン酸窒化膜を含む膜に変換される。
を、シリコン酸窒化膜を含む膜に変換される。
【００４５】（１６）本発明の半導体集積回路装置の製
造方法は、前記（８）〜（１５）記載のいずれかの半導
体集積回路装置の製造方法であって、酸化タンタル膜の
熱処理の後、さらに第２の酸化タンタル膜をＣＶＤ法で
堆積し、第２の酸化タンタル膜に熱処理を施す工程を含
むものである。
造方法は、前記（８）〜（１５）記載のいずれかの半導
体集積回路装置の製造方法であって、酸化タンタル膜の
熱処理の後、さらに第２の酸化タンタル膜をＣＶＤ法で
堆積し、第２の酸化タンタル膜に熱処理を施す工程を含
むものである。
【００４６】このような半導体集積回路装置の製造方法
によれば、酸化タンタル膜を複数層形成することができ
る。複数層の酸化タンタル膜を有する効果については後
に説明する。
によれば、酸化タンタル膜を複数層形成することができ
る。複数層の酸化タンタル膜を有する効果については後
に説明する。
【００４７】（１７）本発明の半導体集積回路装置は、
メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続され
た情報蓄積用容量素子とでメモリセルを構成し、上方に
開孔部を有する筒形の下部電極、下部電極の表面に形成
された容量絶縁膜および容量絶縁膜を挟み下部電極に対
向して形成された上部電極を備えた情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上部に配置したＤＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面に形成したメモリセル選択用Ｍ
ＩＳＦＥＴの上部に下部電極を形成し、少なくとも下部
電極の表面に容量絶縁膜を形成する工程、（ｂ）容量絶
縁膜が形成された半導体基板の全面に、上部電極となる
窒化チタン膜を堆積し、下部電極の筒形状により生じた
凹部を埋め込んで下部電極上の窒化チタン膜の表面を平
坦化する工程、を含むものである。
メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続され
た情報蓄積用容量素子とでメモリセルを構成し、上方に
開孔部を有する筒形の下部電極、下部電極の表面に形成
された容量絶縁膜および容量絶縁膜を挟み下部電極に対
向して形成された上部電極を備えた情報蓄積用容量素子
をメモリセル選択用ＭＩＳＦＥＴの上部に配置したＤＲ
ＡＭを有する半導体集積回路装置の製造方法であって、
（ａ）半導体基板の主面に形成したメモリセル選択用Ｍ
ＩＳＦＥＴの上部に下部電極を形成し、少なくとも下部
電極の表面に容量絶縁膜を形成する工程、（ｂ）容量絶
縁膜が形成された半導体基板の全面に、上部電極となる
窒化チタン膜を堆積し、下部電極の筒形状により生じた
凹部を埋め込んで下部電極上の窒化チタン膜の表面を平
坦化する工程、を含むものである。
【００４８】このような半導体集積回路装置の製造方法
によれば、窒化チタン膜の堆積により、下部電極の筒形
状により生じた凹部が埋め込まれるため、上部電極の上
面に凹部が形成された場合に比較して、その凹部に埋め
込む絶縁膜等にボイド等が生じず、半導体集積回路装置
の信頼性を向上することができる。
によれば、窒化チタン膜の堆積により、下部電極の筒形
状により生じた凹部が埋め込まれるため、上部電極の上
面に凹部が形成された場合に比較して、その凹部に埋め
込む絶縁膜等にボイド等が生じず、半導体集積回路装置
の信頼性を向上することができる。
【００４９】（１８）また、本発明の半導体集積回路装
置の製造方法は、前記（１７）記載の半導体集積回路装
置の製造方法であって、窒化チタン膜の堆積前に、メモ
リセルが形成されたメモリセルアレイ領域の周辺の周辺
回路領域に接続孔を開口し、接続孔を含む半導体基板の
全面に窒化チタン膜を堆積し、窒化チタン膜をパターニ
ングしてメモリセルアレイ領域を覆うように上部電極を
形成すると同時に接続孔を埋め込むプラグまたは配線を
形成するものである。
置の製造方法は、前記（１７）記載の半導体集積回路装
置の製造方法であって、窒化チタン膜の堆積前に、メモ
リセルが形成されたメモリセルアレイ領域の周辺の周辺
回路領域に接続孔を開口し、接続孔を含む半導体基板の
全面に窒化チタン膜を堆積し、窒化チタン膜をパターニ
ングしてメモリセルアレイ領域を覆うように上部電極を
形成すると同時に接続孔を埋め込むプラグまたは配線を
形成するものである。
【００５０】このような半導体集積回路装置の製造方法
によれば、周辺回路領域にプラグまたは配線を形成し
て、メモリセルアレイ領域と周辺回路領域との間の段差
を解消するために設けた絶縁膜等への接続孔の開口を容
易にすることができる。
によれば、周辺回路領域にプラグまたは配線を形成し
て、メモリセルアレイ領域と周辺回路領域との間の段差
を解消するために設けた絶縁膜等への接続孔の開口を容
易にすることができる。
【００５１】（１９）また、本発明の半導体集積回路装
置は、前記（１７）または（１８）記載の半導体集積回
路装置の製造方法であって、窒化チタン膜は、ＣＶＤ法
のみにより堆積する第１の方法、ＣＶＤ法による第１の
窒化チタン膜の堆積後スパッタ法による第２の窒化チタ
ン膜を堆積する第２の方法のいずれかの方法により堆積
することができる。
置は、前記（１７）または（１８）記載の半導体集積回
路装置の製造方法であって、窒化チタン膜は、ＣＶＤ法
のみにより堆積する第１の方法、ＣＶＤ法による第１の
窒化チタン膜の堆積後スパッタ法による第２の窒化チタ
ン膜を堆積する第２の方法のいずれかの方法により堆積
することができる。
【００５２】ＣＶＤ法による窒化チタン膜は段差被覆性
よく形成できるため、溝内を良好に埋め込むことがで
き、また、ＣＶＤ法による第１の窒化チタン膜とスパッ
タ法による第２の窒化チタン膜を組み合わせた場合に
は、窒化チタン膜の真性応力を低減することが可能であ
る。
よく形成できるため、溝内を良好に埋め込むことがで
き、また、ＣＶＤ法による第１の窒化チタン膜とスパッ
タ法による第２の窒化チタン膜を組み合わせた場合に
は、窒化チタン膜の真性応力を低減することが可能であ
る。
【００５３】（２０）なお、ＣＶＤ法による窒化チタン
膜は、４３０℃〜５００℃の温度範囲で、少なくとも四
塩化チタンとアンモニアとを含むガスを原料ガスとして
堆積することができる。
膜は、４３０℃〜５００℃の温度範囲で、少なくとも四
塩化チタンとアンモニアとを含むガスを原料ガスとして
堆積することができる。
【００５４】（２１）また、本発明の半導体集積回路装
置の製造方法は、前記（１７）〜（２０）記載のいずれ
かの半導体集積回路装置の製造方法であって、窒化チタ
ン膜の堆積後、５５０℃を越える熱処理を施さないもの
である。
置の製造方法は、前記（１７）〜（２０）記載のいずれ
かの半導体集積回路装置の製造方法であって、窒化チタ
ン膜の堆積後、５５０℃を越える熱処理を施さないもの
である。
【００５５】このような半導体集積回路装置の製造方法
によれば、５５０℃以上の熱処理にを施した場合には堆
積した窒化チタン膜の真性応力が増加し、情報蓄積用容
量素子のリーク電流が増加する恐れがあるが、このよう
な情報蓄積用容量素子の劣化を抑制することができる。
によれば、５５０℃以上の熱処理にを施した場合には堆
積した窒化チタン膜の真性応力が増加し、情報蓄積用容
量素子のリーク電流が増加する恐れがあるが、このよう
な情報蓄積用容量素子の劣化を抑制することができる。
【００５６】（２２）本発明の半導体集積回路装置の製
造方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列
に接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の下部電極を備えた情報
蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上部
に配置したＤＲＡＭを有する半導体集積回路装置の製造
方法であって、（ａ）半導体基板の主面に形成したメモ
リセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を堆積
し、第１絶縁膜とはエッチング速度の異なる第２絶縁膜
を堆積した後、第１絶縁膜および第２絶縁膜を開孔して
溝を形成する工程、（ｂ）溝の内部を含む第２絶縁膜の
上部に情報蓄積用容量素子の下部電極を構成する第１導
電膜を、溝が埋まらない膜厚で堆積する工程、（ｃ）第
１導電膜の上部に溝が埋まるような膜厚の第３絶縁膜を
堆積する工程、（ｄ）溝が形成された領域の第３絶縁膜
および第２絶縁膜の上部の第１導電膜を除去することに
より、溝の内部のみに第１導電膜を残す工程、（ｅ）溝
とこれに隣接する溝との隙間の第２絶縁膜および溝の内
部の第３絶縁膜を第１絶縁膜をエッチングストッパとし
てエッチングし、上方に開孔部を有する筒形の下部電極
を形成する工程を含むものである。
造方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列
に接続された情報蓄積用容量素子とでメモリセルを構成
し、上方に開孔部を有する筒形の下部電極を備えた情報
蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上部
に配置したＤＲＡＭを有する半導体集積回路装置の製造
方法であって、（ａ）半導体基板の主面に形成したメモ
リセル選択用ＭＩＳＦＥＴの上部に第１絶縁膜を堆積
し、第１絶縁膜とはエッチング速度の異なる第２絶縁膜
を堆積した後、第１絶縁膜および第２絶縁膜を開孔して
溝を形成する工程、（ｂ）溝の内部を含む第２絶縁膜の
上部に情報蓄積用容量素子の下部電極を構成する第１導
電膜を、溝が埋まらない膜厚で堆積する工程、（ｃ）第
１導電膜の上部に溝が埋まるような膜厚の第３絶縁膜を
堆積する工程、（ｄ）溝が形成された領域の第３絶縁膜
および第２絶縁膜の上部の第１導電膜を除去することに
より、溝の内部のみに第１導電膜を残す工程、（ｅ）溝
とこれに隣接する溝との隙間の第２絶縁膜および溝の内
部の第３絶縁膜を第１絶縁膜をエッチングストッパとし
てエッチングし、上方に開孔部を有する筒形の下部電極
を形成する工程を含むものである。
【００５７】このような半導体集積回路装置の製造方法
によれば、第１絶縁膜とはエッチング速度の異なる第２
絶縁膜を堆積するため、第２絶縁膜および第３絶縁膜の
エッチングのストッパ膜に第１絶縁膜を利用することが
できる。
によれば、第１絶縁膜とはエッチング速度の異なる第２
絶縁膜を堆積するため、第２絶縁膜および第３絶縁膜の
エッチングのストッパ膜に第１絶縁膜を利用することが
できる。
【００５８】（２３）本発明の半導体集積回路装置は、
メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続され
た情報蓄積用容量素子とでメモリセルを構成し、上方に
開孔部を有する筒形の多結晶シリコン膜からなる下部電
極、下部電極の表面に形成された容量絶縁膜および容量
絶縁膜を挟み下部電極に対向して形成された上部電極を
備えた情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴの上部に配置したＤＲＡＭを有する半導体集積回路
装置であって、下部電極の上部端は、鋭角な先端部を有
さないものである。
メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続され
た情報蓄積用容量素子とでメモリセルを構成し、上方に
開孔部を有する筒形の多結晶シリコン膜からなる下部電
極、下部電極の表面に形成された容量絶縁膜および容量
絶縁膜を挟み下部電極に対向して形成された上部電極を
備えた情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴの上部に配置したＤＲＡＭを有する半導体集積回路
装置であって、下部電極の上部端は、鋭角な先端部を有
さないものである。
【００５９】このような半導体集積回路装置は、前記し
た（６）記載の半導体集積回路装置の製造方法により製
造することができ、電界集中による絶縁耐圧の低下ある
いはリーク電流の増加を抑制することができる。
た（６）記載の半導体集積回路装置の製造方法により製
造することができ、電界集中による絶縁耐圧の低下ある
いはリーク電流の増加を抑制することができる。
【００６０】（２４）また、本発明の半導体集積回路装
置は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接
続された情報蓄積用容量素子とでメモリセルを構成し、
上方に開孔部を有する筒形の多結晶シリコン膜からなる
下部電極、下部電極の表面に形成された容量絶縁膜およ
び容量絶縁膜を挟み下部電極に対向して形成された上部
電極を備えた情報蓄積用容量素子をメモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導体集
積回路装置であって、容量絶縁膜は、シリコン窒化膜ま
たはシリコン酸窒化膜、および酸化タンタル膜を含むも
のである。
置は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接
続された情報蓄積用容量素子とでメモリセルを構成し、
上方に開孔部を有する筒形の多結晶シリコン膜からなる
下部電極、下部電極の表面に形成された容量絶縁膜およ
び容量絶縁膜を挟み下部電極に対向して形成された上部
電極を備えた情報蓄積用容量素子をメモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導体集
積回路装置であって、容量絶縁膜は、シリコン窒化膜ま
たはシリコン酸窒化膜、および酸化タンタル膜を含むも
のである。
【００６１】このような半導体集積回路装置は、前記し
た（８）記載の半導体集積回路装置の製造方法により製
造することができ、下部電極表面にシリコン酸化膜を有
さず、実質的に容量絶縁膜の膜厚の増大を防止して情報
蓄積用容量素子の蓄積電荷量を増加することができる。
た（８）記載の半導体集積回路装置の製造方法により製
造することができ、下部電極表面にシリコン酸化膜を有
さず、実質的に容量絶縁膜の膜厚の増大を防止して情報
蓄積用容量素子の蓄積電荷量を増加することができる。
【００６２】（２５）なお、シリコン窒化膜の膜厚は５
ｎｍ以下とし、シリコン酸窒化膜の膜厚は、３〜4.５ｎ
ｍの範囲とし、酸化タンタル膜の膜厚は１０〜２０ｎｍ
の範囲とすることができる。
ｎｍ以下とし、シリコン酸窒化膜の膜厚は、３〜4.５ｎ
ｍの範囲とし、酸化タンタル膜の膜厚は１０〜２０ｎｍ
の範囲とすることができる。
【００６３】（２６）また、酸化タンタル膜は、単層ま
たは複数層形成されているものとすることができる。
たは複数層形成されているものとすることができる。
【００６４】このような半導体集積回路装置によれば、
容量絶縁膜の絶縁性を向上して情報蓄積用容量素子のリ
ーク電流を低減することができる。
容量絶縁膜の絶縁性を向上して情報蓄積用容量素子のリ
ーク電流を低減することができる。
【００６５】（２７）また、酸化タンタル膜を構成する
結晶の平均粒径は1.５μｍ以下とし、かつ結晶の粒径は
ほぼ均一とすることができる。
結晶の平均粒径は1.５μｍ以下とし、かつ結晶の粒径は
ほぼ均一とすることができる。
【００６６】このような半導体集積回路装置によれば、
容量絶縁膜の絶縁性を向上して情報蓄積用容量素子のリ
ーク電流を低減することができる。
容量絶縁膜の絶縁性を向上して情報蓄積用容量素子のリ
ーク電流を低減することができる。
【００６７】（２８）本発明の半導体集積回路装置は、
メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続され
た情報蓄積用容量素子とでメモリセルを構成し、上方に
開孔部を有する筒形の多結晶シリコン膜からなる下部電
極、下部電極の表面に形成された容量絶縁膜および容量
絶縁膜を挟み下部電極に対向して形成された上部電極を
備えた情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴの上部に配置したＤＲＡＭを有する半導体集積回路
装置であって、上部電極は、ＣＶＤ法により形成された
窒化チタン膜を含み、その真性応力が１Ｇｐａ未満とな
っているものである。
メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続され
た情報蓄積用容量素子とでメモリセルを構成し、上方に
開孔部を有する筒形の多結晶シリコン膜からなる下部電
極、下部電極の表面に形成された容量絶縁膜および容量
絶縁膜を挟み下部電極に対向して形成された上部電極を
備えた情報蓄積用容量素子をメモリセル選択用ＭＩＳＦ
ＥＴの上部に配置したＤＲＡＭを有する半導体集積回路
装置であって、上部電極は、ＣＶＤ法により形成された
窒化チタン膜を含み、その真性応力が１Ｇｐａ未満とな
っているものである。
【００６８】このような半導体集積回路装置は、前記し
た（１９）〜（２１）記載の半導体集積回路装置の製造
方法により製造することができ、上部電極の応力により
容量絶縁膜の絶縁性に影響を与えず、情報蓄積用容量素
子のリーク電流を低減することができる。
た（１９）〜（２１）記載の半導体集積回路装置の製造
方法により製造することができ、上部電極の応力により
容量絶縁膜の絶縁性に影響を与えず、情報蓄積用容量素
子のリーク電流を低減することができる。
【００６９】（２９）なお、情報蓄積用容量素子は、上
部電極側が下部電極側に対して相対的に負のバイアス条
件になるとき、上部電極と下部電極との間を流れる電流
密度が１０ｎＡ／ｃｍ2 となるバイアス電圧の絶対値が
1.５Ｖ以上となる特性を有するものである。
部電極側が下部電極側に対して相対的に負のバイアス条
件になるとき、上部電極と下部電極との間を流れる電流
密度が１０ｎＡ／ｃｍ2 となるバイアス電圧の絶対値が
1.５Ｖ以上となる特性を有するものである。
【００７０】このような半導体集積回路装置は、前記し
た半導体集積回路装置の製造方法により製造することが
可能である。これにより情報蓄積用容量素子のリーク電
流を低減して半導体集積回路装置の信頼性を向上するこ
とができる。
た半導体集積回路装置の製造方法により製造することが
可能である。これにより情報蓄積用容量素子のリーク電
流を低減して半導体集積回路装置の信頼性を向上するこ
とができる。
【００７１】（３０）本発明の半導体集積回路装置の製
造装置は、シリコン窒化膜またはシリコン酸窒化膜を形
成する第１の手段と、酸化タンタル膜を堆積する第２の
手段と、酸化性雰囲気で熱処理を施す第３の手段と、Ｃ
ＶＤ法により窒化チタン膜を堆積する第４の手段とを有
する半導体集積回路装置の製造装置であって、第１、第
２、第３および第４の手段を同一反応室に有する第１の
構成、第１、第２、第３および第４の手段を各々個別の
反応室に有し、個別の反応室が減圧または不活性雰囲気
に保持することができる搬送室により連結されている第
２の構成、のいずれかの構成を有するものである。
造装置は、シリコン窒化膜またはシリコン酸窒化膜を形
成する第１の手段と、酸化タンタル膜を堆積する第２の
手段と、酸化性雰囲気で熱処理を施す第３の手段と、Ｃ
ＶＤ法により窒化チタン膜を堆積する第４の手段とを有
する半導体集積回路装置の製造装置であって、第１、第
２、第３および第４の手段を同一反応室に有する第１の
構成、第１、第２、第３および第４の手段を各々個別の
反応室に有し、個別の反応室が減圧または不活性雰囲気
に保持することができる搬送室により連結されている第
２の構成、のいずれかの構成を有するものである。
【００７２】このような半導体集積回路装置の製造装置
によれば、シリコン窒化膜またはシリコン酸窒化膜の形
成、酸化タンタル膜の堆積、酸化タンタル膜の熱処理お
よび窒化チタン膜の堆積を清浄雰囲気で行うことがで
き、その結果、情報蓄積用容量素子の蓄積電荷量を増大
し、リーク電流を低減することができる。
によれば、シリコン窒化膜またはシリコン酸窒化膜の形
成、酸化タンタル膜の堆積、酸化タンタル膜の熱処理お
よび窒化チタン膜の堆積を清浄雰囲気で行うことがで
き、その結果、情報蓄積用容量素子の蓄積電荷量を増大
し、リーク電流を低減することができる。
【００７３】（３１）また、前記半導体集積回路装置の
製造装置に、水素雰囲気で熱処理を施す第５の手段を備
えることもできる。このような場合、前記第５の手段を
前記第１の手段の全段に備えて、シリコン窒化膜または
シリコン酸窒化膜が形成される下部電極の表面を清浄化
し、信頼性の高い半導体集積回路装置を製造することが
できる。
製造装置に、水素雰囲気で熱処理を施す第５の手段を備
えることもできる。このような場合、前記第５の手段を
前記第１の手段の全段に備えて、シリコン窒化膜または
シリコン酸窒化膜が形成される下部電極の表面を清浄化
し、信頼性の高い半導体集積回路装置を製造することが
できる。
【００７４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００７５】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。
【００７６】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。
【００７７】次に、本実施の形態のＤＲＡＭの製造方法
を図３〜図４７を用いて工程順に説明する。
を図３〜図４７を用いて工程順に説明する。
【００７８】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。
【００７９】次に、図４に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。
【００８０】次に、フォトレジスト膜４を除去した後、
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。
【００８１】次に、図６に示すように、半導体基板１上
に膜厚３００nm〜４００nm程度の酸化シリコン膜７を堆
積した後、半導体基板１を１０００℃程度でドライ酸化
することにより、溝５ａに埋め込まれた酸化シリコン膜
７の膜質を改善するためのシンタリング（焼き締め）を
行う。酸化シリコン膜７は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
た熱ＣＶＤ法で堆積する。
に膜厚３００nm〜４００nm程度の酸化シリコン膜７を堆
積した後、半導体基板１を１０００℃程度でドライ酸化
することにより、溝５ａに埋め込まれた酸化シリコン膜
７の膜質を改善するためのシンタリング（焼き締め）を
行う。酸化シリコン膜７は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
た熱ＣＶＤ法で堆積する。
【００８２】次に、図７に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路との境界部
のような相対的に広い面積の溝５ａの上部のみに窒化シ
リコン膜８を残す。溝５ａの上部に残った窒化シリコン
膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で研磨
して平坦化する際に、相対的に広い面積の溝５ａの内部
の酸化シリコン膜７が相対的に狭い面積の溝５ａの内部
の酸化シリコン膜７に比べて深く研磨される現象（ディ
ッシング；dishing ）を防止するために形成される。
７の上部にＣＶＤ法で膜厚１４０nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路との境界部
のような相対的に広い面積の溝５ａの上部のみに窒化シ
リコン膜８を残す。溝５ａの上部に残った窒化シリコン
膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で研磨
して平坦化する際に、相対的に広い面積の溝５ａの内部
の酸化シリコン膜７が相対的に狭い面積の溝５ａの内部
の酸化シリコン膜７に比べて深く研磨される現象（ディ
ッシング；dishing ）を防止するために形成される。
【００８３】次に、フォトレジスト膜９を除去した後、
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。
【００８４】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル１２を形成する。また、このイオン打ち込みに続
いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１お
よびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体
領域１０は、入出力回路などから半導体基板１を通じて
メモリアレイのｐ型ウエル１１にノイズが侵入するのを
防止するために形成される。
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル１２を形成する。また、このイオン打ち込みに続
いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１お
よびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体
領域１０は、入出力回路などから半導体基板１を通じて
メモリアレイのｐ型ウエル１１にノイズが侵入するのを
防止するために形成される。
【００８５】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。
【００８６】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。
【００８７】次に、図１１に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。
【００８８】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物がドープされた膜厚７０nm程度の多結晶シリ
コン膜を半導体基板１上にＣＶＤ法で堆積し、次いでそ
の上部に膜厚５０nm程度のＷＮ（タングステンナイトラ
イド）膜と膜厚１００nm程度のＷ膜とをスパッタリング
法で堆積し、さらにその上部に膜厚１５０nm程度の窒化
シリコン膜１５をＣＶＤ法で堆積した後、フォトレジス
ト膜１６をマスクにしてこれらの膜をパターニングする
ことにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と
多結晶シリコン膜とが反応して両者の界面に高抵抗のシ
リサイド層が形成されるのを防止するバリア層として機
能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイ
トライド）膜などを使用することもできる。
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物がドープされた膜厚７０nm程度の多結晶シリ
コン膜を半導体基板１上にＣＶＤ法で堆積し、次いでそ
の上部に膜厚５０nm程度のＷＮ（タングステンナイトラ
イド）膜と膜厚１００nm程度のＷ膜とをスパッタリング
法で堆積し、さらにその上部に膜厚１５０nm程度の窒化
シリコン膜１５をＣＶＤ法で堆積した後、フォトレジス
ト膜１６をマスクにしてこれらの膜をパターニングする
ことにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と
多結晶シリコン膜とが反応して両者の界面に高抵抗のシ
リサイド層が形成されるのを防止するバリア層として機
能する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイ
トライド）膜などを使用することもできる。
【００８９】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。
【００９０】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。
【００９１】次に、図１２に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。
【００９２】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
上にＣＶＤ法で膜厚５０〜１００nm程度の窒化シリコン
膜２０を堆積した後、図１４に示すように、メモリアレ
イの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。
【００９３】次に、フォトレジスト膜２１を除去した
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ+ 型半導体領域２２
（ソース、ドレイン）を形成し、周辺回路領域のｐ型ウ
エル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン打
ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体領
域２３（ソース、ドレイン）を形成する。これにより、
周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造を備
えたｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型
ＭＩＳＦＥＴＱｎが形成される。
【００９４】次に、図１６に示すように、半導体基板１
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
上に膜厚３００nm程度のＳＯＧ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。
【００９５】次に、図１７に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【００９６】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。
【００９７】次に、図１８に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。
【００９８】次に、図１９に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。
【００９９】続いて、図２０に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜２０とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。
【０１００】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜１５のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。
【０１０１】次に、フォトレジスト膜２７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。
【０１０２】次に、図２１に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。
【０１０３】次に、図２２に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。
【０１０４】次に、図２３に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。
【０１０５】次に、フォトレジスト膜３３を除去した
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。
【０１０６】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とプラグ３
０の表面とに低抵抗のＴｉＳｉ2 （チタンシリサイド）
層４２が形成される。これにより、ｎ+ 型半導体領域２
３、ｐ+ 型半導体領域２２およびプラグ３０に接続され
る配線（ビット線ＢＬ、第１層配線３８、３９）のコン
タクト抵抗を低減することができる。また、ビット線Ｂ
ＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そ
のシート抵抗を２Ω／□以下にまで低減できるので、情
報の読み出し速度および書き込み速度を向上させること
ができると共に、ビット線ＢＬと周辺回路の第１層配線
３８、３９とを一つの工程で同時に形成することができ
るので、ＤＲＡＭの製造工程を短縮することができる。
さらに、周辺回路の第１層配線（３８、３９）をビット
線ＢＬと同層の配線で構成した場合には、第１層配線を
メモリセルの上層のＡｌ配線で構成する場合に比べて周
辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱ
ｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを
接続するコンタクトホール（３４〜３７）のアスペクト
比が低減されるため、第１層配線の接続信頼性が向上す
る。
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜と下地Ｓｉとが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とプラグ３
０の表面とに低抵抗のＴｉＳｉ2 （チタンシリサイド）
層４２が形成される。これにより、ｎ+ 型半導体領域２
３、ｐ+ 型半導体領域２２およびプラグ３０に接続され
る配線（ビット線ＢＬ、第１層配線３８、３９）のコン
タクト抵抗を低減することができる。また、ビット線Ｂ
ＬをＷ膜／ＴｉＮ膜／Ｔｉ膜で構成することにより、そ
のシート抵抗を２Ω／□以下にまで低減できるので、情
報の読み出し速度および書き込み速度を向上させること
ができると共に、ビット線ＢＬと周辺回路の第１層配線
３８、３９とを一つの工程で同時に形成することができ
るので、ＤＲＡＭの製造工程を短縮することができる。
さらに、周辺回路の第１層配線（３８、３９）をビット
線ＢＬと同層の配線で構成した場合には、第１層配線を
メモリセルの上層のＡｌ配線で構成する場合に比べて周
辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴＱ
ｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）と第１層配線とを
接続するコンタクトホール（３４〜３７）のアスペクト
比が低減されるため、第１層配線の接続信頼性が向上す
る。
【０１０７】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。
【０１０８】次に、フォトレジスト膜４１を除去した
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。
【０１０９】次に、図２７に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。
【０１１０】ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。
【０１１１】次に、図２８に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。
【０１１２】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部にリフロー性が
高いＳＯＧ膜４４を塗布し、さらにその上部に堆積した
酸化シリコン膜４５をＣＭＰ法で平坦化する。これによ
り、ビット線ＢＬ同士の微細な隙間のギャップフィル性
が向上すると共に、ビット線ＢＬおよび第１層配線３
８、３９の上部の絶縁膜の平坦化を実現することができ
る。また、高温・長時間の熱処理を行わないため、メモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣
化を防止して高性能化を実現することができると共に、
ビット線ＢＬおよび第１層配線３８、３９の低抵抗化を
図ることができる。
ＢＬおよび第１層配線３８、３９の上部にリフロー性が
高いＳＯＧ膜４４を塗布し、さらにその上部に堆積した
酸化シリコン膜４５をＣＭＰ法で平坦化する。これによ
り、ビット線ＢＬ同士の微細な隙間のギャップフィル性
が向上すると共に、ビット線ＢＬおよび第１層配線３
８、３９の上部の絶縁膜の平坦化を実現することができ
る。また、高温・長時間の熱処理を行わないため、メモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの特性劣
化を防止して高性能化を実現することができると共に、
ビット線ＢＬおよび第１層配線３８、３９の低抵抗化を
図ることができる。
【０１１３】次に、図２９に示すように、酸化シリコン
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。
【０１１４】次に、図３０に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。
【０１１５】次に、フォトレジスト膜４７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。
【０１１６】次に、図３１に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。
【０１１７】次に、図３２に示すように、酸化シリコン
膜４６の上部に膜厚１００〜２００nm程度の窒化シリコ
ン膜５１をＣＶＤ法で堆積した後、フォトレジスト膜５
２をマスクにしたドライエッチングで周辺回路領域の窒
化シリコン膜５１を除去する。メモリアレイに残った窒
化シリコン膜５１は、後述する情報蓄積用容量素子の下
部電極を形成する工程で下部電極の間の酸化シリコン膜
をエッチングする際のエッチングストッパとして使用さ
れる。したがって、窒化シリコン膜５１は、後に説明す
る下部電極の間の酸化シリコン膜のエッチング速度より
もエッチング速度の遅い窒化シリコン材料で構成されて
いる。
膜４６の上部に膜厚１００〜２００nm程度の窒化シリコ
ン膜５１をＣＶＤ法で堆積した後、フォトレジスト膜５
２をマスクにしたドライエッチングで周辺回路領域の窒
化シリコン膜５１を除去する。メモリアレイに残った窒
化シリコン膜５１は、後述する情報蓄積用容量素子の下
部電極を形成する工程で下部電極の間の酸化シリコン膜
をエッチングする際のエッチングストッパとして使用さ
れる。したがって、窒化シリコン膜５１は、後に説明す
る下部電極の間の酸化シリコン膜のエッチング速度より
もエッチング速度の遅い窒化シリコン材料で構成されて
いる。
【０１１８】次に、フォトレジスト膜５２を除去した
後、図３３に示すように、窒化シリコン膜５１の上部に
膜厚0.８μｍ程度の酸化シリコン膜５３を堆積した後、
フォトレジスト膜５４をマスクにしたドライエッチング
で酸化シリコン膜５３および窒化シリコン膜５１を除去
することにより、プラグ４９を埋め込んだスルーホール
４８の上部に溝５５を形成する。酸化シリコン膜５３
は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆
積する。このとき同時に、メモリアレイの周囲にメモリ
アレイを取り囲む帯状の長溝５５ａを形成してもよい。
図３４は、スルーホール４８の上部に形成された溝５５
とメモリアレイを取り囲む帯状の長溝５５ａのパターン
の一例を示す平面図である。
後、図３３に示すように、窒化シリコン膜５１の上部に
膜厚0.８μｍ程度の酸化シリコン膜５３を堆積した後、
フォトレジスト膜５４をマスクにしたドライエッチング
で酸化シリコン膜５３および窒化シリコン膜５１を除去
することにより、プラグ４９を埋め込んだスルーホール
４８の上部に溝５５を形成する。酸化シリコン膜５３
は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆
積する。このとき同時に、メモリアレイの周囲にメモリ
アレイを取り囲む帯状の長溝５５ａを形成してもよい。
図３４は、スルーホール４８の上部に形成された溝５５
とメモリアレイを取り囲む帯状の長溝５５ａのパターン
の一例を示す平面図である。
【０１１９】次に、フォトレジスト膜５４を除去した
後、図３５に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚７０
nm程度の非晶質シリコン膜５６をＣＶＤ法で堆積する。
この非晶質シリコン膜５６は、後に情報蓄積用容量素子
の下部電極となるものである。非晶質シリコン膜５６は
後に説明するように多結晶シリコン膜に変換され下部電
極となるが、当初から多結晶シリコン膜として堆積した
ものに比べて、非晶質シリコン膜から多結晶シリコン膜
に変換した場合には表面をきわめて平坦にすることがで
き、欠陥キャパシタの発生を抑制することができる。
後、図３５に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚７０
nm程度の非晶質シリコン膜５６をＣＶＤ法で堆積する。
この非晶質シリコン膜５６は、後に情報蓄積用容量素子
の下部電極となるものである。非晶質シリコン膜５６は
後に説明するように多結晶シリコン膜に変換され下部電
極となるが、当初から多結晶シリコン膜として堆積した
ものに比べて、非晶質シリコン膜から多結晶シリコン膜
に変換した場合には表面をきわめて平坦にすることがで
き、欠陥キャパシタの発生を抑制することができる。
【０１２０】また、非晶質シリコン膜５６の堆積は、た
とえばモノシラン（ＳｉＨ4 ）とフォスフィン（Ｐ
Ｈ3 ）とを含むガスを原料ガスとした低圧ＣＶＤ法によ
り行うことができる。モノシランを原料ガスとする非晶
質シリコン膜は、段差被覆性に優れた被膜であるため、
非晶質シリコン膜５６を溝５５内に被覆性よく形成する
ことが可能となる。この結果、非晶質シリコン膜５６の
下部膜厚が薄くならず、これによって形成される下部電
極の機械的強度を向上して、下部電極の倒壊を防止でき
る。
とえばモノシラン（ＳｉＨ4 ）とフォスフィン（Ｐ
Ｈ3 ）とを含むガスを原料ガスとした低圧ＣＶＤ法によ
り行うことができる。モノシランを原料ガスとする非晶
質シリコン膜は、段差被覆性に優れた被膜であるため、
非晶質シリコン膜５６を溝５５内に被覆性よく形成する
ことが可能となる。この結果、非晶質シリコン膜５６の
下部膜厚が薄くならず、これによって形成される下部電
極の機械的強度を向上して、下部電極の倒壊を防止でき
る。
【０１２１】次に、図３６に示すように、非晶質シリコ
ン膜５６の上部に溝５５および長溝５５ａが完全に埋ま
るような膜厚（例えば４００nm程度）の酸化シリコン膜
５７を堆積する。つまり、酸化シリコン膜５７は、溝５
５の幅の１／２以上の膜厚とする。酸化シリコン膜５７
は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆
積することができるが、ＳＯＧ膜とすることもできる。
ン膜５６の上部に溝５５および長溝５５ａが完全に埋ま
るような膜厚（例えば４００nm程度）の酸化シリコン膜
５７を堆積する。つまり、酸化シリコン膜５７は、溝５
５の幅の１／２以上の膜厚とする。酸化シリコン膜５７
は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆
積することができるが、ＳＯＧ膜とすることもできる。
【０１２２】次に、図３７に示すように、酸化シリコン
膜５７および酸化シリコン膜５３上の非晶質シリコン膜
５６をＣＭＰ（Chemical Mechanical Polishing ）法を
用いて研磨除去し、溝５５および長溝５５ａの内側（内
壁および底部）に非晶質シリコン膜５６を残す。このと
き、溝５５および長溝５５ａの内側には研磨除去されな
かった酸化シリコン膜５７も残っている。
膜５７および酸化シリコン膜５３上の非晶質シリコン膜
５６をＣＭＰ（Chemical Mechanical Polishing ）法を
用いて研磨除去し、溝５５および長溝５５ａの内側（内
壁および底部）に非晶質シリコン膜５６を残す。このと
き、溝５５および長溝５５ａの内側には研磨除去されな
かった酸化シリコン膜５７も残っている。
【０１２３】このようにＣＭＰ（Chemical Mechanical
Polishing ）法を用いて酸化シリコン膜５７および非晶
質シリコン膜５６を研磨除去するため、非晶質シリコン
膜５６の上端部を平坦にすることができる。従来の円筒
形絶縁体支柱に多結晶シリコン膜を堆積し、これをドラ
イエッチングによりエッチングして円筒形絶縁体支柱の
側壁に下部電極の立設部を形成する場合には、下部電極
立設部の先端部は鋭利な先端形状を有するものとなり、
電界集中が起きやすく、絶縁耐圧の低下をもたらす場合
があったが、上記のようにＣＭＰ法を用いた場合には、
非晶質シリコン膜５６の上端部が平坦となり、電界集中
が起きにくい。このため、キャパシタのリーク電流を低
減して信頼性の高いＤＲＡＭとすることができる。
Polishing ）法を用いて酸化シリコン膜５７および非晶
質シリコン膜５６を研磨除去するため、非晶質シリコン
膜５６の上端部を平坦にすることができる。従来の円筒
形絶縁体支柱に多結晶シリコン膜を堆積し、これをドラ
イエッチングによりエッチングして円筒形絶縁体支柱の
側壁に下部電極の立設部を形成する場合には、下部電極
立設部の先端部は鋭利な先端形状を有するものとなり、
電界集中が起きやすく、絶縁耐圧の低下をもたらす場合
があったが、上記のようにＣＭＰ法を用いた場合には、
非晶質シリコン膜５６の上端部が平坦となり、電界集中
が起きにくい。このため、キャパシタのリーク電流を低
減して信頼性の高いＤＲＡＭとすることができる。
【０１２４】次に、半導体基板１の表面を洗浄した後、
たとえば８００℃、３分の熱処理を窒素雰囲気中で施
す。この熱処理により、非晶質シリコン膜５６を固相成
長させて多結晶シリコン膜５６ｂに変換する。この段階
で非晶質シリコン膜５６を多結晶シリコン膜５６ｂに変
換するのは、仮に非晶質シリコン膜５６の状態で、後に
説明する窒化処理を行った場合には、窒化シリコン膜の
形成中に非晶質シリコン膜５６の多結晶シリコン膜への
結晶化が同時に進行し、窒化シリコン膜の歪みが発生す
る。極端な場合は窒化シリコン膜に亀裂が生じる。この
ような状態で、後に説明する酸化タンタル膜の酸素雰囲
気中での熱処理を行うと、酸化タンタル中を拡散した酸
化剤が亀裂部分を通過し、亀裂部分の多結晶シリコン膜
が異常酸化を起こして酸化タンタル膜が局所的に持ち上
げられたような状態となる。このような状態では、酸化
タンタル膜自体が歪みを生じ、良好な絶縁膜として機能
せず、リーク電流を増大させてしまうこととなる。この
ような不具合の発生を防止するために、窒化シリコン膜
を形成する前に非晶質シリコン膜５６を多結晶シリコン
膜５６ｂに変換しておく必要がある。また、この段階で
の熱処理（８００℃、３分）は後に説明する酸化タンタ
ル膜の結晶化の熱処理温度よりも高い、あるいは同じ条
件で行う。これにより、後の熱処理での熱ストレスを低
減し、信頼性の高い容量素子を形成できる。
たとえば８００℃、３分の熱処理を窒素雰囲気中で施
す。この熱処理により、非晶質シリコン膜５６を固相成
長させて多結晶シリコン膜５６ｂに変換する。この段階
で非晶質シリコン膜５６を多結晶シリコン膜５６ｂに変
換するのは、仮に非晶質シリコン膜５６の状態で、後に
説明する窒化処理を行った場合には、窒化シリコン膜の
形成中に非晶質シリコン膜５６の多結晶シリコン膜への
結晶化が同時に進行し、窒化シリコン膜の歪みが発生す
る。極端な場合は窒化シリコン膜に亀裂が生じる。この
ような状態で、後に説明する酸化タンタル膜の酸素雰囲
気中での熱処理を行うと、酸化タンタル中を拡散した酸
化剤が亀裂部分を通過し、亀裂部分の多結晶シリコン膜
が異常酸化を起こして酸化タンタル膜が局所的に持ち上
げられたような状態となる。このような状態では、酸化
タンタル膜自体が歪みを生じ、良好な絶縁膜として機能
せず、リーク電流を増大させてしまうこととなる。この
ような不具合の発生を防止するために、窒化シリコン膜
を形成する前に非晶質シリコン膜５６を多結晶シリコン
膜５６ｂに変換しておく必要がある。また、この段階で
の熱処理（８００℃、３分）は後に説明する酸化タンタ
ル膜の結晶化の熱処理温度よりも高い、あるいは同じ条
件で行う。これにより、後の熱処理での熱ストレスを低
減し、信頼性の高い容量素子を形成できる。
【０１２５】次に、図３８に示すように、周辺回路領域
の酸化シリコン膜５３をフォトレジスト膜５８で覆い、
フッ酸系のエッチング液を用いて溝５５の内部の酸化シ
リコン膜５７と溝５５の隙間の酸化シリコン膜５３とを
ウェットエッチングして除去する。溝５５の隙間の底部
には窒化シリコン膜５１が形成されているので、酸化シ
リコン膜５３が全部除去されてもその下部の酸化シリコ
ン膜４６がエッチング液によって削られることはない。
すなわち、窒化シリコン膜５１をウェットエッチングの
エッチストッパとして作用させることができる。
の酸化シリコン膜５３をフォトレジスト膜５８で覆い、
フッ酸系のエッチング液を用いて溝５５の内部の酸化シ
リコン膜５７と溝５５の隙間の酸化シリコン膜５３とを
ウェットエッチングして除去する。溝５５の隙間の底部
には窒化シリコン膜５１が形成されているので、酸化シ
リコン膜５３が全部除去されてもその下部の酸化シリコ
ン膜４６がエッチング液によって削られることはない。
すなわち、窒化シリコン膜５１をウェットエッチングの
エッチストッパとして作用させることができる。
【０１２６】上記のウェットエッチングにより、筒状の
下部電極６０が完成する。また、この下部電極６０の外
側（溝５５の外部）に残った窒化シリコン膜５１は、下
部電極６０を補強する補強部材となり、これによって下
部電極６０の機械的強度が向上する。従って、下部電極
６０の高さを大きくした場合でもその剥離や倒壊が抑制
される。
下部電極６０が完成する。また、この下部電極６０の外
側（溝５５の外部）に残った窒化シリコン膜５１は、下
部電極６０を補強する補強部材となり、これによって下
部電極６０の機械的強度が向上する。従って、下部電極
６０の高さを大きくした場合でもその剥離や倒壊が抑制
される。
【０１２７】なお、本実施の形態ではフォトレジスト膜
５８を例示しているが、これに限られるものではない。
５８を例示しているが、これに限られるものではない。
【０１２８】また、周辺回路領域の酸化シリコン膜５３
を覆うフォトレジスト膜５８の一端部は、メモリアレイ
と周辺回路領域との境界部、すなわち長溝５５ａの上部
に配置される。従って、上記のウェットエッチングを行
うと、この長溝５５ａの内部にも酸化シリコン膜５７が
残留する。この酸化シリコン膜５７は、長溝５５ａの内
壁を補強する補強部材となり、これによって長溝５５ａ
の内壁を構成する下部電極材料（多結晶シリコン膜５６
ｂ）の機械的強度が向上するため、長溝５５ａを深く形
成した場合でもその剥離や倒れが抑制される。
を覆うフォトレジスト膜５８の一端部は、メモリアレイ
と周辺回路領域との境界部、すなわち長溝５５ａの上部
に配置される。従って、上記のウェットエッチングを行
うと、この長溝５５ａの内部にも酸化シリコン膜５７が
残留する。この酸化シリコン膜５７は、長溝５５ａの内
壁を補強する補強部材となり、これによって長溝５５ａ
の内壁を構成する下部電極材料（多結晶シリコン膜５６
ｂ）の機械的強度が向上するため、長溝５５ａを深く形
成した場合でもその剥離や倒れが抑制される。
【０１２９】一方、周辺回路領域の酸化シリコン膜５３
は、フォトレジスト膜５８によって覆われているので、
上記のウェットエッチングによってその表面が削られる
ことはない。これにより、メモリアレイと周辺回路との
段差が解消され、併せて周辺回路領域の平坦化が実現さ
れる。
は、フォトレジスト膜５８によって覆われているので、
上記のウェットエッチングによってその表面が削られる
ことはない。これにより、メモリアレイと周辺回路との
段差が解消され、併せて周辺回路領域の平坦化が実現さ
れる。
【０１３０】なお、本実施の形態では長溝５５ａを設け
ているが、長溝５５ａを設けずにフォトレジスト膜５８
をマスクとして、溝５５の内部の酸化シリコン膜５７と
酸化シリコン膜５３とをウェットエッチングして除去す
ることができる。この場合、図３９に示すように周辺回
路上の酸化シリコン膜５３がオーバーエッチングされる
が、後にたとえばＳＯＧ膜等自己平坦性の高い膜で覆え
ば平坦性が確保され、特に問題は生じない。また、ウェ
ットエッチングを用いることにより、図示するように酸
化シリコン膜５３の端面はテーパ状となりＳＯＧ膜等の
埋め込みを容易にすることができる。また、特に長溝５
５ａを形成する必要がないためその分の専有面積を節減
してチップ面積を縮小することが可能である。この場
合、フォトレジスト膜５８のアライメント精度は特に高
くする必要がないという効果もある。
ているが、長溝５５ａを設けずにフォトレジスト膜５８
をマスクとして、溝５５の内部の酸化シリコン膜５７と
酸化シリコン膜５３とをウェットエッチングして除去す
ることができる。この場合、図３９に示すように周辺回
路上の酸化シリコン膜５３がオーバーエッチングされる
が、後にたとえばＳＯＧ膜等自己平坦性の高い膜で覆え
ば平坦性が確保され、特に問題は生じない。また、ウェ
ットエッチングを用いることにより、図示するように酸
化シリコン膜５３の端面はテーパ状となりＳＯＧ膜等の
埋め込みを容易にすることができる。また、特に長溝５
５ａを形成する必要がないためその分の専有面積を節減
してチップ面積を縮小することが可能である。この場
合、フォトレジスト膜５８のアライメント精度は特に高
くする必要がないという効果もある。
【０１３１】次に、周辺回路領域を覆うフォトレジスト
膜５８を除去し、半導体基板１に洗浄を施す。この洗浄
により、下部電極６０を構成する多結晶シリコン膜５６
ｂの表面に形成された自然酸化膜を除去することができ
る。
膜５８を除去し、半導体基板１に洗浄を施す。この洗浄
により、下部電極６０を構成する多結晶シリコン膜５６
ｂの表面に形成された自然酸化膜を除去することができ
る。
【０１３２】次に、図４０に示すように容量絶縁膜６１
を形成する。容量絶縁膜６１の詳細な形成方法を下部電
極６０部分の拡大図（図４１および図４２）を用いて説
明する。
を形成する。容量絶縁膜６１の詳細な形成方法を下部電
極６０部分の拡大図（図４１および図４２）を用いて説
明する。
【０１３３】まず、半導体基板１に、水素雰囲気中でた
とえば８００℃、３分間の熱処理を施す。このような水
素熱処理により多結晶シリコン膜５６ｂの表面の清浄化
が促進され、容量絶縁膜６１の欠陥密度の低減に効果的
である。
とえば８００℃、３分間の熱処理を施す。このような水
素熱処理により多結晶シリコン膜５６ｂの表面の清浄化
が促進され、容量絶縁膜６１の欠陥密度の低減に効果的
である。
【０１３４】その後、図４１に示すように下部電極６０
（多結晶シリコン膜５６ｂ）の表面に窒化シリコン膜６
１ａを形成する。窒化シリコン膜６１ａの形成は、半導
体基板１をアンモニア雰囲気中、８００℃程度で３分間
程度熱処理して多結晶シリコン膜５６ｂの表面を窒化す
ることにより形成することができる。
（多結晶シリコン膜５６ｂ）の表面に窒化シリコン膜６
１ａを形成する。窒化シリコン膜６１ａの形成は、半導
体基板１をアンモニア雰囲気中、８００℃程度で３分間
程度熱処理して多結晶シリコン膜５６ｂの表面を窒化す
ることにより形成することができる。
【０１３５】このように多結晶シリコン膜５６ｂの表面
に窒化シリコン膜６１ａを形成することにより、後に説
明する酸化タンタル膜６１ｂの酸化雰囲気における熱処
理の際、酸化タンタル膜６１ｂを通過してきた酸化剤の
透過を防止し、多結晶シリコン膜５６ｂの酸化を抑制す
ることができる。仮に多結晶シリコン膜５６ｂが酸化さ
れた場合には、誘電率の低い酸化シリコン膜が容量絶縁
膜６１の一部となって、実質的に容量絶縁膜６１の膜厚
を厚くし、容量値を低下させて好ましくない。しかし、
上記のとおり、窒化シリコン膜６１ａの形成によりその
ような問題の発生を防止することができる。
に窒化シリコン膜６１ａを形成することにより、後に説
明する酸化タンタル膜６１ｂの酸化雰囲気における熱処
理の際、酸化タンタル膜６１ｂを通過してきた酸化剤の
透過を防止し、多結晶シリコン膜５６ｂの酸化を抑制す
ることができる。仮に多結晶シリコン膜５６ｂが酸化さ
れた場合には、誘電率の低い酸化シリコン膜が容量絶縁
膜６１の一部となって、実質的に容量絶縁膜６１の膜厚
を厚くし、容量値を低下させて好ましくない。しかし、
上記のとおり、窒化シリコン膜６１ａの形成によりその
ような問題の発生を防止することができる。
【０１３６】次に、図４２に示すように、酸化タンタル
膜６１ｂを堆積する。酸化タンタル膜６１ｂの堆積は、
たとえば、４５０℃の等温雰囲気で、ペンタエトキシタ
ンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）を原料とするＣＶＤ法
により形成することができる。また、酸化タンタル膜６
１ｂの膜厚は１５nmとする。酸化タンタル膜を容量絶縁
膜６１として用いる場合、（１）被膜形成基板の大きさ
によらず被膜が一様に形成できること、（２）被膜の段
差被覆性がよいこと、（３）被膜の成膜速度が下地材料
に依存せず再現性よく形成できること、が必要な条件と
なる。非等温雰囲気での堆積では、前記条件が満足でき
なくなる場合があるが、本実施の形態では、等温雰囲気
で酸化タンタル膜６１ｂを堆積するため、前記条件を満
たして安定に形成することが可能である。また、等温雰
囲気で被膜堆積を行う装置では、反応室内のガスクリー
ニングが容易であるため、製造歩留まりを向上すること
も可能である。
膜６１ｂを堆積する。酸化タンタル膜６１ｂの堆積は、
たとえば、４５０℃の等温雰囲気で、ペンタエトキシタ
ンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）を原料とするＣＶＤ法
により形成することができる。また、酸化タンタル膜６
１ｂの膜厚は１５nmとする。酸化タンタル膜を容量絶縁
膜６１として用いる場合、（１）被膜形成基板の大きさ
によらず被膜が一様に形成できること、（２）被膜の段
差被覆性がよいこと、（３）被膜の成膜速度が下地材料
に依存せず再現性よく形成できること、が必要な条件と
なる。非等温雰囲気での堆積では、前記条件が満足でき
なくなる場合があるが、本実施の形態では、等温雰囲気
で酸化タンタル膜６１ｂを堆積するため、前記条件を満
たして安定に形成することが可能である。また、等温雰
囲気で被膜堆積を行う装置では、反応室内のガスクリー
ニングが容易であるため、製造歩留まりを向上すること
も可能である。
【０１３７】次に、半導体基板１をたとえば８００℃の
酸素雰囲気で３分間の熱処理を行い、非晶質の酸化タン
タル膜６１ｂを結晶化して多結晶の酸化タンタル膜６１
ｃ（Ｔａ2 Ｏ5 ）に変換する。この際、酸化剤である活
性な酸素が酸化タンタル膜６１ｂを通過するが、前記し
たとおり窒化シリコン膜６１ａが形成されているため、
多結晶シリコン膜５６ｂへの酸素の透過を防止すること
ができる。また、本実施の形態では、窒化シリコン膜６
１ａの堆積前に前記したとおり洗浄を施しているため、
窒化シリコン膜６１ａは均一に形成されており、酸素の
透過をより確実に防止することができる。
酸素雰囲気で３分間の熱処理を行い、非晶質の酸化タン
タル膜６１ｂを結晶化して多結晶の酸化タンタル膜６１
ｃ（Ｔａ2 Ｏ5 ）に変換する。この際、酸化剤である活
性な酸素が酸化タンタル膜６１ｂを通過するが、前記し
たとおり窒化シリコン膜６１ａが形成されているため、
多結晶シリコン膜５６ｂへの酸素の透過を防止すること
ができる。また、本実施の形態では、窒化シリコン膜６
１ａの堆積前に前記したとおり洗浄を施しているため、
窒化シリコン膜６１ａは均一に形成されており、酸素の
透過をより確実に防止することができる。
【０１３８】以上のようにして窒化シリコン膜６１ａお
よび酸化タンタル膜６１ｃからなる容量絶縁膜６１が形
成される。
よび酸化タンタル膜６１ｃからなる容量絶縁膜６１が形
成される。
【０１３９】なお、この酸化タンタル膜６１ｂを結晶化
させるための熱工程は、前記した非晶質シリコン膜５６
の結晶化のための熱処理より同一かまたは低い温度で行
われる。これにより、酸化タンタル膜６１ｂを結晶化さ
せるための熱工程により、この熱工程よりも高い温度で
熱処理され形成された多結晶シリコン膜５６ｂが熱スト
レスにより変形等を受けることがなく、安定に容量絶縁
膜６１を形成することができる。
させるための熱工程は、前記した非晶質シリコン膜５６
の結晶化のための熱処理より同一かまたは低い温度で行
われる。これにより、酸化タンタル膜６１ｂを結晶化さ
せるための熱工程により、この熱工程よりも高い温度で
熱処理され形成された多結晶シリコン膜５６ｂが熱スト
レスにより変形等を受けることがなく、安定に容量絶縁
膜６１を形成することができる。
【０１４０】次に、図４３に示すように、容量絶縁膜６
１の上部に膜厚１５０nm程度のＴｉＮ膜６２を堆積した
後、フォトレジスト膜６３をマスクにしたドライエッチ
ングでＴｉＮ膜６２および容量絶縁膜６１をパターニン
グすることにより、ＴｉＮ膜６２からなる上部電極と、
容量絶縁膜６１と、多結晶シリコン膜５６ｂからなる下
部電極６０とで構成される情報蓄積用容量素子Ｃを形成
する。これにより、メモリセル選択用ＭＩＳＦＥＴＱｓ
とこれに直列に接続された情報蓄積用容量素子Ｃとで構
成されるＤＲＡＭのメモリセルが完成する。
１の上部に膜厚１５０nm程度のＴｉＮ膜６２を堆積した
後、フォトレジスト膜６３をマスクにしたドライエッチ
ングでＴｉＮ膜６２および容量絶縁膜６１をパターニン
グすることにより、ＴｉＮ膜６２からなる上部電極と、
容量絶縁膜６１と、多結晶シリコン膜５６ｂからなる下
部電極６０とで構成される情報蓄積用容量素子Ｃを形成
する。これにより、メモリセル選択用ＭＩＳＦＥＴＱｓ
とこれに直列に接続された情報蓄積用容量素子Ｃとで構
成されるＤＲＡＭのメモリセルが完成する。
【０１４１】ＴｉＮ膜６２は、たとえば四塩化チタンと
アンモニアを原料ガスとし、４５０℃の低圧ＣＶＤ法に
より堆積することができる。このようなＴｉＮ膜６２の
堆積は、段差被覆性よく行うことができるため下部電極
６０により形成された凹部を完全に埋め込むことが可能
である。これによりメモリセルアレイ領域の表面をＴｉ
Ｎ膜６２自体でほぼ平坦化することができる。このよう
に表面を平坦化できるため、他のたとえば絶縁膜を堆積
し、凹部を埋め込む必要がない。絶縁膜で凹部を埋め込
む場合には、凹部の底部等にボイド等を生ずることがあ
り、完全に埋め込むことが困難になる場合がある。特に
微細化されたＤＲＡＭでは下部電極６０の幅が狭くな
り、かつ、その深さが深くならざるをえないので、凹部
の埋め込みの問題は重要である。本実施の形態では前記
したとおり凹部を完全に埋め込み、表面を平坦化するこ
とができるので、このような問題は発生せず、ＤＲＡＭ
の信頼性を向上することができる。
アンモニアを原料ガスとし、４５０℃の低圧ＣＶＤ法に
より堆積することができる。このようなＴｉＮ膜６２の
堆積は、段差被覆性よく行うことができるため下部電極
６０により形成された凹部を完全に埋め込むことが可能
である。これによりメモリセルアレイ領域の表面をＴｉ
Ｎ膜６２自体でほぼ平坦化することができる。このよう
に表面を平坦化できるため、他のたとえば絶縁膜を堆積
し、凹部を埋め込む必要がない。絶縁膜で凹部を埋め込
む場合には、凹部の底部等にボイド等を生ずることがあ
り、完全に埋め込むことが困難になる場合がある。特に
微細化されたＤＲＡＭでは下部電極６０の幅が狭くな
り、かつ、その深さが深くならざるをえないので、凹部
の埋め込みの問題は重要である。本実施の形態では前記
したとおり凹部を完全に埋め込み、表面を平坦化するこ
とができるので、このような問題は発生せず、ＤＲＡＭ
の信頼性を向上することができる。
【０１４２】また、ＴｉＮ膜６２の堆積は、前記したＣ
ＶＤ法によるＴｉＮ膜を単層で形成する場合に限られ
ず、ＣＶＤ法によるＴｉＮ膜を薄く堆積した後に、スパ
ッタ法によるＴｉＮ膜を積層して表面の平坦化を行って
もよい。
ＶＤ法によるＴｉＮ膜を単層で形成する場合に限られ
ず、ＣＶＤ法によるＴｉＮ膜を薄く堆積した後に、スパ
ッタ法によるＴｉＮ膜を積層して表面の平坦化を行って
もよい。
【０１４３】また、ＴｉＮ膜６２の真性応力が１ＧＰａ
を越えると情報蓄積用容量素子Ｃの特性が劣化し好まし
くないことが本発明者らの検討により判明している。と
ころで、ＴｉＮ膜の応力は、熱処理温度に強く依存す
る。本発明者らの実験検討によれば、ＴｉＮ膜６２の形
成後、５５０℃を越える温度で熱を加えるとほぼ温度に
比例して情報蓄積用容量素子Ｃの特性が劣化する。この
特性劣化は、ＴｉＮ膜６２の成膜時の温度に対しても同
様に生じるため、５５０℃以下の温度で形成する必要が
ある。また、４００℃以下の温度ではＴｉＮ膜６２の応
力は小さくなるものの、塩化アンモニウムがＴｉＮ膜６
２の表面に析出し、異物となって歩留りの低下をもたら
す。したがって、ＴｉＮ膜６２は４００℃以上の温度で
形成することが好ましい。
を越えると情報蓄積用容量素子Ｃの特性が劣化し好まし
くないことが本発明者らの検討により判明している。と
ころで、ＴｉＮ膜の応力は、熱処理温度に強く依存す
る。本発明者らの実験検討によれば、ＴｉＮ膜６２の形
成後、５５０℃を越える温度で熱を加えるとほぼ温度に
比例して情報蓄積用容量素子Ｃの特性が劣化する。この
特性劣化は、ＴｉＮ膜６２の成膜時の温度に対しても同
様に生じるため、５５０℃以下の温度で形成する必要が
ある。また、４００℃以下の温度ではＴｉＮ膜６２の応
力は小さくなるものの、塩化アンモニウムがＴｉＮ膜６
２の表面に析出し、異物となって歩留りの低下をもたら
す。したがって、ＴｉＮ膜６２は４００℃以上の温度で
形成することが好ましい。
【０１４４】また、ＴｉＮ膜６２による上部電極を形成
した後、４５０℃〜５５０℃の温度範囲で再び熱を加え
ることができる。この再加熱処理により情報蓄積用容量
素子Ｃのリーク電流を再加熱する前に比べて減少させる
ことができる。これは、ＣＶＤ法で形成するＴｉＮ膜に
特有の現象であることが本発明者らの実験検討により判
明している。したがって、上部電極をＣＶＤ法によるＴ
ｉＮ膜とスパッタ法によるＴｉＮ膜との積層膜にする場
合、酸化タンタル膜６１ｃと接する最下層にはＣＶＤ法
によるＴｉＮ膜を形成し、再加熱処理を行ってリーク電
流を低減することができる。なお、この再加熱処理は、
後の工程の絶縁膜の形成等の際の熱処理で兼ねてもよ
い。また、ＴｉＮ膜６２を形成した後には、５５０℃を
超える温度での熱処理は行わない。これにより、情報蓄
積用容量素子Ｃの特性を良好に維持できる。
した後、４５０℃〜５５０℃の温度範囲で再び熱を加え
ることができる。この再加熱処理により情報蓄積用容量
素子Ｃのリーク電流を再加熱する前に比べて減少させる
ことができる。これは、ＣＶＤ法で形成するＴｉＮ膜に
特有の現象であることが本発明者らの実験検討により判
明している。したがって、上部電極をＣＶＤ法によるＴ
ｉＮ膜とスパッタ法によるＴｉＮ膜との積層膜にする場
合、酸化タンタル膜６１ｃと接する最下層にはＣＶＤ法
によるＴｉＮ膜を形成し、再加熱処理を行ってリーク電
流を低減することができる。なお、この再加熱処理は、
後の工程の絶縁膜の形成等の際の熱処理で兼ねてもよ
い。また、ＴｉＮ膜６２を形成した後には、５５０℃を
超える温度での熱処理は行わない。これにより、情報蓄
積用容量素子Ｃの特性を良好に維持できる。
【０１４５】次に、フォトレジスト膜６３を除去した
後、図４４に示すように、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で情報蓄積用容量素子Ｃの上部に膜厚
１００nm程度の酸化シリコン膜６４を堆積した後、フォ
トレジスト膜６５をマスクにしたドライエッチングで周
辺回路の第１層配線３８の上部の酸化シリコン膜６４、
５３、４６、４５、ＳＯＧ膜４４および窒化シリコン膜
４０を除去することにより、スルーホール６６を形成す
る。
後、図４４に示すように、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
プラズマＣＶＤ法で情報蓄積用容量素子Ｃの上部に膜厚
１００nm程度の酸化シリコン膜６４を堆積した後、フォ
トレジスト膜６５をマスクにしたドライエッチングで周
辺回路の第１層配線３８の上部の酸化シリコン膜６４、
５３、４６、４５、ＳＯＧ膜４４および窒化シリコン膜
４０を除去することにより、スルーホール６６を形成す
る。
【０１４６】次に、フォトレジスト膜６５を除去した
後、図４５に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６６の内部に残すことに
より形成する。第２層配線６８、６９は、酸化シリコン
膜６４の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。
後、図４５に示すように、スルーホール６６の内部にプ
ラグ６７を形成し、続いて酸化シリコン膜６４の上部に
第２層配線６８、６９を形成する。プラグ６７は、酸化
シリコン膜６４の上部にスパッタリング法で膜厚１００
nm程度のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法
で膜厚５００nm程度のＷ膜を堆積した後、これらの膜を
エッチバックしてスルーホール６６の内部に残すことに
より形成する。第２層配線６８、６９は、酸化シリコン
膜６４の上部にスパッタリング法で膜厚５０nm程度のＴ
ｉＮ膜、膜厚５００nm程度のＡｌ（アルミニウム）膜、
膜厚５０nm程度のＴｉ膜を堆積した後、フォトレジスト
膜をマスクにしたドライエッチングでこれらの膜をパタ
ーニングして形成する。
【０１４７】次に、図４６に示すように、第２層配線６
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えば膜厚３００nm程度の酸化シリコン膜７１、膜
厚４００nm程度のＳＯＧ膜７２および膜厚３００nm程度
の酸化シリコン膜７３で構成する。酸化シリコン膜７
１、７３は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。また、ＳＯＧ膜７２のベークは、Ａｌ
膜を主体とする第２層配線６８、６９の劣化を防止する
ために、４００℃程度の温度で行う。
８、６９の上部に層間絶縁膜を堆積する。層間絶縁膜
は、例えば膜厚３００nm程度の酸化シリコン膜７１、膜
厚４００nm程度のＳＯＧ膜７２および膜厚３００nm程度
の酸化シリコン膜７３で構成する。酸化シリコン膜７
１、７３は、例えばオゾン（Ｏ3 ）とテトラエトキシシ
ラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶ
Ｄ法で堆積する。また、ＳＯＧ膜７２のベークは、Ａｌ
膜を主体とする第２層配線６８、６９の劣化を防止する
ために、４００℃程度の温度で行う。
【０１４８】次に、図４７に示すように、情報蓄積用容
量素子Ｃの上部の層間絶縁膜にスルーホール７４を形成
し、周辺回路の第２層配線６９の上部の層間絶縁膜にス
ルーホール７５を形成した後、スルーホール７４、７５
の内部にプラグ７６を形成し、続いて層間絶縁膜の上部
に第３層配線７７、７８、７９を形成する。スルーホー
ル７４、７５は、フォトレジスト膜をマスクにしたドラ
イエッチングで酸化シリコン膜７３、ＳＯＧ膜７２およ
び酸化シリコン膜６４を除去することにより形成する。
プラグ７６は、層間絶縁膜の上部にスパッタリング法で
膜厚１００nm程度のＴｉＮ膜を堆積し、さらにその上部
にＣＶＤ法で膜厚５００nm程度のＷ膜を堆積した後、こ
れらの膜をエッチバックしてスルーホール７４、７５の
内部に残すことにより形成する。第３層配線７７〜７９
は、層間絶縁膜の上部にスパッタリング法で膜厚５０nm
程度のＴｉＮ膜、膜厚５００nm程度のＡｌ膜、膜厚５０
nm程度のＴｉ膜を堆積した後、フォトレジスト膜をマス
クにしたドライエッチングでこれらの膜をパターニング
して形成する。
量素子Ｃの上部の層間絶縁膜にスルーホール７４を形成
し、周辺回路の第２層配線６９の上部の層間絶縁膜にス
ルーホール７５を形成した後、スルーホール７４、７５
の内部にプラグ７６を形成し、続いて層間絶縁膜の上部
に第３層配線７７、７８、７９を形成する。スルーホー
ル７４、７５は、フォトレジスト膜をマスクにしたドラ
イエッチングで酸化シリコン膜７３、ＳＯＧ膜７２およ
び酸化シリコン膜６４を除去することにより形成する。
プラグ７６は、層間絶縁膜の上部にスパッタリング法で
膜厚１００nm程度のＴｉＮ膜を堆積し、さらにその上部
にＣＶＤ法で膜厚５００nm程度のＷ膜を堆積した後、こ
れらの膜をエッチバックしてスルーホール７４、７５の
内部に残すことにより形成する。第３層配線７７〜７９
は、層間絶縁膜の上部にスパッタリング法で膜厚５０nm
程度のＴｉＮ膜、膜厚５００nm程度のＡｌ膜、膜厚５０
nm程度のＴｉ膜を堆積した後、フォトレジスト膜をマス
クにしたドライエッチングでこれらの膜をパターニング
して形成する。
【０１４９】その後、第３層配線７７〜７９の上部に酸
化シリコン膜と窒化シリコン膜との積層膜などで構成さ
れるパッシベーション膜を堆積するが、その図示は省略
する。以上の工程により、本実施の形態のＤＲＡＭが略
完成する。
化シリコン膜と窒化シリコン膜との積層膜などで構成さ
れるパッシベーション膜を堆積するが、その図示は省略
する。以上の工程により、本実施の形態のＤＲＡＭが略
完成する。
【０１５０】なお、本実施の形態ではビット線ＢＬを金
属を含む積層膜で構成して、シリコン基板等とのコンタ
クトの耐熱性が乏しくなっても容量絶縁膜６１に酸化タ
ンタル膜６１ｃを用いているので熱処理の低温化が可能
となり、コンタクト部分での導通不良を回避できる利点
がある。また、情報蓄積用容量素子Ｃの形成後、周辺回
路領域との間に段差が生じないようにしているので下部
電極６０の高さを高くして容量を確保しやすくなる利点
がある。
属を含む積層膜で構成して、シリコン基板等とのコンタ
クトの耐熱性が乏しくなっても容量絶縁膜６１に酸化タ
ンタル膜６１ｃを用いているので熱処理の低温化が可能
となり、コンタクト部分での導通不良を回避できる利点
がある。また、情報蓄積用容量素子Ｃの形成後、周辺回
路領域との間に段差が生じないようにしているので下部
電極６０の高さを高くして容量を確保しやすくなる利点
がある。
【０１５１】（実施の形態２）本実施の形態のＤＲＡＭ
の製造方法を図４８〜図５９を用いて説明する。
の製造方法を図４８〜図５９を用いて説明する。
【０１５２】まず、図４８に示すように、前記実施の形
態１の製造方法（図３〜図３１）に従って、プラグ４９
を形成し、さらに酸化シリコン膜４６の上部に膜厚１０
０〜２００nm程度の窒化シリコン膜５１をＣＶＤ法で堆
積する。その後、窒化シリコン膜５１の上部に膜厚0.８
μｍ程度の酸化シリコン膜５３を堆積した後、フォトレ
ジスト膜５４をマスクにしたドライエッチングで酸化シ
リコン膜５３および窒化シリコン膜５１を除去すること
により、プラグ４９を埋め込んだスルーホール４８の上
部に溝５５を形成する。
態１の製造方法（図３〜図３１）に従って、プラグ４９
を形成し、さらに酸化シリコン膜４６の上部に膜厚１０
０〜２００nm程度の窒化シリコン膜５１をＣＶＤ法で堆
積する。その後、窒化シリコン膜５１の上部に膜厚0.８
μｍ程度の酸化シリコン膜５３を堆積した後、フォトレ
ジスト膜５４をマスクにしたドライエッチングで酸化シ
リコン膜５３および窒化シリコン膜５１を除去すること
により、プラグ４９を埋め込んだスルーホール４８の上
部に溝５５を形成する。
【０１５３】次に、フォトレジスト膜５４を除去した
後、図４９に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚７０
nm程度の非晶質シリコン膜５６をＣＶＤ法で堆積する。
この非晶質シリコン膜５６は、後に情報蓄積用容量素子
の下部電極となるものであり、非晶質シリコン膜５６を
用いることによって、非晶質シリコン膜から多結晶シリ
コン膜に変換した場合には表面をきわめて平坦にするこ
とができ、欠陥キャパシタの発生を抑制することができ
ることは実施の形態１と同様である。また、非晶質シリ
コン膜５６の堆積を、たとえばモノシラン（ＳｉＨ4 ）
とフォスフィン（ＰＨ3 ）とを含むガスを原料ガスとし
た低圧ＣＶＤ法により行うことができることも実施の形
態１と同様である。
後、図４９に示すように、酸化シリコン膜５３の上部に
ｎ型不純物（例えばＰ（リン））をドープした膜厚７０
nm程度の非晶質シリコン膜５６をＣＶＤ法で堆積する。
この非晶質シリコン膜５６は、後に情報蓄積用容量素子
の下部電極となるものであり、非晶質シリコン膜５６を
用いることによって、非晶質シリコン膜から多結晶シリ
コン膜に変換した場合には表面をきわめて平坦にするこ
とができ、欠陥キャパシタの発生を抑制することができ
ることは実施の形態１と同様である。また、非晶質シリ
コン膜５６の堆積を、たとえばモノシラン（ＳｉＨ4 ）
とフォスフィン（ＰＨ3 ）とを含むガスを原料ガスとし
た低圧ＣＶＤ法により行うことができることも実施の形
態１と同様である。
【０１５４】次に、図５０に示すように、非晶質シリコ
ン膜５６の上部に溝５５および長溝５５ａが完全に埋ま
るような膜厚（例えば４００nm程度）の酸化シリコン膜
５７を堆積する。酸化シリコン膜５７は、実施の形態１
と同様に、例えばオゾン（Ｏ3 ）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積することができるが、ＳＯＧ膜とすることもで
きる。
ン膜５６の上部に溝５５および長溝５５ａが完全に埋ま
るような膜厚（例えば４００nm程度）の酸化シリコン膜
５７を堆積する。酸化シリコン膜５７は、実施の形態１
と同様に、例えばオゾン（Ｏ3 ）とテトラエトキシシラ
ン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ
法で堆積することができるが、ＳＯＧ膜とすることもで
きる。
【０１５５】次に、図５１に示すように、酸化シリコン
膜５７および酸化シリコン膜５３上の非晶質シリコン膜
５６をＣＭＰ（Chemical Mechanical Polishing ）法を
用いて研磨除去し、溝５５の内側（内壁および底部）に
非晶質シリコン膜５６を残す。このとき、溝５５の内側
には研磨除去されなかった酸化シリコン膜５７も残って
いる。
膜５７および酸化シリコン膜５３上の非晶質シリコン膜
５６をＣＭＰ（Chemical Mechanical Polishing ）法を
用いて研磨除去し、溝５５の内側（内壁および底部）に
非晶質シリコン膜５６を残す。このとき、溝５５の内側
には研磨除去されなかった酸化シリコン膜５７も残って
いる。
【０１５６】次に、半導体基板１の表面を洗浄した後、
たとえば８００℃、３分の熱処理を窒素雰囲気中で施
す。この熱処理により、非晶質シリコン膜５６を固相成
長させて多結晶シリコン膜５６ｂに変換する。
たとえば８００℃、３分の熱処理を窒素雰囲気中で施
す。この熱処理により、非晶質シリコン膜５６を固相成
長させて多結晶シリコン膜５６ｂに変換する。
【０１５７】次に、図５２に示すように、フッ酸系のエ
ッチング液を用いて溝５５の内部の酸化シリコン膜５７
と酸化シリコン膜５３とをウェットエッチングして除去
する。マスクを用いずにウェットエッチングを行うた
め、半導体基板１の全面にわたって酸化シリコン膜５３
が除去され、周辺回路領域の酸化シリコン膜５３も完全
に除去される。溝５５の隙間の底部および周辺回路領域
には窒化シリコン膜５１が形成されているので、酸化シ
リコン膜５３が全部除去されてもその下部の酸化シリコ
ン膜４６がエッチング液によって削られることはない。
ッチング液を用いて溝５５の内部の酸化シリコン膜５７
と酸化シリコン膜５３とをウェットエッチングして除去
する。マスクを用いずにウェットエッチングを行うた
め、半導体基板１の全面にわたって酸化シリコン膜５３
が除去され、周辺回路領域の酸化シリコン膜５３も完全
に除去される。溝５５の隙間の底部および周辺回路領域
には窒化シリコン膜５１が形成されているので、酸化シ
リコン膜５３が全部除去されてもその下部の酸化シリコ
ン膜４６がエッチング液によって削られることはない。
【０１５８】上記のウェットエッチングにより、筒状の
下部電極６０が完成する。また、この下部電極６０の外
側（溝５５の外部）に残った窒化シリコン膜５１により
下部電極６０の機械的強度が向上することは、実施の形
態１と同様である。
下部電極６０が完成する。また、この下部電極６０の外
側（溝５５の外部）に残った窒化シリコン膜５１により
下部電極６０の機械的強度が向上することは、実施の形
態１と同様である。
【０１５９】次に、半導体基板１に洗浄を施す。この洗
浄により、下部電極６０を構成する多結晶シリコン膜５
６ｂの表面に形成された自然酸化膜を除去することがで
きる。
浄により、下部電極６０を構成する多結晶シリコン膜５
６ｂの表面に形成された自然酸化膜を除去することがで
きる。
【０１６０】次に、図５３に示すように容量絶縁膜６１
を形成する。容量絶縁膜６１の詳細な形成方法は実施の
形態１と同様であるため説明を省略する。
を形成する。容量絶縁膜６１の詳細な形成方法は実施の
形態１と同様であるため説明を省略する。
【０１６１】次に、図５４に示すように、フォトレジス
ト膜をマスクにしたドライエッチングで周辺回路の第１
層配線３８の上部の容量絶縁膜６１、窒化シリコン膜５
１、酸化シリコン膜４６、４５、ＳＯＧ膜４４および窒
化シリコン膜４０を除去することにより、スルーホール
８１を形成する。
ト膜をマスクにしたドライエッチングで周辺回路の第１
層配線３８の上部の容量絶縁膜６１、窒化シリコン膜５
１、酸化シリコン膜４６、４５、ＳＯＧ膜４４および窒
化シリコン膜４０を除去することにより、スルーホール
８１を形成する。
【０１６２】次に、前記フォトレジスト膜を除去した
後、図５５に示すように、スルーホール８１の内面を含
む半導体基板１の全面に膜厚１５０nm程度のＴｉＮ膜８
２を堆積する。ＴｉＮ膜８２の堆積は、実施の形態１の
ＴｉＮ膜６２と同様であるため、説明を省略する。
後、図５５に示すように、スルーホール８１の内面を含
む半導体基板１の全面に膜厚１５０nm程度のＴｉＮ膜８
２を堆積する。ＴｉＮ膜８２の堆積は、実施の形態１の
ＴｉＮ膜６２と同様であるため、説明を省略する。
【０１６３】次に、図５６に示すように、フォトレジス
ト膜をマスクにしたドライエッチングでＴｉＮ膜８２お
よび容量絶縁膜６１をパターニングすることにより、Ｔ
ｉＮ膜からなる上部電極８３と、容量絶縁膜６１と、多
結晶シリコン膜５６ｂからなる下部電極６０とで構成さ
れる情報蓄積用容量素子Ｃを形成する。これにより、メ
モリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続さ
れた情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメ
モリセルが完成する。同時に、周辺回路領域にＴｉＮ膜
からなるプラグ８４を形成する。このように、周辺回路
領域にプラグ８４を形成することにより、後に説明する
周辺回路領域に形成する接続孔の開口を容易にすること
ができる。なお、ここではプラグ８４を例示している
が、配線としてもよい。
ト膜をマスクにしたドライエッチングでＴｉＮ膜８２お
よび容量絶縁膜６１をパターニングすることにより、Ｔ
ｉＮ膜からなる上部電極８３と、容量絶縁膜６１と、多
結晶シリコン膜５６ｂからなる下部電極６０とで構成さ
れる情報蓄積用容量素子Ｃを形成する。これにより、メ
モリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続さ
れた情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメ
モリセルが完成する。同時に、周辺回路領域にＴｉＮ膜
からなるプラグ８４を形成する。このように、周辺回路
領域にプラグ８４を形成することにより、後に説明する
周辺回路領域に形成する接続孔の開口を容易にすること
ができる。なお、ここではプラグ８４を例示している
が、配線としてもよい。
【０１６４】次に、図５７に示すように、上部電極８３
の表面よりもやや高くなる膜厚で、絶縁膜８５を堆積す
る。絶縁膜８５は、例えばオゾン（Ｏ3 ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積することができるが、ＳＯＧ膜とする
こともできる。
の表面よりもやや高くなる膜厚で、絶縁膜８５を堆積す
る。絶縁膜８５は、例えばオゾン（Ｏ3 ）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積することができるが、ＳＯＧ膜とする
こともできる。
【０１６５】次に、図５８に示すように、絶縁膜８５を
ＣＭＰ法により研磨し、表面を平坦化する。このとき、
周辺回路領域の相対的に凹んでいる領域にダミーパター
ンを設け、研磨の平坦性を確保してもよい。
ＣＭＰ法により研磨し、表面を平坦化する。このとき、
周辺回路領域の相対的に凹んでいる領域にダミーパター
ンを設け、研磨の平坦性を確保してもよい。
【０１６６】次に、図５９に示すように、フォトレジス
ト膜をマスクにしたドライエッチングで絶縁膜８５を除
去することにより、スルーホール８６を形成する。その
後、実施の形態１のプラグ６７、第２層配線６８、６９
と同様に、プラグ８７および第２層配線８８を形成す
る。このスルーホール８６の加工は、その下部にプラグ
８４が形成されてるため、スルーホール８６の深さが深
くならず、アスペクト比を緩和することができる。この
ため、スルーホール８６の加工が容易となり、また、下
部電極６０の高さを高くすることが可能となって、蓄積
電荷量の増加を図ることができる。
ト膜をマスクにしたドライエッチングで絶縁膜８５を除
去することにより、スルーホール８６を形成する。その
後、実施の形態１のプラグ６７、第２層配線６８、６９
と同様に、プラグ８７および第２層配線８８を形成す
る。このスルーホール８６の加工は、その下部にプラグ
８４が形成されてるため、スルーホール８６の深さが深
くならず、アスペクト比を緩和することができる。この
ため、スルーホール８６の加工が容易となり、また、下
部電極６０の高さを高くすることが可能となって、蓄積
電荷量の増加を図ることができる。
【０１６７】なお、この後の工程は実施の形態１と同様
であるため説明を省略する。以上の工程により、本実施
の形態のＤＲＡＭが略完成する。
であるため説明を省略する。以上の工程により、本実施
の形態のＤＲＡＭが略完成する。
【０１６８】本実施の形態によれば、容量絶縁膜６１に
酸化タンタル膜６１ｂを用いてプロセスの低温化を可能
にすると同時に、周辺回路領域のプラグ８４または配線
を上部電極８３と同層で形成するため、第２層配線８８
を第１層配線３８に接続する際のスルーホール８６の形
成を容易にし、あるいは、より高い情報蓄積用容量素子
Ｃを形成して大きな蓄積電荷量を確保することができ
る。
酸化タンタル膜６１ｂを用いてプロセスの低温化を可能
にすると同時に、周辺回路領域のプラグ８４または配線
を上部電極８３と同層で形成するため、第２層配線８８
を第１層配線３８に接続する際のスルーホール８６の形
成を容易にし、あるいは、より高い情報蓄積用容量素子
Ｃを形成して大きな蓄積電荷量を確保することができ
る。
【０１６９】（実施の形態３）図６０は、実施の形態１
および２の酸化タンタル膜６１ｂを結晶化させた後の結
晶状態を透過電子顕微鏡で観察した結果を模式的に示し
ている。（ａ）は、７５０℃で３０分間、酸素雰囲気で
熱処理を行った場合を示し、（ｂ）は８００℃で３分
間、酸素雰囲気で熱処理を行った場合を示す。各々の酸
化タンタル膜６１ｂの膜厚は、１５ｎｍである。（ａ）
の場合、膜厚の１０００倍にも及ぶ極めて大きな粒成長
が生じた酸化タンタル結晶８９を有する。一方、（ｂ）
の場合は、せいぜい膜厚の１００倍以下の粒径で、か
つ、粒径がほぼ均一に揃った酸化タンタル結晶９０を有
する。大粒径の酸化タンタル結晶８９からなる酸化タン
タル膜は、結晶成長に伴って発生する歪みを緩和するた
めに、表面にうねりが生じ、粒界部分９１の膜厚が薄く
なって欠陥が生じやすい。一方、高温で熱処理した場合
には核生成密度の増大により大粒径の酸化タンタル結晶
が成長せず、比較的小さくかつ均一な粒径の酸化タンタ
ル結晶９０を有する酸化タンタル膜とすることができ
る。このため歪が小さく、粒界部分９２の膜厚も厚くす
ることができ、欠陥の発生を抑制することができる。し
たがって、酸化タンタル膜６１ｂに用いる場合には、８
００℃で３分間程度熱処理することが好ましい。
および２の酸化タンタル膜６１ｂを結晶化させた後の結
晶状態を透過電子顕微鏡で観察した結果を模式的に示し
ている。（ａ）は、７５０℃で３０分間、酸素雰囲気で
熱処理を行った場合を示し、（ｂ）は８００℃で３分
間、酸素雰囲気で熱処理を行った場合を示す。各々の酸
化タンタル膜６１ｂの膜厚は、１５ｎｍである。（ａ）
の場合、膜厚の１０００倍にも及ぶ極めて大きな粒成長
が生じた酸化タンタル結晶８９を有する。一方、（ｂ）
の場合は、せいぜい膜厚の１００倍以下の粒径で、か
つ、粒径がほぼ均一に揃った酸化タンタル結晶９０を有
する。大粒径の酸化タンタル結晶８９からなる酸化タン
タル膜は、結晶成長に伴って発生する歪みを緩和するた
めに、表面にうねりが生じ、粒界部分９１の膜厚が薄く
なって欠陥が生じやすい。一方、高温で熱処理した場合
には核生成密度の増大により大粒径の酸化タンタル結晶
が成長せず、比較的小さくかつ均一な粒径の酸化タンタ
ル結晶９０を有する酸化タンタル膜とすることができ
る。このため歪が小さく、粒界部分９２の膜厚も厚くす
ることができ、欠陥の発生を抑制することができる。し
たがって、酸化タンタル膜６１ｂに用いる場合には、８
００℃で３分間程度熱処理することが好ましい。
【０１７０】（実施の形態４）本実施の形態のＤＲＡＭ
の製造方法を図６１および図６２を用いて説明する。
の製造方法を図６１および図６２を用いて説明する。
【０１７１】まず、前記実施の形態１の製造方法（図３
〜図３７）に従って、非晶質シリコン膜５６をＣＭＰ法
により溝５５内に埋め込んで形成する。
〜図３７）に従って、非晶質シリコン膜５６をＣＭＰ法
により溝５５内に埋め込んで形成する。
【０１７２】その後、加熱処理して多結晶シリコン膜に
変換することなく、図３８に示すようにフォトレジスト
膜５８をマスクにしてウェットエッチングを施し、円筒
形状の非晶質シリコン膜５６を露出させる。
変換することなく、図３８に示すようにフォトレジスト
膜５８をマスクにしてウェットエッチングを施し、円筒
形状の非晶質シリコン膜５６を露出させる。
【０１７３】次に、非晶質シリコン膜５６に核生成処理
を行い、結晶化させて半球状シリコン結晶９３を形成す
る。その後、実施の形態１と同様な熱処理を施して非晶
質シリコン膜５６を多結晶シリコン膜５６ｂに変換し、
下部電極６０を形成する。図６１（ａ）は、円筒状の非
晶質シリコン膜５６の部分を拡大した断面図である。こ
こで、半球状シリコン結晶９３の形成において重要な点
は、核生成処理前の非晶質シリコン膜５６の表面の清浄
さを保持することにあり、自然酸化膜や付着有機物等は
形成を阻害する要因となる。
を行い、結晶化させて半球状シリコン結晶９３を形成す
る。その後、実施の形態１と同様な熱処理を施して非晶
質シリコン膜５６を多結晶シリコン膜５６ｂに変換し、
下部電極６０を形成する。図６１（ａ）は、円筒状の非
晶質シリコン膜５６の部分を拡大した断面図である。こ
こで、半球状シリコン結晶９３の形成において重要な点
は、核生成処理前の非晶質シリコン膜５６の表面の清浄
さを保持することにあり、自然酸化膜や付着有機物等は
形成を阻害する要因となる。
【０１７４】清浄化の方法としてたとえば湿式洗浄を施
した後、ＵＶ（紫外線）およびオゾン（Ｏ3 ）クリーニ
ング、ＨＦガスエッチングを例示することができる。ま
た、前記清浄化工程と半球状シリコン結晶９３の形成工
程とが一体化された装置で処理するのが望ましい。
した後、ＵＶ（紫外線）およびオゾン（Ｏ3 ）クリーニ
ング、ＨＦガスエッチングを例示することができる。ま
た、前記清浄化工程と半球状シリコン結晶９３の形成工
程とが一体化された装置で処理するのが望ましい。
【０１７５】図６１（ｂ）は、下部電極６０上に容量絶
縁膜６１を形成する場合の問題点を模式的に示した断面
図である。半球状シリコン結晶９３を形成した後、８０
０℃、３分の熱処理を施して非晶質シリコン膜５６の結
晶化を完結させ多結晶シリコン膜５６ｂに転換する。
縁膜６１を形成する場合の問題点を模式的に示した断面
図である。半球状シリコン結晶９３を形成した後、８０
０℃、３分の熱処理を施して非晶質シリコン膜５６の結
晶化を完結させ多結晶シリコン膜５６ｂに転換する。
【０１７６】次に、アンモニア雰囲気中で８００℃、３
分熱処理して半球状シリコン結晶９３を有する多結晶シ
リコン膜５６ｂの表面に窒化シリコン膜９４を形成す
る。ＣＶＤ法を用いて酸化タンタル膜９５を堆積した
後、酸素雰囲気中で８００℃、３分熱処理し、酸化タン
タル膜９５を結晶化させ、多結晶の酸化タンタル膜９６
を形成する。
分熱処理して半球状シリコン結晶９３を有する多結晶シ
リコン膜５６ｂの表面に窒化シリコン膜９４を形成す
る。ＣＶＤ法を用いて酸化タンタル膜９５を堆積した
後、酸素雰囲気中で８００℃、３分熱処理し、酸化タン
タル膜９５を結晶化させ、多結晶の酸化タンタル膜９６
を形成する。
【０１７７】ここで用いた熱窒化法により形成する窒化
シリコン膜９４の膜厚は、下地Ｓｉ表面の不純物濃度に
強く依存する。元々均一に存在していた不純物が半球状
シリコン結晶９３の形成時に偏析し、不純物濃度の低い
領域が生じる。このため、図中Ａに示した領域のように
窒化シリコン膜９４の膜厚が薄くなってしまう。結果的
に、酸化タンタル膜９５の形成後の酸化熱処理でこのＡ
の部分が異常酸化され、酸化タンタル膜９５自体が歪み
を生じてリーク電流が増大する原因となる。
シリコン膜９４の膜厚は、下地Ｓｉ表面の不純物濃度に
強く依存する。元々均一に存在していた不純物が半球状
シリコン結晶９３の形成時に偏析し、不純物濃度の低い
領域が生じる。このため、図中Ａに示した領域のように
窒化シリコン膜９４の膜厚が薄くなってしまう。結果的
に、酸化タンタル膜９５の形成後の酸化熱処理でこのＡ
の部分が異常酸化され、酸化タンタル膜９５自体が歪み
を生じてリーク電流が増大する原因となる。
【０１７８】これを防止するため、窒化シリコン膜９４
をＣＶＤ法で形成することができる。ＣＶＤ法は、堆積
反応であり、下地の不純物濃度の影響を受けることなく
形成することが可能である。これにより、窒化シリコン
膜９４を不純物濃度によらず均一な膜厚で形成して異常
酸化を防止することができる。
をＣＶＤ法で形成することができる。ＣＶＤ法は、堆積
反応であり、下地の不純物濃度の影響を受けることなく
形成することが可能である。これにより、窒化シリコン
膜９４を不純物濃度によらず均一な膜厚で形成して異常
酸化を防止することができる。
【０１７９】また、ＣＶＤ法で窒化シリコン膜９４を形
成した後、酸化タンタル膜９５を形成する前に、窒化シ
リコン膜９４を酸化処理してシリコン酸窒化膜を予め形
成しておくのも効果的である。
成した後、酸化タンタル膜９５を形成する前に、窒化シ
リコン膜９４を酸化処理してシリコン酸窒化膜を予め形
成しておくのも効果的である。
【０１８０】一方、図中Ｂに示したように、酸化タンタ
ル膜９５の結晶化の際に粒界９７が、下地の突出部Ｔに
遭遇する場合がある。酸化タンタルの粒界９７は、表面
から下地窒化膜まで貫通して形成されるため結果的に膜
厚が薄い状態になり、この部分でのリーク電流が増大す
る結果となり好ましくない。
ル膜９５の結晶化の際に粒界９７が、下地の突出部Ｔに
遭遇する場合がある。酸化タンタルの粒界９７は、表面
から下地窒化膜まで貫通して形成されるため結果的に膜
厚が薄い状態になり、この部分でのリーク電流が増大す
る結果となり好ましくない。
【０１８１】これを防止するのには粒界９７が貫通しな
いように、比較的薄い酸化タンタル膜を結晶化した層を
複数層形成することができる。これによりリーク電流を
低減することができる。
いように、比較的薄い酸化タンタル膜を結晶化した層を
複数層形成することができる。これによりリーク電流を
低減することができる。
【０１８２】その後、実施の形態１と同様に上部電極の
形成し、情報蓄積用容量素子Ｃを形成する。またその後
の工程は、実施の形態１と同様であるため説明を省略す
る。
形成し、情報蓄積用容量素子Ｃを形成する。またその後
の工程は、実施の形態１と同様であるため説明を省略す
る。
【０１８３】図６２は、半球状シリコン結晶９３を有す
る多結晶シリコン膜５６ｂを下部電極６０とした情報蓄
積用容量素子Ｃの電流−電圧特性の一例を示したグラフ
である。横軸は、上部電極に印加した電圧を、縦軸はリ
ーク電流密度を各々示している。図中点線は、１０ｎＡ
／ｃｍ2 のリーク電流密度のレベルを、矢印Ｖは−1.５
Ｖの電圧を各々示している。
る多結晶シリコン膜５６ｂを下部電極６０とした情報蓄
積用容量素子Ｃの電流−電圧特性の一例を示したグラフ
である。横軸は、上部電極に印加した電圧を、縦軸はリ
ーク電流密度を各々示している。図中点線は、１０ｎＡ
／ｃｍ2 のリーク電流密度のレベルを、矢印Ｖは−1.５
Ｖの電圧を各々示している。
【０１８４】Ｂの特性は、熱窒化により形成した窒化シ
リコン膜と単層の酸化タンタル膜とを組み合わせて形成
した容量絶縁膜の場合、Ａの特性はＣＶＤ法により形成
した窒化シリコン膜と複数層の酸化タンタル膜とを組み
合わせで形成した容量絶縁膜の場合を示している。Ａ、
Ｂ共にその特性は正側のリーク電流密度は同程度である
が、負側のリーク電流には大きな差が生じている。Ｂの
特性ではＤＲＡＭのリフレッシュ特性を満足できない
が、Ａの特性であれば満足できる。すなわち、ＣＶＤ法
により形成した窒化シリコン膜を容量絶縁膜６１の窒化
シリコン膜６１ａとし、酸化タンタル膜６１ｂを複数層
にした場合には、ＤＲＡＭのリフレッシュ特性を満足す
ることができる。
リコン膜と単層の酸化タンタル膜とを組み合わせて形成
した容量絶縁膜の場合、Ａの特性はＣＶＤ法により形成
した窒化シリコン膜と複数層の酸化タンタル膜とを組み
合わせで形成した容量絶縁膜の場合を示している。Ａ、
Ｂ共にその特性は正側のリーク電流密度は同程度である
が、負側のリーク電流には大きな差が生じている。Ｂの
特性ではＤＲＡＭのリフレッシュ特性を満足できない
が、Ａの特性であれば満足できる。すなわち、ＣＶＤ法
により形成した窒化シリコン膜を容量絶縁膜６１の窒化
シリコン膜６１ａとし、酸化タンタル膜６１ｂを複数層
にした場合には、ＤＲＡＭのリフレッシュ特性を満足す
ることができる。
【０１８５】（実施の形態５）図６３は、情報蓄積用容
量素子Ｃの欠陥発生を抑止するのに好適な装置の形態を
示した概念図である。
量素子Ｃの欠陥発生を抑止するのに好適な装置の形態を
示した概念図である。
【０１８６】図６３（ａ）は、窒化シリコン膜形成部９
８、酸化タンタル膜形成部９９、熱処理部１００及び窒
化チタン膜形成部１０１が連結された装置構成を示して
いる。下部電極６０の形成後、窒化シリコン膜６１ａの
形成から上部電極６２の形成まで半導体基板１を空気に
曝すことなく一貫で処理できるので汚染の付着を防止し
て情報蓄積用容量素子Ｃの欠陥の発生を抑止できる。な
お前記各機能を備えた単一の反応室を有する装置として
もよい。
８、酸化タンタル膜形成部９９、熱処理部１００及び窒
化チタン膜形成部１０１が連結された装置構成を示して
いる。下部電極６０の形成後、窒化シリコン膜６１ａの
形成から上部電極６２の形成まで半導体基板１を空気に
曝すことなく一貫で処理できるので汚染の付着を防止し
て情報蓄積用容量素子Ｃの欠陥の発生を抑止できる。な
お前記各機能を備えた単一の反応室を有する装置として
もよい。
【０１８７】図６３（ｂ）は、図６３（ａ）の窒化シリ
コン膜形成部９８の前にさらに洗浄処理部１０２を設け
ており、より効果的に情報蓄積用容量素子Ｃの欠陥の発
生を抑止できる。
コン膜形成部９８の前にさらに洗浄処理部１０２を設け
ており、より効果的に情報蓄積用容量素子Ｃの欠陥の発
生を抑止できる。
【０１８８】なお、各形成部はゲートバルブ１０３によ
り遮断されてもよい。
り遮断されてもよい。
【０１８９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１９０】例えば、下部電極材料は多結晶シリコン膜
に限定されるものではなく、金属膜などで構成してもよ
い。
に限定されるものではなく、金属膜などで構成してもよ
い。
【０１９１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１９２】（１）微細化しても必要な蓄積電荷量を確
保することができる情報蓄積用容量素子を有する半導体
集積回路装置およびその製造技術を提供することができ
る。
保することができる情報蓄積用容量素子を有する半導体
集積回路装置およびその製造技術を提供することができ
る。
【０１９３】（２）メモリセルアレイ領域と周辺回路領
域との段差を解消した場合に、周辺回路領域に形成する
接続孔の開口を容易にすることができる半導体集積回路
装置の構造および製造技術を提供することができる。
域との段差を解消した場合に、周辺回路領域に形成する
接続孔の開口を容易にすることができる半導体集積回路
装置の構造および製造技術を提供することができる。
【０１９４】（３）情報蓄積用容量素子のリーク電流を
低減し、蓄積電荷量の確保を容易にすることができる。
低減し、蓄積電荷量の確保を容易にすることができる。
【０１９５】（３）情報蓄積用容量素子のリーク電流を
低減することに寄与する情報蓄積用容量素子を構成する
下部電極、容量絶縁膜および上部電極の構造および製造
技術を提供することができる。
低減することに寄与する情報蓄積用容量素子を構成する
下部電極、容量絶縁膜および上部電極の構造および製造
技術を提供することができる。
【０１９６】（４）必要な蓄積電荷量を確保し、かつ製
造工程全般の低温化を図って、信頼性の高い半導体集積
回路装置を得ることができる。
造工程全般の低温化を図って、信頼性の高い半導体集積
回路装置を得ることができる。
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。
た半導体チップの全体平面図である。
【図２】本発明の実施の形態１であるＤＲＡＭの等価回
路図である。
路図である。
【図３】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図１９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図２９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３１】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３２】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３４】スルーホールの上部に形成された溝とメモリ
アレイを取り囲む帯状の長溝のパターンを示す平面図で
ある。
アレイを取り囲む帯状の長溝のパターンを示す平面図で
ある。
【図３５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３８】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図３９】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４０】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４１】下部電極部分の拡大断面図である。
【図４２】下部電極部分の拡大断面図である。
【図４３】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４４】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４５】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４６】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４７】本発明の実施の形態１であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図４９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５０】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５１】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５２】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５３】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５４】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５５】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５６】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５７】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５８】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図５９】本発明の実施の形態２であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。
方法を示す半導体基板の要部断面図である。
【図６０】（ａ）および（ｂ）は、本発明の実施の形態
３の酸化タンタル膜を結晶化させた後の結晶状態を透過
電子顕微鏡で観察した結果を示した模式図である。
３の酸化タンタル膜を結晶化させた後の結晶状態を透過
電子顕微鏡で観察した結果を示した模式図である。
【図６１】本発明の実施の形態４であるＤＲＡＭの製造
方法を示す要部断面図であり、（ａ）は、円筒状の非晶
質シリコン膜の部分を拡大した断面図、（ｂ）は、下部
電極上に容量絶縁膜を形成する場合の問題点を模式的に
示した断面図である。
方法を示す要部断面図であり、（ａ）は、円筒状の非晶
質シリコン膜の部分を拡大した断面図、（ｂ）は、下部
電極上に容量絶縁膜を形成する場合の問題点を模式的に
示した断面図である。
【図６２】本発明の実施の形態４の半球状シリコン結晶
を有する多結晶シリコン膜を下部電極とした情報蓄積用
容量素子の電流−電圧特性を示したグラフである。
を有する多結晶シリコン膜を下部電極とした情報蓄積用
容量素子の電流−電圧特性を示したグラフである。
【図６３】（ａ）および（ｂ）は、本発明の実施の形態
５である製造装置の一例を示した概念図である。
５である製造装置の一例を示した概念図である。
１ 半導体基板 １Ａ 半導体チップ ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ 素子分離溝 ５ａ 溝 ６ 薄い酸化シリコン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４ ゲート電極 １４Ａ ゲート電極 １４Ｂ ゲート電極 １４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２１ フォトレジスト膜 ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７ フォトレジスト膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４ コンタクトホール ３６ コンタクトホール ３８ 第１層配線 ４０ 窒化シリコン膜 ４１ フォトレジスト膜 ４２ 酸化シリコン膜 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５１ 窒化シリコン膜 ５２ フォトレジスト膜 ５３ 酸化シリコン膜 ５４ フォトレジスト膜 ５５ 溝 ５５ａ 長溝 ５６ 非晶質シリコン膜 ５６ｂ 多結晶シリコン膜 ５７ 酸化シリコン膜 ５８ フォトレジスト膜 ６０ 下部電極 ６１ 容量絶縁膜 ６１ａ 窒化シリコン膜 ６１ｂ 酸化タンタル膜 ６１ｃ 酸化タンタル膜 ６２ ＴｉＮ膜（上部電極） ６３ フォトレジスト膜 ６４ 酸化シリコン膜 ６５ フォトレジスト膜 ６６ スルーホール ６７ プラグ ６８ 第２層配線 ６９ 第２層配線 ７１ 酸化シリコン膜 ７２ ＳＯＧ膜 ７３ 酸化シリコン膜 ７４ スルーホール ７５ スルーホール ７６ プラグ ７７ 第３層配線 ８１ スルーホール ８２ ＴｉＮ膜 ８３ 上部電極 ８４ プラグ ８５ 絶縁膜 ８６ スルーホール ８７ プラグ ８８ 第２層配線 ８９ 酸化タンタル結晶 ９０ 酸化タンタル結晶 ９１ 粒界部分 ９２ 粒界部分 ９３ 半球状シリコン結晶 ９４ 窒化シリコン膜 ９５ 酸化タンタル膜 ９６ 酸化タンタル膜 ９７ 粒界 ９８ 窒化シリコン膜形成部 ９９ 酸化タンタル膜形成部 １００ 熱処理部 １０１ 窒化チタン膜形成部 １０２ 洗浄処理部 １０３ ゲートバルブ ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅野 勇 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 田丸 剛 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 國友 正人 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 中田 昌之 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大路 譲 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (33)
- 【請求項１】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、上方に開孔部を有する筒形の多結晶シリコン膜
からなる下部電極、前記下部電極の表面に形成された容
量絶縁膜および前記容量絶縁膜を挟み前記下部電極に対
向して形成された上部電極を備えた前記情報蓄積用容量
素子を前記メモリセル選択用ＭＩＳＦＥＴの上部に配置
したＤＲＡＭを有する半導体集積回路装置の製造方法で
あって、（ａ）半導体基板の主面に形成したメモリセル
選択用ＭＩＳＦＥＴの上部に第１絶縁膜を堆積した後、
前記第１絶縁膜を開孔して溝を形成する工程、（ｂ）前
記溝の内部を含む前記第１絶縁膜の上部に、不純物が含
有された非晶質シリコン膜を前記溝が埋まらない膜厚で
堆積する工程、（ｃ）前記非晶質シリコン膜の上部に前
記溝が埋まるような膜厚の第２絶縁膜を堆積する工程、
（ｄ）前記溝が形成された領域の前記第２絶縁膜および
前記第１絶縁膜の上部の前記非晶質シリコン膜を除去す
ることにより、前記溝の内部のみに前記非晶質シリコン
膜を残す工程、（ｅ）第１の熱処理を施し、前記非晶質
シリコン膜を固相成長させ、多結晶シリコン膜に変換す
る工程、（ｆ）前記溝とこれに隣接する溝との隙間の前
記第１絶縁膜および前記溝の内部の前記第２絶縁膜を除
去し、上方に開孔部を有する筒形の下部電極を形成する
工程、（ｇ）前記下部電極の表面に前記容量絶縁膜を形
成し、第２の熱処理を施して前記容量絶縁膜を改質する
工程、を含むことを特徴とする半導体集積回路装置の製
造方法。 - 【請求項２】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、上方に開孔部を有する筒形の多結晶シリコン膜
からなる下部電極、前記下部電極の表面に形成された容
量絶縁膜および前記容量絶縁膜を挟み前記下部電極に対
向して形成された上部電極を備えた前記情報蓄積用容量
素子を前記メモリセル選択用ＭＩＳＦＥＴの上部に配置
したＤＲＡＭを有する半導体集積回路装置の製造方法で
あって、（ａ）半導体基板の主面に形成したメモリセル
選択用ＭＩＳＦＥＴの上部に第１絶縁膜を堆積した後、
前記第１絶縁膜を開孔して溝を形成する工程、（ｂ）前
記溝の内部を含む前記第１絶縁膜の上部に、不純物が含
有された非晶質シリコン膜を前記溝が埋まらない膜厚で
堆積する工程、（ｃ）前記非晶質シリコン膜の上部に前
記溝が埋まるような膜厚の第２絶縁膜を堆積する工程、
（ｄ）前記溝が形成された領域の前記第２絶縁膜および
前記第１絶縁膜の上部の前記非晶質シリコン膜を除去す
ることにより、前記溝の内部のみに前記非晶質シリコン
膜を残す工程、（ｅ）前記溝とこれに隣接する溝との隙
間の前記第１絶縁膜および前記溝の内部の前記第２絶縁
膜を除去し、上方に開孔部を有する筒形の非晶質シリコ
ン膜を露出する工程、（ｆ）第１の熱処理を施し、前記
非晶質シリコン膜を固相成長させ、多結晶シリコン膜に
変換し、前記下部電極を形成する工程、（ｇ）前記下部
電極の表面に前記容量絶縁膜を形成し、第２の熱処理を
施して前記容量絶縁膜を改質する工程、を含むことを特
徴とする半導体集積回路装置の製造方法。 - 【請求項３】 請求項２記載の半導体集積回路装置の製
造方法であって、前記上方に開孔部を有する筒形の非晶
質シリコン膜を露出させた後、前記非晶質シリコン膜の
表面に凹凸を形成する工程を含むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、前記上方に開孔部を有する筒形の非晶
質シリコン膜の表面に凹凸を形成する前に、前記非晶質
シリコン膜の表面を清浄化する工程を含むことを特徴と
する半導体集積回路装置の製造方法。 - 【請求項５】 請求項１〜４記載のいずれかの半導体集
積回路装置の製造方法であって、前記非晶質シリコン膜
は、少なくともモノシラン（ＳｉＨ4 ）を含むガスを原
料ガスとした低圧ＣＶＤ法により形成されることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項６】 請求項１〜５記載のいずれかの半導体集
積回路装置の製造方法であって、前記第２絶縁膜および
前記非晶質シリコン膜の除去は、ＣＭＰ法により行われ
る第１の方法、前記第２絶縁膜をエッチングして前記第
１絶縁膜の上部の前記第１導電膜を露出させた後、前記
第１導電膜をエッチングすることにより行われる第２の
方法、のいずれかの方法により行われることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項７】 請求項１〜６記載のいずれかの半導体集
積回路装置の製造方法であって、前記第１の熱処理は、
前記第２の熱処理以上の温度で行われることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項８】 メモリセル選択用ＭＩＳＦＥＴとこれに
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、上方に開孔部を有する筒形の多結晶シリコン膜
からなる下部電極、前記下部電極の表面に形成された容
量絶縁膜および前記容量絶縁膜を挟み前記下部電極に対
向して形成された上部電極を備えた前記情報蓄積用容量
素子を前記メモリセル選択用ＭＩＳＦＥＴの上部に配置
したＤＲＡＭを有する半導体集積回路装置の製造方法で
あって、（ａ）半導体基板の主面に形成したメモリセル
選択用ＭＩＳＦＥＴの上部に、上方に開孔部を有する筒
形の前記下部電極を形成する工程、（ｂ）前記下部電極
の表面にシリコン窒化膜を形成する工程、（ｃ）前記シ
リコン窒化膜上に酸化タンタル膜をＣＶＤ法で堆積する
工程、（ｄ）前記酸化タンタル膜に熱処理を施し、前記
酸化タンタル膜を改質して前記容量絶縁膜を形成する工
程、を含むことを特徴とする半導体集積回路装置の製造
方法。 - 【請求項９】 請求項８記載の半導体集積回路装置の製
造方法であって、前記シリコン窒化膜は、６００℃〜８
５０℃のアンモニア（ＮＨ3 ）雰囲気での熱処理によ
り、または、低圧ＣＶＤ法により形成されることを特徴
とする半導体集積回路装置の製造方法。 - 【請求項１０】 請求項９記載の半導体集積回路装置の
製造方法であって、前記低圧ＣＶＤ法は、少なくともジ
クロルシラン（ＳｉＨ2 Ｃｌ2 ）およびアンモニアを含
むガスを原料ガスとして用いるものであることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項１１】 請求項８記載の半導体集積回路装置の
製造方法であって、前記酸化タンタル膜の堆積前に、シ
リコン酸窒化膜を形成する工程を含むことを特徴とする
半導体集積回路装置の製造方法。 - 【請求項１２】 請求項８〜１１記載のいずれかの半導
体集積回路装置の製造方法であって、前記シリコン窒化
膜またはシリコン酸窒化膜の形成前に、前記下部電極の
表面を清浄化する工程を含むことを特徴とする半導体集
積回路装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体集積回路装置
の製造方法であって、前記下部電極の表面の清浄化は、
前記シリコン窒化膜またはシリコン酸窒化膜の形成を行
う反応室と同一の反応室、または、減圧もしくは不活性
雰囲気にすることができる搬送室で前記シリコン窒化膜
またはシリコン酸窒化膜の形成を行う反応室に連結され
た他の反応室において、水素雰囲気での熱処理を施すこ
とにより行われることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項１４】 請求項８〜１３記載のいずれかの半導
体集積回路装置の製造方法であって、前記酸化タンタル
膜の堆積は、４５０℃以上の等温雰囲気で行われること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項１５】 請求項８〜１４記載のいずれかの半導
体集積回路装置の製造方法であって、前記酸化タンタル
膜の熱処理は、酸化タンタルの結晶粒径が均一となるよ
うに施されることを特徴とする半導体集積回路装置の製
造方法。 - 【請求項１６】 請求項１５記載の半導体集積回路装置
の製造方法であって、前記熱処理は、７３０℃以上８５
０℃以下の温度範囲の酸化性雰囲気で行われることを特
徴とする半導体集積回路装置の製造方法。 - 【請求項１７】 請求項１５または１６記載の半導体集
積回路装置の製造方法であって、前記熱処理により、前
記シリコン窒化膜はシリコン酸窒化膜を含む膜に変換さ
れていることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項１８】 請求項８〜１７記載のいずれかの半導
体集積回路装置の製造方法であって、前記酸化タンタル
膜の熱処理の後、さらに第２の酸化タンタル膜をＣＶＤ
法で堆積し、前記第２の酸化タンタル膜に熱処理を施す
工程を含むことを特徴とする半導体集積回路装置の製造
方法。 - 【請求項１９】 メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、上方に開孔部を有する筒形の下部電極、前記
下部電極の表面に形成された容量絶縁膜および前記容量
絶縁膜を挟み前記下部電極に対向して形成された上部電
極を備えた前記情報蓄積用容量素子を前記メモリセル選
択用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板の主面に形成したメモリセル選択用ＭＩＳＦＥＴの上
部に、前記下部電極を形成し、少なくとも前記下部電極
の表面に前記容量絶縁膜を形成する工程、（ｂ）前記容
量絶縁膜が形成された前記半導体基板の全面に、前記上
部電極となる窒化チタン膜を堆積し、前記下部電極の筒
形状により生じた凹部を埋め込んで前記下部電極上の前
記窒化チタン膜の表面を平坦化する工程、を含むことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２０】 請求項１９記載の半導体集積回路装置
の製造方法であって、前記窒化チタン膜の堆積前に、前
記メモリセルが形成されたメモリセルアレイ領域の周辺
の周辺回路領域に接続孔を開口し、前記接続孔を含む前
記半導体基板の全面に前記窒化チタン膜を堆積し、前記
窒化チタン膜をパターニングして前記メモリセルアレイ
領域を覆うように前記上部電極を形成すると同時に前記
接続孔を埋め込むプラグまたは配線を形成することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項２１】 請求項１９または２０記載の半導体集
積回路装置の製造方法であって、前記窒化チタン膜は、
ＣＶＤ法のみにより堆積する第１の方法、ＣＶＤ法によ
る第１の窒化チタン膜の堆積後スパッタ法による第２の
窒化チタン膜を堆積する第２の方法のいずれかの方法に
より堆積されることを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２２】 請求項２１記載の半導体集積回路装置
の製造方法であって、前記ＣＶＤ法による窒化チタン膜
は、４３０℃〜５００℃の温度範囲で、少なくとも四塩
化チタンとアンモニアとを含むガスを原料ガスとして堆
積されることを特徴とする半導体集積回路装置の製造方
法。 - 【請求項２３】 請求項１９〜２２記載のいずれかの半
導体集積回路装置の製造方法であって、前記窒化チタン
膜の堆積後、５５０℃を越える熱処理を施さないことを
特徴とする半導体集積回路装置の製造方法。 - 【請求項２４】 メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、上方に開孔部を有する筒形の下部電極を備え
た前記情報蓄積用容量素子を前記メモリセル選択用ＭＩ
ＳＦＥＴの上部に配置したＤＲＡＭを有する半導体集積
回路装置の製造方法であって、（ａ）半導体基板の主面
に形成したメモリセル選択用ＭＩＳＦＥＴの上部に第１
絶縁膜を堆積し、第１絶縁膜とはエッチング速度の異な
る第２絶縁膜を堆積した後、前記第１絶縁膜および前記
第２絶縁膜を開孔して溝を形成する工程、（ｂ）前記溝
の内部を含む前記第２絶縁膜の上部に情報蓄積用容量素
子の下部電極を構成する第１導電膜を、前記溝が埋まら
ない膜厚で堆積する工程、（ｃ）前記第１導電膜の上部
に前記溝が埋まるような膜厚の第３絶縁膜を堆積する工
程、（ｄ）前記溝が形成された領域の前記第３絶縁膜お
よび前記第２絶縁膜の上部の前記第１導電膜を除去する
ことにより、前記溝の内部のみに前記第１導電膜を残す
工程、（ｅ）前記溝とこれに隣接する溝との隙間の前記
第２絶縁膜および前記溝の内部の前記第３絶縁膜を前記
第１絶縁膜をエッチングストッパとしてエッチングし、
上方に開孔部を有する筒形の前記下部電極を形成する工
程、を含むことを特徴とする半導体集積回路装置の製造
方法。 - 【請求項２５】 メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、上方に開孔部を有する筒形の多結晶シリコン
膜からなる下部電極、前記下部電極の表面に形成された
容量絶縁膜および前記容量絶縁膜を挟み前記下部電極に
対向して形成された上部電極を備えた前記情報蓄積用容
量素子を前記メモリセル選択用ＭＩＳＦＥＴの上部に配
置したＤＲＡＭを有する半導体集積回路装置であって、
前記下部電極の上部端は、鋭角な先端部を有さないこと
を特徴とする半導体集積回路装置。 - 【請求項２６】 メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、上方に開孔部を有する筒形の多結晶シリコン
膜からなる下部電極、前記下部電極の表面に形成された
容量絶縁膜および前記容量絶縁膜を挟み前記下部電極に
対向して形成された上部電極を備えた前記情報蓄積用容
量素子を前記メモリセル選択用ＭＩＳＦＥＴの上部に配
置したＤＲＡＭを有する半導体集積回路装置であって、
前記容量絶縁膜は、シリコン窒化膜またはシリコン酸窒
化膜、および酸化タンタル膜を含むことを特徴とする半
導体集積回路装置。 - 【請求項２７】 請求項２６記載の半導体集積回路装置
であって、前記シリコン窒化膜の膜厚は５ｎｍ以下であ
り、前記シリコン酸窒化膜の膜厚は、３〜4.５ｎｍの範
囲であり、前記酸化タンタル膜の膜厚は１０〜２０ｎｍ
の範囲であることを特徴とする半導体集積回路装置。 - 【請求項２８】 請求項２６または２７記載の半導体集
積回路装置であって、前記酸化タンタル膜は、単層また
は複数層形成されていることを特徴とする半導体集積回
路装置。 - 【請求項２９】 請求項２６、２７または２８記載の半
導体集積回路装置であって、前記酸化タンタル膜を構成
する結晶の平均粒径は1.５μｍ以下であり、かつ前記結
晶の粒径はほぼ均一であることを特徴とする半導体集積
回路装置。 - 【請求項３０】 メモリセル選択用ＭＩＳＦＥＴとこれ
に直列に接続された情報蓄積用容量素子とでメモリセル
を構成し、上方に開孔部を有する筒形の多結晶シリコン
膜からなる下部電極、前記下部電極の表面に形成された
容量絶縁膜および前記容量絶縁膜を挟み前記下部電極に
対向して形成された上部電極を備えた前記情報蓄積用容
量素子を前記メモリセル選択用ＭＩＳＦＥＴの上部に配
置したＤＲＡＭを有する半導体集積回路装置であって、
前記上部電極は、ＣＶＤ法により形成された窒化チタン
膜を含み、その真性応力が１Ｇｐａ未満であることを特
徴とする半導体集積回路装置。 - 【請求項３１】 請求項２５〜３０記載のいずれかの半
導体集積回路装置であって、前記情報蓄積用容量素子
は、前記上部電極側が前記下部電極側に対して相対的に
負のバイアス条件になるとき、前記上部電極と前記下部
電極との間を流れる電流密度が１０ｎＡ／ｃｍ2 となる
バイアス電圧の絶対値が1.５Ｖ以上となる特性を有する
ものであることを特徴とする半導体集積回路装置。 - 【請求項３２】 シリコン窒化膜またはシリコン酸窒化
膜を形成する第１の手段と、酸化タンタル膜を堆積する
第２の手段と、酸化性雰囲気で熱処理を施す第３の手段
と、ＣＶＤ法により窒化チタン膜を堆積する第４の手段
とを有する半導体集積回路装置の製造装置であって、前
記第１、第２、第３および第４の手段を同一反応室に有
する第１の構成、前記第１、第２、第３および第４の手
段を各々個別の反応室に有し、前記個別の反応室が減圧
または不活性雰囲気に保持することができる搬送室によ
り連結されている第２の構成、のいずれかの構成を有す
ることを特徴とする半導体集積回路装置の製造装置。 - 【請求項３３】 請求項３２記載の半導体集積回路装置
の製造装置であって、前記第１、第２、第３および第４
の手段に加え、水素雰囲気で熱処理を施す第５の手段を
備えていることを特徴とする半導体集積回路装置の製造
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172684A JPH1126712A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法ならびにその製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9172684A JPH1126712A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法ならびにその製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126712A true JPH1126712A (ja) | 1999-01-29 |
Family
ID=15946452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9172684A Pending JPH1126712A (ja) | 1997-06-30 | 1997-06-30 | 半導体集積回路装置およびその製造方法ならびにその製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126712A (ja) |
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