JPH1126719A - Manufacture of semiconductor integrated circuit device - Google Patents
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- JPH1126719A JPH1126719A JP9173700A JP17370097A JPH1126719A JP H1126719 A JPH1126719 A JP H1126719A JP 9173700 A JP9173700 A JP 9173700A JP 17370097 A JP17370097 A JP 17370097A JP H1126719 A JPH1126719 A JP H1126719A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造技術に関し、特に、ＤＲＡＭ（DynamicRandom
Access Memory）を有する半導体集積回路装置に適用し
て有効な技術に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor integrated circuit device, and more particularly to a DRAM (Dynamic Random Access Memory).
The present invention relates to a technology effective when applied to a semiconductor integrated circuit device having an access memory.
【０００２】[0002]
【従来の技術】ＤＲＡＭのメモリセルは、半導体基板の
主面上にマトリクス状に配置された複数のワード線と複
数のビット線との交点に配置され、１個のメモリセル選
択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Fie
ld Effect Transistor) とこれに直列に接続された１個
の情報蓄積用容量素子（キャパシタ）とで構成される。
メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域
で囲まれた活性領域に形成され、主としてゲート酸化
膜、ワード線と一体に構成されたゲート電極およびソー
ス、ドレインを構成する一対の半導体領域により構成さ
れる。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上
部に配置され、その延在方向に隣接する２個のメモリセ
ル選択用ＭＩＳＦＥＴによって共有されるソース、ドレ
インの一方と電気的に接続される。情報蓄積用容量素子
は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置
され、ソース、ドレインの他方と電気的に接続される。2. Description of the Related Art A memory cell of a DRAM is arranged at an intersection of a plurality of word lines and a plurality of bit lines arranged in a matrix on a main surface of a semiconductor substrate. Insulator Semiconductor Fie
ld Effect Transistor) and one information storage capacitor (capacitor) connected in series to the ld effect transistor.
The memory cell selecting MISFET is formed in an active region surrounded by an element isolation region, and mainly includes a gate oxide film, a gate electrode integrally formed with a word line, and a pair of semiconductor regions forming a source and a drain. Is done. The bit line is arranged above the memory cell selecting MISFET, and is electrically connected to one of a source and a drain shared by two memory cell selecting MISFETs adjacent in the extending direction. The information storage capacitance element is similarly disposed above the memory cell selection MISFET, and is electrically connected to the other of the source and the drain.
【０００３】特開平７−７０８４号公報は、ビット線の
上部に情報蓄積用容量素子を配置するキャパシタ・オー
バー・ビットライン(Capacitor Over Bitline)構造のＤ
ＲＡＭを開示している。この公報に記載されたＤＲＡＭ
は、メモリセルの微細化に伴う情報蓄積用容量素子の蓄
積電荷量（Ｃs)の減少を補うために、ビット線の上部に
配置した情報蓄積用容量素子の下部電極（蓄積電極）を
円筒状に加工することによってその表面積を増やし、そ
の上部に容量絶縁膜と上部電極（プレート電極）とを形
成している。[0003] Japanese Patent Application Laid-Open No. 7-7084 discloses a capacitor over bit line (Capacitor Over Bitline) structure in which an information storage capacitor is arranged above a bit line.
A RAM is disclosed. DRAM described in this publication
The lower electrode (storage electrode) of the information storage capacitor disposed above the bit line is formed in a cylindrical shape in order to compensate for the decrease in the storage charge (Cs) of the information storage capacitor accompanying the miniaturization of the memory cell. The capacitance insulating film and the upper electrode (plate electrode) are formed thereon.
【０００４】また、この公報に記載されたＤＲＡＭは、
メモリアレイと周辺回路領域との境界部にメモリアレイ
を囲む枠状の長溝（チャネル）を形成し、その外側の周
辺回路領域に厚い絶縁膜を堆積することによって、メモ
リアレイと周辺回路領域との段差を解消すると共に周辺
回路領域の平坦化を図っている。この長溝は、情報蓄積
用容量素子の下部電極を円筒状に加工する工程で同時に
形成され、その内壁は、下部電極と同じ材料（多結晶シ
リコン膜）で構成されている。Further, the DRAM described in this publication is
By forming a frame-shaped long groove (channel) surrounding the memory array at the boundary between the memory array and the peripheral circuit region and depositing a thick insulating film on the peripheral circuit region outside the memory array, the memory array and the peripheral circuit region are separated from each other. The step is eliminated and the peripheral circuit region is flattened. This long groove is formed at the same time as the step of processing the lower electrode of the information storage capacitor into a cylindrical shape, and its inner wall is made of the same material (polycrystalline silicon film) as the lower electrode.
【０００５】[0005]
【発明が解決しようとする課題】本発明者は、前記のよ
うな周囲を長溝で囲まれたメモリアレイに情報蓄積用容
量素子の下部電極を形成する方法について検討した。そ
の内容は、次の通りである。SUMMARY OF THE INVENTION The present inventor has studied a method of forming a lower electrode of an information storage capacitor in a memory array surrounded by a long groove as described above. The contents are as follows.
【０００６】前記のような円筒形の下部電極を形成する
には、まず、メモリセル選択用ＭＩＳＦＥＴおよび周辺
回路のＭＩＳＦＥＴの上部にビット線を形成し、このビ
ット線の上部に情報蓄積用容量素子の高さに相当する膜
厚の絶縁膜を堆積する。次に、フォトレジスト膜をマス
クにしたドライエッチングでこの絶縁膜を開孔すること
により、メモリアレイに溝を形成し、同時にメモリアレ
イと周辺回路領域との境界部にメモリアレイを囲む長溝
を形成する。In order to form the cylindrical lower electrode as described above, first, a bit line is formed above a memory cell selecting MISFET and a MISFET of a peripheral circuit, and an information storage capacitor is formed above the bit line. An insulating film having a thickness corresponding to the height of the insulating film is deposited. Next, a groove is formed in the memory array by opening the insulating film by dry etching using a photoresist film as a mask, and at the same time, a long groove surrounding the memory array is formed at the boundary between the memory array and the peripheral circuit region. I do.
【０００７】次に、上記溝および長溝の内部を含む絶縁
膜の上部に下部電極用の導電膜を堆積し、さらにその上
部に溝および長溝を埋め込む厚い膜厚の第２絶縁膜を堆
積した後、この第２絶縁膜をエッチバックして絶縁膜の
上部の導電膜を露出させ、続いて絶縁膜の上部に露出し
た導電膜をエッチングすることにより、溝と長溝の内部
のみに導電膜を残す。Next, a conductive film for a lower electrode is deposited on the insulating film including the inside of the groove and the long groove, and a thick second insulating film for filling the groove and the long groove is deposited thereon. Then, the second insulating film is etched back to expose the conductive film above the insulating film, and then the conductive film exposed above the insulating film is etched to leave the conductive film only inside the groove and the long groove. .
【０００８】その後、周辺回路領域を覆うフォトレジス
ト膜をマスクにして溝と溝の隙間に残った絶縁膜および
溝の内部の第２絶縁膜をウェットエッチングすることに
より、円筒形の下部電極を形成する。After that, using the photoresist film covering the peripheral circuit region as a mask, the insulating film remaining in the gap between the grooves and the second insulating film inside the groove are wet-etched to form a cylindrical lower electrode. I do.
【０００９】上記したプロセスでは、フォトレジスト膜
をマスクにしたドライエッチングでメモリアレイの厚い
絶縁膜に溝を形成し、同時にメモリアレイと周辺回路領
域との境界部の絶縁膜にメモリアレイを囲む長溝を形成
する。このときに使用するフォトレジスト膜に溝と長溝
のパターンを転写するフォトマスク（レチクル）には、
フォトマスク（レチクル）と半導体基板とを位置合わせ
するために使用するアライメントマークやＴＥＧパター
ンのように、溝や長溝に比べて面積の大きいパターンが
形成されていることから、アライメントマークやＴＥＧ
パターンに対応する領域の上記厚い絶縁膜には、これら
の大面積パターンに対応する大面積でかつ深い溝が同時
に形成される。In the above process, a groove is formed in the thick insulating film of the memory array by dry etching using a photoresist film as a mask, and at the same time, a long groove surrounding the memory array is formed in the insulating film at the boundary between the memory array and the peripheral circuit region. To form The photomask (reticle) that transfers the groove and long groove pattern to the photoresist film used at this time includes:
Since a pattern having a larger area than a groove or a long groove is formed, such as an alignment mark or a TEG pattern used for aligning a photomask (reticle) with a semiconductor substrate, the alignment mark or the TEG is formed.
A large-area and deep groove corresponding to these large-area patterns is simultaneously formed in the thick insulating film in a region corresponding to the pattern.
【００１０】そのため、次の工程でこれらの溝（および
長溝）の内部を含む絶縁膜の上部に下部電極用の導電膜
を堆積し、続いてその上部にこれらの溝（および長溝）
を埋め込むのに十分な膜厚の厚い第２絶縁膜を堆積した
場合、前述したアライメントマークやＴＥＧパターンに
対応する大面積で深い溝の内部には第２絶縁膜が十分に
埋め込まれないので、この第２絶縁膜をエッチバックし
て導電膜を露出させる際、大面積の溝の中央部すなわち
第２絶縁膜の膜厚が薄い部分が深く削られる。[0010] Therefore, in the next step, a conductive film for a lower electrode is deposited on the insulating film including the inside of these grooves (and the long grooves), and then these grooves (and the long grooves) are formed thereon.
When a second insulating film having a thickness large enough to bury the second insulating film is deposited, the second insulating film is not sufficiently embedded in the large-area deep groove corresponding to the alignment mark or the TEG pattern described above. When the second insulating film is etched back to expose the conductive film, the central portion of the large-area groove, that is, the portion where the thickness of the second insulating film is small is deeply shaved.
【００１１】その結果、後の工程で溝と溝の隙間に残っ
た絶縁膜や溝の内部の第２絶縁膜をウェットエッチング
した際などに、大面積の溝の底部の導電膜が剥離して飛
散し、これが異物となってＤＲＡＭの製造歩留まりを低
下させるという問題が生じる。As a result, the conductive film at the bottom of the large-area groove is peeled off when the insulating film remaining in the gap between the grooves or the second insulating film inside the groove is wet-etched in a later step. There is a problem that the particles are scattered and become foreign matters, which lowers the manufacturing yield of the DRAM.
【００１２】本発明の目的は、大面積の溝の底部の導電
膜が剥離する不良を防止する技術を提供することにあ
る。An object of the present invention is to provide a technique for preventing a defect that a conductive film at the bottom of a large-area groove is peeled off.
【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１４】[0014]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００１５】（１）本発明の半導体集積回路装置の製造
方法は、メモリセル選択用ＭＩＳＦＥＴとこれに直列に
接続された情報蓄積用容量素子とでメモリセルを構成
し、前記情報蓄積用容量素子を前記メモリセル選択用Ｍ
ＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導体集
積回路装置の製造方法であって、（ａ）半導体基板の主
面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴを形
成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形成す
る工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴおよ
び周辺回路のＭＩＳＦＥＴの上部に、後の工程で形成さ
れる情報蓄積用容量素子の高さに相当する膜厚を有する
第１絶縁膜を堆積する工程、（ｃ）フォトレジスト膜を
マスクにしたエッチングでメモリアレイの前記第１絶縁
膜を開孔して溝を形成し、メモリアレイと周辺回路領域
との境界部の前記第１絶縁膜を開孔して前記メモリアレ
イを囲む長溝を形成すると共に、前記半導体基板の他の
領域の前記絶縁膜を開孔して前記溝および前記長溝より
も面積が大きい第２の溝を形成する工程、（ｄ）前記溝
および前記長溝の内部を含む前記第１絶縁膜の上部に、
情報蓄積用容量素子の下部電極を構成する第１導電膜を
堆積した後、前記第１導電膜の上部に、前記溝および前
記長溝を埋め込む第２絶縁膜を堆積する工程、（ｅ）前
記第２絶縁膜と前記第１絶縁膜の上部の前記第１導電膜
とをエッチバックすることにより、前記溝および前記長
溝の内部のみに前記第１導電膜を残す工程、（ｆ）周辺
回路領域を覆うフォトレジスト膜をマスクにして前記溝
とこれに隣接する溝との隙間の前記第１絶縁膜および前
記溝の内部の前記第２絶縁膜をエッチングすることによ
り、上方に開孔部を有する筒形の下部電極を形成する工
程、（ｇ）前記下部電極の上部に第３絶縁膜および第２
導電膜を堆積した後、前記第２導電膜および前記第２絶
縁膜をパターニングすることにより、前記第１導電膜か
らなる下部電極と、前記第３絶縁膜からなる容量絶縁膜
と、前記第２導電膜からなる上部電極とで構成される情
報蓄積用容量素子を形成する工程、を含み、前記（ｅ）
工程で前記第２絶縁膜と前記第１絶縁膜の上部の前記第
１導電膜とをエッチバックする際に前記第２の溝の上部
をフォトレジスト膜で覆う。(1) In a method of manufacturing a semiconductor integrated circuit device according to the present invention, a memory cell is constituted by a memory cell selecting MISFET and an information storage capacitor connected in series to the MISFET. For the memory cell selection M
A method for manufacturing a semiconductor integrated circuit device having a DRAM disposed above an ISFET, comprising: (a) forming a MISFET for selecting a memory cell in a memory array on a main surface of a semiconductor substrate; (B) depositing a first insulating film having a thickness corresponding to the height of an information storage capacitor formed in a later step, on the memory cell selecting MISFET and the MISFET of the peripheral circuit; (C) opening the first insulating film of the memory array by etching using a photoresist film as a mask to form a groove, and forming the first insulating film at the boundary between the memory array and the peripheral circuit region. Forming a long groove surrounding the memory array, and opening the insulating film in another region of the semiconductor substrate, the second groove having a larger area than the groove and the long groove; Forming a groove in the upper part of the first insulating film including the inside of the groove and the longitudinal groove (d),
Depositing a first conductive film constituting a lower electrode of the information storage capacitor, and then depositing a second insulating film filling the groove and the long groove on the first conductive film; 2) etching back the insulating film and the first conductive film above the first insulating film to leave the first conductive film only inside the groove and the long groove; A cylinder having an opening above by etching the first insulating film and the second insulating film inside the groove in the gap between the groove and the groove adjacent to the groove using the photoresist film as a mask as a mask (G) forming a third insulating film and a second
After depositing a conductive film, the second conductive film and the second insulating film are patterned to form a lower electrode made of the first conductive film, a capacitor insulating film made of the third insulating film, (E) forming an information storage capacitive element composed of an upper electrode made of a conductive film.
When etching back the second insulating film and the first conductive film on the first insulating film in a process, the upper portion of the second groove is covered with a photoresist film.
【００１６】（２）本発明の半導体集積回路装置の製造
方法は、前記前記第２の溝がアライメントマークまたは
ＴＥＧパターンである。(2) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the second groove is an alignment mark or a TEG pattern.
【００１７】（３）本発明の半導体集積回路装置の製造
方法は、前記第１絶縁膜が酸化シリコン膜であり、前記
第２絶縁膜がＳＯＧ膜である。(3) In the method for manufacturing a semiconductor integrated circuit device according to the present invention, the first insulating film is a silicon oxide film, and the second insulating film is an SOG film.
【００１８】（４）本発明の半導体集積回路装置の製造
方法は、前記第１導電膜が多結晶シリコン膜である。(4) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the first conductive film is a polycrystalline silicon film.
【００１９】（５）本発明の半導体集積回路装置の製造
方法は、前記（ｆ）工程のエッチングがウェットエッチ
ングである。(5) In the method of manufacturing a semiconductor integrated circuit device according to the present invention, the etching in the step (f) is wet etching.
【００２０】[0020]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００２１】図１は、本実施の形態のＤＲＡＭを形成し
た半導体チップの全体平面図である。図示のように、単
結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ
方向（半導体チップ１Ａの長辺方向）およびＹ方向（半
導体チップ１Ａの短辺方向）に沿って多数のメモリアレ
イＭＡＲＹがマトリクス状に配置されている。Ｘ方向に
沿って互いに隣接するメモリアレイＭＡＲＹの間にはセ
ンスアンプＳＡが配置されている。半導体チップ１Ａの
主面の中央部には、ワードドライバＷＤ、データ線選択
回路などの制御回路や、入出力回路、ボンディングパッ
ドなどが配置されている。FIG. 1 is an overall plan view of a semiconductor chip on which a DRAM of the present embodiment is formed. As shown in the drawing, the main surface of the semiconductor chip 1A made of single crystal silicon has X
A large number of memory arrays MARY are arranged in a matrix along the direction (the long side direction of the semiconductor chip 1A) and the Y direction (the short side direction of the semiconductor chip 1A). A sense amplifier SA is arranged between memory arrays MARY adjacent to each other along the X direction. In the center of the main surface of the semiconductor chip 1A, control circuits such as a word driver WD and a data line selection circuit, input / output circuits, and bonding pads are arranged.
【００２２】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬn-1 、ＷＬn 、ＷＬn+1 …）と複数のビット線
ＢＬおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。FIG. 2 is an equivalent circuit diagram of the DRAM. As shown, the memory array of this DRAM (MA
RY) includes a plurality of word lines W arranged in a matrix.
L (WLn-1, WLn, WLn + 1...), A plurality of bit lines BL, and a plurality of memory cells (MC) arranged at their intersections. One memory cell for storing one bit of information is composed of one information storage capacitor C
And one memory cell selecting MI connected in series
SFET Qs. M for memory cell selection
One of a source and a drain of the ISFET Qs is electrically connected to the information storage capacitor C, and the other is a bit line BL.
Is electrically connected to One end of the word line WL is connected to a word driver WD, and one end of the bit line BL is
It is connected to the sense amplifier SA.
【００２３】次に、本実施の形態のＤＲＡＭの製造方法
を図３〜図４５を用いて工程順に説明する。Next, a method of manufacturing the DRAM of this embodiment will be described in the order of steps with reference to FIGS.
【００２４】まず、図３に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を８５０℃程度でウェット
酸化してその表面に膜厚１０nm程度の薄い酸化シリコン
膜２を形成した後、この酸化シリコン膜２の上部にＣＶ
Ｄ（Chemical Vapor Deposition ）法で膜厚１４０nm程
度の窒化シリコン膜３を堆積する。酸化シリコン膜２
は、後の工程で素子分離溝の内部に埋め込まれる酸化シ
リコン膜をシンタリング（焼き締め）するときなどに基
板に加わるストレスを緩和するために形成される。窒化
シリコン膜３は酸化されにくい性質を持つので、その下
部（活性領域）の基板表面の酸化を防止するマスクとし
て利用される。First, as shown in FIG. 3, a p-type semiconductor substrate 1 having a specific resistance of about 10 Ωcm is wet-oxidized at about 850 ° C. to form a thin silicon oxide film 2 having a thickness of about 10 nm on its surface. CV is formed on the silicon oxide film 2
A silicon nitride film 3 having a thickness of about 140 nm is deposited by a D (Chemical Vapor Deposition) method. Silicon oxide film 2
Is formed to alleviate the stress applied to the substrate when sintering (burning) a silicon oxide film embedded in the element isolation groove in a later step. Since the silicon nitride film 3 has the property of being hardly oxidized, it is used as a mask for preventing the oxidation of the substrate surface below (the active region).
【００２５】次に、図４に示すように、フォトレジスト
膜４をマスクにして窒化シリコン膜３、酸化シリコン膜
２および半導体基板１をドライエッチングすることによ
り、素子分離領域の半導体基板１に深さ３００〜４００
nm程度の溝５ａを形成する。溝５ａを形成するには、フ
ォトレジスト膜４をマスクにして窒化シリコン膜３をド
ライエッチングし、次いでフォトレジスト膜４を除去し
た後、窒化シリコン膜３をマスクにして酸化シリコン膜
２および半導体基板１をドライエッチングしてもよい。Next, as shown in FIG. 4, the silicon nitride film 3, the silicon oxide film 2 and the semiconductor substrate 1 are dry-etched using the photoresist film 4 as a mask, so that the semiconductor substrate 1 in the element isolation region is deeply etched. 300-400
A groove 5a of about nm is formed. In order to form the groove 5a, the silicon nitride film 3 is dry-etched using the photoresist film 4 as a mask, the photoresist film 4 is removed, and then the silicon oxide film 2 and the semiconductor substrate are etched using the silicon nitride film 3 as a mask. 1 may be dry-etched.
【００２６】次に、フォトレジスト膜４を除去した後、
図５に示すように、前記のエッチングによって溝５ａの
内壁に生じたダメージ層を除去するために、半導体基板
１を８５０〜９００℃程度でウェット酸化して溝５ａの
内壁に膜厚１０nm程度の薄い酸化シリコン膜６を形成す
る。Next, after removing the photoresist film 4,
As shown in FIG. 5, in order to remove a damaged layer formed on the inner wall of the groove 5a by the above-described etching, the semiconductor substrate 1 is wet-oxidized at about 850 to 900 ° C. and the inner wall of the groove 5a has a film thickness of about 10 nm. A thin silicon oxide film 6 is formed.
【００２７】次に、図６に示すように、半導体基板１上
に膜厚３００〜４００nm程度の酸化シリコン膜７を堆積
した後、半導体基板１を１０００℃程度でドライ酸化す
ることにより、溝５ａに埋め込まれた酸化シリコン膜７
の膜質を改善するためのシンタリング（焼き締め）を行
う。酸化シリコン膜７は、例えばオゾン（Ｏ3 ）とテト
ラエトキシシラン（ＴＥＯＳ）とをソースガスに用いた
熱ＣＶＤ法で堆積する。Next, as shown in FIG. 6, after a silicon oxide film 7 having a thickness of about 300 to 400 nm is deposited on the semiconductor substrate 1, the semiconductor substrate 1 is dry-oxidized at about 1000.degree. Silicon oxide film 7 embedded in
(Sintering) is performed to improve the film quality. The silicon oxide film 7 is deposited by, for example, a thermal CVD method using ozone (O 3 ) and tetraethoxysilane (TEOS) as a source gas.
【００２８】次に、図７に示すように、酸化シリコン膜
７の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン
膜８を堆積した後、図８に示すように、フォトレジスト
膜９をマスクにして窒化シリコン膜８をドライエッチン
グすることにより、メモリアレイと周辺回路との境界部
のような相対的に広い面積の溝５ａの上部のみに窒化シ
リコン膜８を残す。溝５ａの上部に残った窒化シリコン
膜８は、次の工程で酸化シリコン膜７をＣＭＰ法で研磨
して平坦化する際に、相対的に広い面積の溝５ａの内部
の酸化シリコン膜７が相対的に狭い面積の溝５ａの内部
の酸化シリコン膜７に比べて深く研磨される現象（ディ
ッシング；dishing ）を防止するために形成される。Next, as shown in FIG. 7, a silicon nitride film 8 having a thickness of about 100 nm is deposited on the silicon oxide film 7 by the CVD method, and then, as shown in FIG. Then, the silicon nitride film 8 is dry-etched to leave the silicon nitride film 8 only on the upper portion of the groove 5a having a relatively large area such as the boundary between the memory array and the peripheral circuit. When the silicon nitride film 8 remaining on the groove 5a is planarized by polishing the silicon oxide film 7 by a CMP method in the next step, the silicon oxide film 7 inside the groove 5a having a relatively large area is removed. It is formed in order to prevent a phenomenon (dishing) that is polished deeper than the silicon oxide film 7 inside the groove 5a having a relatively small area.
【００２９】次に、フォトレジスト膜９を除去した後、
図９に示すように、窒化シリコン膜３、８をストッパに
用いたＣＭＰ法で酸化シリコン膜７を研磨して溝５ａの
内部に残すことにより、素子分離溝５を形成する。Next, after removing the photoresist film 9,
As shown in FIG. 9, the element isolation groove 5 is formed by polishing the silicon oxide film 7 by a CMP method using the silicon nitride films 3 and 8 as stoppers and leaving the silicon oxide film 7 inside the groove 5a.
【００３０】次に、熱リン酸を用いたウェットエッチン
グで窒化シリコン膜３、８を除去した後、図１０に示す
ように、メモリセルを形成する領域（メモリアレイ）の
半導体基板１にｎ型不純物、例えばＰ（リン）をイオン
打ち込みしてｎ型半導体領域１０を形成し、メモリアレ
イと周辺回路の一部（ｎチャネル型ＭＩＳＦＥＴを形成
する領域）にｐ型不純物、例えばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル１１を形成し、周辺回路の他の
一部（ｐチャネル型ＭＩＳＦＥＴを形成する領域）にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてｎ型
ウエル１２を形成する。また、このイオン打ち込みに続
いて、ＭＩＳＦＥＴのしきい値電圧を調整するための不
純物、例えばＢＦ2(フッ化ホウ素) をｐ型ウエル１１お
よびｎ型ウエル１２にイオン打ち込みする。ｎ型半導体
領域１０は、入出力回路などから半導体基板１を通じて
メモリアレイのｐ型ウエル１１にノイズが侵入するのを
防止するために形成される。Next, after removing the silicon nitride films 3 and 8 by wet etching using hot phosphoric acid, as shown in FIG. 10, an n-type semiconductor substrate 1 in a region (memory array) where a memory cell is to be formed is formed. An n-type semiconductor region 10 is formed by ion-implanting an impurity, for example, P (phosphorus), and a p-type impurity, for example, B (boron) is added to a part of the memory array and peripheral circuits (a region for forming an n-channel MISFET). The p-type well 11 is formed by ion implantation, and n is formed in another part of the peripheral circuit (the region where the p-channel MISFET is formed).
An n-type well 12 is formed by ion implantation of a type impurity, for example, P (phosphorus). Subsequent to the ion implantation, impurities for adjusting the threshold voltage of the MISFET, for example, BF 2 (boron fluoride) are ion-implanted into the p-type well 11 and the n-type well 12. The n-type semiconductor region 10 is formed to prevent noise from entering the p-type well 11 of the memory array from the input / output circuit and the like through the semiconductor substrate 1.
【００３１】次に、ｐ型ウエル１１およびｎ型ウエル１
２の各表面の酸化シリコン膜２をＨＦ（フッ酸）系の洗
浄液を使って除去した後、半導体基板１を８５０℃程度
でウェット酸化してｐ型ウエル１１およびｎ型ウエル１
２の各表面に膜厚７nm程度の清浄なゲート酸化膜１３を
形成する。Next, the p-type well 11 and the n-type well 1
After removing the silicon oxide film 2 on each surface of the semiconductor substrate 1 using a HF (hydrofluoric acid) -based cleaning solution, the semiconductor substrate 1 is wet-oxidized at about 850 ° C. to form a p-type well 11 and an n-type well 1.
Then, a clean gate oxide film 13 having a thickness of about 7 nm is formed on each surface of No. 2.
【００３２】特に限定はされないが、上記ゲート酸化膜
１３を形成した後、半導体基板１をＮＯ（酸化窒素）雰
囲気中またはＮ2 Ｏ（亜酸化窒素）雰囲気中で熱処理す
ることによって、ゲート酸化膜１３と半導体基板１との
界面に窒素を偏析させてもよい（酸窒化処理）。ゲート
酸化膜１３が７nm程度まで薄くなると、半導体基板１と
の熱膨張係数差に起因して両者の界面に生じる歪みが顕
在化し、ホットキャリアの発生を誘発する。半導体基板
１との界面に偏析した窒素はこの歪みを緩和するので、
上記の酸窒化処理は、極薄ゲート酸化膜１３の信頼性を
向上できる。Although not particularly limited, after the gate oxide film 13 is formed, the semiconductor substrate 1 is subjected to a heat treatment in an NO (nitrogen oxide) atmosphere or an N 2 O (nitrogen oxide) atmosphere to thereby form the gate oxide film. Nitrogen may be segregated at the interface between the semiconductor substrate 1 and the semiconductor substrate 1 (oxynitriding treatment). When the thickness of the gate oxide film 13 is reduced to about 7 nm, distortion generated at the interface between the semiconductor substrate 1 and the semiconductor substrate 1 due to a difference in thermal expansion coefficient becomes apparent, and hot carriers are generated. Nitrogen segregated at the interface with the semiconductor substrate 1 relaxes this distortion.
The above oxynitriding process can improve the reliability of the ultra-thin gate oxide film 13.
【００３３】次に、図１１に示すように、ゲート酸化膜
１３の上部にゲート電極１４Ａ、１４Ｂ、１４Ｃを形成
する。ゲート電極１４Ａは、メモリセル選択用ＭＩＳＦ
ＥＴの一部を構成し、活性領域以外の領域ではワード線
ＷＬとして使用される。このゲート電極１４Ａ（ワード
線ＷＬ）の幅、すなわちゲート長は、メモリセル選択用
ＭＩＳＦＥＴの短チャネル効果を抑制して、しきい値電
圧を一定値以上に確保できる許容範囲内の最小寸法（例
えば0.２４μｍ程度）で構成される。また、隣接するゲ
ート電極１４Ａ（ワード線ＷＬ）同士の間隔は、フォト
リソグラフィの解像限界で決まる最小寸法（例えば0.２
２μｍ）で構成される。ゲート電極１４Ｂおよびゲート
電極１４Ｃは、周辺回路のｎチャネル型ＭＩＳＦＥＴお
よびｐチャネル型ＭＩＳＦＥＴの各一部を構成する。Next, as shown in FIG. 11, gate electrodes 14A, 14B and 14C are formed on the gate oxide film 13. The gate electrode 14A is provided with a memory cell selecting MISF.
It forms a part of the ET, and is used as a word line WL in a region other than the active region. The width of the gate electrode 14A (word line WL), that is, the gate length is the minimum dimension (for example, within an allowable range) in which the short channel effect of the memory cell selecting MISFET can be suppressed and the threshold voltage can be secured to a certain value or more. (About 0.24 μm). The distance between the adjacent gate electrodes 14A (word lines WL) is the minimum dimension (for example, 0.2) determined by the resolution limit of photolithography.
2 μm). The gate electrode 14B and the gate electrode 14C constitute each part of the n-channel MISFET and the p-channel MISFET of the peripheral circuit.
【００３４】ゲート電極１４Ａ（ワード線ＷＬ）および
ゲート電極１４Ｂ、１４Ｃは、例えばＰ（リン）などの
ｎ型不純物をドープした膜厚７０nm程度の多結晶シリコ
ン膜を半導体基板１上にＣＶＤ法で堆積し、次いでその
上部に膜厚５０nm程度のＷＮ（タングステンナイトライ
ド）膜と膜厚１００nm程度のＷ膜とをスパッタリング法
で堆積し、さらにその上部に膜厚１５０nm程度の窒化シ
リコン膜１５をＣＶＤ法で堆積した後、フォトレジスト
膜１６をマスクにしてこれらの膜をパターニングするこ
とにより形成する。ＷＮ膜は、高温熱処理時にＷ膜と多
結晶シリコン膜とが反応して両者の界面に高抵抗のシリ
サイド層が形成されるのを防止するバリア層として機能
する。バリア層は、ＷＮ膜の他、ＴｉＮ（チタンナイト
ライド）膜などを使用することもできる。For the gate electrode 14A (word line WL) and the gate electrodes 14B and 14C, a polycrystalline silicon film having a thickness of about 70 nm doped with an n-type impurity such as P (phosphorus) is formed on the semiconductor substrate 1 by the CVD method. Then, a WN (tungsten nitride) film having a thickness of about 50 nm and a W film having a thickness of about 100 nm are deposited thereon by sputtering, and a silicon nitride film 15 having a thickness of about 150 nm is further formed thereon by CVD. After deposition by a method, these films are formed by patterning these films using the photoresist film 16 as a mask. The WN film functions as a barrier layer that prevents the W film and the polycrystalline silicon film from reacting during the high-temperature heat treatment to form a high-resistance silicide layer at the interface between them. As the barrier layer, a TiN (titanium nitride) film or the like can be used in addition to the WN film.
【００３５】ゲート電極１４Ａ（ワード線ＷＬ）の一部
を低抵抗の金属（Ｗ）で構成した場合には、そのシート
抵抗を２〜2.５Ω／□程度にまで低減できるので、ワー
ド線遅延を低減することができる。また、ゲート電極１
４（ワード線ＷＬ）をＡｌ配線などで裏打ちしなくとも
ワード線遅延を低減できるので、メモリセルの上部に形
成される配線層の数を１層減らすことができる。When a part of the gate electrode 14A (word line WL) is made of low-resistance metal (W), its sheet resistance can be reduced to about 2 to 2.5 Ω / □, so that the word line delay is reduced. Can be reduced. Also, the gate electrode 1
Since the word line delay can be reduced without backing 4 (word line WL) with an Al wiring or the like, the number of wiring layers formed above the memory cells can be reduced by one.
【００３６】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。このウェットエッチングを行う
と、ゲート電極１４Ａ（ワード線ＷＬ）およびゲート電
極１４Ｂ、１４Ｃの下部以外の領域のゲート酸化膜１３
が削られると同時に、ゲート側壁下部のゲート酸化膜１
３も等方的にエッチングされてアンダーカットが生じる
ため、そのままではゲート酸化膜１３の耐圧が低下す
る。そこで、半導体基板１を９００℃程度でウェット酸
化することによって、削れたゲート酸化膜１３の膜質を
改善する。Next, after removing the photoresist film 16, the semiconductor substrate 1 is etched using an etching solution such as hydrofluoric acid.
Dry etching residues and photoresist residues remaining on the surface of the substrate are removed. When this wet etching is performed, the gate oxide film 13 in a region other than the region under the gate electrode 14A (word line WL) and the gate electrodes 14B and 14C is formed.
At the same time that the gate oxide film 1 under the gate sidewall is removed.
3 is also isotropically etched and an undercut occurs, so that the breakdown voltage of the gate oxide film 13 is reduced as it is. Therefore, the film quality of the shaved gate oxide film 13 is improved by wet oxidizing the semiconductor substrate 1 at about 900 ° C.
【００３７】次に、図１２に示すように、ｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してゲート電極１４Ｃの両側のｎ型ウエル１２にｐ- 型
半導体領域１７を形成する。また、ｐ型ウエル１１にｎ
型不純物、例えばＰ（リン）をイオン打ち込みしてゲー
ト電極１４Ｂの両側のｐ型ウエル１１にｎ- 型半導体領
域１８を形成し、ゲート電極１４Ａの両側のｐ型ウエル
１１にｎ型半導体領域１９を形成する。これにより、メ
モリアレイにメモリセル選択用ＭＩＳＦＥＴＱｓが形成
される。Next, as shown in FIG.
A p - type semiconductor region 17 is formed in the n-type well 12 on both sides of the gate electrode 14C by ion implantation of a p-type impurity, for example, B (boron) into the gate electrode 14C. In addition, the p-type well 11 has n
An n - type semiconductor region 18 is formed in the p-type well 11 on both sides of the gate electrode 14B by ion-implanting a p-type impurity, for example, P (phosphorus), and an n - type semiconductor region 19 is formed in the p-type well 11 on both sides of the gate electrode 14A. To form As a result, the memory cell selecting MISFET Qs is formed in the memory array.
【００３８】次に、図１３に示すように、半導体基板１
上にＣＶＤ法で膜厚５０〜１００ｎｍ程度の窒化シリコ
ン膜２０を堆積した後、図１４に示すように、メモリア
レイの窒化シリコン膜２０をフォトレジスト膜２１で覆
い、周辺回路の窒化シリコン膜２０を異方性エッチング
することにより、ゲート電極１４Ｂ、１４Ｃの側壁にサ
イドウォールスペーサ２０ａを形成する。このエッチン
グは、ゲート酸化膜１３や素子分離溝５に埋め込まれた
酸化シリコン膜７の削れ量を最少とするために、酸化シ
リコン膜に対する窒化シリコン膜２０のエッチングレー
トが大きくなるようなエッチングガスを使用して行う。
また、ゲート電極１４Ｂ、１４Ｃ上の窒化シリコン膜１
５の削れ量を最少とするために、オーバーエッチング量
を必要最小限にとどめるようにする。Next, as shown in FIG.
After a silicon nitride film 20 having a thickness of about 50 to 100 nm is deposited thereon by the CVD method, the silicon nitride film 20 of the memory array is covered with a photoresist film 21 as shown in FIG. Is anisotropically etched to form sidewall spacers 20a on the side walls of the gate electrodes 14B and 14C. In this etching, an etching gas that increases the etching rate of the silicon nitride film 20 with respect to the silicon oxide film is used in order to minimize the shaving amount of the silicon oxide film 7 buried in the gate oxide film 13 and the element isolation trench 5. Use to do.
The silicon nitride film 1 on the gate electrodes 14B and 14C
In order to minimize the shaving amount of No. 5, the amount of over-etching is kept to a necessary minimum.
【００３９】次に、フォトレジスト膜２１を除去した
後、図１５に示すように、周辺回路領域のｎ型ウエル１
２にｐ型不純物、例えばＢ（ホウ素）をイオン打ち込み
してｐチャネル型ＭＩＳＦＥＴのｐ＋ 型半導体領域２
２（ソース、ドレイン）を形成し、周辺回路領域のｐ型
ウエル１１にｎ型不純物、例えばＡｓ（ヒ素）をイオン
打ち込みしてｎチャネル型ＭＩＳＦＥＴのｎ+ 型半導体
領域２３（ソース、ドレイン）を形成する。これによ
り、周辺回路領域にＬＤＤ(Lightly Doped Drain) 構造
のｐチャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型Ｍ
ＩＳＦＥＴＱｎが形成される。Next, after the photoresist film 21 is removed, as shown in FIG. 15, the n-type well 1 in the peripheral circuit region is formed.
2 is ion-implanted with a p-type impurity, for example, B (boron) to form ap + -type semiconductor region 2 of a p-channel MISFET.
2 (source, drain) are formed, and an n-type impurity, for example, As (arsenic) is ion-implanted into the p-type well 11 in the peripheral circuit region to form an n + -type semiconductor region 23 (source, drain) of the n-channel MISFET. Form. Thus, the p-channel MISFET Qp having the LDD (Lightly Doped Drain) structure and the n-channel M
ISFET Qn is formed.
【００４０】次に、図１６に示すように、半導体基板１
上に膜厚３００nm程度のＳ０Ｇ（スピンオングラス）膜
２４をスピン塗布した後、半導体基板１を８００℃、１
分程度熱処理してＳＯＧ膜２４をシンタリング（焼き締
め）する。Next, as shown in FIG.
After spin-coating a SOG (spin-on-glass) film 24 having a thickness of about 300 nm on the upper surface,
The heat treatment is performed for about a minute, and the SOG film 24 is sintered (sintered).
【００４１】次に、図１７に示すように、ＳＯＧ膜２４
の上部に膜厚６００nm程度の酸化シリコン膜２５を堆積
した後、この酸化シリコン膜２５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜２５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。Next, as shown in FIG.
After a silicon oxide film 25 having a thickness of about 600 nm is deposited on the upper surface of the silicon oxide film 25, the silicon oxide film 25 is polished by a CMP method to flatten the surface. The silicon oxide film 25 is deposited by, for example, a plasma CVD method using ozone (O 3 ) and tetraethoxysilane (TEOS) as a source gas.
【００４２】このように、本実施の形態では、ゲート電
極１４Ａ（ワード線ＷＬ）およびゲート電極１４Ｂ、１
４Ｃの上部に成膜直後でも平坦性が良好なＳＯＧ膜２４
を塗布し、さらにその上部に堆積した酸化シリコン膜２
５をＣＭＰ法で平坦化する。これにより、ゲート電極１
４Ａ（ワード線ＷＬ）同士の微細な隙間のギャップフィ
ル性が向上すると共に、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）およびゲート電極１４Ｂ、１４Ｃの上部の絶縁膜の
平坦化を実現することができる。As described above, in this embodiment, the gate electrode 14A (word line WL) and the gate electrodes 14B,
SOG film 24 with good flatness even immediately after film formation on top of 4C
Is applied, and a silicon oxide film 2 deposited on the
5 is flattened by a CMP method. Thereby, the gate electrode 1
4A (word line WL) improves the gap fill property of a minute gap between the gate electrodes 14A (word line WL).
L) and planarization of the insulating film on the gate electrodes 14B and 14C can be realized.
【００４３】次に、図１８に示すように、酸化シリコン
膜２５の上部に膜厚１００nm程度の酸化シリコン膜２６
を堆積する。この酸化シリコン膜２６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜２５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜２
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。酸化シリコン膜２５の上部には、上記酸化
シリコン膜２６に代えてＰＳＧ(Phospho Silicate Glas
s)膜などを堆積してもよい。Next, as shown in FIG. 18, a silicon oxide film 26 having a thickness of about 100 nm is formed on the silicon oxide film 25.
Is deposited. The silicon oxide film 26 is deposited in order to repair fine scratches on the surface of the silicon oxide film 25 generated when the silicon oxide film 25 is polished by the CMP method. Silicon oxide film 2
6 is deposited by a plasma CVD method using, for example, ozone (O 3 ) and tetraethoxysilane (TEOS) as a source gas. On top of the silicon oxide film 25, a PSG (Phospho Silicate Glas
s) A film or the like may be deposited.
【００４４】次に、図１９に示すように、フォトレジス
ト膜２７をマスクにしたドライエッチングでメモリセル
選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソー
ス、ドレイン）の上部の酸化シリコン膜２６、２５およ
びＳＯＧ膜２４を除去する。このエッチングは、窒化シ
リコン膜２０に対する酸化シリコン膜２６、２５および
ＳＯＧ膜２４のエッチングレートが大きくなるような条
件で行い、ｎ型半導体領域１９や素子分離溝５の上部を
覆っている窒化シリコン膜２０が完全には除去されない
ようにする。Next, as shown in FIG. 19, the silicon oxide films 26 and 25 on the n-type semiconductor region 19 (source and drain) of the MISFET Qs for memory cell selection are dry-etched using the photoresist film 27 as a mask. The SOG film 24 is removed. This etching is performed under such a condition that the etching rates of the silicon oxide films 26 and 25 and the SOG film 24 with respect to the silicon nitride film 20 are increased, and the silicon nitride film covering the n-type semiconductor region 19 and the upper part of the element isolation trench 5 is formed. 20 is not completely removed.
【００４５】続いて、図２０に示すように、上記フォト
レジスト膜２７をマスクにしたドライエッチングでメモ
リセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９
（ソース、ドレイン）の上部の窒化シリコン膜１５とゲ
ート酸化膜１３とを除去することにより、ｎ型半導体領
域１９（ソース、ドレイン）の一方の上部にコンタクト
ホール２８を形成し、他方の上部にコンタクトホール２
９を形成する。Subsequently, as shown in FIG. 20, the n-type semiconductor region 19 of the MISFET Qs for selecting a memory cell is dry-etched using the photoresist film 27 as a mask.
By removing the silicon nitride film 15 and the gate oxide film 13 above the (source, drain), a contact hole 28 is formed in one upper part of the n-type semiconductor region 19 (source, drain) and in the other upper part. Contact hole 2
9 is formed.
【００４６】このエッチングは、酸化シリコン膜（ゲー
ト酸化膜１３および素子分離溝５内の酸化シリコン膜
７）に対する窒化シリコン膜２０のエッチングレートが
大きくなるような条件で行い、ｎ型半導体領域１９や素
子分離溝５が深く削れないようにする。また、このエッ
チングは、窒化シリコン膜２０が異方的にエッチングさ
れるような条件で行い、ゲート電極１４Ａ（ワード線Ｗ
Ｌ）の側壁に窒化シリコン膜２０が残るようにする。こ
れにより、フォトリソグラフィの解像限界以下の微細な
径を有するコンタクトホール２８、２９がゲート電極１
４Ａ（ワード線ＷＬ）に対して自己整合で形成される。
コンタクトホール２８、２９をゲート電極１４Ａ（ワー
ド線ＷＬ）に対して自己整合で形成するには、あらかじ
め窒化シリコン膜２０を異方性エッチングしてゲート電
極１４Ａ（ワード線ＷＬ）の側壁にサイドウォールスペ
ーサを形成しておいてもよい。This etching is performed under such conditions that the etching rate of the silicon nitride film 20 with respect to the silicon oxide film (the gate oxide film 13 and the silicon oxide film 7 in the element isolation trench 5) is increased. The element isolation groove 5 is prevented from being cut deeply. This etching is performed under such conditions that the silicon nitride film 20 is anisotropically etched, and the gate electrode 14A (word line W
The silicon nitride film 20 is left on the side wall of L). As a result, the contact holes 28 and 29 having a fine diameter smaller than the resolution limit of photolithography are formed in the gate electrode 1.
4A (word line WL) is formed in a self-aligned manner.
In order to form the contact holes 28 and 29 in a self-aligned manner with respect to the gate electrode 14A (word line WL), the silicon nitride film 20 is anisotropically etched in advance to form a sidewall on the side wall of the gate electrode 14A (word line WL). A spacer may be formed.
【００４７】次に、フォトレジスト膜２７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、コンタクトホール２８、２９の底部に露出
した基板表面のドライエッチング残渣やフォトレジスト
残渣などを除去する。その際、コンタクトホール２８、
２９の側壁に露出したＳＯＧ膜２４もエッチング液に曝
されるが、ＳＯＧ膜２４は、前述した８００℃程度のシ
ンタリングによってフッ酸系のエッチング液に対するエ
ッチングレートが低減されているので、このウェットエ
ッチング処理によってコンタクトホール２８、２９の側
壁が大きくアンダーカットされることはない。これによ
り、次の工程でコンタクトホール２８、２９の内部に埋
め込まれるプラグ同士のショートを確実に防止すること
ができる。Next, after removing the photoresist film 27, dry etching residues and photoresist residues on the substrate surface exposed at the bottoms of the contact holes 28 and 29 are etched using an etching solution such as a mixed solution of hydrofluoric acid and ammonium fluoride. And so on. At that time, the contact hole 28,
The SOG film 24 exposed on the side wall of the S.sub.29 is also exposed to the etching solution. However, the SOG film 24 has a reduced etching rate with respect to a hydrofluoric acid-based etching solution by the above-described sintering at about 800.degree. The sidewalls of the contact holes 28 and 29 are not largely undercut by the etching process. As a result, it is possible to reliably prevent a short circuit between plugs embedded in the contact holes 28 and 29 in the next step.
【００４８】次に、図２１に示すように、コンタクトホ
ール２８、２９の内部にプラグ３０を形成する。プラグ
３０は、酸化シリコン膜２６の上部にｎ型不純物（例え
ばＰ（リン））をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜をＣＭＰ法で研
磨してコンタクトホール２８、２９の内部に残すことに
より形成する。Next, as shown in FIG. 21, plugs 30 are formed inside the contact holes 28 and 29. The plug 30 is formed by depositing a polycrystalline silicon film doped with an n-type impurity (for example, P (phosphorus)) on the silicon oxide film 26 by CVD.
After the deposition by the method, the polycrystalline silicon film is polished by the CMP method and is formed by being left inside the contact holes 28 and 29.
【００４９】次に、図２２に示すように、酸化シリコン
膜２６の上部に膜厚２００nm程度の酸化シリコン膜３１
を堆積した後、半導体基板１を８００℃程度で熱処理す
る。酸化シリコン膜３１は、例えばオゾン（Ｏ3 ）とテ
トラエトキシシラン（ＴＥＯＳ）とをソースガスに用い
たプラズマＣＶＤ法で堆積する。この熱処理によって、
プラグ３０を構成する多結晶シリコン膜中のｎ型不純物
がコンタクトホール２８、２９の底部からメモリセル選
択用ＭＩＳＦＥＴＱｓのｎ型半導体領域１９（ソース、
ドレイン）に拡散し、ｎ型半導体領域１９が低抵抗化さ
れる。Next, as shown in FIG. 22, a silicon oxide film 31 having a thickness of about 200 nm is formed on the silicon oxide film 26.
Is deposited, the semiconductor substrate 1 is heat-treated at about 800 ° C. The silicon oxide film 31 is deposited by, for example, a plasma CVD method using ozone (O 3 ) and tetraethoxysilane (TEOS) as a source gas. By this heat treatment,
An n-type impurity in the polycrystalline silicon film forming the plug 30 is supplied from the bottom of the contact holes 28 and 29 to the n-type semiconductor region 19 (source,
Drain) and the resistance of the n-type semiconductor region 19 is reduced.
【００５０】次に、図２３に示すように、フォトレジス
ト膜３２をマスクにしたドライエッチングで前記コンタ
クトホール２８の上部の酸化シリコン膜３１を除去して
プラグ３０の表面を露出させる。次に、フォトレジスト
膜３２を除去した後、図２４に示すように、フォトレジ
スト膜３３をマスクにしたドライエッチングで周辺回路
領域の酸化シリコン膜３１、２６、２５、ＳＯＧ膜２４
およびゲート酸化膜１３を除去することにより、ｎチャ
ネル型ＭＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソー
ス、ドレイン）の上部にコンタクトホール３４、３５を
形成し、ｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型半導体
領域２２（ソース、ドレイン）の上部にコンタクトホー
ル３６、３７を形成する。Next, as shown in FIG. 23, the silicon oxide film 31 above the contact hole 28 is removed by dry etching using the photoresist film 32 as a mask to expose the surface of the plug 30. Next, after removing the photoresist film 32, as shown in FIG. 24, the silicon oxide films 31, 26, 25 and the SOG film 24 in the peripheral circuit region are dry-etched using the photoresist film 33 as a mask.
By removing the gate oxide film 13 and contact holes 34 and 35 above the n + -type semiconductor region 23 (source and drain) of the n-channel MISFET Qn, the p + -type semiconductor region 22 of the p-channel MISFET Qp Contact holes 36 and 37 are formed above (source, drain).
【００５１】次に、フォトレジスト膜３３を除去した
後、図２５に示すように、酸化シリコン膜３１の上部に
ビット線ＢＬおよび周辺回路の第１層配線３８、３９を
形成する。ビット線ＢＬおよび第１層配線３８、３９を
形成するには、まず酸化シリコン膜３１の上部に膜厚５
０nm程度のＴｉ膜をスパッタリング法で堆積し、半導体
基板１を８００℃程度で熱処理する。次いで、Ｔｉ膜の
上部に膜厚５０nm程度のＴｉＮ膜をスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のＷ膜と膜
厚２００nm程度の窒化シリコン膜４０とをＣＶＤ法で堆
積した後、フォトレジスト膜４１をマスクにしてこれら
の膜をパターニングする。Next, after removing the photoresist film 33, as shown in FIG. 25, the bit lines BL and the first layer wirings 38 and 39 of the peripheral circuit are formed on the silicon oxide film 31. In order to form the bit line BL and the first layer wirings 38 and 39, first, a film thickness 5
A Ti film of about 0 nm is deposited by a sputtering method, and the semiconductor substrate 1 is heat-treated at about 800 ° C. Next, a TiN film having a thickness of about 50 nm is deposited on the Ti film by a sputtering method, and a W film having a thickness of about 150 nm and a silicon nitride film 40 having a thickness of about 200 nm are further deposited thereon by a CVD method. These films are patterned using the photoresist film 41 as a mask.
【００５２】酸化シリコン膜３１の上部にＴｉ膜を堆積
した後、半導体基板１を８００℃程度で熱処理すること
により、Ｔｉ膜とＳｉ基板とが反応し、ｎチャネル型Ｍ
ＩＳＦＥＴＱｎのｎ+ 型半導体領域２３（ソース、ドレ
イン）の表面とｐチャネル型ＭＩＳＦＥＴＱｐのｐ+ 型
半導体領域２２（ソース、ドレイン）の表面とに低抵抗
のＴｉＳｉ2 （チタンシリサイド）層４２が形成され
る。図示は省略するが、このとき、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのｎ型半導体領域１９の上部のコンタク
トホール２８に埋め込まれたプラグ３０の表面にもＴｉ
Ｓｉ2 層４２が形成される。After a Ti film is deposited on the silicon oxide film 31, the semiconductor substrate 1 is heat-treated at about 800 ° C., so that the Ti film reacts with the Si substrate and the n-channel type M
A low-resistance TiSi 2 (titanium silicide) layer 42 is formed on the surface of the n + type semiconductor region 23 (source, drain) of the ISFET Qn and the surface of the p + type semiconductor region 22 (source, drain) of the p-channel MISFET Qp. You. Although not shown, the memory cell selection M
The surface of the plug 30 buried in the contact hole 28 above the n-type semiconductor region 19 of the ISFET Qs
An Si 2 layer 42 is formed.
【００５３】これにより、ｎ+ 型半導体領域２３および
ｐ+ 型半導体領域２２に接続される配線（ビット線Ｂ
Ｌ、第１層配線３８、３９）のコンタクト抵抗を低減す
ることができる。また、ビット線ＢＬをＷ膜／ＴｉＮ膜
／Ｔｉ膜で構成することにより、そのシート抵抗を２Ω
／□以下にまで低減できるので、情報の読み出し速度お
よび書き込み速度を向上させることができると共に、ビ
ット線ＢＬと周辺回路の第１層配線３８、３９とを一つ
の工程で同時に形成することができるので、ＤＲＡＭの
製造工程を短縮することができる。さらに、周辺回路の
第１層配線（３８、３９）をビット線ＢＬと同層の配線
で構成した場合には、第１層配線をメモリセルの上層の
Ａｌ配線で構成する場合に比べて周辺回路のＭＩＳＦＥ
Ｔ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型ＭＩ
ＳＦＥＴＱｐ）と第１層配線とを接続するコンタクトホ
ール（３４〜３７）のアスペクト比が低減されるため、
第１層配線の接続信頼性が向上する。Thus, the wiring (bit line B) connected to n + type semiconductor region 23 and p + type semiconductor region 22 is formed.
L, the contact resistance of the first layer wirings 38, 39) can be reduced. Further, by forming the bit line BL with a W film / TiN film / Ti film, the sheet resistance is reduced to 2Ω.
/ □ or less, so that the information reading speed and the writing speed can be improved, and the bit line BL and the first layer wirings 38 and 39 of the peripheral circuit can be formed simultaneously in one step. Therefore, the manufacturing process of the DRAM can be shortened. Further, when the first layer wirings (38, 39) of the peripheral circuit are formed of the same layer as the bit line BL, the peripheral wiring is more peripheral than the case where the first layer wiring is formed of the upper layer Al wiring of the memory cell. MISFE of circuit
T (n-channel MISFET Qn, p-channel MI
Since the aspect ratio of the contact holes (34 to 37) connecting the SFET Qp) and the first layer wiring is reduced,
The connection reliability of the first layer wiring is improved.
【００５４】ビット線ＢＬは、隣接するビット線ＢＬと
の間に形成される寄生容量をできるだけ低減して情報の
読み出し速度および書き込み速度を向上させるために、
その間隔がその幅よりも長くなるように形成する。ビッ
ト線ＢＬの間隔は例えば0.２４μｍ程度とし、その幅は
例えば0.２２μｍ程度とする。The bit line BL is used to reduce the parasitic capacitance formed between the bit line BL and the adjacent bit line BL as much as possible to improve the information reading speed and the writing speed.
The gap is formed so as to be longer than the width. The interval between the bit lines BL is, for example, about 0.24 μm, and the width thereof is, for example, about 0.22 μm.
【００５５】次に、フォトレジスト膜４１を除去した
後、図２６に示すように、ビット線ＢＬの側壁と第１層
配線３８、３９の側壁とにサイドウォールスペーサ４３
を形成する。サイドウォールスペーサ４３は、ビット線
ＢＬおよび第１層配線３８、３９の上部にＣＶＤ法で窒
化シリコン膜を堆積した後、この窒化シリコン膜を異方
性エッチングして形成する。Next, after removing the photoresist film 41, as shown in FIG. 26, side wall spacers 43 are formed on the side walls of the bit lines BL and the side walls of the first layer wirings 38 and 39.
To form The side wall spacer 43 is formed by depositing a silicon nitride film on the bit line BL and the first layer wirings 38 and 39 by the CVD method, and then anisotropically etching the silicon nitride film.
【００５６】次に、図２７に示すように、ビット線ＢＬ
および第１層配線３８、３９の上部に膜厚３００nm程度
のＳＯＧ膜４４をスピン塗布する。次いで、半導体基板
１を８００℃、１分程度熱処理してＳＯＧ膜４４をシン
タリング（焼き締め）する。Next, as shown in FIG.
Then, an SOG film 44 having a thickness of about 300 nm is spin-coated on the first layer wirings 38 and 39. Next, the semiconductor substrate 1 is heat-treated at 800 ° C. for about 1 minute to sinter (bake) the SOG film 44.
【００５７】ＳＯＧ膜４４は、ＢＰＳＧ膜に比べてリフ
ロー性が高く、微細な配線間のギャップフィル性に優れ
ているので、フォトリソグラフィの解像限界程度まで微
細化されたビット線ＢＬ同士の隙間を良好に埋め込むこ
とができる。また、ＳＯＧ膜４４は、ＢＰＳＧ膜で必要
とされる高温、長時間の熱処理を行わなくとも高いリフ
ロー性が得られるため、ビット線ＢＬの下層に形成され
たメモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレイ
ンや周辺回路のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥ
ＴＱｎ、ｐチャネル型ＭＩＳＦＥＴＱｐ）のソース、ド
レインに含まれる不純物の熱拡散を抑制して浅接合化を
図ることができる。さらに、ゲート電極１４Ａ（ワード
線ＷＬ）およびゲート電極１４Ｂ、１４Ｃを構成するメ
タル（Ｗ膜）の劣化を抑制できるので、ＤＲＡＭのメモ
リセルおよび周辺回路を構成するＭＩＳＦＥＴの高性能
化を実現することができる。また、ビット線ＢＬおよび
第１層配線３８、３９を構成するＴｉ膜、ＴｉＮ膜、Ｗ
膜の劣化を抑制して配線抵抗の低減を図ることができ
る。Since the SOG film 44 has a higher reflow property than the BPSG film and is excellent in the gap fill property between fine wirings, the gap between the bit lines BL miniaturized to the resolution limit of the photolithography. Can be satisfactorily embedded. In addition, since the SOG film 44 can obtain high reflow properties without performing a high-temperature and long-time heat treatment required for the BPSG film, the source and drain of the memory cell selection MISFET Qs formed under the bit line BL are formed. And MISFETs for peripheral circuits (n-channel MISFE
TQn, the p-channel type MISFET Qp) can suppress the thermal diffusion of the impurities contained in the source and drain, and can achieve a shallow junction. Further, since the deterioration of the metal (W film) forming the gate electrode 14A (word line WL) and the gate electrodes 14B and 14C can be suppressed, the performance of the MISFET forming the memory cell and the peripheral circuit of the DRAM can be improved. Can be. Further, a Ti film, a TiN film, and a W film constituting the bit line BL and the first layer wirings 38 and 39 are formed.
Wiring resistance can be reduced by suppressing film deterioration.
【００５８】次に、図２８に示すように、ＳＯＧ膜４４
の上部に膜厚６００nm程度の酸化シリコン膜４５を堆積
した後、この酸化シリコン膜４５をＣＭＰ法で研磨して
その表面を平坦化する。酸化シリコン膜４５は、例えば
オゾン（Ｏ3 ）とテトラエトキシシラン（ＴＥＯＳ）と
をソースガスに用いたプラズマＣＶＤ法で堆積する。Next, as shown in FIG.
After a silicon oxide film 45 having a thickness of about 600 nm is deposited on the upper surface of the substrate, the silicon oxide film 45 is polished by a CMP method to flatten the surface. The silicon oxide film 45 is deposited by, for example, a plasma CVD method using ozone (O 3 ) and tetraethoxysilane (TEOS) as a source gas.
【００５９】このように、本実施の形態では、ビット線
ＢＬおよび第１層配線３８、３９の上部に成膜直後でも
平坦性が良好なＳＯＧ膜４４を塗布し、さらにその上部
に堆積した酸化シリコン膜４５をＣＭＰ法で平坦化す
る。これにより、ビット線ＢＬ同士の微細な隙間のギャ
ップフィル性が向上すると共に、ビット線ＢＬおよび第
１層配線３８、３９の上部の絶縁膜の平坦化を実現する
ことができる。また、高温・長時間の熱処理を行わない
ため、メモリセルおよび周辺回路を構成するＭＩＳＦＥ
Ｔの特性劣化を防止して高性能化を実現することができ
ると共に、ビット線ＢＬおよび第１層配線３８、３９の
低抵抗化を図ることができる。As described above, in this embodiment, the SOG film 44 having good flatness is applied to the bit line BL and the first layer wirings 38 and 39 immediately after the film formation, and the oxidation The silicon film 45 is planarized by the CMP method. Thereby, the gap fill property of the minute gap between the bit lines BL is improved, and the flattening of the insulating film on the bit lines BL and the first layer wirings 38 and 39 can be realized. Further, since heat treatment at a high temperature for a long time is not performed, the MISFE forming the memory cell and the peripheral circuit is not required.
It is possible to achieve high performance by preventing the characteristic deterioration of T, and to reduce the resistance of the bit line BL and the first layer wirings 38 and 39.
【００６０】次に、図２９に示すように、酸化シリコン
膜４５の上部に膜厚１００nm程度の酸化シリコン膜４６
を堆積する。この酸化シリコン膜４６は、ＣＭＰ法で研
磨されたときに生じた前記酸化シリコン膜４５の表面の
微細な傷を補修するために堆積する。酸化シリコン膜４
６は、例えばオゾン（Ｏ3 ）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積する。Next, as shown in FIG. 29, a silicon oxide film 46 having a thickness of about 100 nm is formed on the silicon oxide film 45.
Is deposited. The silicon oxide film 46 is deposited to repair fine scratches on the surface of the silicon oxide film 45 generated when the silicon oxide film 45 is polished by the CMP method. Silicon oxide film 4
6 is deposited by a plasma CVD method using, for example, ozone (O 3 ) and tetraethoxysilane (TEOS) as a source gas.
【００６１】次に、図３０に示すように、フォトレジス
ト膜４７をマスクにしたドライエッチングでコンタクト
ホール２９の上部の酸化シリコン膜４６、４５、ＳＯＧ
膜４４および酸化シリコン膜３１を除去してプラグ３０
の表面に達するスルーホール４８を形成する。このエッ
チングは、酸化シリコン膜４６、４５、３１およびＳＯ
Ｇ膜４４に対する窒化シリコン膜のエッチングレートが
小さくなるような条件で行い、スルーホール４８とビッ
ト線ＢＬの合わせずれが生じた場合でも、ビット線ＢＬ
の上部の窒化シリコン膜４０やサイドウォールスペーサ
４３が深く削れないようにする。これにより、スルーホ
ール４８がビット線ＢＬに対して自己整合で形成され
る。Next, as shown in FIG. 30, the silicon oxide films 46 and 45 over the contact holes 29 are removed by dry etching using the photoresist film 47 as a mask.
After removing the film 44 and the silicon oxide film 31, the plug 30
Is formed to reach the surface of the substrate. This etching is performed on the silicon oxide films 46, 45, 31 and SO
The etching is performed under such a condition that the etching rate of the silicon nitride film with respect to the G film 44 becomes small.
To prevent the silicon nitride film 40 and the sidewall spacers 43 on the upper portion from being etched deeply. As a result, the through hole 48 is formed in self alignment with the bit line BL.
【００６２】次に、フォトレジスト膜４７を除去した
後、フッ酸＋フッ化アンモニウム混液などのエッチング
液を使って、スルーホール４８の底部に露出したプラグ
３０の表面のドライエッチング残渣やフォトレジスト残
渣などを除去する。その際、スルーホール４８の側壁に
露出したＳＯＧ膜４４もエッチング液に曝されるが、Ｓ
ＯＧ膜４４は、前記８００℃程度のシンタリングによっ
てフッ酸系のエッチング液に対するエッチングレートが
低減されているので、このウェットエッチング処理によ
ってスルーホール４８の側壁が大きくアンダーカットさ
れることはない。これにより、次の工程でスルーホール
４８の内部に埋め込まれるプラグとビット線ＢＬとのシ
ョートを確実に防止することができる。また、プラグと
ビット線ＢＬとを十分に離間させることができるので、
ビット線ＢＬの寄生容量の増加を抑制することができ
る。Next, after removing the photoresist film 47, a dry etching residue or a photoresist residue on the surface of the plug 30 exposed at the bottom of the through hole 48 is etched using an etching solution such as a mixed solution of hydrofluoric acid and ammonium fluoride. And so on. At this time, the SOG film 44 exposed on the side wall of the through hole 48 is also exposed to the etching solution.
Since the etching rate of the OG film 44 with respect to the hydrofluoric acid-based etchant is reduced by the sintering at about 800 ° C., the side wall of the through hole 48 is not largely undercut by the wet etching process. Accordingly, a short circuit between the plug buried in the through hole 48 and the bit line BL in the next step can be reliably prevented. Also, since the plug and the bit line BL can be sufficiently separated from each other,
An increase in the parasitic capacitance of the bit line BL can be suppressed.
【００６３】次に、図３１に示すように、スルーホール
４８の内部にプラグ４９を形成する。プラグ４９は、酸
化シリコン膜４６の上部にｎ型不純物（例えばＰ（リ
ン））をドープした多結晶シリコン膜をＣＶＤ法で堆積
した後、この多結晶シリコン膜をエッチバックしてスル
ーホール４８の内部に残すことにより形成する。Next, as shown in FIG. 31, a plug 49 is formed inside the through hole 48. The plug 49 is formed by depositing a polycrystalline silicon film doped with an n-type impurity (for example, P (phosphorus)) on the silicon oxide film 46 by a CVD method, and then etching back the polycrystalline silicon film to form a through hole 48. It is formed by leaving it inside.
【００６４】次に、図３２に示すように、酸化シリコン
膜４６の上部に膜厚１００nm程度の窒化シリコン膜５１
をＣＶＤ法で堆積した後、フォトレジスト膜５２をマス
クにしたドライエッチングで周辺回路領域の窒化シリコ
ン膜５１を除去する。メモリアレイに残った窒化シリコ
ン膜５１は、後述する情報蓄積用容量素子の下部電極を
形成する工程で下部電極の間の酸化シリコン膜をエッチ
ングする際のエッチングストッパとして使用される。Next, as shown in FIG. 32, a silicon nitride film 51 having a thickness of about 100 nm is formed on the silicon oxide film 46.
Is deposited by the CVD method, and the silicon nitride film 51 in the peripheral circuit region is removed by dry etching using the photoresist film 52 as a mask. The silicon nitride film 51 remaining in the memory array is used as an etching stopper when etching a silicon oxide film between the lower electrodes in a step of forming a lower electrode of the information storage capacitor element described later.
【００６５】次に、フォトレジスト膜５２を除去した
後、図３３に示すように、窒化シリコン膜５１の上部
に、例えばオゾン（Ｏ3 ）とテトラエトキシシラン（Ｔ
ＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で膜
厚1.３μｍ程度の酸化シリコン膜５３を堆積し、フォト
レジスト膜５４をマスクにしたドライエッチングで酸化
シリコン膜５３および窒化シリコン膜５１を除去するこ
とにより、プラグ４９を埋め込んだスルーホール４８の
上部に深い溝５５を形成すると共に、メモリアレイの周
囲にメモリアレイを取り囲む枠状の深い長溝５９を形成
する。Next, after removing the photoresist film 52, as shown in FIG. 33, for example, ozone (O 3 ) and tetraethoxysilane (T
A silicon oxide film 53 having a thickness of about 1.3 μm is deposited by a plasma CVD method using EOS) as a source gas, and the silicon oxide film 53 and the silicon nitride film 51 are removed by dry etching using a photoresist film 54 as a mask. As a result, a deep groove 55 is formed above the through hole 48 in which the plug 49 is embedded, and a frame-shaped deep long groove 59 surrounding the memory array is formed around the memory array.
【００６６】図３４は、上記フォトレジスト膜５４に溝
５５のパターンと長溝５９のパターンとを転写するため
に使用するフォトマスク（レチクル）７０の要部平面図
である。FIG. 34 is a plan view of a main portion of a photomask (reticle) 70 used for transferring the pattern of the groove 55 and the pattern of the long groove 59 to the photoresist film 54.
【００６７】このフォトマスク７０の中央部（メモリア
レイに対応する領域）には、溝５５に対応する遮光パタ
ーン５５Ａが１個のメモリセルに１個の割合で格子状に
形成されている。また、これらの遮光パターン５５Ａ群
の外側（メモリアレイと周辺回路領域との境界部に対応
する領域）には、長溝５９に対応する枠状の遮光パター
ン５９Ａが遮光パターン５５Ａ群を囲むように配置され
ている。In the center of the photomask 70 (the area corresponding to the memory array), light-shielding patterns 55A corresponding to the grooves 55 are formed in a lattice pattern at a rate of one per memory cell. Outside the group of light-shielding patterns 55A (the area corresponding to the boundary between the memory array and the peripheral circuit area), a frame-shaped light-shielding pattern 59A corresponding to the long groove 59 is arranged so as to surround the group of light-shielding patterns 55A. Have been.
【００６８】上記フォトマスク７０の他の領域には、半
導体基板１との位置合わせに使用するアライメントマー
クＡＭが形成されている。また、フォトマスク７０の図
示しない領域には、ＴＥＧパターンが形成されている。
これらのアライメントマークＡＭやＴＥＧパターンは、
溝５５に対応する遮光パターン５５Ａや長溝５９に対応
する遮光パターン５９Ａに比べて面積の大きい遮光パタ
ーンで構成されている。そのため、上記フォトレジスト
膜５４をマスクにして酸化シリコン膜５３をドライエッ
チングすると、図３５に示すように、上記酸化シリコン
膜５３にはこれらの大面積パターンに対応する大面積で
深い溝８０が同時に形成される。In another area of the photomask 70, an alignment mark AM used for alignment with the semiconductor substrate 1 is formed. In a region (not shown) of the photomask 70, a TEG pattern is formed.
These alignment marks AM and TEG patterns are
The light-shielding pattern 55A corresponding to the groove 55 and the light-shielding pattern 59A having a larger area than the light-shielding pattern 59A corresponding to the long groove 59 are configured. Therefore, when the silicon oxide film 53 is dry-etched using the photoresist film 54 as a mask, as shown in FIG. 35, the silicon oxide film 53 has large-area deep grooves 80 corresponding to these large-area patterns simultaneously. It is formed.
【００６９】次に、フォトレジスト膜５４を除去した
後、図３６および図３７に示すように、酸化シリコン膜
５３の上部にｎ型不純物（例えばＰ（リン））をドープ
した膜厚６０nm程度の多結晶シリコン膜５６をＣＶＤ法
で堆積する。この多結晶シリコン膜５６は、情報蓄積用
容量素子の下部電極材料として使用される。Next, after removing the photoresist film 54, as shown in FIGS. 36 and 37, an n-type impurity (for example, P (phosphorus)) is doped on the silicon oxide film 53 to a thickness of about 60 nm. A polycrystalline silicon film 56 is deposited by a CVD method. This polycrystalline silicon film 56 is used as a lower electrode material of the information storage capacitor.
【００７０】次に、図３８に示すように、多結晶シリコ
ン膜５６の上部に溝５５および長溝５９を埋め込むのに
十分な膜厚（例えば３００〜４００nm程度）のＳＯＧ膜
５７を堆積した後、４００℃程度の熱処理でＳＯＧ膜５
７をベークする。このとき、図３９に示すように、前述
したアライメントマークＡＭやＴＥＧパターンに対応す
る溝８０は、その面積が溝５５や長溝５９に比べて十分
に大きいため、その内部にＳＯＧ膜５７が完全には埋め
込まれない。Next, as shown in FIG. 38, after an SOG film 57 having a thickness (for example, about 300 to 400 nm) sufficient to bury the groove 55 and the long groove 59 is deposited on the polycrystalline silicon film 56, SOG film 5 by heat treatment at about 400 ° C.
Bake 7. At this time, as shown in FIG. 39, since the area of the groove 80 corresponding to the above-described alignment mark AM or TEG pattern is sufficiently larger than that of the groove 55 or the long groove 59, the SOG film 57 is completely contained therein. Is not embedded.
【００７１】次に、図４０に示すように、ＳＯＧ膜５７
をエッチバックして酸化シリコン膜５３の上部の多結晶
シリコン膜５６を露出させ、続いてこの多結晶シリコン
膜５６をエッチバックすることにより、溝５５および長
溝５９の内側（内壁および底部）に多結晶シリコン膜５
６を残す。このとき、本実施の形態では、図４１に示す
ように、大面積の溝８０の上部をフォトレジスト膜８１
を形成してＳＯＧ膜５７と多結晶シリコン膜５５とをエ
ッチバックする。このようにすると、同図に示すよう
に、フォトレジスト膜８１で覆われた溝８０の内部には
ＳＯＧ膜５７がほとんど除去されずに残る。これに対
し、溝８０の上部にフォトレジスト膜８１を形成しない
で上記のエッチバックを行うと、図４２に示すように、
ＳＯＧ膜５７の膜厚が薄い溝８０の中央部が深く削られ
るために、溝８０の底部の多結晶シリコン膜５６までも
が削られてしまい、その下部の酸化シリコン膜４６の表
面が露出する。そのため、後のウェットエッチング工程
などで溝８０の底部の多結晶シリコン膜５６が剥離、飛
散して異物となる。Next, as shown in FIG.
Is etched back to expose the polycrystalline silicon film 56 above the silicon oxide film 53, and then the polycrystalline silicon film 56 is etched back to form polycrystalline silicon on the inside (inner wall and bottom) of the groove 55 and the long groove 59. Crystalline silicon film 5
Leave 6. At this time, in the present embodiment, as shown in FIG.
Is formed, and the SOG film 57 and the polycrystalline silicon film 55 are etched back. As a result, as shown in FIG. 11, the SOG film 57 remains in the trench 80 covered with the photoresist film 81 without being substantially removed. On the other hand, when the above-described etchback is performed without forming the photoresist film 81 on the groove 80, as shown in FIG.
Since the central portion of the groove 80 having a small thickness of the SOG film 57 is deeply ground, even the polycrystalline silicon film 56 at the bottom of the groove 80 is also ground, exposing the surface of the silicon oxide film 46 therebelow. . Therefore, the polycrystalline silicon film 56 at the bottom of the groove 80 is peeled and scattered in a later wet etching step or the like, and becomes a foreign substance.
【００７２】次に、溝８０の上部のフォトレジスト膜８
１を除去した後、図４３に示すように、周辺回路領域の
酸化シリコン膜５３をフォトレジスト膜５８で覆い、フ
ッ酸系のエッチング液を用いて溝５５の内部のＳＯＧ膜
５７と溝５５の隙間の酸化シリコン膜５３とをウェット
エッチングすることにより、情報蓄積用容量素子の下部
電極６０を形成する。このとき、溝５５の隙間の底部に
は窒化シリコン膜５１が形成されているので、酸化シリ
コン膜５３が全部除去されても、その下部の酸化シリコ
ン膜４６がエッチング液によって削られることはない。Next, the photoresist film 8 above the groove 80
After removing 1, as shown in FIG. 43, the silicon oxide film 53 in the peripheral circuit region is covered with a photoresist film 58, and the SOG film 57 and the groove 55 inside the groove 55 are etched using a hydrofluoric acid-based etchant. The lower electrode 60 of the information storage capacitor is formed by wet etching the silicon oxide film 53 in the gap. At this time, since the silicon nitride film 51 is formed at the bottom of the gap of the groove 55, even if the silicon oxide film 53 is entirely removed, the silicon oxide film 46 thereunder is not shaved by the etchant.
【００７３】周辺回路領域の酸化シリコン膜５３を覆う
上記フォトレジスト膜５８の一端部は、メモリアレイと
周辺回路領域との境界部、すなわち長溝５９の上部に配
置される。従って、上記のウェットエッチングを行う
と、この長溝５９の内部のＳＯＧ膜５７も除去される
が、長溝５９の内壁の下部電極材料（多結晶シリコン膜
５６）がエッチングストッパとなるので、ＳＯＧ膜５７
の側壁が削られることはない。また、周辺回路領域の酸
化シリコン膜５３の表面はフォトレジスト膜５８によっ
て覆われているので、その表面が削られることもない。
これにより、メモリアレイと周辺回路との段差が解消さ
れ、併せて周辺回路領域の平坦化が実現される。One end of the photoresist film 58 covering the silicon oxide film 53 in the peripheral circuit region is arranged at the boundary between the memory array and the peripheral circuit region, that is, above the long groove 59. Therefore, when the above-mentioned wet etching is performed, the SOG film 57 inside the long groove 59 is also removed, but the lower electrode material (polycrystalline silicon film 56) on the inner wall of the long groove 59 serves as an etching stopper.
No side wall is cut off. Further, since the surface of the silicon oxide film 53 in the peripheral circuit region is covered with the photoresist film 58, the surface is not scraped.
As a result, the step between the memory array and the peripheral circuit is eliminated, and the peripheral circuit region is also flattened.
【００７４】次に、周辺回路領域を覆うフォトレジスト
膜５８を除去し、次いで下部電極６０を構成する多結晶
シリコン膜（５６）の酸化を防止するために、半導体基
板１をアンモニア雰囲気中、８００℃程度で熱処理して
多結晶シリコン膜（５６）の表面を窒化した後、図４４
に示すように、下部電極６０の上部に膜厚２０nm程度の
Ｔａ2 Ｏ5(酸化タンタル) 膜６１をＣＶＤ法で堆積し、
次いで半導体基板１を８００℃程度で熱処理してＴａ2
Ｏ5 膜６１の欠陥を修復する。このＴａ2 Ｏ5膜６１
は、情報蓄積用容量素子の容量絶縁膜材料として使用さ
れる。Next, the photoresist film 58 covering the peripheral circuit region is removed, and then, in order to prevent oxidation of the polycrystalline silicon film (56) constituting the lower electrode 60, the semiconductor substrate 1 is placed in an ammonia atmosphere at 800 After nitriding the surface of the polycrystalline silicon film (56) by heat treatment at about
As shown in FIG. 7, a Ta 2 O 5 (tantalum oxide) film 61 having a thickness of about 20 nm is deposited on the lower electrode 60 by CVD.
Then the semiconductor substrate 1 is heat treated at about 800 ° C. Ta 2
The defect of the O 5 film 61 is repaired. This Ta 2 O 5 film 61
Is used as a material for a capacitive insulating film of an information storage capacitor.
【００７５】次に、図４５に示すように、Ｔａ2 Ｏ5 膜
６１の上部にＣＶＤ法とスパッタリング法とで膜厚１５
０nm程度のＴｉＮ膜６２を堆積した後、フォトレジスト
膜６３をマスクにしたドライエッチングでＴｉＮ膜６２
およびＴａ2 Ｏ5 膜６１をパターニングすることによ
り、ＴｉＮ膜６２からなる上部電極と、Ｔａ2 Ｏ5 膜６
１からなる容量絶縁膜と、多結晶シリコン膜５６からな
る下部電極６０とで構成される情報蓄積用容量素子Ｃを
形成する。これにより、メモリセル選択用ＭＩＳＦＥＴ
Ｑｓとこれに直列に接続された情報蓄積用容量素子Ｃと
で構成されるＤＲＡＭのメモリセルが完成する。Next, as shown in FIG. 45, the Ta 2 O 5 film 61 is formed on the Ta 2 O 5 film 61 by a CVD method and a sputtering method.
After depositing a TiN film 62 of about 0 nm, the TiN film 62 is dry-etched using the photoresist film 63 as a mask.
And by patterning the the Ta 2 O 5 film 61, and an upper electrode made of TiN film 62, the Ta 2 O 5 film 6
1 is formed, and an information storage capacitance element C composed of a lower electrode 60 made of a polycrystalline silicon film 56 is formed. Thereby, the MISFET for memory cell selection
A DRAM memory cell composed of Qs and an information storage capacitor C connected in series thereto is completed.
【００７６】その後、図示は省略するが、上記情報蓄積
用容量素子Ｃの上部に層間絶縁膜を挟んで２層程度のＡ
ｌ（アルミニウム）配線を形成することにより、本実施
の形態のＤＲＡＭが略完成する。Thereafter, although not shown, about two layers of A are formed above the information storage capacitive element C with an interlayer insulating film interposed therebetween.
By forming the l (aluminum) wiring, the DRAM of the present embodiment is substantially completed.
【００７７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【００７８】例えば、下部電極材料は多結晶シリコン膜
に限定されるものではなく、金属膜などで構成してもよ
い。また、本発明は、ロジックＬＳＩとＤＲＡＭとを混
載したＬＳＩなどに適用することもできる。For example, the lower electrode material is not limited to a polycrystalline silicon film, but may be a metal film or the like. Further, the present invention can be applied to an LSI or the like in which a logic LSI and a DRAM are mounted.
【００７９】[0079]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００８０】本発明によるＤＲＡＭの製造方法によれ
ば、情報蓄積用容量素子の下部電極を形成する際に、厚
い絶縁膜に形成された大面積の溝の底部の下部電極材料
が剥離する不良を防止することができるので、ＤＲＡＭ
の製造歩留まりを向上することができる。According to the method of manufacturing a DRAM according to the present invention, when the lower electrode of the information storage capacitor element is formed, the defect that the lower electrode material at the bottom of the large-area groove formed in the thick insulating film is peeled off. DRAM can be prevented
Can improve the production yield.
【図１】本発明の一実施の形態であるＤＲＡＭを形成し
た半導体チップの全体平面図である。FIG. 1 is an overall plan view of a semiconductor chip on which a DRAM according to an embodiment of the present invention is formed.
【図２】本発明の一実施の形態であるＤＲＡＭの等価回
路図である。FIG. 2 is an equivalent circuit diagram of a DRAM according to an embodiment of the present invention.
【図３】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図４】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図５】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図６】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図７】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図８】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図９】本発明の一実施の形態であるＤＲＡＭの製造方
法を示す半導体基板の要部断面図である。FIG. 9 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 10 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 13 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 14 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 15 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 17 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 18 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図１９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 19 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図２０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 20 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図２１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 21 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図２２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 22 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;
【図２３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 23 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図２４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 24 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;
【図２５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 25 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図２６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 26 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図２７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 27 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図２８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 28 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図２９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 29 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図３０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 30 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図３１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 31 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図３２】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 32 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;
【図３３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 33 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図３４】本発明の一実施の形態で使用するフォトマス
ク（レチクル）の要部平面図である。FIG. 34 is a plan view of a main part of a photomask (reticle) used in an embodiment of the present invention.
【図３５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 35 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図３６】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 36 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図３７】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 37 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;
【図３８】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 38 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図３９】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 39 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;
【図４０】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 40 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図４１】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 41 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;
【図４２】本発明者によって検討されたＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 42 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating a method of manufacturing a DRAM studied by the present inventors.
【図４３】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 43 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図４４】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 44 is a fragmentary cross-sectional view of the semiconductor substrate, illustrating the method for manufacturing the DRAM according to one embodiment of the present invention;
【図４５】本発明の一実施の形態であるＤＲＡＭの製造
方法を示す半導体基板の要部断面図である。FIG. 45 is an essential part cross sectional view of the semiconductor substrate, illustrating the method of manufacturing the DRAM according to one embodiment of the present invention;
１ 半導体基板 １Ａ 半導体チップ ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト膜 ５ 素子分離溝 ５ａ 溝 ６ 酸化シリコン膜 ７ 酸化シリコン膜 ８ 窒化シリコン膜 ９ フォトレジスト膜 １０ ｎ型半導体領域 １１ ｐ型ウエル １２ ｎ型ウエル １３ ゲート酸化膜 １４Ａ〜１４Ｃ ゲート電極 １５ 窒化シリコン膜 １６ フォトレジスト膜 １７ ｐ- 型半導体領域 １８ ｎ- 型半導体領域 １９ ｎ型半導体領域 ２０ 窒化シリコン膜 ２０ａ サイドウォールスペーサ ２１ フォトレジスト膜 ２２ ｐ+ 型半導体領域 ２３ ｎ+ 型半導体領域 ２４ ＳＯＧ膜 ２４ａ、２４ｂ ＳＯＧ膜 ２５ 酸化シリコン膜 ２６ 酸化シリコン膜 ２７ フォトレジスト膜 ２８ コンタクトホール ２９ コンタクトホール ３０ プラグ ３１ 酸化シリコン膜 ３２ フォトレジスト膜 ３３ フォトレジスト膜 ３４〜３７ コンタクトホール ３８、３９ 第１層配線 ４０ 窒化シリコン膜 ４１ フォトレジスト膜 ４２ ＴｉＳｉ2 層 ４３ サイドウォールスペーサ ４４ ＳＯＧ膜 ４５ 酸化シリコン膜 ４６ 酸化シリコン膜 ４７ フォトレジスト膜 ４８ スルーホール ４９ プラグ ５１ 窒化シリコン膜 ５２ フォトレジスト膜 ５３ 酸化シリコン膜 ５４ フォトレジスト膜 ５５ 溝 ５５Ａ 遮光パターン ５６ 多結晶シリコン膜 ５７ ＳＯＧ膜 ５８ フォトレジスト膜 ５９ 長溝 ５９Ａ 遮光パターン ６０ 下部電極 ６１ Ｔａ2 Ｏ5(酸化タンタル) 膜 ６２ ＴｉＮ膜（上部電極） ６３ フォトレジスト膜 ６４ 酸化シリコン膜 ６５ フォトレジスト膜 ６６ スルーホール ６７ プラグ ６８、６９ 第２層配線 ７０ フォトマスク（レチクル） ７１ 酸化シリコン膜 ７２ ＳＯＧ膜 ７３ 酸化シリコン膜 ７４、７５ スルーホール ７６ プラグ ７７〜７９ 第３層配線 ８０ 溝 ＡＭ アライメントマーク ＢＬ ビット線 Ｃ 情報蓄積用容量素子 ＭＡＲＹ メモリアレイ Ｑｎ ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｓ メモリセル選択用ＭＩＳＦＥＴ ＳＡ センスアンプ ＷＤ ワードドライバREFERENCE SIGNS LIST 1 semiconductor substrate 1A semiconductor chip 2 silicon oxide film 3 silicon nitride film 4 photoresist film 5 element isolation groove 5a groove 6 silicon oxide film 7 silicon oxide film 8 silicon nitride film 9 photoresist film 10 n-type semiconductor region 11 p-type well 12 n-type well 13 gate oxide film 14A to 14C gate electrode 15 silicon nitride film 16 photoresist film 17 p - type semiconductor region 18 n - type semiconductor region 19 n-type semiconductor region 20 silicon nitride film 20a sidewall spacer 21 photoresist film 22 p + type semiconductor region 23 n + type semiconductor region 24 SOG film 24 a, 24 b SOG film 25 silicon oxide film 26 silicon oxide film 27 photoresist film 28 contact hole 29 contact hole 30 plug 31 silicon oxide film 32 photoresist Strike film 33 photoresist film 34-37 contact hole 38, 39 first layer wiring 40 silicon nitride film 41 photoresist film 42 TiSi 2 layer 43 sidewall spacer 44 SOG film 45 silicon oxide film 46 silicon oxide film 47 photoresist film 48 Through hole 49 Plug 51 Silicon nitride film 52 Photo resist film 53 Silicon oxide film 54 Photo resist film 55 Groove 55A Light shielding pattern 56 Polycrystalline silicon film 57 SOG film 58 Photo resist film 59 Long groove 59A Light shielding pattern 60 Lower electrode 61 Ta 2 O 5 (Tantalum oxide) film 62 TiN film (upper electrode) 63 Photoresist film 64 Silicon oxide film 65 Photoresist film 66 Through hole 67 Plug 68, 69 Second layer wiring 70 Photomask (reticle) 71 silicon oxide film 72 SOG film 73 silicon oxide film 74, 75 through hole 76 plug 77 to 79 third layer wiring 80 groove AM alignment mark BL bit line C information storage capacitor MARY memory array Qn n-channel MISFET Qp p-channel MISFET Qs MISFET for memory cell selection SA Sense amplifier WD Word driver
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 彰 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 中村 吉孝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Akira Imai 5-2-1, Josuihoncho, Kodaira-shi, Tokyo Inside Semiconductor Division, Hitachi, Ltd. 20-1 chome Semiconductor Division, Hitachi, Ltd.
Claims (5)
直列に接続された情報蓄積用容量素子とでメモリセルを
構成し、前記情報蓄積用容量素子を前記メモリセル選択
用ＭＩＳＦＥＴの上部に配置したＤＲＡＭを有する半導
体集積回路装置の製造方法であって、（ａ）半導体基板
の主面のメモリアレイにメモリセル選択用ＭＩＳＦＥＴ
を形成し、周辺回路領域に周辺回路のＭＩＳＦＥＴを形
成する工程、（ｂ）前記メモリセル選択用ＭＩＳＦＥＴ
および前記周辺回路のＭＩＳＦＥＴの上部に、後の工程
で形成される情報蓄積用容量素子の高さに相当する膜厚
を有する第１絶縁膜を堆積する工程、（ｃ）フォトレジ
スト膜をマスクにしたエッチングでメモリアレイの前記
第１絶縁膜を開孔して溝を形成し、メモリアレイと周辺
回路領域との境界部の前記第１絶縁膜を開孔して前記メ
モリアレイを囲む長溝を形成し、前記半導体基板の他の
領域の前記絶縁膜を開孔して前記溝および前記長溝より
も面積が大きい第２の溝を形成する工程、（ｄ）前記溝
および前記長溝の内部を含む前記第１絶縁膜の上部に、
情報蓄積用容量素子の下部電極を構成する第１導電膜を
堆積した後、前記第１導電膜の上部に、前記溝および前
記長溝を埋め込む第２絶縁膜を堆積する工程、（ｅ）前
記第２絶縁膜と前記第１絶縁膜の上部の前記第１導電膜
とをエッチバックすることにより、前記溝および前記長
溝の内部のみに前記第１導電膜を残す工程、（ｆ）周辺
回路領域を覆うフォトレジスト膜をマスクにして前記溝
とこれに隣接する溝との隙間の前記第１絶縁膜および前
記溝の内部の前記第２絶縁膜をエッチングすることによ
り、上方に開孔部を有する筒形の下部電極を形成する工
程、（ｇ）前記下部電極の上部に第３絶縁膜および第２
導電膜を堆積した後、前記第２導電膜および前記第２絶
縁膜をパターニングすることにより、前記第１導電膜か
らなる下部電極と、前記第３絶縁膜からなる容量絶縁膜
と、前記第２導電膜からなる上部電極とで構成される情
報蓄積用容量素子を形成する工程、を含み、前記（ｅ）
工程で前記第２絶縁膜と前記第１絶縁膜の上部の前記第
１導電膜とをエッチバックする際に前記第２の溝の上部
をフォトレジスト膜で覆うことを特徴する半導体集積回
路装置の製造方法。1. A DRAM comprising a memory cell selection MISFET and an information storage capacitance element connected in series with the MISFET, wherein the information storage capacitance element is disposed above the memory cell selection MISFET. And (a) a memory cell selecting MISFET in a memory array on a main surface of a semiconductor substrate.
Forming a MISFET of a peripheral circuit in a peripheral circuit region, and (b) the MISFET for selecting a memory cell.
And depositing a first insulating film having a thickness corresponding to the height of an information storage capacitor formed in a later step on the MISFET of the peripheral circuit, and (c) using the photoresist film as a mask. Forming a groove by opening the first insulating film of the memory array by performing the etching, and forming a long groove surrounding the memory array by opening the first insulating film at the boundary between the memory array and the peripheral circuit region; Forming a second groove having an area larger than that of the groove and the long groove by opening the insulating film in another region of the semiconductor substrate; and (d) including the inside of the groove and the long groove. On top of the first insulating film,
Depositing a first conductive film constituting a lower electrode of the information storage capacitor, and then depositing a second insulating film filling the groove and the long groove on the first conductive film; 2) etching back the insulating film and the first conductive film above the first insulating film to leave the first conductive film only inside the groove and the long groove; A cylinder having an opening above by etching the first insulating film and the second insulating film inside the groove in the gap between the groove and the groove adjacent to the groove using the photoresist film as a mask as a mask (G) forming a third insulating film and a second
After depositing a conductive film, the second conductive film and the second insulating film are patterned to form a lower electrode made of the first conductive film, a capacitor insulating film made of the third insulating film, (E) forming an information storage capacitive element composed of an upper electrode made of a conductive film.
A step of etching back the second insulating film and the first conductive film on the first insulating film in a step, covering an upper part of the second groove with a photoresist film. Production method.
造方法であって、前記第２の溝は、アライメントマーク
またはＴＥＧパターンであることを特徴とする半導体集
積回路装置の製造方法。2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein said second groove is an alignment mark or a TEG pattern.
造方法であって、前記第１絶縁膜が酸化シリコン膜であ
り、前記第２絶縁膜がＳＯＧ膜であることを特徴する半
導体集積回路装置の製造方法。3. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said first insulating film is a silicon oxide film, and said second insulating film is an SOG film. Device manufacturing method.
造方法であって、前記第１導電膜が多結晶シリコン膜で
あることを特徴する半導体集積回路装置の製造方法。4. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein said first conductive film is a polycrystalline silicon film.
造方法であって、前記（ｆ）工程のエッチングがウェッ
トエッチングであることを特徴する半導体集積回路装置
の製造方法。5. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the etching in the step (f) is wet etching.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9173700A JPH1126719A (en) | 1997-06-30 | 1997-06-30 | Manufacture of semiconductor integrated circuit device |
Applications Claiming Priority (1)
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| JP9173700A JPH1126719A (en) | 1997-06-30 | 1997-06-30 | Manufacture of semiconductor integrated circuit device |
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| JPH1126719A true JPH1126719A (en) | 1999-01-29 |
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ID=15965510
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| JP (1) | JPH1126719A (en) |
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