JPH11261020A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11261020A JPH11261020A JP10059688A JP5968898A JPH11261020A JP H11261020 A JPH11261020 A JP H11261020A JP 10059688 A JP10059688 A JP 10059688A JP 5968898 A JP5968898 A JP 5968898A JP H11261020 A JPH11261020 A JP H11261020A
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Abstract
(57)【要約】
【課題】 高速の演算処理が可能な論理回路と高い情報
保持特性を持つＤＲＡＭのメモリセルを同一基板上に形
成した半導体装置とその製造方法を提供する。 【解決手段】 ｎ型不純物拡散層８をソース・ドレイン
とするＭＯＳトランジスタとｐ型不純物拡散層９をソー
ス・ドレインとするＭＯＳトランジスタが論理回路部に
形成されており、ＤＲＡＭのメモリセル部には比較的濃
度の薄いｎ型不純物拡散層４をソース・ドレインとする
ＭＯＳトランジスタが形成されている半導体装置におい
て、論理回路部の不純物拡散層８、９上には、金属珪化
物層１０−１、１０−２が形成されており、メモリセル
部の不純物拡散層４は導電膜からなるコネクションパッ
ド７と接続されていて、そのコネクションパッド７の上
面には、金属珪化物層１０−４が形成されてなる。
保持特性を持つＤＲＡＭのメモリセルを同一基板上に形
成した半導体装置とその製造方法を提供する。 【解決手段】 ｎ型不純物拡散層８をソース・ドレイン
とするＭＯＳトランジスタとｐ型不純物拡散層９をソー
ス・ドレインとするＭＯＳトランジスタが論理回路部に
形成されており、ＤＲＡＭのメモリセル部には比較的濃
度の薄いｎ型不純物拡散層４をソース・ドレインとする
ＭＯＳトランジスタが形成されている半導体装置におい
て、論理回路部の不純物拡散層８、９上には、金属珪化
物層１０−１、１０−２が形成されており、メモリセル
部の不純物拡散層４は導電膜からなるコネクションパッ
ド７と接続されていて、そのコネクションパッド７の上
面には、金属珪化物層１０−４が形成されてなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、トランジスタの不純物拡散
層への金属珪化物形成方法に関する。
置の製造方法に関し、特に、トランジスタの不純物拡散
層への金属珪化物形成方法に関する。
【０００２】
【従来の技術】現在、高度に微細化の進んだ半導体装
置、特に、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）では、情報保持に必要な十分な電荷を蓄積
するためにビット線より上層に蓄積容量部を形成するタ
イプのメモリセルが使われている。
置、特に、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）では、情報保持に必要な十分な電荷を蓄積
するためにビット線より上層に蓄積容量部を形成するタ
イプのメモリセルが使われている。
【０００３】また、近年、論理デバイスとＤＲＡＭが同
一基板上に形成されたデバイスが製造されている。
一基板上に形成されたデバイスが製造されている。
【０００４】図３に論理デバイスとＤＲＡＭを同一基板
上に形成したデバイスの略断面図を示す。論理回路部に
は、濃度の高いｎ型の不純物拡散層８をソース・ドレイ
ンとするＭＯＳトランジスタと、濃度の高いｐ型の不純
物拡散層９をソース・ドレインとするＭＯＳトランジス
タが形成されている。ＤＲＡＭのメモリセル部では、高
密度に集積し、かつ、ソース・ドレインの接合リーク電
流を最小限にするために、比較的濃度の薄い不純物拡散
層４をソース・ドレインとするゲート長の短いＭＯＳト
ランジスタが形成される。メモリセル部のトランジスタ
のソース・ドレインには、ビット線１２と接続するため
のビットコンタクト１１、蓄積容量下部電極１４と接続
するための容量コンタクト１３が形成されている。それ
ぞれの不純物拡散層４、８、９には、抵抗を下げるため
に、チタンシリサイドなどの金属珪化物１０が形成され
る。
上に形成したデバイスの略断面図を示す。論理回路部に
は、濃度の高いｎ型の不純物拡散層８をソース・ドレイ
ンとするＭＯＳトランジスタと、濃度の高いｐ型の不純
物拡散層９をソース・ドレインとするＭＯＳトランジス
タが形成されている。ＤＲＡＭのメモリセル部では、高
密度に集積し、かつ、ソース・ドレインの接合リーク電
流を最小限にするために、比較的濃度の薄い不純物拡散
層４をソース・ドレインとするゲート長の短いＭＯＳト
ランジスタが形成される。メモリセル部のトランジスタ
のソース・ドレインには、ビット線１２と接続するため
のビットコンタクト１１、蓄積容量下部電極１４と接続
するための容量コンタクト１３が形成されている。それ
ぞれの不純物拡散層４、８、９には、抵抗を下げるため
に、チタンシリサイドなどの金属珪化物１０が形成され
る。
【０００５】図７には、図３の半導体装置を製造するた
めのプロセスフローを表す断面図を示した。図７（ａ）
のように、基板１上に素子分離酸化膜２を形成した後
に、基板１を熱酸化するなどしてゲート絶縁膜を形成
し、電極上面にシリコン酸化膜などの絶縁膜５を有する
ゲート電極３を形成する。このあと、メモリセル内にの
み、５×１０12〜３×１０13原子／ｃｍ2程度の比較的
低い注入量でリンや砒素などのｎ型不純物を注入し、不
純物拡散層４を形成する。論理回路部のトランジスタを
ＬＤＤ構造にする場合には、この段階で、不純物を注入
しておく。
めのプロセスフローを表す断面図を示した。図７（ａ）
のように、基板１上に素子分離酸化膜２を形成した後
に、基板１を熱酸化するなどしてゲート絶縁膜を形成
し、電極上面にシリコン酸化膜などの絶縁膜５を有する
ゲート電極３を形成する。このあと、メモリセル内にの
み、５×１０12〜３×１０13原子／ｃｍ2程度の比較的
低い注入量でリンや砒素などのｎ型不純物を注入し、不
純物拡散層４を形成する。論理回路部のトランジスタを
ＬＤＤ構造にする場合には、この段階で、不純物を注入
しておく。
【０００６】次に、図７（ｂ）に示したように、基板１
全面にゲート電極側壁膜となるシリコン酸化膜などの絶
縁膜６−１を堆積する。続いて、この絶縁膜６−１を異
方性のエッチングによりエッチバックし、ゲート電極３
側壁に絶縁膜のスペーサー６−２、６−３を形成する。
さらに、論理回路部のｎ型トランジスタにはリンや砒
素、ｐ型トランジスタにはボロンやフッ化ボロンなどを
８×１０14〜５×１０15／ｃｍ2程度注入し、濃度の高
いｎ型の不純物拡散層８とｐ型の不純物拡散層９を形成
する。次に、不純物拡散層の抵抗を下げるため、チタン
シリサイドなどの金属珪化物１０を形成する。基板１が
シリコンの場合、金属珪化物１０の形成は、露出した不
純物拡散層４、８、９に金属膜をスパッタ法などにより
堆積し、熱処理することにより行われる。
全面にゲート電極側壁膜となるシリコン酸化膜などの絶
縁膜６−１を堆積する。続いて、この絶縁膜６−１を異
方性のエッチングによりエッチバックし、ゲート電極３
側壁に絶縁膜のスペーサー６−２、６−３を形成する。
さらに、論理回路部のｎ型トランジスタにはリンや砒
素、ｐ型トランジスタにはボロンやフッ化ボロンなどを
８×１０14〜５×１０15／ｃｍ2程度注入し、濃度の高
いｎ型の不純物拡散層８とｐ型の不純物拡散層９を形成
する。次に、不純物拡散層の抵抗を下げるため、チタン
シリサイドなどの金属珪化物１０を形成する。基板１が
シリコンの場合、金属珪化物１０の形成は、露出した不
純物拡散層４、８、９に金属膜をスパッタ法などにより
堆積し、熱処理することにより行われる。
【０００７】このとき、シリコンと反応せず残った余分
な金属膜や絶縁膜上の金属膜は、金属珪化物をエッチン
グしない溶液で除去することにより、自己整合的に金属
珪化物層１０を形成することが可能である。
な金属膜や絶縁膜上の金属膜は、金属珪化物をエッチン
グしない溶液で除去することにより、自己整合的に金属
珪化物層１０を形成することが可能である。
【０００８】このあと、ビット線１２、蓄積容量部下部
電極１４、蓄積容量部上部電極１５、金属配線１６など
を形成して完成する。
電極１４、蓄積容量部上部電極１５、金属配線１６など
を形成して完成する。
【０００９】
【発明が解決しようとする課題】上述した従来の方法で
は、以下のような問題がある。
は、以下のような問題がある。
【００１０】すなわち、メモリセルのＭＯＳトランジス
タのソース・ドレインを構成するｎ型不純物拡散層４に
も金属珪化物層１０−３を形成すると不純物拡散層４と
基板１の間での接合リーク電流が増加する。なぜなら
ば、上述のようにメモリセルトランジスタのソース・ド
レインを構成する不純物拡散層４の不純物濃度は、比較
的低く形成されるのが普通であるが、このような接合で
は、ドレインに電圧が印加されたときに、空乏層が基板
表面側（すなわち、金属珪化物１０−３側）へ広がるた
め、金属珪化物形成時に導入された結晶欠陥を介した接
合リーク電流が増加するからである。
タのソース・ドレインを構成するｎ型不純物拡散層４に
も金属珪化物層１０−３を形成すると不純物拡散層４と
基板１の間での接合リーク電流が増加する。なぜなら
ば、上述のようにメモリセルトランジスタのソース・ド
レインを構成する不純物拡散層４の不純物濃度は、比較
的低く形成されるのが普通であるが、このような接合で
は、ドレインに電圧が印加されたときに、空乏層が基板
表面側（すなわち、金属珪化物１０−３側）へ広がるた
め、金属珪化物形成時に導入された結晶欠陥を介した接
合リーク電流が増加するからである。
【００１１】上記の問題は、メモリセルトランジスタの
ソース・ドレインの濃度を高くすることによって解決す
る。しかしながら、不純物濃度を高くすると、ソースと
ドレイン間の耐圧が低くなり、トランジスタのサブスレ
ッショールド領域におけるソース・ドレイン間リーク電
流が増加してしまう。
ソース・ドレインの濃度を高くすることによって解決す
る。しかしながら、不純物濃度を高くすると、ソースと
ドレイン間の耐圧が低くなり、トランジスタのサブスレ
ッショールド領域におけるソース・ドレイン間リーク電
流が増加してしまう。
【００１２】さらに、不純物拡散層４の濃度が低い場
合、金属珪化物１０−３と不純物拡散層４の間でショッ
トキー障壁が形成され、ビットコンタクト１１と容量コ
ンタクト１３のコンタクト抵抗が増大するという問題も
ある。
合、金属珪化物１０−３と不純物拡散層４の間でショッ
トキー障壁が形成され、ビットコンタクト１１と容量コ
ンタクト１３のコンタクト抵抗が増大するという問題も
ある。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに本発明は、ＭＯＳトランジスタが少なくとも２種類
以上形成されている半導体装置において、第１のトラン
ジスタのソース・ドレイン領域には金属珪化物層が形成
されており、第２のトランジスタのソース・ドレインは
導電膜からなるコネクションパッドと接続されていて、
そのコネクションパッドの上面には、金属珪化物層が形
成されている半導体装置とその製造方法、さらには、第
１のトランジスタのソース・ドレイン領域には金属珪化
物層が形成されており、第２のトランジスタのソース・
ドレインは導電膜からなるコネクションパッドと接続さ
れていて、そのコネクションパッドの上面には、金属珪
化物層が形成されていない半導体装置とその製造方法を
提供するものである。
めに本発明は、ＭＯＳトランジスタが少なくとも２種類
以上形成されている半導体装置において、第１のトラン
ジスタのソース・ドレイン領域には金属珪化物層が形成
されており、第２のトランジスタのソース・ドレインは
導電膜からなるコネクションパッドと接続されていて、
そのコネクションパッドの上面には、金属珪化物層が形
成されている半導体装置とその製造方法、さらには、第
１のトランジスタのソース・ドレイン領域には金属珪化
物層が形成されており、第２のトランジスタのソース・
ドレインは導電膜からなるコネクションパッドと接続さ
れていて、そのコネクションパッドの上面には、金属珪
化物層が形成されていない半導体装置とその製造方法を
提供するものである。
【００１４】すなわち、本発明は次のようである。 １．ＭＯＳトランジスタが少なくとも２種類形成されて
いる半導体装置において、第１のトランジスタのソース
・ドレイン領域には金属珪化物層が形成されており、第
２のトランジスタのソース・ドレインは導電膜からなる
コネクションパッドと接続されていて、そのコネクショ
ンパッドの上面には、金属珪化物層が形成されているこ
とを特徴とする半導体装置。 ２．前記第１のトランジスタのソース・ドレイン領域の
不純物濃度が、前記第２のトランジスタのソース・ドレ
イン領域の不純物濃度より高いことを特徴とする上記１
に記載の半導体装置。 ３．前記金属珪化物は、チタン、コバルト、モリブデ
ン、タングステンのうち、いずれかの珪化物であること
を特徴とする上記１に記載の半導体装置。 ４．前記コネクションパッドを形成する導電膜は、多結
晶シリコンまたは単結晶シリコンであることを特徴とす
る上記１に記載の半導体装置。 ５．前記第１のトランジスタは、論理回路部を構成する
トランジスタであり、前記第２のトランジスタは情報記
憶部を構成するトランジスタであることを特徴とする上
記１に記載の半導体装置。 ６．ＭＯＳトランジスタが２種類以上基板上に形成され
ており、少なくとも１つのトランジスタのソース・ドレ
インにコネクションパッドが設けられている半導体装置
の製造方法において、基板に金属を堆積する工程、およ
び熱処理することにより露出したトランジスタのソース
・ドレインに金属珪化物を形成するとともにコネクショ
ンパッド上面の露出した部分にも金属珪化物を形成する
工程を含むことを特徴とする半導体装置の製造方法。 ７．ＭＯＳトランジスタが少なくとも２種類形成されて
いる半導体装置において、第１のトランジスタのソース
・ドレイン領域には金属珪化物層が形成されており、第
２のトランジスタのソース・ドレインは導電膜からなる
コネクションパッドと接続されていて、そのコネクショ
ンパッドの上面には、金属珪化物層が形成されていない
ことを特徴とする半導体装置。 ８．前記第１のトランジスタのソース・ドレイン領域の
不純物濃度が、前記第２のトランジスタのソース・ドレ
イン領域の不純物濃度より高いことを特徴とする上記７
に記載の半導体装置。 ９．前記金属珪化物は、チタン、コバルト、モリブデ
ン、タングステンのうち、いずれかの珪化物であること
を特徴とする上記７に記載の半導体装置。 １０．前記コネクションパッドを形成する導電膜は、多
結晶シリコンまたは単結晶シリコンであることを特徴と
する上記７に記載の半導体装置。 １１．前記第１のトランジスタは、論理回路部を構成す
るトランジスタであり、前記第２のトランジスタは情報
記憶部を構成するトランジスタであることを特徴とする
上記７に記載の半導体装置。 １２．ＭＯＳトランジスタが２種類以上基板上に形成さ
れており、少なくとも１つのトランジスタのソース・ド
レインにコネクションパッドが設けられている半導体装
置の製造方法において、コネクションパッド形成後、絶
縁膜を堆積する工程、コネクションパッド形成領域以外
の絶縁膜をエッチングし、トランジスタのソース・ドレ
インを露出させる工程、基板に金属を堆積する工程、お
よび熱処理することにより露出したトランジスタのソー
ス・ドレインに金属珪化物を形成する工程を含むことを
特徴とする半導体装置の製造方法。
いる半導体装置において、第１のトランジスタのソース
・ドレイン領域には金属珪化物層が形成されており、第
２のトランジスタのソース・ドレインは導電膜からなる
コネクションパッドと接続されていて、そのコネクショ
ンパッドの上面には、金属珪化物層が形成されているこ
とを特徴とする半導体装置。 ２．前記第１のトランジスタのソース・ドレイン領域の
不純物濃度が、前記第２のトランジスタのソース・ドレ
イン領域の不純物濃度より高いことを特徴とする上記１
に記載の半導体装置。 ３．前記金属珪化物は、チタン、コバルト、モリブデ
ン、タングステンのうち、いずれかの珪化物であること
を特徴とする上記１に記載の半導体装置。 ４．前記コネクションパッドを形成する導電膜は、多結
晶シリコンまたは単結晶シリコンであることを特徴とす
る上記１に記載の半導体装置。 ５．前記第１のトランジスタは、論理回路部を構成する
トランジスタであり、前記第２のトランジスタは情報記
憶部を構成するトランジスタであることを特徴とする上
記１に記載の半導体装置。 ６．ＭＯＳトランジスタが２種類以上基板上に形成され
ており、少なくとも１つのトランジスタのソース・ドレ
インにコネクションパッドが設けられている半導体装置
の製造方法において、基板に金属を堆積する工程、およ
び熱処理することにより露出したトランジスタのソース
・ドレインに金属珪化物を形成するとともにコネクショ
ンパッド上面の露出した部分にも金属珪化物を形成する
工程を含むことを特徴とする半導体装置の製造方法。 ７．ＭＯＳトランジスタが少なくとも２種類形成されて
いる半導体装置において、第１のトランジスタのソース
・ドレイン領域には金属珪化物層が形成されており、第
２のトランジスタのソース・ドレインは導電膜からなる
コネクションパッドと接続されていて、そのコネクショ
ンパッドの上面には、金属珪化物層が形成されていない
ことを特徴とする半導体装置。 ８．前記第１のトランジスタのソース・ドレイン領域の
不純物濃度が、前記第２のトランジスタのソース・ドレ
イン領域の不純物濃度より高いことを特徴とする上記７
に記載の半導体装置。 ９．前記金属珪化物は、チタン、コバルト、モリブデ
ン、タングステンのうち、いずれかの珪化物であること
を特徴とする上記７に記載の半導体装置。 １０．前記コネクションパッドを形成する導電膜は、多
結晶シリコンまたは単結晶シリコンであることを特徴と
する上記７に記載の半導体装置。 １１．前記第１のトランジスタは、論理回路部を構成す
るトランジスタであり、前記第２のトランジスタは情報
記憶部を構成するトランジスタであることを特徴とする
上記７に記載の半導体装置。 １２．ＭＯＳトランジスタが２種類以上基板上に形成さ
れており、少なくとも１つのトランジスタのソース・ド
レインにコネクションパッドが設けられている半導体装
置の製造方法において、コネクションパッド形成後、絶
縁膜を堆積する工程、コネクションパッド形成領域以外
の絶縁膜をエッチングし、トランジスタのソース・ドレ
インを露出させる工程、基板に金属を堆積する工程、お
よび熱処理することにより露出したトランジスタのソー
ス・ドレインに金属珪化物を形成する工程を含むことを
特徴とする半導体装置の製造方法。
【００１５】
【発明の実施の形態】本発明の実施の形態を実施例によ
り説明する。
り説明する。
【００１６】
【実施例】本発明について図面を参照し説明する。
【００１７】実施例１ 図１は本発明第１の実施例について説明するための論理
デバイスとＤＲＡＭが同一基板上に形成された半導体装
置の略断面を示す図である。図において、１は基板、２
は素子分離酸化膜、３はゲート電極、４はメモリセル内
不純物拡散層、７はコネクションパッド、８はｎ型不純
物拡散層、９はｐ型不純物拡散層、１０は金属珪化物
層、１１はビットコンタクト、１２はビット線、１３は
容量コンタクト、１４は蓄積容量下部電極、１５は蓄積
容量上部電極、１６は金属配線を表す。
デバイスとＤＲＡＭが同一基板上に形成された半導体装
置の略断面を示す図である。図において、１は基板、２
は素子分離酸化膜、３はゲート電極、４はメモリセル内
不純物拡散層、７はコネクションパッド、８はｎ型不純
物拡散層、９はｐ型不純物拡散層、１０は金属珪化物
層、１１はビットコンタクト、１２はビット線、１３は
容量コンタクト、１４は蓄積容量下部電極、１５は蓄積
容量上部電極、１６は金属配線を表す。
【００１８】論理回路部におけるトランジスタのｎ型不
純物拡散層８とｐ型不純物拡散層９上には、チタンシリ
サイドなどの金属珪化物層１０−１、１０−２が形成さ
れている。メモリセル内には、比較的濃度の低いｎ型不
純物拡散層４上にコネクションパッド７が形成され、コ
ネクションパッド７上面にも、金属珪化物層１０−４が
形成されている。コネクションパッド７は、例えば、リ
ンを１×１０20／ｃｍ3程度含有する多結晶シリコンで
形成する。コネクションパッド７には、ビットコンタク
ト１１を介してビット線１２、容量コンタクト１３を介
して蓄積容量下部電極１４が接続される。
純物拡散層８とｐ型不純物拡散層９上には、チタンシリ
サイドなどの金属珪化物層１０−１、１０−２が形成さ
れている。メモリセル内には、比較的濃度の低いｎ型不
純物拡散層４上にコネクションパッド７が形成され、コ
ネクションパッド７上面にも、金属珪化物層１０−４が
形成されている。コネクションパッド７は、例えば、リ
ンを１×１０20／ｃｍ3程度含有する多結晶シリコンで
形成する。コネクションパッド７には、ビットコンタク
ト１１を介してビット線１２、容量コンタクト１３を介
して蓄積容量下部電極１４が接続される。
【００１９】図４、５には、図１に示した半導体装置の
製造方法の一例を示した。図４（ａ）のように、基板１
上に素子分離酸化膜２を形成した後に、シリコン酸化膜
などの絶縁膜５を上部膜とするゲート電極３を形成す
る。その後、メモリセル部に、例えば、リンなどのｎ型
不純物を１〜３×１０13／ｃｍ2程度イオン注入するこ
とにより、メモリセルトランジスタのソース・ドレイン
となる不純物拡散層４を形成する。
製造方法の一例を示した。図４（ａ）のように、基板１
上に素子分離酸化膜２を形成した後に、シリコン酸化膜
などの絶縁膜５を上部膜とするゲート電極３を形成す
る。その後、メモリセル部に、例えば、リンなどのｎ型
不純物を１〜３×１０13／ｃｍ2程度イオン注入するこ
とにより、メモリセルトランジスタのソース・ドレイン
となる不純物拡散層４を形成する。
【００２０】論理回路部のトランジスタをＬＤＤ構造に
する場合、この段階でイオン注入しておく。
する場合、この段階でイオン注入しておく。
【００２１】次に、図４（ｂ）に示したように、シリコ
ン酸化膜などの絶縁膜６を堆積する。続いて、図４
（ｃ）のように、異方性のエッチングにより、この絶縁
膜６をメモリセル部のみエッチバックすることにより、
不純物拡散層４を露出させる。さらに、図４（ｄ）のよ
うに、多結晶シリコン７−１を堆積する。
ン酸化膜などの絶縁膜６を堆積する。続いて、図４
（ｃ）のように、異方性のエッチングにより、この絶縁
膜６をメモリセル部のみエッチバックすることにより、
不純物拡散層４を露出させる。さらに、図４（ｄ）のよ
うに、多結晶シリコン７−１を堆積する。
【００２２】この後、この多結晶シリコン７−１を加工
して、コネクションパッド７を形成する。（図５
（ａ）） 次に、論理回路部の絶縁膜６−１をエッチバックして、
論理回路部のゲート電極側壁に、絶縁膜の側壁膜６−３
を形成し、ｎ型不純物拡散層８とｐ型不純物拡散層９を
形成する。
して、コネクションパッド７を形成する。（図５
（ａ）） 次に、論理回路部の絶縁膜６−１をエッチバックして、
論理回路部のゲート電極側壁に、絶縁膜の側壁膜６−３
を形成し、ｎ型不純物拡散層８とｐ型不純物拡散層９を
形成する。
【００２３】ｎ型不純物拡散層は、例えば砒素を８×１
０14〜５×１０15／ｃｍ2程度イオン注入することによ
り形成し、ｐ型不純物拡散層は、例えばフッ化ボロンを
８×１０14〜５×１０15／ｃｍ2程度イオン注入するこ
とにより形成する。続いて、チタンなどの金属膜をスパ
ッタ法などにより堆積し、熱処理することにより、露出
したシリコン面に、金属珪化物層１０−１、１０−２を
形成する。このとき、シリコンと反応せず残った余分な
金属膜や絶縁膜上の金属膜は、金属珪化物をエッチング
しない溶液で除去することにより、自己整合的に、金属
珪化物層１０を形成することが可能である。
０14〜５×１０15／ｃｍ2程度イオン注入することによ
り形成し、ｐ型不純物拡散層は、例えばフッ化ボロンを
８×１０14〜５×１０15／ｃｍ2程度イオン注入するこ
とにより形成する。続いて、チタンなどの金属膜をスパ
ッタ法などにより堆積し、熱処理することにより、露出
したシリコン面に、金属珪化物層１０−１、１０−２を
形成する。このとき、シリコンと反応せず残った余分な
金属膜や絶縁膜上の金属膜は、金属珪化物をエッチング
しない溶液で除去することにより、自己整合的に、金属
珪化物層１０を形成することが可能である。
【００２４】金属膜を堆積する前、不純物拡散層８、９
を形成した後に、イオン注入による結晶欠陥を回復する
ための熱処理を行ってもよい。
を形成した後に、イオン注入による結晶欠陥を回復する
ための熱処理を行ってもよい。
【００２５】この後、ビットコンタクト１１、ビット線
１２、容量コンタクト１３、蓄積容量下部電極１４、蓄
積容量上部電極１５、金属配線１６などを形成し、ＤＲ
ＡＭのメモリセルと論理回路部を完成する。
１２、容量コンタクト１３、蓄積容量下部電極１４、蓄
積容量上部電極１５、金属配線１６などを形成し、ＤＲ
ＡＭのメモリセルと論理回路部を完成する。
【００２６】ビットコンタクト１１、容量コンタクト１
３に多結晶シリコンを用いた場合、コンタクト孔を開孔
した後、コンタクト抵抗低減のための前処理が必要とな
る。しかしながら、本発明においては、メモリセル部の
金属珪化物１０−２は、コネクションパッド７上に形成
されているので、金属珪化物１０−２が、前処理によっ
てエッチングされてしまっても、接合リーク電流が増加
することはない。
３に多結晶シリコンを用いた場合、コンタクト孔を開孔
した後、コンタクト抵抗低減のための前処理が必要とな
る。しかしながら、本発明においては、メモリセル部の
金属珪化物１０−２は、コネクションパッド７上に形成
されているので、金属珪化物１０−２が、前処理によっ
てエッチングされてしまっても、接合リーク電流が増加
することはない。
【００２７】実施例２ 第２の実施例では、メモリセルのコネクションパッド７
上に金属珪化物を形成しないことを特徴とする。
上に金属珪化物を形成しないことを特徴とする。
【００２８】図２は本発明第２の実施例について説明す
るための半導体装置の略断面を示す図である。第１の実
施例と同様に、論理回路部におけるトランジスタのｎ型
不純物拡散層８とｐ型不純物拡散層９上には、チタンシ
リサイドなどの金属珪化物層１０−１、１０−２が形成
されている。メモリセル内には、比較的濃度の低いｎ型
不純物拡散層４上にコネクションパッド７が形成されて
いる。
るための半導体装置の略断面を示す図である。第１の実
施例と同様に、論理回路部におけるトランジスタのｎ型
不純物拡散層８とｐ型不純物拡散層９上には、チタンシ
リサイドなどの金属珪化物層１０−１、１０−２が形成
されている。メモリセル内には、比較的濃度の低いｎ型
不純物拡散層４上にコネクションパッド７が形成されて
いる。
【００２９】本実施例では、コネクションパッド７上面
には、金属珪化物層１０−４が形成されていない。
には、金属珪化物層１０−４が形成されていない。
【００３０】図６に、図２の半導体装置の製造方法の一
例を示す。基板１上に、ゲート電極３を形成し、メモリ
セル部にコネクションパッド７を形成するところまで
は、第１の実施例で説明した製法と同じである。（図６
（ａ）） 次に、図６（ｂ））に示したように、３０〜１００ｎｍ
程のシリコン酸化膜などの絶縁膜１７を堆積する。この
絶縁膜１７と絶縁膜６−１を論理回路部のみエッチバッ
クすることにより、論理回路部のゲート電極側壁に、絶
縁膜の側壁膜６−３を形成し、ｎ型不純物拡散層８とｐ
型不純物拡散層９を形成する。
例を示す。基板１上に、ゲート電極３を形成し、メモリ
セル部にコネクションパッド７を形成するところまで
は、第１の実施例で説明した製法と同じである。（図６
（ａ）） 次に、図６（ｂ））に示したように、３０〜１００ｎｍ
程のシリコン酸化膜などの絶縁膜１７を堆積する。この
絶縁膜１７と絶縁膜６−１を論理回路部のみエッチバッ
クすることにより、論理回路部のゲート電極側壁に、絶
縁膜の側壁膜６−３を形成し、ｎ型不純物拡散層８とｐ
型不純物拡散層９を形成する。
【００３１】ｎ型不純物拡散層は、例えば砒素を８×１
０14〜５×１０15／ｃｍ2程度イオン注入することによ
り形成し、ｐ型不純物拡散層は、例えばフッ化ボロンを
８×１０14〜５×１０15／ｃｍ2程度イオン注入するこ
とにより形成する。続いて、チタンなどの金属膜をスパ
ッタ法などにより堆積し、熱処理することにより、不純
物拡散層８、９上に、金属珪化物層１０−１、１０−２
を形成する。このとき、シリコンと反応せず残った余分
な金属膜や絶縁膜上の金属膜は、金属珪化物をエッチン
グしない溶液で除去することにより、自己整合的に、金
属珪化物層１０を形成することが可能である。また、メ
モリセル部のコネクションパッド７は絶縁膜１７で覆わ
れているので、金属珪化物は形成されない。
０14〜５×１０15／ｃｍ2程度イオン注入することによ
り形成し、ｐ型不純物拡散層は、例えばフッ化ボロンを
８×１０14〜５×１０15／ｃｍ2程度イオン注入するこ
とにより形成する。続いて、チタンなどの金属膜をスパ
ッタ法などにより堆積し、熱処理することにより、不純
物拡散層８、９上に、金属珪化物層１０−１、１０−２
を形成する。このとき、シリコンと反応せず残った余分
な金属膜や絶縁膜上の金属膜は、金属珪化物をエッチン
グしない溶液で除去することにより、自己整合的に、金
属珪化物層１０を形成することが可能である。また、メ
モリセル部のコネクションパッド７は絶縁膜１７で覆わ
れているので、金属珪化物は形成されない。
【００３２】金属膜を堆積する前、不純物拡散層８、９
を形成した後に、イオン注入による結晶欠陥を回復する
ための熱処理を行ってもよい。
を形成した後に、イオン注入による結晶欠陥を回復する
ための熱処理を行ってもよい。
【００３３】この後、ビットコンタクト１１、ビット線
１２、容量コンタクト１３、蓄積容量下部電極１４、蓄
積容量上部電極１５、金属配線１６などを形成し、ＤＲ
ＡＭのメモリセルと論理回路部を完成する。
１２、容量コンタクト１３、蓄積容量下部電極１４、蓄
積容量上部電極１５、金属配線１６などを形成し、ＤＲ
ＡＭのメモリセルと論理回路部を完成する。
【００３４】本実施例によれば、メモリセル部のコネク
ションパッド７上には、金属珪化物を形成しないので、
間隔の狭い隣接したコネクションパッド７が、金属珪化
物のブリッジによって電気的にショートするという不良
がなくなる。
ションパッド７上には、金属珪化物を形成しないので、
間隔の狭い隣接したコネクションパッド７が、金属珪化
物のブリッジによって電気的にショートするという不良
がなくなる。
【００３５】
【発明の効果】以上、詳述したように本発明によれば、
論理回路部におけるトランジスタのｎ型不純物拡散層と
ｐ型不純物拡散層上には、チタンシリサイドなどの金属
珪化物層が形成されるため抵抗が低くなる。また、メモ
リセル内には、比較的濃度の低いｎ型不純物拡散層上に
コネクションパッドが形成され、金属珪化物はコネクシ
ョンパッド上面に形成されるので、接合リーク電流を小
さく抑えることが可能となり、情報保持特性がよくな
る。
論理回路部におけるトランジスタのｎ型不純物拡散層と
ｐ型不純物拡散層上には、チタンシリサイドなどの金属
珪化物層が形成されるため抵抗が低くなる。また、メモ
リセル内には、比較的濃度の低いｎ型不純物拡散層上に
コネクションパッドが形成され、金属珪化物はコネクシ
ョンパッド上面に形成されるので、接合リーク電流を小
さく抑えることが可能となり、情報保持特性がよくな
る。
【００３６】さらに、第２の実施例によれば、メモリセ
ル部のコネクションパッド上には、金属珪化物を形成し
ないので、間隔の狭い隣接したコネクションパッドが、
金属珪化物のブリッジによって電気的にショートすると
いう不良がなくなるなどの効果が得られる。
ル部のコネクションパッド上には、金属珪化物を形成し
ないので、間隔の狭い隣接したコネクションパッドが、
金属珪化物のブリッジによって電気的にショートすると
いう不良がなくなるなどの効果が得られる。
【図１】本発明に係わる半導体装置の一例を示す略断面
図である。
図である。
【図２】本発明に係わる半導体装置の他の例を示す略断
面図である。
面図である。
【図３】従来例を説明するための半導体装置の略断面図
である。
である。
【図４】本発明に係わる半導体装置の製造方法の一例の
前半を説明する略断面図である。
前半を説明する略断面図である。
【図５】本発明に係わる半導体装置の製造方法（図４）
の後半を説明する略断面図である。
の後半を説明する略断面図である。
【図６】本発明に係わる半導体装置の製造方法の他の例
を説明する略断面図である。
を説明する略断面図である。
【図７】従来の半導体装置の製造方法の一例を説明する
略断面図である。
略断面図である。
１ 基板 ２ 素子分離酸化膜 ３ ゲート電極 ４ メモリセル内不純物拡散層 ５ ゲート電極上絶縁膜 ６（６−１〜６−３） ゲート電極側壁絶縁膜 ７ コネクションパッド ７−１ 多結晶シリコン ８ ｎ型不純物拡散層 ９ ｐ型不純物拡散層 １０（１０−１〜１０−４） 金属珪化物層 １１ ビットコンタクト １２ ビット線 １３ 容量コンタクト １４ 蓄積容量下部電極 １５ 蓄積容量上部電極 １６ 金属配線 １７ シリコン酸化膜（絶縁膜）
Claims (12)
- 【請求項１】 ＭＯＳトランジスタが少なくとも２種
類形成されている半導体装置において、第１のトランジ
スタのソース・ドレイン領域には金属珪化物層が形成さ
れており、第２のトランジスタのソース・ドレインは導
電膜からなるコネクションパッドと接続されていて、そ
のコネクションパッドの上面には、金属珪化物層が形成
されていることを特徴とする半導体装置。 - 【請求項２】 前記第１のトランジスタのソース・ドレ
イン領域の不純物濃度が、前記第２のトランジスタのソ
ース・ドレイン領域の不純物濃度より高いことを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記金属珪化物は、チタン、コバルト、
モリブデン、タングステンのうち、いずれかの珪化物で
あることを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記コネクションパッドを形成する導電
膜は、多結晶シリコンまたは単結晶シリコンであること
を特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記第１のトランジスタは、論理回路部
を構成するトランジスタであり、前記第２のトランジス
タは情報記憶部を構成するトランジスタであることを特
徴とする請求項１記載の半導体装置。 - 【請求項６】 ＭＯＳトランジスタが２種類以上基板上
に形成されており、少なくとも１つのトランジスタのソ
ース・ドレインにコネクションパッドが設けられている
半導体装置の製造方法において、基板に金属を堆積する
工程、および熱処理することにより露出したトランジス
タのソース・ドレインに金属珪化物を形成するとともに
コネクションパッド上面の露出した部分にも金属珪化物
を形成する工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項７】 ＭＯＳトランジスタが少なくとも２種類
形成されている半導体装置において、第１のトランジス
タのソース・ドレイン領域には金属珪化物層が形成され
ており、第２のトランジスタのソース・ドレインは導電
膜からなるコネクションパッドと接続されていて、その
コネクションパッドの上面には、金属珪化物層が形成さ
れていないことを特徴とする半導体装置。 - 【請求項８】 前記第１のトランジスタのソース・ドレ
イン領域の不純物濃度が、前記第２のトランジスタのソ
ース・ドレイン領域の不純物濃度より高いことを特徴と
する請求項７記載の半導体装置。 - 【請求項９】 前記金属珪化物は、チタン、コバルト、
モリブデン、タングステンのうち、いずれかの珪化物で
あることを特徴とする請求項７記載の半導体装置。 - 【請求項１０】 前記コネクションパッドを形成する導
電膜は、多結晶シリコンまたは単結晶シリコンであるこ
とを特徴とする請求項７記載の半導体装置。 - 【請求項１１】 前記第１のトランジスタは、論理回路
部を構成するトランジスタであり、前記第２のトランジ
スタは情報記憶部を構成するトランジスタであることを
特徴とする請求項７記載の半導体装置。 - 【請求項１２】 ＭＯＳトランジスタが２種類以上基板
上に形成されており、少なくとも１つのトランジスタの
ソース・ドレインにコネクションパッドが設けられてい
る半導体装置の製造方法において、コネクションパッド
形成後、絶縁膜を堆積する工程、コネクションパッド形
成領域以外の絶縁膜をエッチングし、トランジスタのソ
ース・ドレインを露出させる工程、基板に金属を堆積す
る工程、および熱処理することにより露出したトランジ
スタのソース・ドレインに金属珪化物を形成する工程を
含むことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10059688A JPH11261020A (ja) | 1998-03-11 | 1998-03-11 | 半導体装置およびその製造方法 |
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