JP2009164534A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】上層側と下層側の導電プラグの接続抵抗が低減された、形成が容易な積層プラグ構造を有する半導体装置を提供する。
【解決手段】不純物含有多結晶シリコンからなる第１の導電プラグと、金属からなる第２の導電プラグと、第１の導電プラグと第２の導電プラグを接続する接続導電層とを有する半導体装置であって、前記接続導電層は、第１の導電プラグの端部に接続する金属シリサイド層と、この金属シリサイド層に積層され、第２の導電プラグの端部に接し且つ第２の導電プラグを構成する金属と同種の金属からなる金属層とを有する。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に導電プラグの接続技術に関するものである。

半導体装置において、異なる層に設けられた導電層同士を接続する構造として、下層側の導電層に接続する下層側導電プラグと、上層側の導電層に接続する上層側導電プラグとが積層された構造が知られている。

例えば、特許文献１（特開平１１−９７５３５号公報）には、下部プラグと上部プラグとの間に導電体層が設けられた構造が記載されている。

また、積層型の導電プラグが使用された半導体装置の例として、特許文献２（特開２００７−１７３４７０号公報）には、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂｉｔ ｌｉｎｅ）型のメモリセル構造を有するＤＲＡＭが記載されている。このＤＲＡＭにおいては、メモリセルを構成するキャパシタと、トランジスタのソース・ドレイン領域とが、積層されたプラグで接続されている。
特開平１１−９７５３５号公報 特開２００７−１７３４７０号公報

しかしながら、ＤＲＡＭのメモリセル等のように、隣接するプラグ間の距離が接近している場合には、特許文献１に記載の構造では、隣接するプラグ同士がショートする可能性が大きい。

また、上記のようなＣＯＢ型のメモリセル構造を有するＤＲＡＭにおいて、ソース・ドレイン領域に接続するコンタクトプラグに接続され且つキャパシタに接続される導電プラグ（容量コンタクトプラグ）は、ビット線間の狭いスペース部分に通すため、隣接するビット線とショートしないようにプラグの寸法（外径）を小さくしなければならない。さらに近年のデザインルールの微細化に伴い、容量コンタクトプラグの寸法はより一層小さくする必要がある。このように、容量コンタクトプラグの寸法が小さくなり、その底部径が縮小されることによって、容量コンタクトプラグとそれに接続される下層側のコンタクトプラグとの間の電気抵抗が高くなり、ＤＲＡＭ回路の動作特性が影響を受ける問題があった。

その対策として、容量コンタクトプラグの材料として、従来の多結晶シリコンに代えてタングステン等の高融点金属が適用されている。

しかしながら、微細化のより一層の進展に伴い、互いに積層されるプラグ間の接触面積が減少すると、プラグの一方を金属で形成されたメタルプラグとするだけでは、コンタクト抵抗を十分に低減できない問題があった。

また、上層側のメタルプラグと、下層側の多結晶シリコンプラグとを接続する際に、コンタクト抵抗を下げるため、多結晶シリコンプラグの接触表面をシリサイド化して金属シリサイド層を形成しようとすると、その金属シリサイド層の横方向の広がりにより、隣接するプラグ間のショートが発生する問題があった。

さらに、容量コンタクトプラグを形成する場合のように、高アスペクト比のスルーホールを形成する際には、ドライエッチング工程において、ホール底部まで十分に開口されたスルーホールを半導体基板全体に渡って均一に形成することは困難であるという問題もあった。

本発明の目的は、上層側の導電プラグと下層側の導電プラグとの接続抵抗が低減された、形成が容易な積層プラグ構造を有する半導体装置およびその製造方法を提供することにある。

本発明によれば、不純物含有多結晶シリコンからなる第１の導電プラグと、
金属からなる第２の導電プラグと、
前記第１の導電プラグと前記第２の導電プラグを接続する接続導電層とを有し、
前記接続導電層は、前記第１の導電プラグの端部に接続する金属シリサイド層と、該金属シリサイド層に積層され、前記第２の導電プラグの端部に接し且つ当該第２の導電プラグを構成する金属と同種の金属からなる金属層とを含む、半導体装置が提供される。

また本発明によれば、半導体基板と、該半導体基板上に設けられたゲート絶縁膜、該ゲート絶縁膜上に設けられたゲート電極および該ゲート電極両側に設けられた拡散層を有するＭＯＳトランジスタと、該ＭＯＳトランジスタの上方に設けられた下部電極、該下部電極上に設けられた誘電体膜および該誘電体膜を介して前記下部電極に対向配置された上部電極を有するキャパシタとを備えた半導体装置であって、
前記ＭＯＳトランジスタの拡散層に接続された、不純物含有多結晶シリコンからなる第１の導電プラグと、
前記キャパシタの下部電極に接続された金属からなる第２の導電プラグと、
前記第１の導電プラグと前記第２の導電プラグを接続する接続導電層とを有し、
前記接続導電層は、前記第１の導電プラグの上端部に接続する金属シリサイド層と、前記第２の導電プラグの下端部に接し且つ当該第２の導電プラグを構成する金属と同種の金属からなる金属層とを含む積層構造を有する半導体装置が提供される。

また本発明によれば、第１の層間絶縁膜を形成し、該第１の層間絶縁膜に第１のスルーホールを形成し、該第１のスルーホール内に不純物含有多結晶シリコンからなる第１の導電プラグを形成する工程と、
第２の層間絶縁膜を形成し、該第２の層間絶縁膜に、前記第１の導電プラグに達する第２のスルーホールを形成する工程と、
前記第２のスルーホールの底に露出する第１の導電プラグを覆うように第１の金属膜を形成する工程と、
熱処理を行って、前記第１の導電プラグを構成する不純物多結晶シリコンと前記第１の金属膜とを反応させて該第１の導電プラグ上に金属シリサイド層を形成し、余剰の第１の金属膜を除去する工程と、
前記第２のスルーホールを充填するように第２の金属膜を形成し、該第２のスルーホールの外の第２の金属膜を除去して、該第２の金属膜からなる金属層と前記金属シリサイド層とを含む積層構造を有する接続導電層を形成する工程と、
第３の層間絶縁膜として少なくとも一層の絶縁膜を形成し、該第３の層間絶縁膜に、前記接続導電層に達する第３のスルーホールを形成する工程と、
前記第３のスルーホール内に、前記接続導電層の前記金属層を構成する金属と同種の金属からなり、該金属層に接する第２の導電プラグを形成する工程と、を有する半導体装置の製造方法が提供される。

また本発明によれば、半導体基板と、該半導体基板上に設けられたゲート絶縁膜、該ゲート絶縁膜上に設けられたゲート電極および該ゲート電極両側に設けられた拡散層を有するＭＯＳトランジスタと、該ＭＯＳトランジスタの上方に設けられた下部電極、該下部電極上に設けられた誘電体膜および該誘電体膜を介して前記下部電極に対向配置された上部電極を有するキャパシタとを備えた半導体装置の製造方法であって、
前記半導体基板上に前記ＭＯＳトランジスタを形成する工程と、
第１の層間絶縁膜を形成し、該第１の層間絶縁膜に、前記拡散層に達する第１のスルーホールを形成し、該第１のスルーホール内に不純物含有多結晶シリコンからなる第１の導電プラグを形成する工程と、
第２の層間絶縁膜を形成し、該第２の層間絶縁膜に、前記第１の導電プラグに達する第２のスルーホールを形成する工程と、
前記第２のスルーホールの底に露出する第１の導電プラグを覆うように第１の金属膜を形成する工程と、
熱処理を行って、前記第１の導電プラグを構成する不純物多結晶シリコンと前記第１の金属膜とを反応させて該第１の導電プラグ上に金属シリサイド層を形成し、余剰の第１の金属層を除去する工程と、
前記第２のスルーホールを充填するように第２の金属膜を形成し、該第２のスルーホールの外の第２の金属膜を除去して、該第２の金属膜からなる金属層と前記金属シリサイド層とを含む積層構造を有する接続導電層を形成する工程と、
第３の層間絶縁膜として少なくとも一層の絶縁膜を形成し、該第３の層間絶縁膜に、前記接続導電層に達する第３のスルーホールを形成する工程と、
前記第３のスルーホール内に、前記接続導電層の前記金属層を構成する金属と同種の金属からなり、該金属層に接する第２の導電プラグを形成する工程と、
前記第２の導電プラグに下部電極が接続する前記キャパシタを形成する工程と、を有する半導体装置の製造方法が提供される。

本発明によれば、上層側の導電プラグと下層側の導電プラグとの接続抵抗が低減された、形成が容易な積層プラグ構造を有する半導体装置およびその製造方法を提供することができる。

本発明による半導体装置の一実施形態は、下層側に設けられた不純物含有多結晶シリコンからなる導電プラグ（下層側プラグ）と、上層側に設けられた金属からなる導電プラグ（上層側プラグ）とが、接続導電層を介して接続された積層プラグ構造を有する。基板平面内の積層プラグ構造の占有面積の観点から、下層側プラグの直上に接続導電層を介して上層側プラグが設けられていることが好ましい。

この接続導電層は、下層側プラグの上端部に接続する金属シリサイド層と、上層側プラグの下端部に接し且つ当該上層側プラグを構成する金属と同種の金属からなる金属層とを含む積層構造を有している。なお、この金属シリサイド層の金属成分は、前記金属層および前記上層側プラグを構成する金属と異なる金属であってもよいし、同種の金属であってもよい。

また、この接続導電層下端の基板平面方向の寸法は、下層側プラグ上端の基板平面方向の寸法以下であることが好ましい。また、接続導電層の下面全体が下層側プラグの上端に接続されていることが好ましい。ここで、接続導電層下端の基板平面方向の寸法とは、接続導電層下面の面積（下面が基板平面に投影された領域の面積、この領域が円形の場合は外径）を示し、下層側プラグ上端の基板平面方向の寸法とは、下層側プラグ上面の面積（上面が基板平面に投影された領域の面積、この領域が円形の場合は外径）を示す。

また、接続導電層上端の基板平面方向の寸法が、上層側プラグ下端の基板平面方向の寸法よりも大きいことが好ましい。また、上層側プラグの下面全体が接続導電層の上面に接していることが好ましい。ここで、接続導電層上端の基板平面方向の寸法とは、接続導電層上面の面積（上面が基板平面に投影された領域の面積、この領域が円形の場合は外径）を示し、上層側プラグ下端の基板平面方向の寸法とは、上層側プラグ下面の面積（下面が基板平面に投影された領域の面積、この領域が円形の場合は外径）を示す。

この接続導電層の下端部は金属シリサイドで形成されているため、当該接続導電層の上端部の金属層とのコンタクト抵抗、および不純物含有多結晶シリコンからなる下層側プラグとのコンタクト抵抗を小さくすることができる。この接続導電層の上端部は上層側プラグを構成する金属と同種の金属で形成されているため、当該接続導電層と上層側プラグとのコンタクト抵抗を小さくすることができる。結果、上層側コンタクトプラグと下層側コンタクトプラグとの接続抵抗を小さくすることができる。

また、接続導電層の下面全体が下層側プラグの上端に接続されていることにより、すなわち、この接続導電層の下端の基板平面方向の寸法が下層側プラグ上端の基板平面方向の寸法以下であることにより、隣接するプラグ間のショートが抑えられた微細配線構造を得ることができる。

また、上層側プラグの下面全体が接続導電層の上面に接することにより、すなわち、この接続導電層上端の基板平面方向の寸法が上層側プラグ下端の基板平面方向の寸法よりも大きいことにより、上層側プラグの少なくとも下端側の寸法を小さくでき、上層側プラグと、当該上層側プラグに近接する他の導電層とのショートが抑えられた微細配線構造を得ることができる。

この接続導電層は、所望の接続構造を得るためにそれほど高さを必要とせず、十分な加工精度が得られる程度に低く設定することができる。そのため、この接続導電層の形成工程において、スルーホールを浅く形成でき、金属シリサイド層の形成のための金属膜をスルーホール底部に均一に形成することができ、均一な膜厚の金属シリサイド層を容易に形成することができる。結果、下層側プラグとのコンタクト抵抗が低く且つ均質な接続導電層を形成できる。

このような観点から接続導電層の厚み（基板表面に垂直方向の長さ）は、上層側プラグの高さ（基板表面に垂直方向の長さ）の１／５以下が好ましく、具体的には１００ｎｍ以下が好ましく、７０ｎｍ以下がより好ましく、所望の接続構造を得る点から３０ｎｍ以上が好ましい。

また、このような接続導電層を設けることで、上層側プラグの形成工程において、接続導電層の厚み分だけスルーホールを浅く形成でき、アスペクト比を緩和できるので、加工精度を向上できる。

上層側プラグを構成する金属および接続導電層の金属層を構成する金属は、タングステン、チタン、ニッケル、モリブデン、コバルト等から選ばれる高融点金属を用いることができる。

接続導電層の金属シリサイド層の金属成分は、タングステン、チタン、ニッケル、モリブデン、コバルト等から選ばれる高融点金属を用いることができる。

以下、本発明による半導体装置の一例として、ＤＲＡＭのメモリセルを形成する場合について説明する。

本実施形態におけるＤＲＡＭのメモリセル構造を図１（Ａ）、図１（Ｂ）及び図２に示す。図２は、ＤＲＡＭのメモリセルを上方から見た平面図を模式的に表したものであり、簡略化のため、キャパシタより下層側の部分の構造を示している。図１（Ａ）は、図２のＡ−Ａ線に沿った断面構造を示し、図１（Ｂ）は、図２のＢ−Ｂ線に沿った断面構造を示す。

図１（Ａ）、図１（Ｂ）及び図２において、１０はシリコン基板、１１は素子分離領域、１２はＮ型拡散層、１３はワード配線（ゲート電極）、１４は拡散層コンタクトプラグ、１５は接続プラグ（接続導電層）、１６はビット線コンタクトプラグ、１７はビット線、１８は容量コンタクトプラグ、１１１はキャパシタ下部電極、１１２は誘電体膜、１１３はキャパシタ上部電極、２０、３０、４０及び５０は層間絶縁膜、４１はストッパー絶縁膜（シリコン窒化膜）、２１は活性領域を示す。

図２に示すように、活性領域２１を取り囲むように素子分離領域１１が形成されている。素子分離領域１１はＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて、所定のパターンに形成した溝を絶縁膜で充填することにより形成される。

ゲート電極１３は、ＤＲＡＭのワード配線として機能する。活性領域２１のゲート電極１３で覆われていない部分は、Ｎ型の不純物が導入されたＮ型拡散層１２であり、メモリセルを構成するＭＯＳトランジスタのソース・ドレイン領域として機能する。

ビット線１７は、ゲート電極１３と交差するように配置され、ビット線コンタクトプラグ１６及び拡散層コンタクトプラグ１４を介して、活性領域２１の中央部に位置するＮ型拡散層１２と接続している。

活性領域２１の両端部分のＮ型拡散層１２には、拡散層コンタクトプラグ１４が接続され、このコンタクトプラグ１４の上面には接続プラグ１５が接続され、この接続プラグの上面には容量コンタクトプラグ１８が接続されている。接続プラグ１５は、拡散層コンタクトプラグ１４と接する下層部が金属シリサイドからなり、容量コンタクトプラグ１８と接する上層部が当該容量コンタクトプラグと同じ材料の高融点金属から形成されている。

容量コンタクトプラグ１８は、キャパシタの下部電極１１１に接続されている。従って、キャパシタの下部電極１１１は、容量コンタクトプラグ１８、接続プラグ１５及び拡散層コンタクトプラグ１４を介して、Ｎ型拡散層１２と接続している。キャパシタ下部電極１１１上には誘電体膜１１２が形成され、この誘電体膜を介して下部電極と対向するように上部電極１１３が設けられ、下部電極１１１、誘電体膜１１２および上部電極１１３でキャパシタが形成されている。キャパシタに保持される電荷の有無の判定は、ワード配線を用いてＭＯＳトランジスタをオン状態とすることによって生じるビット線の電位変動を検出することにより行われる。

以上に説明したメモリセル構造の製造方法の一例を以下に説明する。

以下の説明で参照する図面においては、図（Ａ）が図２のＡ−Ａ線断面、図（Ｂ）がＢ−Ｂ線断面に対応している。

まず、以下のようにして図３（Ａ）及び図３（Ｂ）に示す構造を形成する。

通常の方法を用いて、シリコン基板１０上に素子分離領域（ＳＴＩ）１１を形成した後、ＭＯＳトランジスタを形成する。

ＭＯＳトランジスタのゲート電極１３は、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）、または多結晶シリコンと高融点金属の積層膜で形成されており、メモリセルのワード配線として機能する。この多結晶シリコンには、リン等のＮ型不純物またはボロン等のＰ型の不純物がドープされている。拡散層１２には、リン等のＮ型不純物がドープされており、ＭＯＳトランジスタのソース・ドレインとして機能する。ゲート電極１３の側面部にはシリコン窒化膜（Ｓｉ₃Ｎ₄）等でサイドウォールを形成してもよい。

次に、ＭＯＳトランジスタを覆うように、シリコン酸化膜（ＳｉＯ₂）からなる第１の層間絶縁膜２０を形成する。

次に、通常の方法を用いて、拡散層１２に接続する拡散層コンタクトプラグ１４を形成する。これらの拡散層コンタクトプラグは、第１の層間絶縁膜２０に、拡散層１２に達するコンタクトホールを形成し、このホール内が充填されるように、Ｎ型の不純物をドープした多結晶シリコンを形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法による研磨を行って、ホール外の多結晶シリコンを除去するともに、表面を平坦化することにより形成することができる。

拡散層コンタクトプラグ１４の上面を覆うように、シリコン酸化膜からなる厚さ５０ｎｍ程度の第２の層間絶縁膜３１を形成する。

以上のようにして図３（Ａ）及び図３（Ｂ）に示す構造を得ることができる。

次に、図４（Ａ）及び図４（Ｂ）に示すように、拡散層コンタクトプラグ１４の上面の径と同等またはそれ以下のサイズのスルーホール１０１を拡散層コンタクトプラグ１４上に形成し、このホールの底部開口全体にプラグ１４の上面を露出させる。その際、ビット線と接続するための拡散層コンタクトプラグ１４（図４（Ａ）及び（Ｂ）の中央のコンタクトプラグ）上には、スルーホール１０１を形成しない。すなわち、スルーホール１０１は、キャパシタと電気的に接続するための拡散層コンタクトプラグ１４上にのみ形成する。

次に、スルーホール１０１の底部および第２の層間絶縁膜３１を覆うように、スパッタによりコバルト（Ｃｏ）層を２０ｎｍ程度の厚さに形成し、引き続き６５０℃程度の窒素雰囲気中で熱処理を行うことにより、スルーホール１０１の底部にコバルトシリサイド（ＣｏＳｉ）層１０２を形成する。多結晶シリコンと反応しなかった余剰のコバルトは硫酸（Ｈ₂ＳＯ₄）等の薬液を使用して除去する。このようにして、図５（Ａ）及び図５（Ｂ）に示すように、コバルトシリサイド層１０２を形成することができる。このプロセスによれば、スルーホール１０１の底部にのみコバルトシリサイド層１０２を形成することができるため、シリサイド化による隣接コンタクトプラグ間のショートを防止することができる。また、第２の層間絶縁膜３１は膜厚が５０ｎｍ程度と薄いので、コバルト層形成時のステップカバレッジが良好であり、均一な膜厚のコバルトシリサイド層を容易に形成することができる。なお、コバルトの代りに、チタン（Ｔｉ）層をＣＶＤ法で形成した後に同様の熱処理を行い、スルーホール１０１の底部にチタンシリサイド（ＴｉＳｉ）層を形成してもよい。また、シリサイド層を形成可能な他の金属を用いて、その金属のシリサイド層を形成することもできる。

次に、図６（Ａ）及び図６（Ｂ）に示すように、タングステン（Ｗ）膜１０３を、ＣＶＤ法により、スルーホール１０１内に充填し、第２の層間絶縁膜３１を覆うように形成する。なお、図中において、先に形成したコバルトシリサイド層１０２は、図面の簡略化のため、タングステン膜１０３と区別されていない（以後の説明図においても同様）。

次に、図７（Ａ）及び図７（Ｂ）に示すように、タングステン膜１０３の表面をＣＭＰ法により研磨し、スルーホール１０１内にのみタングステン膜を残して、コバルトシリサイド層とタングステンからなる接続プラグ１５を形成する。本実施形態では、接続プラグ上部の金属層の材料はタングステンであり、接続プラグ底部の金属シリサイド層を形成するための金属材料がコバルトであり、両材料は異なるが、同じ金属材料を用いてもよい。

次に、図８（Ａ）及び図８（Ｂ）に示すように、厚さ６０ｎｍ程度のシリコン酸化膜からなる第３の層間絶縁膜３２を形成する（以後の説明図においては、第２の層間絶縁膜３１と第３の層間絶縁膜３２との境界は省略し、符号３０で示す）。

次に、図９（Ａ）及び図９（Ｂ）に示すように、中央の拡散層コンタクプラグ１４上に、ビット線コンタクトプラグ１６を形成するためのスルーホール１０４を形成する。

次に、図１０（Ａ）及び図１０（Ｂ）に示すように、上記の接続プラグ１５の形成と同様にして、スルーホール１０４内に、コバルトシリサイド層およびタングステン膜からなる２層構造のビット線コンタクトプラグ１６を形成する。コバルトシリサイド層の代りにチタンシリサイド層や他のシリサイド層を形成可能であり、タングステン膜の代わりにチタン膜や他の導電膜を形成可能である。なお、図中において、コバルトシリサイド層は、図面の簡略化のため、タングステン膜と区別されていない（以後の説明図においても同様）。

次に、図１１（Ａ）及び図１１（Ｂ）に示すように、通常の方法を用いて、タングステン膜を形成し、パターニングを行って、ビット線１７を形成する。ビット線１７は、ビット線コンタクトプラグ１６及び拡散層コンタクトプラグ１４を介して拡散層１２に接続している。この後に、ビット線の上面および側面にシリコン窒化膜等の保護膜を形成してもよい。

次に、以下のようにして、図１２（Ａ）及び図１２（Ｂ）に示す構造を形成する。

ビット線１７を覆うようにシリコン酸化膜等からなる第４の層間絶縁膜４０を形成する。この層間絶縁膜に、接続プラグ１５に達するスルーホールを形成し、このホールの底部開口全体に接続プラグ１５の上面を露出させる。次いで、このスルーホールが充填されるようにタングステン膜を形成する。スルーホール外部のタングステン膜をＣＭＰ法により除去して、容量コンタクトプラグ１８を形成する。この容量コンタクトプラグ１８は、図１２（Ａ）に示すようにビット線１７間に設けられるため、ビット線１７とショートしないように、スルーホールの開口寸法を小さくする必要がある。しかし、電気抵抗の低減の点から、スルーホール上部の開口寸法を下部より大きくし、すなわち、コンタクトホールを上部に比べて下部の開口寸法が小さくなるテーパー形状にすることが好ましい。

容量コンタクトプラグ１８の下端は、接続プラグ１５と接触しているが、容量コンタクトプラグ１８と接続プラグ１５は同一の金属（タングステン）で形成されているので、接触抵抗を低減できる。また、接続プラグ１５の下部寸法は、拡散層コンタクトプラグ１４の上面寸法と同等程度まで大きく設定できるので、当該接続プラグと拡散層コンタクトプラグ間の接触抵抗を低減できる。

また、容量コンタクトプラグ１８を形成するためのスルーホールの加工において、スルーホール形成前に接続プラグ１５を設けているため、この接続プラグの高さ分だけスルーホールを浅く形成できる。従って、スルーホールのアスペクト比が緩和され、エッチング加工が容易になるため、不具合の発生（例えばコンタクトホール底部まで完全に開口されていない等）を抑制でき、歩留まりを向上できる。

次に、通常の方法に従って、層間絶縁膜、キャパシタ等を形成して、ＤＲＡＭのメモリセルを完成する。キャパシタ用ホールの形成における層間絶縁膜のエッチング時の突き抜け防止を目的として、層間絶縁膜（例えばシリコン酸化膜）の形成前にストッパー絶縁膜（例えばシリコン窒化膜）を設けることができる。

キャパシタを構成する下部電極１１１は、容量コンタクトプラグ１８と接続される。容量コンタクトプラグ１８は、先に説明したように、ビット線１７とのショートを回避するために寸法を小さくする必要があるが、本実施形態の構造を適用することにより、キャパシタの下部電極と拡散層との間の接続経路における電気抵抗の上昇を抑制することが可能となる。

以下に、その他の実施形態として、ビット線と拡散層コンタクトプラグとの接続部において、容量コンタクトプラグと拡散層コンタクトプラグとの接続部と同様に接続プラグを設けた構造を説明する。

まず、前記の実施形態と同様にして図３（Ａ）及び図３（Ｂ）に示す構造を形成する。

次に、拡散層コンタクトプラグ１４の上面の径と同等またはそれ以下のサイズのスルーホール１０１を拡散層コンタクトプラグ１４上に形成する。その際、ビット線用の拡散層コンタクトプラグ上にも同時にスルーホールを設ける。次いで、前記の実施形態と同様にして、コバルトシリサイドとタングステンの積層構造からなる接続プラグ１５を形成する。このようにして、図１３（Ａ）及び図１３（Ｂ）に示すように、すべての拡散層コンタクトプラグ１４上に接続プラグ１５を形成する。

次に、図１４（Ａ）及び図１４（Ｂ）に示すように、接続プラグ１５を覆うように第３の層間絶縁膜を形成する。

次に、ビット線用の拡散層コンタクトプラグ上に形成された接続プラグ上に、当該接続プラグが露出するようにスルーホールを形成する。このスルーホールを埋め込むようにタングステン膜を形成し、ホール外のタングステン膜をＣＭＰ法により除去して、図１５（Ａ）及び図１５（Ｂ）に示すように、ホール内にビット線コンタクトプラグ１６を形成する。

以降の工程については、前記の実施形態と同様にしてＤＲＡＭのメモリセルを形成することができる。

この実施形態においては、キャパシタ用の拡散層コンタクトプラグ上に接続プラグを設けたことに加えて、ビット線用の拡散層コンタクトプラグ上にも接続プラグを設けている。したがって、製造時におけるばらつき等の影響でビット線コンタクトプラグの寸法が小さくなるような場合においても、接続部における電気抵抗の上昇を抑制することができる。

本発明は、ＤＲＡＭのメモリセルへの適用に限らず、多結晶シリコンから形成されたプラグと、金属から形成されたプラグとを接続する構造を有するものであれば適用することができる。特に、金属から形成されたプラグの基板平面方向の寸法が制限されるような場合（例えば、近接する配線層とのショートを回避するために寸法を縮小する必要がある場合）においては、本発明の適用により効果的に電気抵抗を下げることができる。

本発明の半導体装置の一例であるＤＲＡＭのメモリセル構造を示す断面図である。 図１に示すＤＲＡＭのメモリセル構造に対応する平面図である。 本発明による半導体装置の製造方法の一例を説明するための一連の工程後の断面図である。 図３に示す構造の形成工程に続く工程を説明するための断面図である。 図４に示す構造の形成工程に続く工程を説明するための断面図である。 図５に示す構造の形成工程に続く工程を説明するための断面図である。 図６に示す構造の形成工程に続く工程を説明するための断面図である。 図７に示す構造の形成工程に続く工程を説明するための断面図である。 図８に示す構造の形成工程に続く工程を説明するための断面図である。 図９に示す構造の形成工程に続く工程を説明するための断面図である。 図１０に示す構造の形成工程に続く工程を説明するための断面図である。 図１１に示す構造の形成工程に続く工程を説明するための断面図である。 本発明による半導体装置の製造方法の他の例を説明するための一連の工程後の断面図である。 図１３に示す構造の形成工程に続く工程を説明するための断面図である。 図１４に示す構造の形成工程に続く工程を説明するための断面図である。

符号の説明

１０ シリコン基板
１１ 素子分離領域
１２ Ｎ型拡散層
１３ ワード配線（ゲート電極）
１４ 拡散層コンタクトプラグ
１５ 接続プラグ（接続導電層）
１６ ビット線コンタクトプラグ
１７ ビット線
１８ 容量コンタクトプラグ
２０ 層間絶縁膜（第１の層間絶縁膜）
２１ 活性領域
３０ 層間絶縁膜（第２及び第３の層間絶縁膜）
３１ 第２の層間絶縁膜
３２ 第３の層間絶縁膜
４０ 層間絶縁膜（第４の層間絶縁膜）
４１ ストッパー絶縁膜
５０ 層間絶縁膜
１０１ スルーホール
１０２ コバルトシリサイド層
１０３ タングステン膜
１０４ スルーホール
１１１ キャパシタ下部電極
１１２ 誘電体膜
１１３ キャパシタ上部電極

Claims (10)

1. 不純物含有多結晶シリコンからなる第１の導電プラグと、
   金属からなる第２の導電プラグと、
   前記第１の導電プラグと前記第２の導電プラグを接続する接続導電層とを有し、
   前記接続導電層は、前記第１の導電プラグの端部に接続する金属シリサイド層と、該金属シリサイド層に積層され、前記第２の導電プラグの端部に接し且つ当該第２の導電プラグを構成する金属と同種の金属からなる金属層とを含む、半導体装置。
2. 前記第１の導電プラグの直上に前記接続導電層を介して前記第２の導電プラグが設けられている請求項１に記載の半導体装置。
3. 前記接続導電層は、その下面全体が前記第１の導電プラグ上端に接続されている請求項２に記載の半導体装置。
4. 前記第２の導電プラグは、その下面全体が前記接続導電層の上面に接している請求項２又は３に記載の半導体装置。
5. 前記接続導電層の前記金属シリサイド層がコバルトシリサイド又はチタンシリサイドで形成され、前記第２の導電プラグがタングステン又はチタンから形成されている請求項１から４のいずれかに記載の半導体装置。
6. 半導体基板と、該半導体基板上に設けられたゲート絶縁膜、該ゲート絶縁膜上に設けられたゲート電極および該ゲート電極両側に設けられた拡散層を有するＭＯＳトランジスタと、該ＭＯＳトランジスタの上方に設けられた下部電極、該下部電極上に設けられた誘電体膜および該誘電体膜を介して前記下部電極に対向配置された上部電極を有するキャパシタとを備えた半導体装置であって、
   前記ＭＯＳトランジスタの拡散層に接続された、不純物含有多結晶シリコンからなる第１の導電プラグと、
   前記キャパシタの下部電極に接続された金属からなる第２の導電プラグと、
   前記第１の導電プラグと前記第２の導電プラグを接続する接続導電層とを有し、
   前記接続導電層は、前記第１の導電プラグの上端部に接続する金属シリサイド層と、前記第２の導電プラグの下端部に接し且つ当該第２の導電プラグを構成する金属と同種の金属からなる金属層とを含む積層構造を有する半導体装置。
7. 第１の層間絶縁膜を形成し、該第１の層間絶縁膜に第１のスルーホールを形成し、該第１のスルーホール内に不純物含有多結晶シリコンからなる第１の導電プラグを形成する工程と、
   第２の層間絶縁膜を形成し、該第２の層間絶縁膜に、前記第１の導電プラグに達する第２のスルーホールを形成する工程と、
   前記第２のスルーホールの底に露出する第１の導電プラグを覆うように第１の金属膜を形成する工程と、
   熱処理を行って、前記第１の導電プラグを構成する不純物多結晶シリコンと前記第１の金属膜とを反応させて該第１の導電プラグ上に金属シリサイド層を形成し、余剰の第１の金属膜を除去する工程と、
   前記第２のスルーホールを充填するように第２の金属膜を形成し、該第２のスルーホールの外の第２の金属膜を除去して、該第２の金属膜からなる金属層と前記金属シリサイド層とを含む積層構造を有する接続導電層を形成する工程と、
   第３の層間絶縁膜として少なくとも一層の絶縁膜を形成し、該第３の層間絶縁膜に、前記接続導電層に達する第３のスルーホールを形成する工程と、
   前記第３のスルーホール内に、前記接続導電層の前記金属層を構成する金属と同種の金属からなり、該金属層に接する第２の導電プラグを形成する工程と、を有する半導体装置の製造方法。
8. 前記第２のスルーホールは、その底部開口全体に前記第１の導電プラグの上面が露出するように形成する請求項７に記載の半導体装置の製造方法。
9. 前記第３のスルーホールは、その底部開口全体に前記接続導電層の上面が露出するように形成する請求項７又は８に記載の半導体装置の製造方法。
10. 半導体基板と、該半導体基板上に設けられたゲート絶縁膜、該ゲート絶縁膜上に設けられたゲート電極および該ゲート電極両側に設けられた拡散層を有するＭＯＳトランジスタと、該ＭＯＳトランジスタの上方に設けられた下部電極、該下部電極上に設けられた誘電体膜および該誘電体膜を介して前記下部電極に対向配置された上部電極を有するキャパシタとを備えた半導体装置の製造方法であって、
    前記半導体基板上に前記ＭＯＳトランジスタを形成する工程と、
    第１の層間絶縁膜を形成し、該第１の層間絶縁膜に、前記拡散層に達する第１のスルーホールを形成し、該第１のスルーホール内に不純物含有多結晶シリコンからなる第１の導電プラグを形成する工程と、
    第２の層間絶縁膜を形成し、該第２の層間絶縁膜に、前記第１の導電プラグに達する第２のスルーホールを形成する工程と、
    前記第２のスルーホールの底に露出する第１の導電プラグを覆うように第１の金属膜を形成する工程と、
    熱処理を行って、前記第１の導電プラグを構成する不純物多結晶シリコンと前記第１の金属膜とを反応させて該第１の導電プラグ上に金属シリサイド層を形成し、余剰の第１の金属層を除去する工程と、
    前記第２のスルーホールを充填するように第２の金属膜を形成し、該第２のスルーホールの外の第２の金属膜を除去して、該第２の金属膜からなる金属層と前記金属シリサイド層とを含む積層構造を有する接続導電層を形成する工程と、
    第３の層間絶縁膜として少なくとも一層の絶縁膜を形成し、該第３の層間絶縁膜に、前記接続導電層に達する第３のスルーホールを形成する工程と、
    前記第３のスルーホール内に、前記接続導電層の前記金属層を構成する金属と同種の金属からなり、該金属層に接する第２の導電プラグを形成する工程と、
    前記第２の導電プラグに下部電極が接続する前記キャパシタを形成する工程と、を有する半導体装置の製造方法。

Images