JPH11260082A - 複数のしきい電圧を有するメモリのセンシング回路 - Google Patents
複数のしきい電圧を有するメモリのセンシング回路Info
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- JPH11260082A JPH11260082A JP713599A JP713599A JPH11260082A JP H11260082 A JPH11260082 A JP H11260082A JP 713599 A JP713599 A JP 713599A JP 713599 A JP713599 A JP 713599A JP H11260082 A JPH11260082 A JP H11260082A
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Abstract
の間隔を最適化し得る、複数のしきい電圧を有するメモ
リのセンシング回路を提供しようとするものである。 【解決手段】メモリ100 に連結された電流ミラー200
と、電流ミラー200 に出力端が連結され、メモリセルと
は異なる分布特性のしきい電圧に変換する第1量子化電
圧発生回路301 と、第1量子化電圧発生回路301 の接地
電圧VSS に代えて量子化電圧の間隔の半分の電源電圧VR
EF/2が印加される第2量子化電圧発生回路30と、電流ミ
ラー200 ,第1量子化電圧発生回路301 及び第2量子化
電圧発生回路302 が共通連結されたノードから出力され
た電圧と基準電圧分配器400 から出力された基準電圧と
を比較する比較部500 と、比較部500 の出力をデコーデ
ィングして出力するデコーディング論理回路600 と、を
含んでセンシング回路を構成した。
Description
を有するメモリをセンシングする回路に係るもので、詳
しくは、各しきい電圧の分布幅とそれら分布幅間の間隔
とを、センシングに適した特性に変換して判読させるセ
ンシング回路に関する。
リにおいて、各メモリセルの各しきい電圧は、製造ばら
つきや温度変化等によってそれぞれ多様な分布を示すこ
とになる。そして、各しきい電圧の分布の幅(各しきい
電圧のばらつき範囲)を減らすか、又は、各分布幅間の
間隔を広げることによりセンシング動作の信頼度を向上
させることができる。
グ回路としては、従来、図3に示すようなものがあっ
た。図3に示すセンシング回路は、ソースに供給電圧VD
D が印加され、ゲートがドレインに共通連結されてメモ
リセルに連結された第1PMOSトランジスタPM1と、該第
1PMOSトランジスタPM1のドレインがそれぞれ第1入力
端に連結される一方、各基準電圧Vref1,Vref2,Vref3 が
第2入力端にそれぞれ印加され、前記第1入力端,第2
入力端にそれぞれ印加される電圧を比較してそれぞれに
出力電圧VO1,VO2,VO3 を出力する比較器COM1,COM2,COM3
と、から構成される。
は、しきい電圧をセンシングするため、複数の基準電圧
(又は基準電流)を用いているが、製造ばらつきや温度
変化等の影響で分布特性が変化するしきい電圧をそのま
ま比較させているため、しきい電圧の数が多い場合やセ
ンシング回路に印加される電圧が低電圧になると、正確
なセンシングが困難になるという問題があった。
シング回路として図4に示すようなものが開発されてい
る。図4に示すセンシング回路は、一方側端子がメモリ
10に連結された電流ミラー20と、該電流ミラー20の他方
側端子に出力が連結された量子化電圧発生回路30と、前
記電流ミラー20及び量子化電圧発生回路30に一方側端子
が共通連結される一方、他方側端子は基準電圧分配器60
に連結され、両方側端子からの出力電圧を比較する比較
部40と、該比較部40から出力した信号をデコーディング
するデコーディング論理回路50と、から構成される。
ートとが共通連結され供給電圧VDDが印加される第1PMOS
トランジスタPM21と、ゲートがドレインに共通連結さ
れ、前記メモリ10に連結された第2PMOS トランジスタPM
22と、から構成される。
に示すように、ソースが接地電圧VSS に、ドレインが基
準電流電源IREFに連結され、かつ、ゲートとドレインが
共通連結された第1NMOS トランジスタNM31と、該第1NMO
S トランジスタNM31のゲートにゲートが共通連結され、
各ドレインが接地電圧VSS に連結された複数個のNMOSト
ランジスタNM32〜NM35と、ゲートがドレインに共通連結
されたNMOSトランジスタNM36と、該NMOSトランジスタNM
36のソースにゲートが連結され、ドレインがNMOSトラン
ジスタNM36のドレインに共通連結されたNMOSトランジス
タNM37と、該NMOSトランジスタNM37のソースにゲートが
連結され、ドレインが前記各NMOSトランジスタNM36,NM
37のドレインに共通連結されたNMOSトランジスタNM38
と、から構成される。
路の作用を以下に説明する。図4及び図5に示したセン
シング回路は、メモリの有するしきい電圧の不確実性に
鑑み、しきい電圧の分布に量子化技法を適用する量子化
電圧発生回路30から量子化電圧を発生させ、該量子化
電圧の値に基づき、メモリのしきい電圧の判読を行うも
のである。
に示すような実際の各しきい電圧の分布を、図6(B)
に示すような量子化されたしきい電圧(V0,V1,……V
n)に変換することを意味する。
化電圧発生回路30の入力端子電流と出力端子電流間のス
テップシェイプ関数(Step shape function) 曲線は、図
6(C)に示したように、関数曲線の斜めの部分が各し
きい電圧(V0,V1,……V n)の分布に対応し、各電流
分布ΔI0 〜ΔI3 は、量子化された各しきい電圧(V
0,V1,……V n)に対応してマッピング(Maping)され
ている。
(V0,V1,……V n)の分布は、各電流分布ΔI0 〜Δ
I3 毎の傾き部分によって決定され、傾きが急になれば
なるほど又傾き部分の幅が狭くなるほどマッピングされ
るしきい電圧(V0,V1,……Vn)の分布は狭くなる。
に示す回路構成によって、所定電圧レベルのシフト区間
までは、電流電源に流入しようとする電流を遮断し、入
力出力の両端の電圧が所定電圧以上に増加すると遮断し
ていた電流を通過させる過程を順次繰り返して行うこと
により達成される。
化電圧発生回路30を用いて、本来のしきい電圧分布とは
無関係な分布を有する出力を得ることができる。即ち、
例えば、4個のしきい電圧分布を有するメモリの各しき
い電圧分布を量子化する場合、量子化電圧発生回路30の
各トランジスタのサイズが同様であると仮定すると、カ
スコード電流電源を構成するNMOSトランジスタNM36はダ
イオード接続され、その他の各NMOSトランジスタNM37,
NM38のゲートはそれぞれNMOSトランジスタNM36,NM37の
ソースに連結されたため、電流ミラーを構成するNMOSト
ランジスタNM32が所定の電流を流し始めるときの出力電
圧V0は飽和電圧Vsatになり、最初のカスコード電流電源
を構成する各NMOSトランジスタNM33,NM36の電路がター
ンオンされる電圧は前記NMOSトランジスタNM36のしきい
電圧になり、1番目にカスコード電流電源が飽和され始
める電圧V1は、量子化電圧発生回路30の基準電圧Vrefに
前記飽和電圧Vsatを加えた値になる。
電圧V2は、2倍の基準電圧Vrefに飽和電圧Vsatを加えた
値になり、3番目に飽和され始める電圧V3は、3倍の基
準電圧Vrefに飽和電圧Vsatを加えた値になるため、図6
(C)に示したように、マッピングされたしきい電圧に
対する出力電流は、タミナール電圧の増加により、急に
増加する階段状に描かれる。
基準電流Iref,基準電圧Vref及び各トランジスタの大き
さを調節することにより変化するため、基準電流Iref,
基準電圧Vref及び各トランジスタの大きさを適宜設定す
ることで、メモリのしきい電圧をセンシングに適した電
圧特性に変換して判読させることができ、メモリのセン
シング動作を正確に行うことができるものである。
特性により量子化電圧発生回路30で決定されたメモリセ
ルのしきい電圧分布の出力は、図4に示したように、比
較器40に入力され、前記基準電圧分配器60から出力さ
れる各基準電圧(Vref1,Vref2,Vref3) と比較され、出力
が複数のしきい電圧(V0,V1,V2,V3) 中の何れに該当する
かが判読され、該判読された各出力(X1,X2,X3)は、
デコーディング論理回路50によりディジタル化され、デ
ィジタル値MSB,LSBとして出力される。
力される各基準電圧(Vref1,Vref2,Vref3) は、メモリセ
ルの本来のしきい電圧分布特性とは関係なく電圧マッピ
ング電流電源の特性によりマッピングされたしきい電圧
(V0,V1,V2,V3) の特性(図6(B)参照)により決定さ
れるため、複数のしきい電圧(V0,V1,V2,V3) を確実に判
読できる値として設定し得る。
は、それぞれ次式のように決定される。 Vref1 =(V0+V1)/2 Vref2 =(V1+V2)/2 Vref3 =(V2+V3)/2 また、上式のようにして決定される各基準電圧(Vref1,V
ref2,Vref3) は、メモリの有するしきい電圧の数がn個
である場合、n−1個だけ必要になる。
来の複数のしきい電圧を有するメモリのセンシング回路
においては、メモリセルに貯蔵し得るしきい電圧の数が
増加するほど、しきい電圧の分布幅が広くなり、かつ、
しきい電圧の各分布幅間の間隔が狭くなるため、たとえ
量子化電圧発生回路30を用いて本来のしきい電圧分布と
は無関係な分布を有する出力を得ることができたとして
も、1つのメモリセルに貯蔵し得るしきい電圧の数が制
限され、また、しきい電圧の数が大きいとセンシングの
信頼度が低下するという不都合な点があった。
きい電圧の分布幅と各分布幅間の間隔とが、基準電圧Vr
efの最小値である各トランジスタのしきい電圧により制
限されるため、例えば、3.3Vの外部電源電圧下では、4
個以上のしきい電圧の各分布幅とそれら各分布幅間の間
隔のセンシングができないという不都合な点があった。
の間隔が回路を構成するトランジスタの素子特性上、ト
ランジスタのしきい電圧より大きくならなければならな
いため、メモリのしきい電圧の数が多くなるほど、低電
圧でセンシングを行うことが困難になり、センシングの
信頼度及びセンシングの速度が低下するという不都合な
点があった。
に鑑みてなされたもので、各しきい電圧の分布幅をより
減らし、分布幅間の間隔をより拡大し、しきい電圧の分
布数と構成素子の特性とに関係なく低電圧でも正確にセ
ンシングを行い得る複数のしきい電圧を有するメモリの
センシング回路を提供することを目的とする。
るため請求項1に係る複数のしきい電圧を有するメモリ
セルのセンシング回路においては、選択されたメモリセ
ルのビットラインに流れる電流を入力し、予め設定され
た特性に基づく量子化によりメモリセルにおけるしきい
電圧の分布特性とは異なる分布特性のしきい電圧に変換
する量子化電圧発生回路として、第1量子化電圧発生回
路と、該第1量子化電圧発生回路に対して量子化電圧を
量子化電圧の間隔の半分だけシフトさせた第2量子化電
圧発生回路と、を備え、前記第1量子化電圧発生回路の
出力と前記第2量子化電圧発生回路の出力との加算値
を、複数の基準値とそれぞれに比較してしきい電圧を判
読するよう構成した。
きい電圧を有するメモリセルのセンシング回路は、供給
電源電圧により駆動され、一方側端子がメモリに連結さ
れた電流ミラーと、該電流ミラーの他方側端子に出力端
が連結され、予め設定された特性に基づく量子化により
メモリセルにおけるしきい電圧の分布特性とは異なる分
布特性のしきい電圧に変換する第1量子化電圧発生回路
と、前記電流ミラーの他方側端子に出力端が連結され、
予め設定された特性に基づく量子化によりメモリセルに
おけるしきい電圧の分布特性とは異なる分布特性のしき
い電圧に変換する回路であって、前記第1量子化電圧発
生回路に対して量子化電圧を量子化電圧の間隔の半分だ
けシフトさせた第2量子化電圧発生回路と、前記電流ミ
ラー,第1量子化電圧発生回路及び第2量子化電圧発生
回路が共通連結されたノードから出力された電圧と基準
電圧分配器から出力された各基準電圧とを比較する比較
部と、該比較部の出力をデコーディングしてデジタル値
に出力するデコーディング論理回路と、を備えて構成さ
れる。
電圧発生回路が、前記第1量子化電圧発生回路の回路構
成の接地電圧に代えて、量子化電圧の間隔の半分の電源
電圧を印加する構成の回路からなる構成とした。
配器が、量子化電圧の間隔それぞれにおける中間値であ
る各基準電圧を発生する構成とした。
を用いて説明する。本発明に係る複数のしきい電圧を有
するメモリのセンシング回路は、図1に示したように、
複数のしきい電圧を有する複数個のメモリセルからなる
不揮発性メモリ100と、前記複数個のメモリセル中、
選択されたメモリセルのビットラインに流れる電流を伝
達する電流ミラー200 と、2個の量子化電圧発生回路3
01,302の出力を共通連結した複合量子化電圧発生
回路300 と、該複合量子化電圧発生回路300により生
成された各電圧分布の中間値を有する各基準電圧を出力
する基準電圧分配器400 と、該基準電圧分配器400の
出力が一方側端子に入力され、他方側端子に前記複合量
子化電圧発生回路300の出力が入力される、少なくと
も1個以上の電圧比較器を備えた比較部500と、該比
較部500から出力する信号をデコーディングしてデジ
タル値(LSB,MSB) に出力するデコーディング論理回路6
00と、を包含して構成されている。
0は、前記図5に示した構成を備え、前記選択されたメ
モリセルのしきい電圧の分布による電流の分布を、前記
しきい電圧の分布より狭い電圧分布に属するように変
え、しきい電圧の各分布間の間隔を任意に変化させて出
力する第1量子化電圧発生回路301と、該第1量子化
電圧発生回路301と同様に構成されるが、前記第1量
子化電圧発生回路301の構成における接地電圧VSS の
代わりに、量子化電圧の間隔に相当する基準電圧Vrefの
半分の電圧を印加するための電源電圧に連結された第2
量子化電圧発生回路302と、を備えて構成されてい
る。
複数のしきい電圧を有するメモリのセンシング回路の動
作に対し説明する。メモリ100のしきい電圧が電流ミ
ラー200により複合量子化電圧発生回路300に入力
されてマッピングされ、第1量子化電圧発生回路301
では図2(A)に示したように、マッピングされたしき
い電圧V0,V1,V2,V3(量子化電圧)に対して出力電流が急
に増加する階段状になる。
れたしきい電圧V0,V1,V2,V3 (量子化電圧)に、該量子
化電圧の間隔に相当する基準電圧Vrefの1/2を加えた
量子化電圧V0+Vref, V1+Vref, V2+Vref, V3+Vrefに
対する電流を、図2(B)に示した階段状にさせる。
出力は、図2(A)に図2(B)を加えた、図2(C)
に示したようになり、これは、第1量子化電圧発生回路
301のみでしきい電圧の量子化を行わせ場合に比べ
て、各電流分布ΔI0 〜ΔIn毎の傾き部分の電圧幅を
半分にし、しきい電圧(V0,V1,V2,V3)の分布幅が半分に
減少されることを示す。
路300は、第1量子化電圧発生回路301と共に、接
地電圧VSS の代わりに基準電圧Vrefの半分の電圧が印加
される第2電圧回路302を備え、これら量子化電圧発
生回路301,302の出力を共通連結させるようにし
たことで、しきい電圧の分布幅がより狭い電圧特性に変
換して、比較部500に出力させることができるもので
ある。
生回路300から出力されるしきい電圧の分布を、基準
電圧分配器400から出力する基準電圧Vref1〜Vref7
とそれぞれ比較する。そして、前記比較部500の電圧
比較器の出力が、デコーディング論理回路600に印可
され、該デコーディング論理回路600でディジタル化
されてディジタル値LSB、MSBに出力される。
い電圧V0,V1,V2,V3 と電圧(V0+Vref, V1+Vref, V2+
Vref, V3+Vref )との間の中間値に設定される。
の発明に係るセンシング回路によれば、しきい電圧の分
布幅を、基準電圧の最小値である各トランジスタのしき
い電圧に制限されることなくより狭くできるため、低電
圧下においても正確にメモリのセンシングを行い得ると
いう効果がある。
な構成によって電圧分布を細分化し得るという効果があ
る。更に、請求項4記載の発明によれば、各しきい電圧
をより確実に判読できるという効果がある。
のセンシング回路の実施の形態を示す回路図である。
示したグラフである。
ある。
である。
る。
フである。
Claims (4)
- 【請求項1】選択されたメモリセルのビットラインに流
れる電流を入力し、予め設定された特性に基づく量子化
によりメモリセルにおけるしきい電圧の分布特性とは異
なる分布特性のしきい電圧に変換する量子化電圧発生回
路として、第1量子化電圧発生回路と、該第1量子化電
圧発生回路に対して量子化電圧を量子化電圧の間隔の半
分だけシフトさせた第2量子化電圧発生回路と、を備
え、前記第1量子化電圧発生回路の出力と前記第2量子
化電圧発生回路の出力との加算値を、複数の基準値とそ
れぞれに比較してしきい電圧を判読するよう構成したこ
とを特徴とする複数のしきい電圧を有するメモリのセン
シング回路。 - 【請求項2】供給電源電圧により駆動され、一方側端子
がメモリに連結された電流ミラーと、 該電流ミラーの他方側端子に出力端が連結され、予め設
定された特性に基づく量子化によりメモリセルにおける
しきい電圧の分布特性とは異なる分布特性のしきい電圧
に変換する第1量子化電圧発生回路と、 前記電流ミラーの他方側端子に出力端が連結され、予め
設定された特性に基づく量子化によりメモリセルにおけ
るしきい電圧の分布特性とは異なる分布特性のしきい電
圧に変換する回路であって、前記第1量子化電圧発生回
路に対して量子化電圧を量子化電圧の間隔の半分だけシ
フトさせた第2量子化電圧発生回路と、 前記電流ミラー,第1量子化電圧発生回路及び第2量子
化電圧発生回路が共通連結されたノードから出力された
電圧と基準電圧分配器から出力された各基準電圧とを比
較する比較部と、 該比較部の出力をデコーディングしてデジタル値に出力
するデコーディング論理回路と、 を備えて構成されることを特徴とする複数のしきい電圧
を有するメモリのセンシング回路。 - 【請求項3】前記第2量子化電圧発生回路が、前記第1
量子化電圧発生回路の回路構成の接地電圧に代えて、量
子化電圧の間隔の半分の電源電圧を印加する構成の回路
からなることを特徴とする請求項2記載の複数のしきい
電圧を有するメモリのセンシング回路。 - 【請求項4】前記基準電圧分配器が、量子化電圧の間隔
それぞれにおける中間値である各基準電圧を発生するこ
とを特徴とする請求項2又は3に記載の複数のしきい電
圧を有するメモリのセンシング回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1140/1998 | 1998-01-16 | ||
KR1019980001140A KR100280428B1 (ko) | 1998-01-16 | 1998-01-16 | 다수의문턱전압을가지는메모리셀을센싱하는회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11260082A true JPH11260082A (ja) | 1999-09-24 |
JP3125189B2 JP3125189B2 (ja) | 2001-01-15 |
Family
ID=19531591
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP713599A Expired - Fee Related JP3125189B2 (ja) | 1998-01-16 | 1999-01-14 | 複数のしきい電圧を有するメモリのセンシング回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5943272A (ja) |
JP (1) | JP3125189B2 (ja) |
KR (1) | KR100280428B1 (ja) |
DE (1) | DE19839108C2 (ja) |
TW (1) | TW385447B (ja) |
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- 1998-07-14 TW TW087111426A patent/TW385447B/zh not_active IP Right Cessation
- 1998-07-30 US US09/124,915 patent/US5943272A/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
TW385447B (en) | 2000-03-21 |
DE19839108A1 (de) | 1999-07-29 |
US5943272A (en) | 1999-08-24 |
JP3125189B2 (ja) | 2001-01-15 |
KR100280428B1 (ko) | 2001-02-01 |
KR19990065715A (ko) | 1999-08-05 |
DE19839108C2 (de) | 2003-02-06 |
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