JP3125190B2 - メモリセルセンシング回路及びメモリセルセンシング方法 - Google Patents
メモリセルセンシング回路及びメモリセルセンシング方法Info
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルセンシ
ング回路及びメモリセルセンシング方法に係るもので、
詳しくは、電流の流れるブランチ数を減らし、電流の消
耗を減らし得るメモリセルセンシング回路及びメモリセ
ルセンシング方法に関するものである。
ング回路及びメモリセルセンシング方法に係るもので、
詳しくは、電流の流れるブランチ数を減らし、電流の消
耗を減らし得るメモリセルセンシング回路及びメモリセ
ルセンシング方法に関するものである。
【０００２】
【従来の技術】従来、異なるしきい値電圧をそれぞれ有
する各メモリセルの各しきい値電圧をセンシングするた
めのメモリセルセンシング回路として、例えば、各メモ
リセルが４つのしきい値電圧ＶＴＨ１，ＶＴＨ２，ＶＴ
Ｈ３，ＶＴＨ４の内のいずれかのしきい値電圧を有する
場合には、図４に示したように、電源電圧ＶＣＣがソー
ス端子に印加し、ゲート端子及びドレイン端子が連結さ
れたＰＭＯＳトランジスタＰＭ１１と、該ＰＭＯＳトラ
ンジスタＰＭ１１のドレイン端子にドレイン端子が連結
されたＮＭＯＳトランジスタＮＭ１１及び該ＮＭＯＳト
ランジスタＮＭ１１のゲート端子に出力端が連結された
インバータＩＮＶ１１を有したビットライン調整回路
（Bitline Regulation Circuit）１と、該調整回路１に
連結されて、メモリ４の特定のメモリセルを選択してビ
ットラインに連結させるビットライン選択回路２と、電
源電圧ＶＣＣが各ソース端子に印加し、各ゲート端子が
共通連結されて前記ＰＭＯＳトランジスタＰＭ１１のゲ
ート端子に連結された各ＰＭＯＳトランジスタＰＭ１２
〜ＰＭ１４と、それらのＰＭＯＳトランジスタＰＭ１２
〜ＰＭ１４のドレイン端子にソース端子が夫々連結さ
れ、各ドレイン端子が接地された各ＮＭＯＳトランジス
タＮＭ１２〜ＮＭ１４と、各ドレイン端子が３つの異な
る基準電流ＩＲＥＦ１，ＩＲＥＦ２，ＩＲＥＦ３を出力
する定電流源に夫々連結され、各ソース端子は接地さ
れ、各ゲート端子はドレイン端子に連結されて、前記各
ＮＭＯＳトランジスタＮＭ１２〜ＮＭ１４のゲート端子
に夫々連結された各ＮＭＯＳトランジスタＮＭ１５〜Ｎ
Ｍ１７と、前記各ＰＭＯＳトランジスタＰＭ１２〜ＰＭ
１４と各ＮＭＯＳトランジスタＮＭ１２〜ＮＭ１４間に
連結されて、ＰＭＯＳトランジスタＰＭ１２〜ＰＭ１４
の各ドレイン端子からの出力を反転して出力する各イン
バータＩＮＶ１２〜ＩＮＶ１４と、それらの各インバー
タＩＮＶ１２〜ＩＮＶ１４の出力を２ビットのディジタ
ル信号に変換して出力するコーディング論理回路３と、
を備えて構成されていた。
する各メモリセルの各しきい値電圧をセンシングするた
めのメモリセルセンシング回路として、例えば、各メモ
リセルが４つのしきい値電圧ＶＴＨ１，ＶＴＨ２，ＶＴ
Ｈ３，ＶＴＨ４の内のいずれかのしきい値電圧を有する
場合には、図４に示したように、電源電圧ＶＣＣがソー
ス端子に印加し、ゲート端子及びドレイン端子が連結さ
れたＰＭＯＳトランジスタＰＭ１１と、該ＰＭＯＳトラ
ンジスタＰＭ１１のドレイン端子にドレイン端子が連結
されたＮＭＯＳトランジスタＮＭ１１及び該ＮＭＯＳト
ランジスタＮＭ１１のゲート端子に出力端が連結された
インバータＩＮＶ１１を有したビットライン調整回路
（Bitline Regulation Circuit）１と、該調整回路１に
連結されて、メモリ４の特定のメモリセルを選択してビ
ットラインに連結させるビットライン選択回路２と、電
源電圧ＶＣＣが各ソース端子に印加し、各ゲート端子が
共通連結されて前記ＰＭＯＳトランジスタＰＭ１１のゲ
ート端子に連結された各ＰＭＯＳトランジスタＰＭ１２
〜ＰＭ１４と、それらのＰＭＯＳトランジスタＰＭ１２
〜ＰＭ１４のドレイン端子にソース端子が夫々連結さ
れ、各ドレイン端子が接地された各ＮＭＯＳトランジス
タＮＭ１２〜ＮＭ１４と、各ドレイン端子が３つの異な
る基準電流ＩＲＥＦ１，ＩＲＥＦ２，ＩＲＥＦ３を出力
する定電流源に夫々連結され、各ソース端子は接地さ
れ、各ゲート端子はドレイン端子に連結されて、前記各
ＮＭＯＳトランジスタＮＭ１２〜ＮＭ１４のゲート端子
に夫々連結された各ＮＭＯＳトランジスタＮＭ１５〜Ｎ
Ｍ１７と、前記各ＰＭＯＳトランジスタＰＭ１２〜ＰＭ
１４と各ＮＭＯＳトランジスタＮＭ１２〜ＮＭ１４間に
連結されて、ＰＭＯＳトランジスタＰＭ１２〜ＰＭ１４
の各ドレイン端子からの出力を反転して出力する各イン
バータＩＮＶ１２〜ＩＮＶ１４と、それらの各インバー
タＩＮＶ１２〜ＩＮＶ１４の出力を２ビットのディジタ
ル信号に変換して出力するコーディング論理回路３と、
を備えて構成されていた。
【０００３】このように構成された従来のメモリセルセ
ンシング回路の動作を説明すると、次のようである。先
ず、ビットライン選択回路２により、複数のメモリセル
を有するメモリ４内の特定のメモリセルが選択される
と、該選択されたメモリセルのドレイン端子がビットラ
インに連結される。
ンシング回路の動作を説明すると、次のようである。先
ず、ビットライン選択回路２により、複数のメモリセル
を有するメモリ４内の特定のメモリセルが選択される
と、該選択されたメモリセルのドレイン端子がビットラ
インに連結される。
【０００４】次いで、ビットライン調整回路１は、前記
メモリセルの電流を一定に維持させ、該一定に維持され
たメモリセルの電流を示すセル電流ＩＣＥＬＬは、各Ｐ
ＭＯＳトランジスタＰＭ１２〜ＰＭ１４の電流ミラーに
印加される。
メモリセルの電流を一定に維持させ、該一定に維持され
たメモリセルの電流を示すセル電流ＩＣＥＬＬは、各Ｐ
ＭＯＳトランジスタＰＭ１２〜ＰＭ１４の電流ミラーに
印加される。
【０００５】メモリセル電流ＩＣＥＬＬは、前記各ＰＭ
ＯＳトランジスタＰＭ１２〜ＰＭ１４と各ＮＭＯＳトラ
ンジスタＮＭ１２〜ＮＭ１４間で３つの基準電流ＩＲＥ
Ｆ１，ＩＲＥＦ２，ＩＲＥＦ３と比較される。その結
果、例えば、セル電流ＩＣＥＬＬが基準電流ＩＲＥＦ
１，ＩＲＥＦ２，ＩＲＥＦ３よりも大きいと、比較値Ｓ
Ａ０，ＳＡ１，ＳＡ２は、全て“０”になる。
ＯＳトランジスタＰＭ１２〜ＰＭ１４と各ＮＭＯＳトラ
ンジスタＮＭ１２〜ＮＭ１４間で３つの基準電流ＩＲＥ
Ｆ１，ＩＲＥＦ２，ＩＲＥＦ３と比較される。その結
果、例えば、セル電流ＩＣＥＬＬが基準電流ＩＲＥＦ
１，ＩＲＥＦ２，ＩＲＥＦ３よりも大きいと、比較値Ｓ
Ａ０，ＳＡ１，ＳＡ２は、全て“０”になる。
【０００６】各比較値ＳＡ０，ＳＡ１，ＳＡ２は、コー
ディング論理回路３に印加されてコーディングされ、２
ビットのデータＤ０，Ｄ１が、例えば、Ｄ０＝１，Ｄ１
＝０で出力される。
ディング論理回路３に印加されてコーディングされ、２
ビットのデータＤ０，Ｄ１が、例えば、Ｄ０＝１，Ｄ１
＝０で出力される。
【０００７】即ち、図４に示す回路構成では、図５に示
すように、しきい値電圧ＶＴＨ４より高い固定されたワ
ードライン電圧ＶＷＬを所望のメモリセルのワードライ
ンに印加することにより、４つのしきい値電圧ＶＴＨ１
〜ＶＴＨ４に対応して４つの異なるセル電流ＩＬＥＶＥ
Ｌ１〜ＩＬＥＶＥＬ４のいずれかが発生するので、発生
したセル電流を３つの基準電流ＩＲＥＦ１〜ＩＲＥＦ３
を用いて２ビットのデータに変換している。
すように、しきい値電圧ＶＴＨ４より高い固定されたワ
ードライン電圧ＶＷＬを所望のメモリセルのワードライ
ンに印加することにより、４つのしきい値電圧ＶＴＨ１
〜ＶＴＨ４に対応して４つの異なるセル電流ＩＬＥＶＥ
Ｌ１〜ＩＬＥＶＥＬ４のいずれかが発生するので、発生
したセル電流を３つの基準電流ＩＲＥＦ１〜ＩＲＥＦ３
を用いて２ビットのデータに変換している。
【０００８】また、固定されたワードライン電圧ＶＷＬ
の代わりに、図５に示すような、ワードライン電圧ＶＷ
Ｌよりも小さい３つの異なるワードライン電圧ＶＷＬ１
〜ＶＷＬ３を順次印加する場合も考えられるが、例え
ば、ワードライン電圧ＶＷＬ３の印加時には最も低いし
きい値電圧ＶＴＨ１を有するメモリセルに対して最も大
きいセル電流ＩＬＥＶＥＬ１が流れるため、電流の消耗
が大きい。
の代わりに、図５に示すような、ワードライン電圧ＶＷ
Ｌよりも小さい３つの異なるワードライン電圧ＶＷＬ１
〜ＶＷＬ３を順次印加する場合も考えられるが、例え
ば、ワードライン電圧ＶＷＬ３の印加時には最も低いし
きい値電圧ＶＴＨ１を有するメモリセルに対して最も大
きいセル電流ＩＬＥＶＥＬ１が流れるため、電流の消耗
が大きい。
【０００９】
【発明が解決しようとする課題】然るに、このように構
成された従来のメモリセルセンシング回路においては、
固定化されたワードライン電圧ＶＷＬを利用する場合に
は、大きなセル電流が発生するため、センシング動作時
の電流の消耗が多い。
成された従来のメモリセルセンシング回路においては、
固定化されたワードライン電圧ＶＷＬを利用する場合に
は、大きなセル電流が発生するため、センシング動作時
の電流の消耗が多い。
【００１０】また、各メモリセルに設定されるしきい値
電圧をセンシングするためのしきい値電圧の数が増加す
ると、電流の流れるブランチ数も相対的に増加するた
め、回路の大きさが大きくなるという不都合な点があっ
た。
電圧をセンシングするためのしきい値電圧の数が増加す
ると、電流の流れるブランチ数も相対的に増加するた
め、回路の大きさが大きくなるという不都合な点があっ
た。
【００１１】また、セル電流ＩＣＥＬＬは、複数のセン
シングラインに夫々流れるようになっているため、電流
の消耗が甚だしい。そこで、本発明は、このような従来
の課題に鑑みてなされたもので、メモリセルのしきい値
電圧をセンシングするための回路の大きさ及び消耗電力
を減らし、かつ、低電圧下でもセンシングできるメモリ
セルセンシング回路及びメモリセルセンシング方法を提
供することを目的とする。
シングラインに夫々流れるようになっているため、電流
の消耗が甚だしい。そこで、本発明は、このような従来
の課題に鑑みてなされたもので、メモリセルのしきい値
電圧をセンシングするための回路の大きさ及び消耗電力
を減らし、かつ、低電圧下でもセンシングできるメモリ
セルセンシング回路及びメモリセルセンシング方法を提
供することを目的とする。
【００１２】
【課題を解決するための手段】このような目的を達成す
るため、本発明の請求項１に係るメモリセルセンシング
回路は、しきい値電圧がそれぞれ設定された複数のメモ
リセルを有するメモリと、前記しきい値電圧に応じた複
数のワードライン電圧を設定し、前記各ワードライン電
圧を、前記しきい値電圧のセンシング動作毎に、前記メ
モリのうちの所望のメモリセルが連結するワードライン
に出力するワードライン電圧設定手段と、前記所望のメ
モリセルが連結されたビットラインを選択するビットラ
イン選択手段と、前記ビットライン選択手段により選択
されたビットラインを導通又は遮断するスイッチング手
段と、前記選択されたビットラインが導通しているとき
に、基準電流と前記しきい値電圧のセンシング動作毎に
入力するセル電流とを比較して、その比較結果を出力す
るセンスアンプと、該センスアンプから出力する比較結
果をラッチして、前記比較結果に応じた出力を発生する
ラッチ手段と、前記ラッチ手段の出力に応じて、前記ビ
ットライン選択手段で選択されたビットラインに連結す
るメモリセルのしきい値電圧を判定するしきい値電圧判
定手段と、を備え、前記しきい値電圧判定手段でしきい
値電圧が判定されたときに、前記スイッチング手段によ
り、前記選択されたビットラインを遮断する構成とし
た。
るため、本発明の請求項１に係るメモリセルセンシング
回路は、しきい値電圧がそれぞれ設定された複数のメモ
リセルを有するメモリと、前記しきい値電圧に応じた複
数のワードライン電圧を設定し、前記各ワードライン電
圧を、前記しきい値電圧のセンシング動作毎に、前記メ
モリのうちの所望のメモリセルが連結するワードライン
に出力するワードライン電圧設定手段と、前記所望のメ
モリセルが連結されたビットラインを選択するビットラ
イン選択手段と、前記ビットライン選択手段により選択
されたビットラインを導通又は遮断するスイッチング手
段と、前記選択されたビットラインが導通しているとき
に、基準電流と前記しきい値電圧のセンシング動作毎に
入力するセル電流とを比較して、その比較結果を出力す
るセンスアンプと、該センスアンプから出力する比較結
果をラッチして、前記比較結果に応じた出力を発生する
ラッチ手段と、前記ラッチ手段の出力に応じて、前記ビ
ットライン選択手段で選択されたビットラインに連結す
るメモリセルのしきい値電圧を判定するしきい値電圧判
定手段と、を備え、前記しきい値電圧判定手段でしきい
値電圧が判定されたときに、前記スイッチング手段によ
り、前記選択されたビットラインを遮断する構成とし
た。
【００１３】請求項２に記載の発明では、前記スイッチ
ング手段は、前記ラッチ手段からの出力により制御され
ることとした。請求項３に記載の発明では、前記ラッチ
手段からの出力が初期状態から変化したときに、前記ス
イッチング手段を遮断して、前記ビットラインにセル電
流を流さないこととした。
ング手段は、前記ラッチ手段からの出力により制御され
ることとした。請求項３に記載の発明では、前記ラッチ
手段からの出力が初期状態から変化したときに、前記ス
イッチング手段を遮断して、前記ビットラインにセル電
流を流さないこととした。
【００１４】請求項４に記載の発明では、前記センスア
ンプは、１つのセンスアンプで構成されることとした。
また、本発明の請求項５に係るメモリセルセンシング方
法は、複数のメモリセルがそれぞれ有する複数のしきい
値電圧を区別し得るように、複数のワードライン電圧を
設定する第１段階と、ラッチ手段及びしきい値電圧判定
手段を初期状態にさせる第２段階と、前記設定された複
数のワードライン電圧中の１つのワードライン電圧を、
選択されたメモリセルのワードラインに印加する第３段
階と、前記選択されたメモリセルが連結されたビットラ
インに基づくセル電流と基準電流とを比較する第４段階
と、前記比較結果をラッチ手段でラッチして、該比較結
果に応じた出力を発生する第５段階と、前記ラッチ手段
の出力に応じて、しきい値電圧判定手段でしきい値電圧
を判定する第６段階と、前記第３段階〜第６段階を、第
１段階で設定された複数のワードライン電圧について反
復して順次行い、前記選択されたメモリセルのしきい値
電圧を決定する第７段階と、前記選択されたメモリセル
のしきい値電圧が決定されたときに、スイッチング手段
により、前記選択されたメモリセルが連結されたビット
ラインのセル電流を遮断する第８段階と、を行うことと
した。
ンプは、１つのセンスアンプで構成されることとした。
また、本発明の請求項５に係るメモリセルセンシング方
法は、複数のメモリセルがそれぞれ有する複数のしきい
値電圧を区別し得るように、複数のワードライン電圧を
設定する第１段階と、ラッチ手段及びしきい値電圧判定
手段を初期状態にさせる第２段階と、前記設定された複
数のワードライン電圧中の１つのワードライン電圧を、
選択されたメモリセルのワードラインに印加する第３段
階と、前記選択されたメモリセルが連結されたビットラ
インに基づくセル電流と基準電流とを比較する第４段階
と、前記比較結果をラッチ手段でラッチして、該比較結
果に応じた出力を発生する第５段階と、前記ラッチ手段
の出力に応じて、しきい値電圧判定手段でしきい値電圧
を判定する第６段階と、前記第３段階〜第６段階を、第
１段階で設定された複数のワードライン電圧について反
復して順次行い、前記選択されたメモリセルのしきい値
電圧を決定する第７段階と、前記選択されたメモリセル
のしきい値電圧が決定されたときに、スイッチング手段
により、前記選択されたメモリセルが連結されたビット
ラインのセル電流を遮断する第８段階と、を行うことと
した。
【００１５】請求項６に記載の発明では、前記第７段階
は、前記ラッチ手段の出力が初期状態から変化したとき
に、印加されたワードライン電圧に応じたしきい値電圧
を前記選択されたメモリセルのしきい値電圧として決定
することとした。
は、前記ラッチ手段の出力が初期状態から変化したとき
に、印加されたワードライン電圧に応じたしきい値電圧
を前記選択されたメモリセルのしきい値電圧として決定
することとした。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。本実施形態に係るメモリセル
センシング回路は、図１に示したように、しきい値電圧
がそれぞれ設定され、ワードライン電圧ＶＷＬが印加さ
れる、複数のメモリセルを有するメモリ５０と、前記し
きい値電圧に応じた複数のワードライン電圧ＶＷＬを設
定し、前記各ワードライン電圧ＶＷＬを、前記しきい値
電圧のセンシング動作毎に、前記メモリ５０のうちの所
望のメモリセルが連結するワードラインに出力するワー
ドライン電圧設定手段としてのワードライン電圧設定回
路６０と、電源電圧ＶＣＣが印加され、後述する選択さ
れたビットラインが導通しているときに、前記しきい値
電圧のセンシング動作毎に入力するセル電流ＩＣＥＬＬ
と基準電流ＩＲＥＦとを比較して、該比較結果を出力す
るセンスアンプ１０と、ドレイン端子が接地電圧端子Ｖ
ＳＳに連結されて、ゲート端子にリセット信号ＲＳＴが
印加するＮＭＯＳトランジスタＮＭ３１と、該ＮＭＯＳ
トランジスタＮＭ３１のソース端子に連結されて入力端
及び出力端が相互連結された各インバータＩＮＶ３１，
ＩＮＶ３２を有し、センスアンプ１０から出力する比較
結果をラッチして、前記比較結果に応じた出力を発生す
るラッチ手段であるラッチ回路４０と、前記センスアン
プ１０とラッチ回路４０間に連結されて、前記ラッチ回
路４０からの出力により制御され、センスアンプ１０か
らの比較結果の出力を制御するＮＭＯＳトランジスタＮ
Ｍ３２と、前記センスアンプ１０とビットライン選択回
路２０間に連結されて、前記ラッチ回路４０からの出力
により制御され、ビットライン選択回路２０により選択
されたビットラインを導通又は遮断するスイッチングを
行うスイッチング手段としてのＮＭＯＳトランジスタＮ
Ｍ３３と、前記ＮＭＯＳトランジスタ３３のソース端子
に連結され、メモリ５０の所望のメモリセルが連結され
たビットラインを選択するビットライン選択回路２０
と、ドレイン端子に定電流源ＩＲＥＦが連結され、ソー
ス端子は接地され、ゲート端子がドレイン端子に連結さ
れたＮＭＯＳトランジスタＮＭ３４と、該ＮＭＯＳトラ
ンジスタＮＭ３４のゲート端子にゲート端子が連結さ
れ、ソース端子が接地され、ドレイン端子は前記センス
アンプ１０に連結されたＮＭＯＳトランジスタＮＭ３５
と、前記ラッチ回路４０と前記ＮＭＯＳトランジスタＮ
Ｍ３３のゲート端子とに一方の入力端が共通連結され、
他方の入力端に外部からのクロック信号ＣＬＫが印加す
るＡＮＤゲートＡＮＤ３１と、前記ラッチ回路４０の出
力に応じて、ビットライン選択回路２０で選択されたビ
ットラインに連結するメモリセルのしきい値電圧を判定
するしきい値電圧判定手段であり、該ＡＮＤゲートＡＮ
Ｄ３１の出力信号ＩＮＣが入力してカウント動作し、前
記リセット信号の反転信号ＲＳＴＢによりリセットされ
るＮ−ビットカウンター３０と、から構成され、前記Ｎ
−ビットカウンター３０でしきい値電圧が判定されたと
きに、ＮＭＯＳトランジスタＮＭ３３により、前記ビッ
トライン選択回路２０で選択されたビットラインを遮断
するものである。
て図面を用いて説明する。本実施形態に係るメモリセル
センシング回路は、図１に示したように、しきい値電圧
がそれぞれ設定され、ワードライン電圧ＶＷＬが印加さ
れる、複数のメモリセルを有するメモリ５０と、前記し
きい値電圧に応じた複数のワードライン電圧ＶＷＬを設
定し、前記各ワードライン電圧ＶＷＬを、前記しきい値
電圧のセンシング動作毎に、前記メモリ５０のうちの所
望のメモリセルが連結するワードラインに出力するワー
ドライン電圧設定手段としてのワードライン電圧設定回
路６０と、電源電圧ＶＣＣが印加され、後述する選択さ
れたビットラインが導通しているときに、前記しきい値
電圧のセンシング動作毎に入力するセル電流ＩＣＥＬＬ
と基準電流ＩＲＥＦとを比較して、該比較結果を出力す
るセンスアンプ１０と、ドレイン端子が接地電圧端子Ｖ
ＳＳに連結されて、ゲート端子にリセット信号ＲＳＴが
印加するＮＭＯＳトランジスタＮＭ３１と、該ＮＭＯＳ
トランジスタＮＭ３１のソース端子に連結されて入力端
及び出力端が相互連結された各インバータＩＮＶ３１，
ＩＮＶ３２を有し、センスアンプ１０から出力する比較
結果をラッチして、前記比較結果に応じた出力を発生す
るラッチ手段であるラッチ回路４０と、前記センスアン
プ１０とラッチ回路４０間に連結されて、前記ラッチ回
路４０からの出力により制御され、センスアンプ１０か
らの比較結果の出力を制御するＮＭＯＳトランジスタＮ
Ｍ３２と、前記センスアンプ１０とビットライン選択回
路２０間に連結されて、前記ラッチ回路４０からの出力
により制御され、ビットライン選択回路２０により選択
されたビットラインを導通又は遮断するスイッチングを
行うスイッチング手段としてのＮＭＯＳトランジスタＮ
Ｍ３３と、前記ＮＭＯＳトランジスタ３３のソース端子
に連結され、メモリ５０の所望のメモリセルが連結され
たビットラインを選択するビットライン選択回路２０
と、ドレイン端子に定電流源ＩＲＥＦが連結され、ソー
ス端子は接地され、ゲート端子がドレイン端子に連結さ
れたＮＭＯＳトランジスタＮＭ３４と、該ＮＭＯＳトラ
ンジスタＮＭ３４のゲート端子にゲート端子が連結さ
れ、ソース端子が接地され、ドレイン端子は前記センス
アンプ１０に連結されたＮＭＯＳトランジスタＮＭ３５
と、前記ラッチ回路４０と前記ＮＭＯＳトランジスタＮ
Ｍ３３のゲート端子とに一方の入力端が共通連結され、
他方の入力端に外部からのクロック信号ＣＬＫが印加す
るＡＮＤゲートＡＮＤ３１と、前記ラッチ回路４０の出
力に応じて、ビットライン選択回路２０で選択されたビ
ットラインに連結するメモリセルのしきい値電圧を判定
するしきい値電圧判定手段であり、該ＡＮＤゲートＡＮ
Ｄ３１の出力信号ＩＮＣが入力してカウント動作し、前
記リセット信号の反転信号ＲＳＴＢによりリセットされ
るＮ−ビットカウンター３０と、から構成され、前記Ｎ
−ビットカウンター３０でしきい値電圧が判定されたと
きに、ＮＭＯＳトランジスタＮＭ３３により、前記ビッ
トライン選択回路２０で選択されたビットラインを遮断
するものである。
【００１７】以下、このように構成されたメモリセルセ
ンシング回路におけるメモリセルセンシング方法につい
て、図２及び図３を用いて説明する。尚、本実施形態の
メモリセルセンシング回路は、４つのしきい値電圧ＶＨ
１，ＶＴＨ２，ＶＴＨ３，ＶＴＨ４を検出して、Ｎ−ビ
ットカウンター３０は２ビットのデータを出力する回
路、即ち、２ビットカウンターであると仮定して説明す
る。
ンシング回路におけるメモリセルセンシング方法につい
て、図２及び図３を用いて説明する。尚、本実施形態の
メモリセルセンシング回路は、４つのしきい値電圧ＶＨ
１，ＶＴＨ２，ＶＴＨ３，ＶＴＨ４を検出して、Ｎ−ビ
ットカウンター３０は２ビットのデータを出力する回
路、即ち、２ビットカウンターであると仮定して説明す
る。
【００１８】先ず、しきい値電圧ＶＴＨ１，ＶＴＨ２，
ＶＴＨ３，ＶＴＨ４（しきい値電圧数Ｍ＝４）に応じ
て、図２に示したように、複数のワードライン電圧ＶＷ
Ｌ１，ＶＷＬ２，ＶＷＬ３（ワードライン電圧数ｉ＝
３）が設定される（ステップ５１）。
ＶＴＨ３，ＶＴＨ４（しきい値電圧数Ｍ＝４）に応じ
て、図２に示したように、複数のワードライン電圧ＶＷ
Ｌ１，ＶＷＬ２，ＶＷＬ３（ワードライン電圧数ｉ＝
３）が設定される（ステップ５１）。
【００１９】また、ビットライン選択回路２０により、
メモリ５０内の該当のメモリセルが連結されるビットラ
インが選択されて、該当のメモリセルが選択されたビッ
トラインに連結される。
メモリ５０内の該当のメモリセルが連結されるビットラ
インが選択されて、該当のメモリセルが選択されたビッ
トラインに連結される。
【００２０】このとき、リセット信号ＲＳＴがＮＭＯＳ
トランジスタＮＭ３１のゲート端子に印加して、ＮＭＯ
ＳトランジスタＮＭ３１がターンオンされ、ラッチ回路
４０が初期化されるため、該ラッチ回路４０の出力信号
Ｌ０は、“１”になる。これと同時に、リセット信号の
反転信号ＲＳＴＢがＮ−ビットカウンター３０に印加さ
れて、Ｎ−ビットカウンター３０の出力値が“００”に
初期化され、ワードライン電圧設定回路６０で、ワード
ライン電圧数ｉに初期値“１”が設定される（ステップ
５２）。
トランジスタＮＭ３１のゲート端子に印加して、ＮＭＯ
ＳトランジスタＮＭ３１がターンオンされ、ラッチ回路
４０が初期化されるため、該ラッチ回路４０の出力信号
Ｌ０は、“１”になる。これと同時に、リセット信号の
反転信号ＲＳＴＢがＮ−ビットカウンター３０に印加さ
れて、Ｎ−ビットカウンター３０の出力値が“００”に
初期化され、ワードライン電圧設定回路６０で、ワード
ライン電圧数ｉに初期値“１”が設定される（ステップ
５２）。
【００２１】次いで、図２に示した最低電圧を示す１番
目のワードワイン電圧ＶＷＬ１が、ワードライン電圧設
定回路６０から該当のメモリセルに連結されたワードラ
インに印加される（ステップ５３）。
目のワードワイン電圧ＶＷＬ１が、ワードライン電圧設
定回路６０から該当のメモリセルに連結されたワードラ
インに印加される（ステップ５３）。
【００２２】ラッチ回路４０に連結されたＮＭＯＳトラ
ンジスタＮＭ３３は、ラッチ回路４０の出力信号Ｌ０＝
１によりターンオンされており、セル電流ＩＣＥＬＬは
ＮＭＯＳトランジスタＮＭ３３を介してセンスアンプ１
０に入力する。また、電流ミラーを構成するＮＭＯＳト
ランジスタＮＭ３４，ＮＭ３５が、定電流源ＩＲＥＦの
電流を基準電流ＩＲＥＦとしてセンスアンプ１０に出力
する。
ンジスタＮＭ３３は、ラッチ回路４０の出力信号Ｌ０＝
１によりターンオンされており、セル電流ＩＣＥＬＬは
ＮＭＯＳトランジスタＮＭ３３を介してセンスアンプ１
０に入力する。また、電流ミラーを構成するＮＭＯＳト
ランジスタＮＭ３４，ＮＭ３５が、定電流源ＩＲＥＦの
電流を基準電流ＩＲＥＦとしてセンスアンプ１０に出力
する。
【００２３】該センスアンプ１０は、セル電流ＩＣＥＬ
Ｌと基準電流ＩＲＥＦとを比較し、その比較結果である
出力信号ＳＯＵＴを出力する。該出力信号ＳＯＵＴは、
セル電流ＩＣＥＬＬが基準電流ＩＲＥＦより大きいか又
は同じであると“１”になり、小さいと“０”になる。
Ｌと基準電流ＩＲＥＦとを比較し、その比較結果である
出力信号ＳＯＵＴを出力する。該出力信号ＳＯＵＴは、
セル電流ＩＣＥＬＬが基準電流ＩＲＥＦより大きいか又
は同じであると“１”になり、小さいと“０”になる。
【００２４】ここで、選択されたメモリセルのしきい値
電圧は、図２に示した２番目のしきい値電圧ＶＴＨ２で
あると仮定すると、ワードラインに印加した１番目のワ
ードライン電圧ＶＷＬ１がメモリセルのしきい値電圧Ｖ
ＴＨ２よりも低いため、選択されたメモリセルには電流
が流れない。
電圧は、図２に示した２番目のしきい値電圧ＶＴＨ２で
あると仮定すると、ワードラインに印加した１番目のワ
ードライン電圧ＶＷＬ１がメモリセルのしきい値電圧Ｖ
ＴＨ２よりも低いため、選択されたメモリセルには電流
が流れない。
【００２５】即ち、センスアンプ１０に印加する基準電
流ＩＲＥＦがセル電流ＩＣＥＬＬよりも大きいため、セ
ンスアンプ１０の出力信号ＳＯＵＴは“０”になり、セ
ンシング動作が終了する（ステップ５４）。
流ＩＲＥＦがセル電流ＩＣＥＬＬよりも大きいため、セ
ンスアンプ１０の出力信号ＳＯＵＴは“０”になり、セ
ンシング動作が終了する（ステップ５４）。
【００２６】また、センスアンプ１０の出力信号ＳＯＵ
Ｔが“０”であるため、ラッチ回路４０は初期状態のま
まで、出力信号Ｌ０は“１”を維持する。この後、出力
信号Ｌ０は、ＡＮＤゲートＡＮＤ３１の一方端に入力さ
れて、他方端に入力されるクロック信号ＣＬＫと論理積
演算され、該論理積演算結果として制御信号ＩＮＣがＮ
−ビットカウンター３０に出力される。尚、前記クロッ
ク信号ＣＬＫは、該当のメモリセルからのセル電流ＩＣ
ＥＬＬがセンシング動作された後にＡＮＤゲートＡＮＤ
３１の一方端に入力されるタイミングに応じたタイミン
グで出力されている。
Ｔが“０”であるため、ラッチ回路４０は初期状態のま
まで、出力信号Ｌ０は“１”を維持する。この後、出力
信号Ｌ０は、ＡＮＤゲートＡＮＤ３１の一方端に入力さ
れて、他方端に入力されるクロック信号ＣＬＫと論理積
演算され、該論理積演算結果として制御信号ＩＮＣがＮ
−ビットカウンター３０に出力される。尚、前記クロッ
ク信号ＣＬＫは、該当のメモリセルからのセル電流ＩＣ
ＥＬＬがセンシング動作された後にＡＮＤゲートＡＮＤ
３１の一方端に入力されるタイミングに応じたタイミン
グで出力されている。
【００２７】ラッチ回路４０の出力信号Ｌ０が“１”で
あるので、Ｎ−ビットカウンター３０はカウント動作を
行う（ステップ５５）。Ｎ−ビットカウンター３０のカ
ウント動作時には、ラッチ回路４０の出力信号Ｌ０＝１
であるので、クロック信号ＣＬＫがＡＮＤゲートＡＮＤ
３１に一度印加されると、該ＡＮＤゲートＡＮＤ３１か
ら出力される制御信号ＩＮＣが“１”となり、１つのラ
イジングエッジ（Raising Edge）がＮ−ビットカウンタ
ー３０に印加される。これにより、Ｎ−ビットカウンタ
ー３０の出力値は、“００”から“０１”に変化される
（ステップ５６）。
あるので、Ｎ−ビットカウンター３０はカウント動作を
行う（ステップ５５）。Ｎ−ビットカウンター３０のカ
ウント動作時には、ラッチ回路４０の出力信号Ｌ０＝１
であるので、クロック信号ＣＬＫがＡＮＤゲートＡＮＤ
３１に一度印加されると、該ＡＮＤゲートＡＮＤ３１か
ら出力される制御信号ＩＮＣが“１”となり、１つのラ
イジングエッジ（Raising Edge）がＮ−ビットカウンタ
ー３０に印加される。これにより、Ｎ−ビットカウンタ
ー３０の出力値は、“００”から“０１”に変化される
（ステップ５６）。
【００２８】ここで、ワードライン電圧設定回路６０に
も外部からのクロック信号ＣＬＫが入力されており、ワ
ードライン電圧設定回路６０は、入力されるクロック信
号ＣＬＫに基づいてワードライン電圧ＶＷＬを出力す
る。従って、上述した１番目のワードライン電圧ＶＷＬ
１によるセンシング動作がした後、ワードライン電圧設
定回路６０は、ワードライン電圧数ｉに１を加算して、
ワードライン電圧ＶＷＬｉを２番目のワードライン電圧
ＶＷＬ２に設定した後（ステップ５７）、２番目のワー
ドワイン電圧ＶＷＬ２を該当のメモリセルに連結された
ワードラインに印加することにより（ステップ５３）、
再びセンシング動作が行われる（ステップ５４）。この
とき、図２に示したように、２番目のワードライン電圧
ＶＷＬ２によるセル電流ＩＣＥＬＬは限界電流ＩＬＩＭ
ＩＴであり、基準電流ＩＲＥＦよりも大きいため、セン
スアンプ１０の出力信号ＳＯＵＴは“１”になり、ラッ
チ回路４０の出力信号Ｌ０は“０”になる。
も外部からのクロック信号ＣＬＫが入力されており、ワ
ードライン電圧設定回路６０は、入力されるクロック信
号ＣＬＫに基づいてワードライン電圧ＶＷＬを出力す
る。従って、上述した１番目のワードライン電圧ＶＷＬ
１によるセンシング動作がした後、ワードライン電圧設
定回路６０は、ワードライン電圧数ｉに１を加算して、
ワードライン電圧ＶＷＬｉを２番目のワードライン電圧
ＶＷＬ２に設定した後（ステップ５７）、２番目のワー
ドワイン電圧ＶＷＬ２を該当のメモリセルに連結された
ワードラインに印加することにより（ステップ５３）、
再びセンシング動作が行われる（ステップ５４）。この
とき、図２に示したように、２番目のワードライン電圧
ＶＷＬ２によるセル電流ＩＣＥＬＬは限界電流ＩＬＩＭ
ＩＴであり、基準電流ＩＲＥＦよりも大きいため、セン
スアンプ１０の出力信号ＳＯＵＴは“１”になり、ラッ
チ回路４０の出力信号Ｌ０は“０”になる。
【００２９】センシング動作が終了した後、再び、クロ
ック信号ＣＬＫがＡＮＤゲートＡＮＤ３１に印加する
が、ラッチ回路４０の出力信号Ｌ０は“０”であるため
（ステップ５５）、Ｎ−ビットカウンター３０に印加す
る制御信号ＩＮＣは“０”になり、Ｎ−ビットカウンタ
ー３０は動作されずに、以前の出力値“０１”を維持す
る。この際に、ＮＭＯＳトランジスタＮＭ３３がターン
オフする。
ック信号ＣＬＫがＡＮＤゲートＡＮＤ３１に印加する
が、ラッチ回路４０の出力信号Ｌ０は“０”であるため
（ステップ５５）、Ｎ−ビットカウンター３０に印加す
る制御信号ＩＮＣは“０”になり、Ｎ−ビットカウンタ
ー３０は動作されずに、以前の出力値“０１”を維持す
る。この際に、ＮＭＯＳトランジスタＮＭ３３がターン
オフする。
【００３０】さらに、同様にして、再び、ワードライン
に３番目のワードライン電圧ＶＷＬ３を印加して、セン
シング動作が行われるが、ラッチ回路４０の出力信号Ｌ
０は“０”のままであるため、ＮＭＯＳトランジスタＮ
Ｍ３３はオフであり、選択されたメモリセルとビットラ
インとが断絶され、電流は流れない。
に３番目のワードライン電圧ＶＷＬ３を印加して、セン
シング動作が行われるが、ラッチ回路４０の出力信号Ｌ
０は“０”のままであるため、ＮＭＯＳトランジスタＮ
Ｍ３３はオフであり、選択されたメモリセルとビットラ
インとが断絶され、電流は流れない。
【００３１】従って、３番目のクロック信号ＣＬＫがＡ
ＮＤゲートＡＮＤ３１に印加されても、ラッチ４０の出
力信号Ｌ０が“０”であるため、Ｎ−ビットカウンター
３０は以前のデータ“０１”を維持する。
ＮＤゲートＡＮＤ３１に印加されても、ラッチ４０の出
力信号Ｌ０が“０”であるため、Ｎ−ビットカウンター
３０は以前のデータ“０１”を維持する。
【００３２】３番目のワードライン電圧ＶＷＬ３による
センシング動作が終了した後、ワードライン電圧ＶＷＬ
の数ｉに４が設定されて（ステップ５７）、しきい値電
圧ＶＴＨの数Ｍと比較される（ステップ５８）。ワード
ライン電圧ＶＷＬの数ｉとしきい値電圧ＶＴＨの数Ｍと
は等しいため、しきい値電圧のセンシング動作が終了さ
れる。この結果、Ｎ−ビットカウンター３０の最終の出
力値“０１”が、選択されたメモリセルのしきい値電圧
に該当するデータになり、２番目のワードライン電圧Ｖ
ＷＬ２が、選択されたメモリセルのしきい値電圧と決定
される。
センシング動作が終了した後、ワードライン電圧ＶＷＬ
の数ｉに４が設定されて（ステップ５７）、しきい値電
圧ＶＴＨの数Ｍと比較される（ステップ５８）。ワード
ライン電圧ＶＷＬの数ｉとしきい値電圧ＶＴＨの数Ｍと
は等しいため、しきい値電圧のセンシング動作が終了さ
れる。この結果、Ｎ−ビットカウンター３０の最終の出
力値“０１”が、選択されたメモリセルのしきい値電圧
に該当するデータになり、２番目のワードライン電圧Ｖ
ＷＬ２が、選択されたメモリセルのしきい値電圧と決定
される。
【００３３】上述したように、本実施形態のメモリセル
センシング回路及びメモリセルセンシング方法は、１つ
のセンスアンプと簡単な回路から成るブランチとを備え
た構成によりメモリセルのしきい値電圧をセンシング動
作するため、回路の大きさ及び消耗電力を減少させるこ
とができ、また、従来の回路構成における基準電圧より
も低い基準電圧を設定できるため、低電圧下でもセンシ
ング動作を行うことができるという効果がある。
センシング回路及びメモリセルセンシング方法は、１つ
のセンスアンプと簡単な回路から成るブランチとを備え
た構成によりメモリセルのしきい値電圧をセンシング動
作するため、回路の大きさ及び消耗電力を減少させるこ
とができ、また、従来の回路構成における基準電圧より
も低い基準電圧を設定できるため、低電圧下でもセンシ
ング動作を行うことができるという効果がある。
【００３４】
【発明の効果】以上説明したように、本発明に係るメモ
リセルセンシング回路及びメモリセルセンシング方法
は、１つのセンスアンプと簡単な回路から成るブランチ
とを備える回路構成によりセンシング動作を行うため、
回路の大きさ及び消耗電力を減らし、従来の回路構成の
センシング動作時の電圧よりも低い電圧でセンシング動
作を行うことができるという効果がある。
リセルセンシング回路及びメモリセルセンシング方法
は、１つのセンスアンプと簡単な回路から成るブランチ
とを備える回路構成によりセンシング動作を行うため、
回路の大きさ及び消耗電力を減らし、従来の回路構成の
センシング動作時の電圧よりも低い電圧でセンシング動
作を行うことができるという効果がある。
【図１】本発明に係るメモリセルセンシング回路の一実
施形態の構成図である。
施形態の構成図である。
【図２】図１のメモリセルセンシング回路のワードライ
ンに印加するワードライン電圧及びしきい値電圧とセル
電流との関係を示したグラフである。
ンに印加するワードライン電圧及びしきい値電圧とセル
電流との関係を示したグラフである。
【図３】図１のメモリセルセンシング回路によるメモリ
セルセンシング方法を示したフローチャートである。
セルセンシング方法を示したフローチャートである。
【図４】従来のメモリセルセンシング回路の構成図であ
る。
る。
【図５】図４のメモリセルセンシング回路のワードライ
ンに印加するワードライン電圧及びしきい値電圧とセル
電流との関係を示したグラフである。
ンに印加するワードライン電圧及びしきい値電圧とセル
電流との関係を示したグラフである。
１０ センスアンプ ２０ ビットライン選択回路 ３０ Ｎ−ビットカウンター ４０ ラッチ回路 ５０ メモリ ６０ ワードライン電圧設定回路 ＮＭ３１〜ＮＭ３５ ＮＭＯＳトランジスタ ＩＮＶ３１，ＩＮＶ３２ インバータ ＡＮＤ３１ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34 G11C 17/18 G11C 11/34
Claims (6)
- 【請求項１】しきい値電圧がそれぞれ設定された複数の
メモリセルを有するメモリと、 前記しきい値電圧に応じた複数のワードライン電圧を設
定し、前記各ワードライン電圧を、前記しきい値電圧の
センシング動作毎に、前記メモリのうちの所望のメモリ
セルが連結するワードラインに出力するワードライン電
圧設定手段と、 前記所望のメモリセルが連結されたビットラインを選択
するビットライン選択手段と、 前記ビットライン選択手段により選択されたビットライ
ンを導通又は遮断するスイッチング手段と、 前記選択されたビットラインが導通しているときに、基
準電流と前記しきい値電圧のセンシング動作毎に入力す
るセル電流とを比較して、その比較結果を出力するセン
スアンプと、 該センスアンプから出力する比較結果をラッチして、前
記比較結果に応じた出力を発生するラッチ手段と、 前記ラッチ手段の出力に応じて、前記ビットライン選択
手段で選択されたビットラインに連結するメモリセルの
しきい値電圧を判定するしきい値電圧判定手段と、を備
え、 前記しきい値電圧判定手段でしきい値電圧が判定された
ときに、前記スイッチング手段により、前記選択された
ビットラインを遮断する構成としたことを特徴とするメ
モリセルセンシング回路。 - 【請求項２】前記スイッチング手段は、前記ラッチ手段
からの出力により制御されることを特徴とする請求項１
記載のメモリセルセンシング回路。 - 【請求項３】前記ラッチ手段からの出力が初期状態から
変化したときに、前記スイッチング手段を遮断して、前
記ビットラインにセル電流を流さないことを特徴とする
請求項１又は請求項２に記載のメモリセルセンシング回
路。 - 【請求項４】前記センスアンプは、１つのセンスアンプ
で構成されることを特徴とする請求項１〜請求項３のい
ずれか１つに記載のメモリセルセンシング回路。 - 【請求項５】複数のメモリセルがそれぞれ有する複数の
しきい値電圧を区別し得るように、複数のワードライン
電圧を設定する第１段階と、 ラッチ手段及びしきい値電圧判定手段を初期状態にさせ
る第２段階と、 前記設定された複数のワードライン電圧中の１つのワー
ドライン電圧を、選択されたメモリセルのワードライン
に印加する第３段階と、 前記選択されたメモリセルが連結されたビットラインに
基づくセル電流と基準電流とを比較する第４段階と、 前記比較結果をラッチ手段でラッチして、該比較結果に
応じた出力を発生する第５段階と、 前記ラッチ手段の出力に応じて、しきい値電圧判定手段
でしきい値電圧を判定する第６段階と、 前記第３段階〜第６段階を、第１段階で設定された複数
のワードライン電圧について反復して順次行い、前記選
択されたメモリセルのしきい値電圧を決定する第７段階
と、 前記選択されたメモリセルのしきい値電圧が決定された
ときに、スイッチング手段により、前記選択されたメモ
リセルが連結されたビットラインのセル電流を遮断する
第８段階と、 を行う ことを特徴とするメモリセルセンシング方法。 - 【請求項６】前記第７段階は、前記ラッチ手段の出力が
初期状態から変化したときに、印加されたワードライン
電圧に応じたしきい値電圧を前記選択されたメモリセル
のしきい値電圧として決定することを特徴とする請求項
５記載のメモリセルセンシング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1339/1998 | 1998-01-17 | ||
| KR1019980001339A KR100271642B1 (ko) | 1998-01-17 | 1998-01-17 | 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로 및 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11260088A JPH11260088A (ja) | 1999-09-24 |
| JP3125190B2 true JP3125190B2 (ja) | 2001-01-15 |
Family
ID=19531714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP931899A Expired - Fee Related JP3125190B2 (ja) | 1998-01-17 | 1999-01-18 | メモリセルセンシング回路及びメモリセルセンシング方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR100271642B1 (ja) |
| DE (1) | DE19835839A1 (ja) |
| TW (1) | TW464870B (ja) |
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|---|---|---|---|---|
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| KR100390943B1 (ko) * | 2000-12-29 | 2003-07-10 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 센싱 회로 |
| KR100455441B1 (ko) * | 2001-12-29 | 2004-11-06 | 주식회사 하이닉스반도체 | 멀티레벨 플래쉬 메모리 셀 센싱 회로 |
| EP1416496A1 (en) * | 2002-11-04 | 2004-05-06 | Dialog Semiconductor GmbH | Multiple level ram device |
| US8817564B2 (en) | 2012-05-21 | 2014-08-26 | Elite Semiconductor Memory Technology Inc. | Circuit for sensing multi-level cell |
| US8913442B2 (en) | 2012-12-21 | 2014-12-16 | Elite Semiconductor Memory Technology Inc. | Circuit for sensing MLC flash memory |
| US9773529B1 (en) * | 2016-06-16 | 2017-09-26 | Cypress Semiconductor Corporation | Methods and devices for reading data from non-volatile memory cells |
| US11308996B2 (en) * | 2020-07-14 | 2022-04-19 | Ememory Technology Inc. | Sensing circuit and method for multi-level memory cell |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH04259991A (ja) * | 1991-02-15 | 1992-09-16 | Nec Ic Microcomput Syst Ltd | 電流センスアンプ回路 |
| US5422842A (en) * | 1993-07-08 | 1995-06-06 | Sundisk Corporation | Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells |
| US5508958A (en) * | 1994-09-29 | 1996-04-16 | Intel Corporation | Method and apparatus for sensing the state of floating gate memory cells by applying a variable gate voltage |
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1998
- 1998-01-17 KR KR1019980001339A patent/KR100271642B1/ko not_active IP Right Cessation
- 1998-06-03 TW TW087108744A patent/TW464870B/zh not_active IP Right Cessation
- 1998-08-07 DE DE19835839A patent/DE19835839A1/de not_active Ceased
- 1998-09-03 US US09/146,664 patent/US6069830A/en not_active Expired - Lifetime
-
1999
- 1999-01-18 JP JP931899A patent/JP3125190B2/ja not_active Expired - Fee Related
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|---|---|
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| JPH11260088A (ja) | 1999-09-24 |
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| KR19990065858A (ko) | 1999-08-05 |
| US6069830A (en) | 2000-05-30 |
| DE19835839A1 (de) | 1999-07-22 |
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