JP3904495B2 - Ａ／ｄ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関し、特に並列型の構成を有するＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
図１０は、従来の並列型のＡ／Ｄ変換器８００の構成を示す図である。このＡ／Ｄ変換器８００を用いて、高速なアナログ―ディジタル変換が行われていた。
【０００３】
Ａ／Ｄ変換器８００は、参照電圧生成回路８０１、差動増幅器列８０２、比較回路列８０３、エンコード回路８０５から構成される。参照電圧生成回路８０１は、高圧側基準電圧８０１ａと低圧側基準電圧８０１ｂとの間の電圧を複数の抵抗Ｒ１〜Ｒｎにより分圧してＶＲ１〜ＶＲｎ＋１にしている。ＶＲ１〜ＶＲｎ＋１は、差動増幅器列８０２に入力され、アナログ信号電圧入力端子８０４から入力されたアナログ信号電圧と並列で比較される。エンコード回路８０５は、比較回路列８０３から出力された比較結果を論理処理（変換）して、所定の分解能のディジタルデータ信号を出力する。
【０００４】
上記のような並列構成を有する従来のＡ／Ｄ変換器は、積分型、直並列型などの種々のＡ／Ｄ変換器に比べて高速なＡ／Ｄ変換が可能であるという長所を有する一方、分解能が大きくなるほど差動増幅器および比較回路の数が増加し、消費電力および占有面積が増大するという短所を有している。
【０００５】
上記短所の改善を図ったＡ／Ｄ変換器が、特開平４−４３７１８号公報に開示されている。
【０００６】
図１１は、改良された別の従来技術の並列型のＡ／Ｄ変換器９００の構成を示す図である。Ａ／Ｄ変換器９００は、参照電圧生成回路９１１、差動増幅器列９１２、補間抵抗列９１６、比較回路列９０３、エンコード回路９０５から構成される。Ａ／Ｄ変換器９００は、図１０のＡ／Ｄ変換器８００と比べて、比較回路列９０３およびエンコード回路９０５は同様の構造であるが、参照電圧生成回路９１１に含まれる抵抗の数および差動増幅器列９１２に含まれる差動増幅器の数が少ない点、および補間抵抗列９１６をさらに備えている点で異なる。
【０００７】
すなわち、参照電圧生成回路９１１は、Ａ／Ｄ変換器の分解能に応じた数よりも少ないｍ個の抵抗Ｒ１〜Ｒｍによって、高圧側基準電圧９１１ａと低圧側基準電圧９１１ｂとの間の電圧を分圧し、参照電圧ＶＲ１〜ＶＲｍ＋１を発生している。
【０００８】
差動増幅器列９１２は、（ｍ＋１）個の差動増幅器によって、上記各参照電圧ＶＲ１〜ＶＲｍ＋１とアナログ信号電圧入力端子９０４から入力された入力アナログ信号電圧との間の電圧差を増幅し、差動出力電圧（非反転出力電圧および反転出力電圧）を出力している。
【０００９】
補間抵抗列９１６は複数の抵抗を備え、互いに隣接する２つの差動増幅器の各非反転出力電圧の間の電圧および各反転出力電圧の間の電圧をそれぞれ分圧して補間している。この非反転出力電圧の各補間電圧および反転出力電圧の各補間電圧は、比較回路列９０３を構成する各比較回路によって比較され、次いでその比較結果がエンコード回路９０５によってディジタルコードに変換され、ディジタルデータ信号が出力される。
【００１０】
Ａ／Ｄ変換器９００では、各参照電圧ＶＲ１〜ＶＲｍ＋１とアナログ信号電圧との間の電圧差を差動増幅器列９１２の利得を乗じた電圧差に増幅し、補間抵抗列９１６によって互いに隣接する差動増幅器の出力電圧を補間した電圧を、比較回路列９０３の各比較回路において電圧比較するため、補間しない場合に比べて差動増幅器の数を補間ビット分の１に低減することができる。それゆえに、消費電力および占有面積をある程度まで削減することが可能となる。
【００１１】
上記の図１０のＡ／Ｄ変換器８００、および図１１のＡ／Ｄ変換器９００に用いる比較回路を図１２に示す。
【００１２】
図１２は、従来のＡ／Ｄ変換器に用いる比較回路８５０の回路図を示す。
【００１３】
比較回路８５０は、ＮＭＯＳトランジスタｍ１、ｍ２のゲートに入力するＶｏおよびＶｏｂの電圧を比較する。
【００１４】
Ｖｏ＞Ｖｏｂの場合、ＮＭＯＳトランジスタｍ１のドレイン電流（Ｉｄ１）はｍ２のドレイン電流（Ｉｄ２）より多く流れる。このとき、負荷抵抗（ＲＬ）とドレイン電流により比較回路の出力電圧が決定され、その出力電圧は、Ｑ（＝ＶＤＤ−Ｉｄ１・ＲＬ）＜ＱＢ（＝ＶＤＤ−Ｉｄ２・ＲＬ）となる。
【００１５】
Ｖｏ＜Ｖｏｂの場合、ＮＭＯＳトランジスタｍ２のドレイン電流（Ｉｄ２）はｍ１のドレイン電流（Ｉｄ１）より多く流れる。従って、出力電圧は、Ｑ＞ＱＢとなる。
【００１６】
【発明が解決しようとする課題】
ところが、上記のように差動増幅器によって増幅された電圧を補間抵抗により補間および比較するように構成されたＡ／Ｄ変換器であっても、比較回路は分解能に応じた数、具体的にはｎビットのディジタルコードを出力する場合には２ｎ−１個の比較回路を備える必要がある。このため、分解能が高くなるほど比較回路の数が大幅に増加し、これに伴って消費電力が大きくなるという問題点を有している。
【００１７】
ここで、比較回路自体の消費電力を低減する技術の一例としては、「ＩＥＥＥＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３０ ＮＯ．３， ＭＡＲＣＨ １９９５」の第１６６〜１７２頁に記載されているＴｈｏｍａｓ Ｂｙｕｎｇｈａｋ Ｃｈｏによる「Ａ １０ｂ， ２０Ｍｓａｍｐｌｅ／ｓ， ３５ｍＷ Ｐｉｐｅｌｉｎｅ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ」が知られている。この文献では、パイプラインＡ／Ｄ変換器のパイプラインステージ毎の低分解能Ａ／Ｄ変換部において、一般的なＡ／Ｄ変換器で用いられている高速動作・応答性に優れた定電流型比較回路に代わり、ダイナミック型比較回路を用いている。ダイナミック型比較回路は一定電流を必要としないため、定電流型比較回路を用いた場合と比較して、消費電力を大幅に低減することができる。
【００１８】
ところが、上記のようなダイナミック型比較回路では、オフセットの影響が大きく、比較精度が劣化するため、低分解能Ａ／Ｄ変換でしか用いることができないという問題点を持つ。また、比較的大きな分解能のＡ／Ｄ変換器で用いるためにはエラー訂正処理を行う必要がある。そのエラー訂正処理のために別途回路を設ける必要があり、その分の消費電力および占有面積が無視できない。
【００１９】
本発明は上記課題を解決するものであって、その目的とするところは、高速、高精度なＡ／Ｄ変換器を実現するとともに、より低消費電力なＡ／Ｄ変換器を提供することにある。
【００２０】
【課題を解決するための手段】
本発明のＡ／Ｄ変換器は、それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（但し、ＶＲ１＜ＶＲ２…＜ＶＲｍ＜ＶＲｍ＋１ ) 、を生成する参照電圧生成手段と、前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む、差動増幅手段と、前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備え、前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力される入力トランジスタ部と、前記クロック信号に従って動作する正帰還部とをそれぞれ含み、前記各比較手段の入力トランジスタ部は、ゲートが前記第１および第２の出力電圧セットにそれぞれ接続され、ソースがＧＮＤに接続され、ドレインが前記正帰還部に接続されて、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の非反転出力電圧と前記第１の反転出力電圧との差分と前記第２の非反転出力電圧と前記第２の反転出力電圧との差分とを比較した比較結果を前記正帰還部に出力し、前記各比較手段の正帰還部は、前記クロック信号が所定のレベルにある場合に前記各比較手段の入力トランジスタ部から出力される前記比較結果をＶＤＤレベルまたはＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果を保持するとともに、前記増幅された比較結果をディジタル信号として出力し、これにより上記目的が達成される。
【００２１】
本発明の１つの実施形態は、前記ディジタル信号をコード化するコード化手段をさらに備える、上記に記載のＡ／Ｄ変換器である。
【００２２】
本発明の１つの実施形態は、前記第１の非反転出力電圧と前記第２の非反転出力電圧とを補間する第１の補間手段と、前記第１の反転出力電圧と前記第２の反転出力電圧とを補間する第２の補間手段とをさらに備える、上記に記載のＡ／Ｄ変換器である。
【００２３】
本発明の１つの実施形態は、前記入力信号電圧を検出し、前記入力信号電圧の電圧レベルに応じて前記動作手段を制御する入力信号電圧レベル検出手段をさらに備える、上記に記載のＡ／Ｄ変換器である。
【００２４】
本発明の１つの実施形態は、前記入力トランジスタ部は複数のトランジスタを含み、前記重み付け演算は、前記複数のトランジスタのそれぞれのサイズを変更することにより行われる、上記に記載のＡ／Ｄ変換器である。
【００２５】
本発明の１つの実施形態は、前記動作手段は、２ｎ個（ｎは整数）の比較手段を含む、上記に記載のＡ／Ｄ変換器である。
【００２６】
本発明の１つの実施形態は、前記複数のトランジスタは所定のトランジスタパターンとなるように配置されており、前記トランジスタパターンの両端にダミートランジスタパターンが隣接して配置される、上記に記載のＡ／Ｄ変換器である。
【００２７】
本発明の１つの実施形態は、前記複数のトランジスタは所定のトランジスタパターンとなるように配置されており、前記トランジスタパターンは前記入力トランジスタ部の中心線に対して線対称である、上記に記載のＡ／Ｄ変換器である。
【００２８】
本発明の１つの実施形態は、前記参照電圧生成手段と、前記差動増幅手段と、前記動作手段とが単一のチップ上に形成されている、上記に記載のＡ／Ｄ変換器である。
【００２９】
さらに、本発明のシステムは、可変周波数を有するクロック信号を生成するクロック信号生成手段と、前記クロック信号生成手段が接続されたＡ／Ｄ変換器とを備えたシステムであって、前記Ａ／Ｄ変換器は、それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（但し、ＶＲ１＜ＶＲ２…＜ＶＲｍ＜ＶＲｍ＋１ ) 、を生成する参照電圧生成手段と、前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む、差動増幅手段と、前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備え、前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力される入力トランジスタ部と、前記クロック信号に従って動作する正帰還部とをそれぞれ含み、前記各比較手段の入力トランジスタ部は、ゲートが前記第１および第２の出力電圧セットにそれぞれ接続され、ソースがＧＮＤに接続され、ドレインが前記正帰還部に接続されて、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の非反転出力電圧と前記第１の反転出力電圧との差分と前記第２の非反転出力電圧と前記第２の反転出力電圧との差分とを比較した比較結果を前記正帰還部に出力し、前記各比較手段の正帰還部は、前記クロック信号が所定のレベルにある場合に前記各比較手段の入力トランジスタ部から出力される前記比較結果をＶＤＤレベルまたはＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果を保持するとともに、前記増幅された比較結果をディジタル信号として出力し、これにより上記目的が達成される。
【００３０】
以下に、本発明の作用を説明する。
【００３１】
本発明によれば、動作手段は、しきい値電圧Ｖｔｎを有する比較手段を含み、比較手段は、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される入力トランジスタ部と、クロック信号に従って動作する正帰還部とを含み、第１の出力電圧セットは第１の非反転出力電圧と第１の反転出力電圧とを含み、前記第２の出力電圧セットは第２の非反転出力電圧と第２の反転出力電圧とを含み、入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力し、正帰還部は、クロック信号が所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号として出力し、比較結果がＶＤＤレベル、ＶＳＳレベルまで増幅された後は動作電流が流れない。また、クロック信号が所定のレベルにない場合においては、正帰還部は動作しないので、動作電流は全く流れない。従って、消費電力が低いＡ／Ｄ変換器を実現することができる。また、抵抗列などの補間回路が不要となるので、さらなる低消費電力化および占有面積の削減が可能となる。
【００３２】
また、第１の非反転出力電圧と第２の非反転出力手段とを補間する第１の補間手段と、第１の反転出力電圧と第２の反転出力手段とを補間する第２の補間手段とを備えているため、差動増幅器の数をさらに削減することができる。
【００３３】
また、入力信号電圧の電圧レベルに応じて動作手段を制御する入力信号電圧レベル検出手段を備えているため、アナログ信号の電圧レベルに応じて、動作回路に含まれる必要な比較回路のみが動作し、それ以外の比較回路は停止するので、大幅に消費電力を削減することが可能となる。
【００３４】
また、入力トランジスタ部は複数のトランジスタを含み、重み付け演算は、複数のトランジスタのそれぞれのサイズを変更することにより行われるので、抵抗列などの補間回路が不要となり、低消費電力化および占有面積の削減が可能となる。
【００３５】
また、動作手段は、２ｎ個（ｎは整数）の比較手段を含んでいるので、比較手段の数が増える分だけ分解能が向上したＡ／Ｄ変換器を実現することができる。
【００３６】
また、複数のトランジスタは所定のトランジスタパターンとなるように配置されており、トランジスタパターンの両端にはダミートランジスタパターンが隣接して配置されているので、ゲート・パターンの精度を確保することができる。
【００３７】
また、トランジスタパターンは入力トランジスタ部の中心線に対して線対称であるので、トランジスタ特性ミスマッチ等のばらつきを抑制することができる。
【００３８】
また、Ａ／Ｄ変換器は１チップ化することができるので、占有面積の削減効果を大きくすることができる。
【００３９】
また、本発明のシステムは、Ａ／Ｄ変換器とクロック信号生成手段とを備えており、クロック信号生成手段のクロック周波数が低い場合には動作電流が流れない期間が増えるので、消費電力を低く抑えることができる。さらに、本発明のシステムは、占有面積が小さいＡＤ変換器を用いているので、コンパクトなシステムを構築することもできる。
【００４０】
【発明の実施の形態】
以下、本発明の並列型Ａ／Ｄ変換器の具体的な実施の形態について、図面を参照しながら説明する。
【００４１】
（実施の形態１）
図１は、本発明の実施の形態１によるＡ／Ｄ変換器１００の構成を示す図である。Ａ／Ｄ変換器１００は、参照電圧生成回路（参照電圧生成手段）１１１、差動増幅器列（差動増幅手段）１１２、および動作回路（動作手段）１１３を備えている。Ａ／Ｄ変換器１００は、エンコード回路（コード化手段）１０５をさらに備えていてもよい。参照電圧生成回路１１１は、複数の参照電圧ＶＲ１〜ＶＲｍ＋１を発生する。差動増幅器列１１２は、ｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を含み、複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々とアナログ信号電圧入力端子１０４から入力された入力アナログ信号電圧Ａｉｎとの電圧差を増幅し、複数の出力電圧セットを生成する。ここで、複数の出力電圧セットのそれぞれには、相補的な非反転出力電圧と反転出力電圧とが含まれる。動作回路１１３は複数の出力電圧セットを受け取り、クロック信号に従って動作する。また、動作回路１１３は、ｎ＋１個の比較回路（比較手段）Ｃｒ１〜Ｃｒｎ＋１を含み、それぞれの比較回路Ｃｒ１〜Ｃｒｎ＋１は４つの入力を有する。差動増幅器Ａ１〜Ａｍ＋１からの出力電圧セットに含まれる非反転出力電圧および反転出力電圧は、直接比較回路Ｃｒ１〜Ｃｒｎ＋１に入力される。
【００４２】
各比較回路Ｃｒ１〜Ｃｒｎ＋１は、入力トランジスタ部と正帰還部とを有している。入力トランジスタ部には、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される。正帰還部はクロック信号に従って動作する。
【００４３】
エンコード回路１０５は、比較結果（ディジタル信号）をコード化し、ディジタルデータ信号を生成する。
【００４４】
以下、上記の各構成要素について詳しく説明する。
【００４５】
参照電圧生成回路１１１は、直列に接続されたｍ個の抵抗Ｒ１〜Ｒｍを備え、これらの両端に高電位側基準電圧１１１ａと低電圧側基準電圧１１１ｂとが印加される。これにより、高電位側基準電圧１１１ａと低電圧側基準電圧１１１ｂとの間の電圧が分圧され、参照電圧ＶＲ１〜ＶＲｍ＋１が生成する。
【００４６】
差動増幅器列１１２の各差動増幅器Ａ１〜Ａｍ＋１は２つの入力端子を有しており、一方の入力端子には入力アナログ信号電圧Ａｉｎが入力され、他方の入力端子には参照電圧ＶＲ１〜ＶＲｍ＋１が入力され、その結果、複数の出力電圧のセット（例えば、第１の出力電圧セット、第２の出力電圧セットなど）が出力される。ここで、複数の出力電圧のセットのそれぞれは、相補的な非反転出力電圧Ｖ１〜Ｖｍ＋１および反転出力電圧ＶＢ１〜ＶＢｍ＋１を含む。
【００４７】
動作回路１１３の各比較回路Ｃｒ１〜Ｃｒｎ＋１において、入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力する。ここで、第１の非反転出力電圧および第１の反転出力電圧は第１の出力電圧セットに含まれ、第２の非反転出力電圧および第２の反転出力電圧は第２の出力電圧セットに含まれる。
【００４８】
正帰還部は、クロック信号が所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号としてエンコード回路１０５に出力する。このディジタル信号は、例えば、比較結果によるＨレベルまたはＬレベルのディジタル信号である。
【００４９】
次に、実施の形態１に用いる動作回路１１３に含まれる比較回路について説明する。
【００５０】
図２は、実施の形態１に用いる動作回路１１３に含まれる比較回路の回路図である。
【００５１】
図２に示す比較回路２００は、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４を含む入力トランジスタ部とＮＭＯＳトランジスタｍ３、ｍ４およびＰＭＯＳトランジスタｍ７、ｍ８を含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のゲートに出力端子Ｑ、ＱＢが接続されている。また、ＮＭＯＳトランジスタｍ３のドレインとＰＭＯＳトランジスタｍ７のドレインとの間にＮＭＯＳスイッチトランジスタｍ５が接続され、ＭＭＯＳトランジスタｍ４のドレインとＰＭＯＳトランジスタｍ８のドレインとの間にＮＭＯＳスイッチトランジスタｍ６が接続されている。ただし、ＮＭＯＳスイッチトランジスタｍ５、ｍ６が設置される場所は上記に限定されない。さらに、ＰＭＯＳトランジスタｍ７のドレインと電源ＶＤＤとの間にＰＭＯＳスイッチトランジスタｍ９を備え、ＰＭＯＳトランジスタｍ８のドレインと電源ＶＤＤとの間にＰＭＯＳスイッチトランジスタｍ１０を備えている。ＮＭＯＳスイッチトランジスタｍ５、ｍ６、およびＰＭＯＳスイッチトランジスタｍ９、ｍ１０のゲートには端子ＣＬＫが接続されている。ＮＭＯＳトランジスタｍ３のソースとＶＳＳとの間にＮＭＯＳトランジスタｍ１１およびＮＭＯＳトランジスタｍ１２を備えており、ＮＭＯＳトランジスタｍ１１のゲートには入力端子Ｖｏ１、ＮＭＯＳトランジスタｍ１２のゲートには入力端子Ｖｏ２が接続されている。ＮＭＯＳトランジスタｍ４のソースとＶＳＳとの間にＮＭＯＳトランジスタｍ１３およびＮＭＯＳトランジスタｍ１４を備えており、ＮＭＯＳトランジスタｍ１３のゲートには入力端子Ｖｏｂ１、ＮＭＯＳトランジスタｍ１４のゲートには入力端子Ｖｏｂ２が接続されている。
【００５２】
入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力する。所定の重み付け演算は、例えば、入力トランジスタ部のトランジスタのサイズの比を一定の値に設定することにより実現される。例えば、トランジスタｍ１１のサイズとトランジスタｍ１２のサイズとを１：３に設定し、トランジスタｍ１３のサイズとトランジスタｍ１４のサイズとを１：３に設定することにより、しきい値電圧Ｖｔｎが得られる。なお、上述した所定の重み付け演算の実現方法としては任意の方法を用いることができる。例えば、入力トランジスタ部のトランジスタのゲート長の比を一定の値に設定することにより、上述した所定の重み付け演算を実現するようにしてもよいし、入力トランジスタ部のトランジスタのゲート幅の比を一定の値に設定することにより、上述した所定の重み付け演算を実現するようにしてもよい。
【００５３】
正帰還部は、クロック信号が所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号として出力する。
【００５４】
なお、実施の形態１では、第１の出力電圧セットと第２の出力電圧セットとが入力される比較回路の数が４個の場合を示したが、本発明はこれに限定されない。比較回路の数は２ｎ個（ｎは整数）であればよく、例えば、２個、８個などであってもよい。
【００５５】
次に、図３を参照して、比較回路２００の動作を説明する。
【００５６】
図３は、端子ＣＬＫに入力されるクロック信号および比較回路２００の出力Ｑ、ＱＢの波形図である。
【００５７】
クロック信号が“Ｌｏｗ”の場合、ＮＭＯＳスイッチトランジスタｍ５、ｍ６はオフになり、ＰＭＯＳスイッチトランジスタｍ９、ｍ１０はオンになり、正帰還部は動作せず、出力Ｑ、ＱＢは電源電圧にプルアップされ、出力Ｑ、ＱＢは“Ｈｉｇｈ”に固定される（Ｒｅｓｅｔ状態）。このとき、比較回路には電流は一切流れない。
【００５８】
クロック信号が“Ｈｉｇｈ”の場合、ＮＭＯＳスイッチトランジスタｍ５、ｍ６はオンになり、ＰＭＯＳスイッチトランジスタｍ９、ｍ１０はオフになり、正帰還部は動作する。このとき、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４はゲート電圧によりドレイン電流が線形に変化するリニア領域で動作しており、ｍ１１およびｍ１２のゲートに入力される入力信号に応じたドレイン電圧ＶＤＳ１、ｍ１３およびｍ１４のゲートに入力される入力信号に応じたドレイン電圧ＶＤＳ２が発生する。正帰還部は、ドレイン電圧の電圧差（ＶＤＳ１とＶＤＳ２との差）を正帰還することで電源電圧（ＶＤＤ）レベルまで増幅し、その状態を保持する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。このとき、クロック信号が“Ｈｉｇｈ”になり、入力信号に応じて、比較回路の出力Ｑ、ＱＢが増幅されるまでの期間は電流が流れるが、出力Ｑ、ＱＢが保持される期間は電流は流れない。
【００５９】
例えば、ＶＤＳ１＞ＶＤＳ２の場合では、その電圧差を正帰還し、出力Ｑは電源電圧（ＶＤＤ）まで、出力ＱＢはグランド（ＶＳＳ）まで増幅される。逆にＶＤＳ１＜ＶＤＳ２の場合では、その電圧差を正帰還し、出力Ｑはグランド（ＶＳＳ）まで、出力ＱＢは電源電圧（ＶＤＤ）まで増幅される。
【００６０】
次に、ＮＭＯＳトランジスタｍ１１、ｍ１３のゲート幅をＷ１、ＮＭＯＳトランジスタｍ１２、ｍ１４のゲート幅をＷ２、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４のゲート長をＬ、しきい値電圧をＶＴ、キャリアの移動度をμｎ、ゲート容量をＣｏｘとし、ゲート・ソース間電圧をそれぞれＶＧＳ１（＝Ｖｏ１）、ＶＧＳ２（＝Ｖｏ２）、ＶＧＳ３（＝Ｖｏｂ１）、ＶＧＳ４（＝Ｖｏｂ２）とすると、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４のドレインコンダクタンスＧ１１、Ｇ１２、Ｇ１３、Ｇ１４は、それぞれ、
と表すことができる。
【００６１】
図２の比較回路２００のしきい値電圧は、ＶＤＳ１＝ＶＤＳ２の場合、つまり、ＮＭＯＳトランジスタｍ１１のドレインコンダクタンスＧ１１およびＮＭＯＳトランジスタｍ１２のドレインコンダクタンスＧ１２の和と、ＮＭＯＳトランジスタｍ１３のドレインコンダクタンスＧ１３およびＮＭＯＳトランジスタｍ１４のドレインコンダクタンスＧ１４の和とが等しい場合に得られるため、式（１．１）〜（１．４）より、
Ｇ１１＋Ｇ１２＝Ｇ１３＋Ｇ１４
μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏ１−ＶＴ−ＶＤＳ１）＋（Ｗ２／Ｌ）（Ｖｏ２−ＶＴ−ＶＤＳ１）］＝μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏｂ１−ＶＴ−ＶＤＳ２）＋（Ｗ２／Ｌ）（Ｖｏｂ２−ＶＴ−ＶＤＳ２）］
となる。ゆえに、
Ｗ１Ｖｏ１＋Ｗ２Ｖｏ２＝Ｗ１Ｖｏｂ１＋Ｗ２Ｖｏｂ２・・・・・（１．５）
となる。
【００６２】
ゲート幅Ｗ１およびＷ２のサイズ比をｎ／ｍ：（ｍ−ｎ）／ｍとすると、式（１．５）から、
（ｎＶｏ１＋（ｍ−ｎ）Ｖｏ２）／ｍ＝（ｎＶｏｂ１＋（ｍ−ｎ）Ｖｏｂ２）／ｍ・・・・・（１．６）
となる。ここで、式（１．６）を図４を用いて詳しく説明する。
【００６３】
図４は、比較回路２００の入力信号Ｖｏ１、Ｖｏｂ１、Ｖｏ２、Ｖｏｂ２の軌跡としきい値とを示した図である。図４の波線Ａは、式（１．６）の左辺の軌跡を表しており、入力信号Ｖｏ１とＶｏ２とを、ｎ：ｍ−ｎに分割したものである。波線Ｂは、式（１．６）の右辺の軌跡を表しており、入力信号Ｖｏｂ１とＶｏｂ２とを、ｎ：ｍ−ｎに分割したものである。波線Ａと波線Ｂとの交点Ｖｔｎは、比較回路のしきい値を示している。このとき、交点Ｖｔｎは、入力信号Ｖｏ１およびＶｏｂ１の交点Ｖｔ１と入力信号Ｖｏ２およびＶｏｂ２の交点Ｖｔ２との間をｎ：ｍ−ｎに分割する。例えば、ｍ＝４とすると、ｎ＝１の場合、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１２、ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は１：３となり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２との間を１：３に分割する。ｎ＝２の場合には、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１２、ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は２：２となり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２との間を２：２に分割する。ｎ＝３の場合には、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１２、ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は３：１となり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２との間を３：１に分割する。このように、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）および（ｍ１２、ｍ１４）のゲート幅のサイズ比（Ｗ１：Ｗ２）をｎ／ｍ：（ｍ−ｎ）／ｍとすることで、交点Ｖｔ１と交点Ｖｔ２との間を均等に分割したしきい値を得ることができる。
【００６４】
以上のように、本発明の実施の形態１では、比較回路の入力トランジスタ部に含まれるトランジスタが任意のサイズ比を有する（重み付けをもたせる）ことで、従来技術において用いられていた補間抵抗列が不要になる。従って、補間回路で必要としていた動作電流および占有面積が削減できるため、低消費電力および低コストが実現できる。
【００６５】
また、ダイナミック型比較回路には無視できないオフセットが存在するが、本発明では、比較回路の前段に差動増幅手段を設けているので、入力換算での比較回路のオフセットの影響を差動増幅手段のゲイン（利得）分の一に抑制することができる。このようにして、本発明ではダイナミック型比較回路を実用可能としている。さらに、差動増幅器の出力にオフセットが生じた場合でも、隣接する２つの差動増幅器の非反転出力電圧と反転出力電圧とを、所定の重み付け演算を行うことにより任意のしきい値を有する複数の比較回路に入力しているので、差動増幅器のオフセットが複数の比較回路のそれぞれに分散され、オフセットの影響を比較回路の数の逆数に抑制することができる。
【００６６】
なお、実施の形態１のＡ／Ｄ変換器１００は１つのチップ上に形成することができる（図１の点線で囲った領域で示す）。このように１チップ化すると、各回路を効率良く配置することができるので、占有面積の削減効果が大きくなる。
【００６７】
（実施の形態２）
本発明の実施の形態２として、実施の形態１のＡ／Ｄ変換器よりも差動増幅器の数を低減させたＡ／Ｄ変換器について説明する。
【００６８】
図５は、本発明の実施の形態２によるＡ／Ｄ変換器３００の構成を示す図である。Ａ／Ｄ変換器３００は、実施の形態１のＡ／Ｄ変換器１００と比べて、差動増幅器列３３２に含まれる差動増幅器の数が少なくなっている。また、Ａ／Ｄ変換器３００は、差動増幅器Ａ１〜Ａｋ＋１のうち２つの差動増幅器の出力間に抵抗が接続されており、差動増幅器Ａ１〜Ａｋ＋１と動作回路に含まれる比較回路Ｃｒ１〜Ｃｒｎ＋１との接続関係が実施の形態１とは異なっている。
【００６９】
すなわち、実施の形態２の差動増幅器Ａ１〜Ａｋ＋１は、隣り合う差動増幅器からの非反転出力電圧の間にはそれぞれ補間抵抗Ｒｈ１〜Ｒｈ２ｋ、反転出力の間にはそれぞれ補間抵抗ＲＢｈ１〜ＲＢｈ２ｋが接続され、この補間抵抗Ｒｈ１〜Ｒｈ２ｋおよび補間抵抗ＲＢｈ１〜ＲＢｈ２ｋによって、補間電圧が生成される。実施の形態２では、差動増幅器Ａ１〜Ａｋ＋１の出力と補間抵抗Ｒｈ１〜Ｒｈ２ｋおよび補間抵抗ＲＢｈ１〜ＲＢｈ２ｋにより生成される補間電圧とが比較回路Ｃｒ１〜Ｃｒｎ＋１に入力され、補間電圧を用いて電圧比較を行っているため、実施の形態１より差動増幅器の数を少なくすることができる。具体的には実施の形態１で（ｍ＋１）個必要であった差動増幅器が、この実施の形態２では、（ｋ＋１）個（ｋ＝（ｍ／２））となり、従って、差動増幅器の数は（ｍ／２＋１）個に削減することができる。ここで、２つの差動増幅器Ａ１およびＡ２を例にして比較動作を説明する。差動増幅器Ａ１およびＡ２がそれぞれ出力する非反転出力電圧の間の電圧は、補間抵抗Ｒｈ１およびＲｈ２によって補間電圧Ｖｈ１に分圧される。差動増幅器Ａ１およびＡ２がそれぞれ出力する反転出力電圧の間の電圧は、補間抵抗ＲＢｈ１およびＲＢｈ２によって補間電圧ＶＢｈ１に分圧される。比較回路Ｃｒ１〜Ｃｒ４には、差動増幅器Ａ１の非反転出力電圧および反転出力電圧と、補間電圧Ｖｈ１およびＶＢｈ１とが入力され、差動増幅器Ａ１の非反転出力電圧および反転出力電圧がそれぞれ入力されるトランジスタのサイズ比、ならびに補間電圧Ｖｈ１およびＶＢｈ１がそれぞれ入力されるトランジスタのサイズ比を所定の値にすることで、実施の形態１のＡ／Ｄ変換器の場合と同様の比較結果を得ることができる。また、差動増幅器Ａ２の非反転出力電圧および反転出力電圧と、補間電圧Ｖｈ２およびＶＢｈ２とが入力される比較回路Ｃｒ５〜Ｃｒ８においても、実施の形態１のＡ／Ｄ変換器の場合と同様の比較結果を得ることができる。
【００７０】
実施の形態２のＡ／Ｄ変換器３００では、実施の形態１で示した図１の差動増幅器Ａ２の非反転出力電圧および反転出力電圧はそれぞれ、図５の補間電圧Ｖｈ１およびＶＢｈ１に相当する。従って、同じ参照電圧間のＡ／Ｄ変換を行う場合、実施の形態１では差動増幅器が３個必要であったが、実施の形態２では差動増幅器は２個で足り、その差動増幅器の減少個数分の消費電力および素子数（占有面積）を削減することが可能である。さらに、２つの差動増幅器の非反転出力電圧と反転出力電圧との間が補間抵抗で互いに接続されているため、それぞれの補間抵抗がアベレージの機能を有している。従って、差動増幅器の出力にオフセットが生じた場合、隣接する２つの差動増幅器の非反転出力電圧と反転出力電圧との間にそれぞれ接続された補間抵抗が差動増幅器のオフセットを平均化するので、実施の形態１より差動増幅器のオフセットの影響をさらに低減することができる。
【００７１】
（実施の形態３）
図６は、本発明の実施の形態３によるＡ／Ｄ変換器４００の構成を示す図である。Ａ／Ｄ変換器４００は、実施の形態１のＡ／Ｄ変換器１００と比較して、消費電力をさらに削減することができる。Ａ／Ｄ変換器４００の構成は、入力信号電圧の電圧レベルに応じて動作手段を制御する入力信号電圧レベル検出回路（入力信号電圧レベル検出手段）４０７を備えていることを除いては、実施の形態１のＡ／Ｄ変換器１００の構成と実質的に同一であるので、詳細な説明は省略する。
【００７２】
図７は、実施の形態３に用いる、入力信号電圧レベル検出回路４０７が接続された動作回路４１３に含まれる比較回路５００の回路図を示す。
【００７３】
比較回路５００は、図２に示した実施の形態１の比較回路２００と比べて、論理回路ＡＮＤが追加され、論理回路ＡＮＤにクロック信号ＣＬＫと制御信号ＣＬＫＣＴＬとが入力され、論理回路ＡＮＤの出力ＯＡＮＤが、ＰＭＯＳスイッチトランジスタｍ９、ｍ１０およびＮＭＯＳスイッチトランジスタｍ５、ｍ６に接続されている点のみが異なり、それ以外は実施の形態１の比較回路２００と同じである。
【００７４】
以上のように構成された実施の形態３のＡ／Ｄ変換器４００の動作について説明する。表１は、論理回路ＡＮＤの論理である。
【００７５】
【表１】
端子ＣＬＫＣＴＬに“Ｌ”が入力されている場合では、端子ＣＬＫの入力が“Ｈ”であっても、“Ｌ”であっても、端子ＯＡＮＤには“Ｌ”が出力される。また、端子ＣＬＫＣＴＬに“Ｈ”が入力されている場合では、端子ＣＬＫの入力が“Ｌ”のとき端子ＯＡＮＤに“Ｌ”が出力され、端子ＣＬＫの入力が“Ｈ”のとき端子ＯＡＮＤに“Ｈ”が出力される（すなわち、端子ＣＬＫに入力される信号の論理がそのまま出力される）。
【００７６】
このように、端子ＣＬＫＣＴＬに“Ｌ”が入力されている場合には、論理回路ＡＮＤの出力は常時“Ｌ”となるので、比較回路５００は常時“Ｒｅｓｅｔモード”となり、比較回路５００は全く動作せず、動作電流も全く流れない。反対に、端子ＣＬＫＣＴＬに“Ｈ”が入力されている場合には、論理回路ＡＮＤの出力は端子ＣＬＫに入力される信号の論理がそのまま端子ＯＡＮＤに出力されるので、比較回路５００は端子ＣＬＫに“Ｈ”が入力された場合のみ、Ｖｏ１、Ｖｏｂ１、Ｖｏ２、Ｖｏｂ２に入力される差動電圧の大小に応じて比較を行い、その比較結果を増幅し、その後動作電流を必要とすることなくその比較結果を保持する。
【００７７】
このようにして、端子ＣＬＫＣＴＬに入力する信号に応じて、比較回路の動作を制御することが可能となり、これは例えば、端子ＣＬＫＣＴＬが“Ｈ”の場合を動作信号、逆に“Ｌ”の場合を停止信号とすることで実現される。
【００７８】
図６に示す入力信号電圧レベル検出回路４０７は、アナログ信号電圧入力端子４０４に入力されるアナログ信号を入力とし、アナログ信号の電圧レベルに応じて、必要な比較回路のみに動作信号“Ｈ”を出力して比較動作状態とし、それ以外の比較回路には停止信号“Ｌ”を出力して比較停止状態とする。このように、実施の形態３のＡ／Ｄ変換器４００では、アナログ信号の電圧レベルに応じて、必要な比較回路のみが動作し、それ以外の比較回路は停止するので、大幅に消費電力を削減することが可能となる。
【００７９】
（実施の形態４）
次に、実施の形態４として、本発明のＡ／Ｄ変換器に用いる比較回路の入力トランジスタ部に含まれるトランジスタの好適なレイアウトについて説明する。
【００８０】
図８は、トランジスタのレイアウトの一例を示す図である。図８のレイアウト６００は、例えば、実施の形態１のＡ／Ｄ変換器１００に用いる比較回路２００の入力トランジスタ部に含まれるトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４に適用することができる。図８は、トランジスタのゲート幅の比が２：２の場合が示されている。ＮＭＯＳトランジスタｍ１１は、同一形状および同一サイズのトランジスタパターンＭ１１、Ｍ１４を含み、ＮＭＯＳトランジスタｍ１２は、同一形状および同一サイズのトランジスタパターンＭ１２、Ｍ１３を含んでいる。ここで、Ｄ１、Ｇ１、Ｓ１およびＤ２、Ｇ２、Ｓ２はそれぞれ、ＮＭＯＳトランジスタｍ１１およびｍ１２のドレイン、ゲート、ソースを示している。また、ＮＭＯＳトランジスタｍ１３は、同一形状および同一サイズのトランジスタパターンＭ２２、Ｍ２３を含み、ＮＭＯＳトランジスタｍ１４は、同一形状および同一サイズのトランジスタパターンＭ２１、Ｍ２４を含んでいる。ここで、Ｄ３、Ｇ３、Ｓ３およびＤ４、Ｇ４、Ｓ４はそれぞれ、ＮＭＯＳトランジスタｍ１３およびｍ１４のドレイン、ゲート、ソースを示している。Ｇ１はＶｏ１、Ｇ２はＶｏ２に接続される。さらに、Ｇ３はＶｏｂ１、Ｇ４はＶｏｂ２に接続される。トランジスタパターンは図８において、向かって左からＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４の順番で配置され、その両端にトランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４と同一形状および同一サイズのダミートランジスタパターンＭＤ１、ＭＤ２が設置されている。このように、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４の両端にダミートランジスタパターンＭＤ１、ＭＤ２を設置することにより、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のそれぞれの両端には、同一形状のトランジスタが配置されることになるため、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のゲート・パターンの精度を確保することができる。ダミートランジスタパターンが両端にない場合では、両端部のトランジスタ（Ｍ１１、Ｍ１４）の出来上がり状態が他のトランジスタと異なってしまい、特性にばらつきが生じてしまう。
【００８１】
また、トランジスタが後述のようにある階調を有する場合等では、図８のような配置にすれば、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４が入力トランジスタ部の中心線（図８中の点線で示す）に対して線対称となり、ばらつきを低減することができる。具体的に説明すると、例えば、製造上の理由等から、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のゲート容量がある階調をもって変化していると仮定し、トランジスタパターンのゲート容量は、左側のトランジスタパターンから順に、Ｃｏｘ＋ΔＣｏｘ、Ｃｏｘ＋２ΔＣｏｘ、Ｃｏｘ＋３ΔＣｏｘ、Ｃｏｘ＋４ΔＣｏｘ、Ｃｏｘ＋５ΔＣｏｘ、Ｃｏｘ＋６ΔＣｏｘ、Ｃｏｘ＋７ΔＣｏｘ、Ｃｏｘ＋８ΔＣｏｘとする。このときのそれぞれのトランジスタパターンのドレイン電流は、
ＩＤＭ１１＝μｎ（Ｃｏｘ＋ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
ＩＤＭ１２＝μｎ（Ｃｏｘ＋２ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
ＩＤＭ２１＝μｎ（Ｃｏｘ＋３ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ２−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
ＩＤＭ２２＝μｎ（Ｃｏｘ＋４ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ１−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
ＩＤＭ２３＝μｎ（Ｃｏｘ＋５ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ１−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
ＩＤＭ２４＝μｎ（Ｃｏｘ＋６ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ２−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
ＩＤＭ１３＝μｎ（Ｃｏｘ＋７ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
ＩＤＭ１４＝μｎ（Ｃｏｘ＋８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
と表すことができる。
【００８２】
ここで、Ｖｏ１＝Ｖｏｂ２、Ｖｏ２＝Ｖｏｂ１の場合（図４において、しきい値がＶｔ１とＶｔ２との中心値になる場合）、ＮＭＯＳトランジスタｍ１１、ｍ１２のドレイン電流ＩＤＳ１、およびＮＭＯＳトランジスタｍ１３、ｍ１４のドレイン電流ＩＤＳ２は、
ＩＤＳ１＝ＩＤＭ１１＋ＩＤＭ１２＋ＩＤＭ１３＋ＩＤＭ１４
＝μｎ（Ｃｏｘ＋１８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
ＩＤＳ２＝ＩＤＭ２１＋ＩＤＭ２２＋ＩＤＭ２３＋ＩＤＭ２４
＝μｎ（Ｃｏｘ＋１８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
とそれぞれ表すことができる。従って、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のゲート容量がある階調をもって変化している場合においても、その影響をキャンセルすることができる。
【００８３】
また、ｍ１１のドレインとｍ１２のドレインとを共有させ（すなわち、ｍ１１とｍ１２とを共通のノードで接続する）、ｍ１３のドレインとｍ１４のドレインとを共有させる（すなわち、ｍ１３とｍ１４とを共通のノードで接続する）と、ゲート−ドレイン間の容量を削減することができるので、キックバックノイズの影響を抑制することができる。
【００８４】
（実施の形態５）
次に、実施の形態５として、本発明のＡ／Ｄ変換器を用いたシステムについて説明する。
【００８５】
図９は、本発明のＡ／Ｄ変換器を用いたシステム７００を示す図である。システム７００は、可変周波数を有するクロック信号を生成するクロック信号生成回路（クロック信号生成手段）７０１と、クロック信号生成手段７０１が接続されたＡ／Ｄ変換器１００とを備えている。本実施の形態５では図９に示すように、Ａ／Ｄ変換器として実施の形態１のＡ／Ｄ変換器１００と同一のものを使用しているが、これに限定されず、本発明の特徴を有する他の実施の形態のＡ／Ｄ変換器を使用してもよい。
【００８６】
本発明のシステムでは、Ａ／Ｄ変換器に可変周波数を有するクロック信号を生成するクロック信号生成手段が接続されているおり、クロック信号生成手段のクロック周波数が低い場合には動作電流が流れない期間が増えるので、消費電力を低く抑えることができる。例えば、本発明のシステムは、ＤＶＤ、ＣＤなどを搭載した再生速度を切り換えるシステムでは特に有用である。
【００８７】
さらに、本発明のシステムは、占有面積が小さいＡＤ変換器を用いているので、コンパクトなシステムを構築することもできる。
【００８８】
【発明の効果】
本発明によれば、動作手段は、しきい値電圧Ｖｔｎを有する比較手段を含み、比較手段は、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される入力トランジスタ部と、クロック信号に従って動作する正帰還部とを含み、第１の出力電圧セットは第１の非反転出力電圧と第１の反転出力電圧とを含み、前記第２の出力電圧セットは第２の非反転出力電圧と第２の反転出力電圧とを含み、入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力し、正帰還部は、クロック信号が所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号として出力し、比較結果がＶＤＤレベル、ＶＳＳレベルまで増幅された後は動作電流が流れない。また、クロック信号が所定のレベルにない場合においては、正帰還部は動作しないので、動作電流は全く流れない。従って、消費電力が低いＡ／Ｄ変換器を実現することができる。また、抵抗列などの補間回路が不要となるので、さらなる低消費電力化および占有面積の削減が可能となる。
【００８９】
また、第１の非反転出力電圧と第２の非反転出力手段とを補間する第１の補間手段と、第１の反転出力電圧と第２の反転出力手段とを補間する第２の補間手段とを備えているため、差動増幅器の数をさらに削減することができる。
【００９０】
また、入力信号電圧の電圧レベルに応じて動作手段を制御する入力信号電圧レベル検出手段を備えているため、アナログ信号の電圧レベルに応じて、動作回路に含まれる必要な比較回路のみが動作し、それ以外の比較回路は停止するので、大幅に消費電力を削減することが可能となる。
【００９１】
また、入力トランジスタ部は複数のトランジスタを含み、重み付け演算は、複数のトランジスタのそれぞれのサイズを変更することにより行われるので、抵抗列などの補間回路が不要となり、低消費電力化および占有面積の削減が可能となる。
【００９２】
また、動作手段は、２ｎ個（ｎは整数）の比較手段を含んでいるので、比較手段の数が増える分だけ分解能が向上したＡ／Ｄ変換器を実現することができる。
【００９３】
また、複数のトランジスタは所定のトランジスタパターンとなるように配置されており、トランジスタパターンの両端にはダミートランジスタパターンが隣接して配置されているので、ゲート・パターンの精度を確保することができる。
【００９４】
また、トランジスタパターンは入力トランジスタ部の中心線に対して線対称であるので、トランジスタ特性ミスマッチ等のばらつきを抑制することができる。
【００９５】
また、Ａ／Ｄ変換器は１チップ化することができるので、占有面積の削減効果を大きくすることができる。
【００９６】
また、本発明のシステムは、Ａ／Ｄ変換器とクロック信号生成手段とを備えており、クロック信号生成手段のクロック周波数が低い場合には動作電流が流れない期間が増えるので、消費電力を低く抑えることができる。さらに、本発明のシステムは、占有面積が小さいＡＤ変換器を用いているので、コンパクトなシステムを構築することもできる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＡ／Ｄ変換器の構成を示す図
【図２】本発明の実施の形態１に用いる動作回路に含まれる比較回路の回路図
【図３】端子ＣＬＫに入力されるクロック信号および比較回路の出力Ｑ、ＱＢの波形図
【図４】比較回路の入力信号Ｖｏ１、Ｖｏｂ１、Ｖｏ２、Ｖｏｂ２の軌跡としきい値とを示した図
【図５】本発明の実施の形態２によるＡ／Ｄ変換器の構成を示す図
【図６】本発明の実施の形態３によるＡ／Ｄ変換器の構成を示す図
【図７】本発明の実施の形態３に用いる入力信号電圧レベル検出回路が接続された動作回路に含まれる比較回路の回路図
【図８】トランジスタのレイアウトの一例を示す図
【図９】本発明のＡ／Ｄ変換器を用いたシステムを示す図
【図１０】従来の並列型のＡ／Ｄ変換器の構成を示す図
【図１１】改良された別の従来技術の並列型のＡ／Ｄ変換器の構成を示す図
【図１２】従来のＡ／Ｄ変換器に用いる比較回路の回路図
【符号の説明】
１００ Ａ／Ｄ変換器
１０４ アナログ信号電圧入力端子
１０５ エンコード回路
１１１ 参照電圧生成回路
１１１ａ 高電位基準電圧
１１１ｂ 低電位基準電圧
１１２ 差動増幅器列
１１３ 動作回路
２００ 比較回路
【発明の属する技術分野】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関し、特に並列型の構成を有するＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
図１０は、従来の並列型のＡ／Ｄ変換器８００の構成を示す図である。このＡ／Ｄ変換器８００を用いて、高速なアナログ―ディジタル変換が行われていた。
【０００３】
Ａ／Ｄ変換器８００は、参照電圧生成回路８０１、差動増幅器列８０２、比較回路列８０３、エンコード回路８０５から構成される。参照電圧生成回路８０１は、高圧側基準電圧８０１ａと低圧側基準電圧８０１ｂとの間の電圧を複数の抵抗Ｒ１〜Ｒｎにより分圧してＶＲ１〜ＶＲｎ＋１にしている。ＶＲ１〜ＶＲｎ＋１は、差動増幅器列８０２に入力され、アナログ信号電圧入力端子８０４から入力されたアナログ信号電圧と並列で比較される。エンコード回路８０５は、比較回路列８０３から出力された比較結果を論理処理（変換）して、所定の分解能のディジタルデータ信号を出力する。
【０００４】
上記のような並列構成を有する従来のＡ／Ｄ変換器は、積分型、直並列型などの種々のＡ／Ｄ変換器に比べて高速なＡ／Ｄ変換が可能であるという長所を有する一方、分解能が大きくなるほど差動増幅器および比較回路の数が増加し、消費電力および占有面積が増大するという短所を有している。
【０００５】
上記短所の改善を図ったＡ／Ｄ変換器が、特開平４−４３７１８号公報に開示されている。
【０００６】
図１１は、改良された別の従来技術の並列型のＡ／Ｄ変換器９００の構成を示す図である。Ａ／Ｄ変換器９００は、参照電圧生成回路９１１、差動増幅器列９１２、補間抵抗列９１６、比較回路列９０３、エンコード回路９０５から構成される。Ａ／Ｄ変換器９００は、図１０のＡ／Ｄ変換器８００と比べて、比較回路列９０３およびエンコード回路９０５は同様の構造であるが、参照電圧生成回路９１１に含まれる抵抗の数および差動増幅器列９１２に含まれる差動増幅器の数が少ない点、および補間抵抗列９１６をさらに備えている点で異なる。
【０００７】
すなわち、参照電圧生成回路９１１は、Ａ／Ｄ変換器の分解能に応じた数よりも少ないｍ個の抵抗Ｒ１〜Ｒｍによって、高圧側基準電圧９１１ａと低圧側基準電圧９１１ｂとの間の電圧を分圧し、参照電圧ＶＲ１〜ＶＲｍ＋１を発生している。
【０００８】
差動増幅器列９１２は、（ｍ＋１）個の差動増幅器によって、上記各参照電圧ＶＲ１〜ＶＲｍ＋１とアナログ信号電圧入力端子９０４から入力された入力アナログ信号電圧との間の電圧差を増幅し、差動出力電圧（非反転出力電圧および反転出力電圧）を出力している。
【０００９】
補間抵抗列９１６は複数の抵抗を備え、互いに隣接する２つの差動増幅器の各非反転出力電圧の間の電圧および各反転出力電圧の間の電圧をそれぞれ分圧して補間している。この非反転出力電圧の各補間電圧および反転出力電圧の各補間電圧は、比較回路列９０３を構成する各比較回路によって比較され、次いでその比較結果がエンコード回路９０５によってディジタルコードに変換され、ディジタルデータ信号が出力される。
【００１０】
Ａ／Ｄ変換器９００では、各参照電圧ＶＲ１〜ＶＲｍ＋１とアナログ信号電圧との間の電圧差を差動増幅器列９１２の利得を乗じた電圧差に増幅し、補間抵抗列９１６によって互いに隣接する差動増幅器の出力電圧を補間した電圧を、比較回路列９０３の各比較回路において電圧比較するため、補間しない場合に比べて差動増幅器の数を補間ビット分の１に低減することができる。それゆえに、消費電力および占有面積をある程度まで削減することが可能となる。
【００１１】
上記の図１０のＡ／Ｄ変換器８００、および図１１のＡ／Ｄ変換器９００に用いる比較回路を図１２に示す。
【００１２】
図１２は、従来のＡ／Ｄ変換器に用いる比較回路８５０の回路図を示す。
【００１３】
比較回路８５０は、ＮＭＯＳトランジスタｍ１、ｍ２のゲートに入力するＶｏおよびＶｏｂの電圧を比較する。
【００１４】
Ｖｏ＞Ｖｏｂの場合、ＮＭＯＳトランジスタｍ１のドレイン電流（Ｉｄ１）はｍ２のドレイン電流（Ｉｄ２）より多く流れる。このとき、負荷抵抗（ＲＬ）とドレイン電流により比較回路の出力電圧が決定され、その出力電圧は、Ｑ（＝ＶＤＤ−Ｉｄ１・ＲＬ）＜ＱＢ（＝ＶＤＤ−Ｉｄ２・ＲＬ）となる。
【００１５】
Ｖｏ＜Ｖｏｂの場合、ＮＭＯＳトランジスタｍ２のドレイン電流（Ｉｄ２）はｍ１のドレイン電流（Ｉｄ１）より多く流れる。従って、出力電圧は、Ｑ＞ＱＢとなる。
【００１６】
【発明が解決しようとする課題】
ところが、上記のように差動増幅器によって増幅された電圧を補間抵抗により補間および比較するように構成されたＡ／Ｄ変換器であっても、比較回路は分解能に応じた数、具体的にはｎビットのディジタルコードを出力する場合には２ｎ−１個の比較回路を備える必要がある。このため、分解能が高くなるほど比較回路の数が大幅に増加し、これに伴って消費電力が大きくなるという問題点を有している。
【００１７】
ここで、比較回路自体の消費電力を低減する技術の一例としては、「ＩＥＥＥＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３０ ＮＯ．３， ＭＡＲＣＨ １９９５」の第１６６〜１７２頁に記載されているＴｈｏｍａｓ Ｂｙｕｎｇｈａｋ Ｃｈｏによる「Ａ １０ｂ， ２０Ｍｓａｍｐｌｅ／ｓ， ３５ｍＷ Ｐｉｐｅｌｉｎｅ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ」が知られている。この文献では、パイプラインＡ／Ｄ変換器のパイプラインステージ毎の低分解能Ａ／Ｄ変換部において、一般的なＡ／Ｄ変換器で用いられている高速動作・応答性に優れた定電流型比較回路に代わり、ダイナミック型比較回路を用いている。ダイナミック型比較回路は一定電流を必要としないため、定電流型比較回路を用いた場合と比較して、消費電力を大幅に低減することができる。
【００１８】
ところが、上記のようなダイナミック型比較回路では、オフセットの影響が大きく、比較精度が劣化するため、低分解能Ａ／Ｄ変換でしか用いることができないという問題点を持つ。また、比較的大きな分解能のＡ／Ｄ変換器で用いるためにはエラー訂正処理を行う必要がある。そのエラー訂正処理のために別途回路を設ける必要があり、その分の消費電力および占有面積が無視できない。
【００１９】
本発明は上記課題を解決するものであって、その目的とするところは、高速、高精度なＡ／Ｄ変換器を実現するとともに、より低消費電力なＡ／Ｄ変換器を提供することにある。
【００２０】
【課題を解決するための手段】
本発明のＡ／Ｄ変換器は、それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（但し、ＶＲ１＜ＶＲ２…＜ＶＲｍ＜ＶＲｍ＋１ ) 、を生成する参照電圧生成手段と、前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む、差動増幅手段と、前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備え、前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力される入力トランジスタ部と、前記クロック信号に従って動作する正帰還部とをそれぞれ含み、前記各比較手段の入力トランジスタ部は、ゲートが前記第１および第２の出力電圧セットにそれぞれ接続され、ソースがＧＮＤに接続され、ドレインが前記正帰還部に接続されて、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の非反転出力電圧と前記第１の反転出力電圧との差分と前記第２の非反転出力電圧と前記第２の反転出力電圧との差分とを比較した比較結果を前記正帰還部に出力し、前記各比較手段の正帰還部は、前記クロック信号が所定のレベルにある場合に前記各比較手段の入力トランジスタ部から出力される前記比較結果をＶＤＤレベルまたはＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果を保持するとともに、前記増幅された比較結果をディジタル信号として出力し、これにより上記目的が達成される。
【００２１】
本発明の１つの実施形態は、前記ディジタル信号をコード化するコード化手段をさらに備える、上記に記載のＡ／Ｄ変換器である。
【００２２】
本発明の１つの実施形態は、前記第１の非反転出力電圧と前記第２の非反転出力電圧とを補間する第１の補間手段と、前記第１の反転出力電圧と前記第２の反転出力電圧とを補間する第２の補間手段とをさらに備える、上記に記載のＡ／Ｄ変換器である。
【００２３】
本発明の１つの実施形態は、前記入力信号電圧を検出し、前記入力信号電圧の電圧レベルに応じて前記動作手段を制御する入力信号電圧レベル検出手段をさらに備える、上記に記載のＡ／Ｄ変換器である。
【００２４】
本発明の１つの実施形態は、前記入力トランジスタ部は複数のトランジスタを含み、前記重み付け演算は、前記複数のトランジスタのそれぞれのサイズを変更することにより行われる、上記に記載のＡ／Ｄ変換器である。
【００２５】
本発明の１つの実施形態は、前記動作手段は、２ｎ個（ｎは整数）の比較手段を含む、上記に記載のＡ／Ｄ変換器である。
【００２６】
本発明の１つの実施形態は、前記複数のトランジスタは所定のトランジスタパターンとなるように配置されており、前記トランジスタパターンの両端にダミートランジスタパターンが隣接して配置される、上記に記載のＡ／Ｄ変換器である。
【００２７】
本発明の１つの実施形態は、前記複数のトランジスタは所定のトランジスタパターンとなるように配置されており、前記トランジスタパターンは前記入力トランジスタ部の中心線に対して線対称である、上記に記載のＡ／Ｄ変換器である。
【００２８】
本発明の１つの実施形態は、前記参照電圧生成手段と、前記差動増幅手段と、前記動作手段とが単一のチップ上に形成されている、上記に記載のＡ／Ｄ変換器である。
【００２９】
さらに、本発明のシステムは、可変周波数を有するクロック信号を生成するクロック信号生成手段と、前記クロック信号生成手段が接続されたＡ／Ｄ変換器とを備えたシステムであって、前記Ａ／Ｄ変換器は、それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（但し、ＶＲ１＜ＶＲ２…＜ＶＲｍ＜ＶＲｍ＋１ ) 、を生成する参照電圧生成手段と、前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む、差動増幅手段と、前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備え、前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力される入力トランジスタ部と、前記クロック信号に従って動作する正帰還部とをそれぞれ含み、前記各比較手段の入力トランジスタ部は、ゲートが前記第１および第２の出力電圧セットにそれぞれ接続され、ソースがＧＮＤに接続され、ドレインが前記正帰還部に接続されて、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の非反転出力電圧と前記第１の反転出力電圧との差分と前記第２の非反転出力電圧と前記第２の反転出力電圧との差分とを比較した比較結果を前記正帰還部に出力し、前記各比較手段の正帰還部は、前記クロック信号が所定のレベルにある場合に前記各比較手段の入力トランジスタ部から出力される前記比較結果をＶＤＤレベルまたはＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果を保持するとともに、前記増幅された比較結果をディジタル信号として出力し、これにより上記目的が達成される。
【００３０】
以下に、本発明の作用を説明する。
【００３１】
本発明によれば、動作手段は、しきい値電圧Ｖｔｎを有する比較手段を含み、比較手段は、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される入力トランジスタ部と、クロック信号に従って動作する正帰還部とを含み、第１の出力電圧セットは第１の非反転出力電圧と第１の反転出力電圧とを含み、前記第２の出力電圧セットは第２の非反転出力電圧と第２の反転出力電圧とを含み、入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力し、正帰還部は、クロック信号が所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号として出力し、比較結果がＶＤＤレベル、ＶＳＳレベルまで増幅された後は動作電流が流れない。また、クロック信号が所定のレベルにない場合においては、正帰還部は動作しないので、動作電流は全く流れない。従って、消費電力が低いＡ／Ｄ変換器を実現することができる。また、抵抗列などの補間回路が不要となるので、さらなる低消費電力化および占有面積の削減が可能となる。
【００３２】
また、第１の非反転出力電圧と第２の非反転出力手段とを補間する第１の補間手段と、第１の反転出力電圧と第２の反転出力手段とを補間する第２の補間手段とを備えているため、差動増幅器の数をさらに削減することができる。
【００３３】
また、入力信号電圧の電圧レベルに応じて動作手段を制御する入力信号電圧レベル検出手段を備えているため、アナログ信号の電圧レベルに応じて、動作回路に含まれる必要な比較回路のみが動作し、それ以外の比較回路は停止するので、大幅に消費電力を削減することが可能となる。
【００３４】
また、入力トランジスタ部は複数のトランジスタを含み、重み付け演算は、複数のトランジスタのそれぞれのサイズを変更することにより行われるので、抵抗列などの補間回路が不要となり、低消費電力化および占有面積の削減が可能となる。
【００３５】
また、動作手段は、２ｎ個（ｎは整数）の比較手段を含んでいるので、比較手段の数が増える分だけ分解能が向上したＡ／Ｄ変換器を実現することができる。
【００３６】
また、複数のトランジスタは所定のトランジスタパターンとなるように配置されており、トランジスタパターンの両端にはダミートランジスタパターンが隣接して配置されているので、ゲート・パターンの精度を確保することができる。
【００３７】
また、トランジスタパターンは入力トランジスタ部の中心線に対して線対称であるので、トランジスタ特性ミスマッチ等のばらつきを抑制することができる。
【００３８】
また、Ａ／Ｄ変換器は１チップ化することができるので、占有面積の削減効果を大きくすることができる。
【００３９】
また、本発明のシステムは、Ａ／Ｄ変換器とクロック信号生成手段とを備えており、クロック信号生成手段のクロック周波数が低い場合には動作電流が流れない期間が増えるので、消費電力を低く抑えることができる。さらに、本発明のシステムは、占有面積が小さいＡＤ変換器を用いているので、コンパクトなシステムを構築することもできる。
【００４０】
【発明の実施の形態】
以下、本発明の並列型Ａ／Ｄ変換器の具体的な実施の形態について、図面を参照しながら説明する。
【００４１】
（実施の形態１）
図１は、本発明の実施の形態１によるＡ／Ｄ変換器１００の構成を示す図である。Ａ／Ｄ変換器１００は、参照電圧生成回路（参照電圧生成手段）１１１、差動増幅器列（差動増幅手段）１１２、および動作回路（動作手段）１１３を備えている。Ａ／Ｄ変換器１００は、エンコード回路（コード化手段）１０５をさらに備えていてもよい。参照電圧生成回路１１１は、複数の参照電圧ＶＲ１〜ＶＲｍ＋１を発生する。差動増幅器列１１２は、ｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を含み、複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々とアナログ信号電圧入力端子１０４から入力された入力アナログ信号電圧Ａｉｎとの電圧差を増幅し、複数の出力電圧セットを生成する。ここで、複数の出力電圧セットのそれぞれには、相補的な非反転出力電圧と反転出力電圧とが含まれる。動作回路１１３は複数の出力電圧セットを受け取り、クロック信号に従って動作する。また、動作回路１１３は、ｎ＋１個の比較回路（比較手段）Ｃｒ１〜Ｃｒｎ＋１を含み、それぞれの比較回路Ｃｒ１〜Ｃｒｎ＋１は４つの入力を有する。差動増幅器Ａ１〜Ａｍ＋１からの出力電圧セットに含まれる非反転出力電圧および反転出力電圧は、直接比較回路Ｃｒ１〜Ｃｒｎ＋１に入力される。
【００４２】
各比較回路Ｃｒ１〜Ｃｒｎ＋１は、入力トランジスタ部と正帰還部とを有している。入力トランジスタ部には、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される。正帰還部はクロック信号に従って動作する。
【００４３】
エンコード回路１０５は、比較結果（ディジタル信号）をコード化し、ディジタルデータ信号を生成する。
【００４４】
以下、上記の各構成要素について詳しく説明する。
【００４５】
参照電圧生成回路１１１は、直列に接続されたｍ個の抵抗Ｒ１〜Ｒｍを備え、これらの両端に高電位側基準電圧１１１ａと低電圧側基準電圧１１１ｂとが印加される。これにより、高電位側基準電圧１１１ａと低電圧側基準電圧１１１ｂとの間の電圧が分圧され、参照電圧ＶＲ１〜ＶＲｍ＋１が生成する。
【００４６】
差動増幅器列１１２の各差動増幅器Ａ１〜Ａｍ＋１は２つの入力端子を有しており、一方の入力端子には入力アナログ信号電圧Ａｉｎが入力され、他方の入力端子には参照電圧ＶＲ１〜ＶＲｍ＋１が入力され、その結果、複数の出力電圧のセット（例えば、第１の出力電圧セット、第２の出力電圧セットなど）が出力される。ここで、複数の出力電圧のセットのそれぞれは、相補的な非反転出力電圧Ｖ１〜Ｖｍ＋１および反転出力電圧ＶＢ１〜ＶＢｍ＋１を含む。
【００４７】
動作回路１１３の各比較回路Ｃｒ１〜Ｃｒｎ＋１において、入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力する。ここで、第１の非反転出力電圧および第１の反転出力電圧は第１の出力電圧セットに含まれ、第２の非反転出力電圧および第２の反転出力電圧は第２の出力電圧セットに含まれる。
【００４８】
正帰還部は、クロック信号が所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号としてエンコード回路１０５に出力する。このディジタル信号は、例えば、比較結果によるＨレベルまたはＬレベルのディジタル信号である。
【００４９】
次に、実施の形態１に用いる動作回路１１３に含まれる比較回路について説明する。
【００５０】
図２は、実施の形態１に用いる動作回路１１３に含まれる比較回路の回路図である。
【００５１】
図２に示す比較回路２００は、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４を含む入力トランジスタ部とＮＭＯＳトランジスタｍ３、ｍ４およびＰＭＯＳトランジスタｍ７、ｍ８を含む正帰還部（クロスカップルインバータラッチ部）とを備え、正帰還部のゲートに出力端子Ｑ、ＱＢが接続されている。また、ＮＭＯＳトランジスタｍ３のドレインとＰＭＯＳトランジスタｍ７のドレインとの間にＮＭＯＳスイッチトランジスタｍ５が接続され、ＭＭＯＳトランジスタｍ４のドレインとＰＭＯＳトランジスタｍ８のドレインとの間にＮＭＯＳスイッチトランジスタｍ６が接続されている。ただし、ＮＭＯＳスイッチトランジスタｍ５、ｍ６が設置される場所は上記に限定されない。さらに、ＰＭＯＳトランジスタｍ７のドレインと電源ＶＤＤとの間にＰＭＯＳスイッチトランジスタｍ９を備え、ＰＭＯＳトランジスタｍ８のドレインと電源ＶＤＤとの間にＰＭＯＳスイッチトランジスタｍ１０を備えている。ＮＭＯＳスイッチトランジスタｍ５、ｍ６、およびＰＭＯＳスイッチトランジスタｍ９、ｍ１０のゲートには端子ＣＬＫが接続されている。ＮＭＯＳトランジスタｍ３のソースとＶＳＳとの間にＮＭＯＳトランジスタｍ１１およびＮＭＯＳトランジスタｍ１２を備えており、ＮＭＯＳトランジスタｍ１１のゲートには入力端子Ｖｏ１、ＮＭＯＳトランジスタｍ１２のゲートには入力端子Ｖｏ２が接続されている。ＮＭＯＳトランジスタｍ４のソースとＶＳＳとの間にＮＭＯＳトランジスタｍ１３およびＮＭＯＳトランジスタｍ１４を備えており、ＮＭＯＳトランジスタｍ１３のゲートには入力端子Ｖｏｂ１、ＮＭＯＳトランジスタｍ１４のゲートには入力端子Ｖｏｂ２が接続されている。
【００５２】
入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力する。所定の重み付け演算は、例えば、入力トランジスタ部のトランジスタのサイズの比を一定の値に設定することにより実現される。例えば、トランジスタｍ１１のサイズとトランジスタｍ１２のサイズとを１：３に設定し、トランジスタｍ１３のサイズとトランジスタｍ１４のサイズとを１：３に設定することにより、しきい値電圧Ｖｔｎが得られる。なお、上述した所定の重み付け演算の実現方法としては任意の方法を用いることができる。例えば、入力トランジスタ部のトランジスタのゲート長の比を一定の値に設定することにより、上述した所定の重み付け演算を実現するようにしてもよいし、入力トランジスタ部のトランジスタのゲート幅の比を一定の値に設定することにより、上述した所定の重み付け演算を実現するようにしてもよい。
【００５３】
正帰還部は、クロック信号が所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号として出力する。
【００５４】
なお、実施の形態１では、第１の出力電圧セットと第２の出力電圧セットとが入力される比較回路の数が４個の場合を示したが、本発明はこれに限定されない。比較回路の数は２ｎ個（ｎは整数）であればよく、例えば、２個、８個などであってもよい。
【００５５】
次に、図３を参照して、比較回路２００の動作を説明する。
【００５６】
図３は、端子ＣＬＫに入力されるクロック信号および比較回路２００の出力Ｑ、ＱＢの波形図である。
【００５７】
クロック信号が“Ｌｏｗ”の場合、ＮＭＯＳスイッチトランジスタｍ５、ｍ６はオフになり、ＰＭＯＳスイッチトランジスタｍ９、ｍ１０はオンになり、正帰還部は動作せず、出力Ｑ、ＱＢは電源電圧にプルアップされ、出力Ｑ、ＱＢは“Ｈｉｇｈ”に固定される（Ｒｅｓｅｔ状態）。このとき、比較回路には電流は一切流れない。
【００５８】
クロック信号が“Ｈｉｇｈ”の場合、ＮＭＯＳスイッチトランジスタｍ５、ｍ６はオンになり、ＰＭＯＳスイッチトランジスタｍ９、ｍ１０はオフになり、正帰還部は動作する。このとき、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４はゲート電圧によりドレイン電流が線形に変化するリニア領域で動作しており、ｍ１１およびｍ１２のゲートに入力される入力信号に応じたドレイン電圧ＶＤＳ１、ｍ１３およびｍ１４のゲートに入力される入力信号に応じたドレイン電圧ＶＤＳ２が発生する。正帰還部は、ドレイン電圧の電圧差（ＶＤＳ１とＶＤＳ２との差）を正帰還することで電源電圧（ＶＤＤ）レベルまで増幅し、その状態を保持する（Ｃｏｍｐａｒｅ＆Ｌａｔｃｈ状態）。このとき、クロック信号が“Ｈｉｇｈ”になり、入力信号に応じて、比較回路の出力Ｑ、ＱＢが増幅されるまでの期間は電流が流れるが、出力Ｑ、ＱＢが保持される期間は電流は流れない。
【００５９】
例えば、ＶＤＳ１＞ＶＤＳ２の場合では、その電圧差を正帰還し、出力Ｑは電源電圧（ＶＤＤ）まで、出力ＱＢはグランド（ＶＳＳ）まで増幅される。逆にＶＤＳ１＜ＶＤＳ２の場合では、その電圧差を正帰還し、出力Ｑはグランド（ＶＳＳ）まで、出力ＱＢは電源電圧（ＶＤＤ）まで増幅される。
【００６０】
次に、ＮＭＯＳトランジスタｍ１１、ｍ１３のゲート幅をＷ１、ＮＭＯＳトランジスタｍ１２、ｍ１４のゲート幅をＷ２、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４のゲート長をＬ、しきい値電圧をＶＴ、キャリアの移動度をμｎ、ゲート容量をＣｏｘとし、ゲート・ソース間電圧をそれぞれＶＧＳ１（＝Ｖｏ１）、ＶＧＳ２（＝Ｖｏ２）、ＶＧＳ３（＝Ｖｏｂ１）、ＶＧＳ４（＝Ｖｏｂ２）とすると、ＮＭＯＳトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４のドレインコンダクタンスＧ１１、Ｇ１２、Ｇ１３、Ｇ１４は、それぞれ、
【００６１】
図２の比較回路２００のしきい値電圧は、ＶＤＳ１＝ＶＤＳ２の場合、つまり、ＮＭＯＳトランジスタｍ１１のドレインコンダクタンスＧ１１およびＮＭＯＳトランジスタｍ１２のドレインコンダクタンスＧ１２の和と、ＮＭＯＳトランジスタｍ１３のドレインコンダクタンスＧ１３およびＮＭＯＳトランジスタｍ１４のドレインコンダクタンスＧ１４の和とが等しい場合に得られるため、式（１．１）〜（１．４）より、
Ｇ１１＋Ｇ１２＝Ｇ１３＋Ｇ１４
μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏ１−ＶＴ−ＶＤＳ１）＋（Ｗ２／Ｌ）（Ｖｏ２−ＶＴ−ＶＤＳ１）］＝μｎ・Ｃｏｘ・［（Ｗ１／Ｌ）（Ｖｏｂ１−ＶＴ−ＶＤＳ２）＋（Ｗ２／Ｌ）（Ｖｏｂ２−ＶＴ−ＶＤＳ２）］
となる。ゆえに、
Ｗ１Ｖｏ１＋Ｗ２Ｖｏ２＝Ｗ１Ｖｏｂ１＋Ｗ２Ｖｏｂ２・・・・・（１．５）
となる。
【００６２】
ゲート幅Ｗ１およびＷ２のサイズ比をｎ／ｍ：（ｍ−ｎ）／ｍとすると、式（１．５）から、
（ｎＶｏ１＋（ｍ−ｎ）Ｖｏ２）／ｍ＝（ｎＶｏｂ１＋（ｍ−ｎ）Ｖｏｂ２）／ｍ・・・・・（１．６）
となる。ここで、式（１．６）を図４を用いて詳しく説明する。
【００６３】
図４は、比較回路２００の入力信号Ｖｏ１、Ｖｏｂ１、Ｖｏ２、Ｖｏｂ２の軌跡としきい値とを示した図である。図４の波線Ａは、式（１．６）の左辺の軌跡を表しており、入力信号Ｖｏ１とＶｏ２とを、ｎ：ｍ−ｎに分割したものである。波線Ｂは、式（１．６）の右辺の軌跡を表しており、入力信号Ｖｏｂ１とＶｏｂ２とを、ｎ：ｍ−ｎに分割したものである。波線Ａと波線Ｂとの交点Ｖｔｎは、比較回路のしきい値を示している。このとき、交点Ｖｔｎは、入力信号Ｖｏ１およびＶｏｂ１の交点Ｖｔ１と入力信号Ｖｏ２およびＶｏｂ２の交点Ｖｔ２との間をｎ：ｍ−ｎに分割する。例えば、ｍ＝４とすると、ｎ＝１の場合、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１２、ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は１：３となり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２との間を１：３に分割する。ｎ＝２の場合には、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１２、ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は２：２となり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２との間を２：２に分割する。ｎ＝３の場合には、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）とＮＭＯＳトランジスタ（ｍ１２、ｍ１４）とのゲート幅のサイズ比（Ｗ１：Ｗ２）は３：１となり、比較回路のしきい値は、交点Ｖｔ１と交点Ｖｔ２との間を３：１に分割する。このように、ＮＭＯＳトランジスタ（ｍ１１、ｍ１３）および（ｍ１２、ｍ１４）のゲート幅のサイズ比（Ｗ１：Ｗ２）をｎ／ｍ：（ｍ−ｎ）／ｍとすることで、交点Ｖｔ１と交点Ｖｔ２との間を均等に分割したしきい値を得ることができる。
【００６４】
以上のように、本発明の実施の形態１では、比較回路の入力トランジスタ部に含まれるトランジスタが任意のサイズ比を有する（重み付けをもたせる）ことで、従来技術において用いられていた補間抵抗列が不要になる。従って、補間回路で必要としていた動作電流および占有面積が削減できるため、低消費電力および低コストが実現できる。
【００６５】
また、ダイナミック型比較回路には無視できないオフセットが存在するが、本発明では、比較回路の前段に差動増幅手段を設けているので、入力換算での比較回路のオフセットの影響を差動増幅手段のゲイン（利得）分の一に抑制することができる。このようにして、本発明ではダイナミック型比較回路を実用可能としている。さらに、差動増幅器の出力にオフセットが生じた場合でも、隣接する２つの差動増幅器の非反転出力電圧と反転出力電圧とを、所定の重み付け演算を行うことにより任意のしきい値を有する複数の比較回路に入力しているので、差動増幅器のオフセットが複数の比較回路のそれぞれに分散され、オフセットの影響を比較回路の数の逆数に抑制することができる。
【００６６】
なお、実施の形態１のＡ／Ｄ変換器１００は１つのチップ上に形成することができる（図１の点線で囲った領域で示す）。このように１チップ化すると、各回路を効率良く配置することができるので、占有面積の削減効果が大きくなる。
【００６７】
（実施の形態２）
本発明の実施の形態２として、実施の形態１のＡ／Ｄ変換器よりも差動増幅器の数を低減させたＡ／Ｄ変換器について説明する。
【００６８】
図５は、本発明の実施の形態２によるＡ／Ｄ変換器３００の構成を示す図である。Ａ／Ｄ変換器３００は、実施の形態１のＡ／Ｄ変換器１００と比べて、差動増幅器列３３２に含まれる差動増幅器の数が少なくなっている。また、Ａ／Ｄ変換器３００は、差動増幅器Ａ１〜Ａｋ＋１のうち２つの差動増幅器の出力間に抵抗が接続されており、差動増幅器Ａ１〜Ａｋ＋１と動作回路に含まれる比較回路Ｃｒ１〜Ｃｒｎ＋１との接続関係が実施の形態１とは異なっている。
【００６９】
すなわち、実施の形態２の差動増幅器Ａ１〜Ａｋ＋１は、隣り合う差動増幅器からの非反転出力電圧の間にはそれぞれ補間抵抗Ｒｈ１〜Ｒｈ２ｋ、反転出力の間にはそれぞれ補間抵抗ＲＢｈ１〜ＲＢｈ２ｋが接続され、この補間抵抗Ｒｈ１〜Ｒｈ２ｋおよび補間抵抗ＲＢｈ１〜ＲＢｈ２ｋによって、補間電圧が生成される。実施の形態２では、差動増幅器Ａ１〜Ａｋ＋１の出力と補間抵抗Ｒｈ１〜Ｒｈ２ｋおよび補間抵抗ＲＢｈ１〜ＲＢｈ２ｋにより生成される補間電圧とが比較回路Ｃｒ１〜Ｃｒｎ＋１に入力され、補間電圧を用いて電圧比較を行っているため、実施の形態１より差動増幅器の数を少なくすることができる。具体的には実施の形態１で（ｍ＋１）個必要であった差動増幅器が、この実施の形態２では、（ｋ＋１）個（ｋ＝（ｍ／２））となり、従って、差動増幅器の数は（ｍ／２＋１）個に削減することができる。ここで、２つの差動増幅器Ａ１およびＡ２を例にして比較動作を説明する。差動増幅器Ａ１およびＡ２がそれぞれ出力する非反転出力電圧の間の電圧は、補間抵抗Ｒｈ１およびＲｈ２によって補間電圧Ｖｈ１に分圧される。差動増幅器Ａ１およびＡ２がそれぞれ出力する反転出力電圧の間の電圧は、補間抵抗ＲＢｈ１およびＲＢｈ２によって補間電圧ＶＢｈ１に分圧される。比較回路Ｃｒ１〜Ｃｒ４には、差動増幅器Ａ１の非反転出力電圧および反転出力電圧と、補間電圧Ｖｈ１およびＶＢｈ１とが入力され、差動増幅器Ａ１の非反転出力電圧および反転出力電圧がそれぞれ入力されるトランジスタのサイズ比、ならびに補間電圧Ｖｈ１およびＶＢｈ１がそれぞれ入力されるトランジスタのサイズ比を所定の値にすることで、実施の形態１のＡ／Ｄ変換器の場合と同様の比較結果を得ることができる。また、差動増幅器Ａ２の非反転出力電圧および反転出力電圧と、補間電圧Ｖｈ２およびＶＢｈ２とが入力される比較回路Ｃｒ５〜Ｃｒ８においても、実施の形態１のＡ／Ｄ変換器の場合と同様の比較結果を得ることができる。
【００７０】
実施の形態２のＡ／Ｄ変換器３００では、実施の形態１で示した図１の差動増幅器Ａ２の非反転出力電圧および反転出力電圧はそれぞれ、図５の補間電圧Ｖｈ１およびＶＢｈ１に相当する。従って、同じ参照電圧間のＡ／Ｄ変換を行う場合、実施の形態１では差動増幅器が３個必要であったが、実施の形態２では差動増幅器は２個で足り、その差動増幅器の減少個数分の消費電力および素子数（占有面積）を削減することが可能である。さらに、２つの差動増幅器の非反転出力電圧と反転出力電圧との間が補間抵抗で互いに接続されているため、それぞれの補間抵抗がアベレージの機能を有している。従って、差動増幅器の出力にオフセットが生じた場合、隣接する２つの差動増幅器の非反転出力電圧と反転出力電圧との間にそれぞれ接続された補間抵抗が差動増幅器のオフセットを平均化するので、実施の形態１より差動増幅器のオフセットの影響をさらに低減することができる。
【００７１】
（実施の形態３）
図６は、本発明の実施の形態３によるＡ／Ｄ変換器４００の構成を示す図である。Ａ／Ｄ変換器４００は、実施の形態１のＡ／Ｄ変換器１００と比較して、消費電力をさらに削減することができる。Ａ／Ｄ変換器４００の構成は、入力信号電圧の電圧レベルに応じて動作手段を制御する入力信号電圧レベル検出回路（入力信号電圧レベル検出手段）４０７を備えていることを除いては、実施の形態１のＡ／Ｄ変換器１００の構成と実質的に同一であるので、詳細な説明は省略する。
【００７２】
図７は、実施の形態３に用いる、入力信号電圧レベル検出回路４０７が接続された動作回路４１３に含まれる比較回路５００の回路図を示す。
【００７３】
比較回路５００は、図２に示した実施の形態１の比較回路２００と比べて、論理回路ＡＮＤが追加され、論理回路ＡＮＤにクロック信号ＣＬＫと制御信号ＣＬＫＣＴＬとが入力され、論理回路ＡＮＤの出力ＯＡＮＤが、ＰＭＯＳスイッチトランジスタｍ９、ｍ１０およびＮＭＯＳスイッチトランジスタｍ５、ｍ６に接続されている点のみが異なり、それ以外は実施の形態１の比較回路２００と同じである。
【００７４】
以上のように構成された実施の形態３のＡ／Ｄ変換器４００の動作について説明する。表１は、論理回路ＡＮＤの論理である。
【００７５】
【表１】
【００７６】
このように、端子ＣＬＫＣＴＬに“Ｌ”が入力されている場合には、論理回路ＡＮＤの出力は常時“Ｌ”となるので、比較回路５００は常時“Ｒｅｓｅｔモード”となり、比較回路５００は全く動作せず、動作電流も全く流れない。反対に、端子ＣＬＫＣＴＬに“Ｈ”が入力されている場合には、論理回路ＡＮＤの出力は端子ＣＬＫに入力される信号の論理がそのまま端子ＯＡＮＤに出力されるので、比較回路５００は端子ＣＬＫに“Ｈ”が入力された場合のみ、Ｖｏ１、Ｖｏｂ１、Ｖｏ２、Ｖｏｂ２に入力される差動電圧の大小に応じて比較を行い、その比較結果を増幅し、その後動作電流を必要とすることなくその比較結果を保持する。
【００７７】
このようにして、端子ＣＬＫＣＴＬに入力する信号に応じて、比較回路の動作を制御することが可能となり、これは例えば、端子ＣＬＫＣＴＬが“Ｈ”の場合を動作信号、逆に“Ｌ”の場合を停止信号とすることで実現される。
【００７８】
図６に示す入力信号電圧レベル検出回路４０７は、アナログ信号電圧入力端子４０４に入力されるアナログ信号を入力とし、アナログ信号の電圧レベルに応じて、必要な比較回路のみに動作信号“Ｈ”を出力して比較動作状態とし、それ以外の比較回路には停止信号“Ｌ”を出力して比較停止状態とする。このように、実施の形態３のＡ／Ｄ変換器４００では、アナログ信号の電圧レベルに応じて、必要な比較回路のみが動作し、それ以外の比較回路は停止するので、大幅に消費電力を削減することが可能となる。
【００７９】
（実施の形態４）
次に、実施の形態４として、本発明のＡ／Ｄ変換器に用いる比較回路の入力トランジスタ部に含まれるトランジスタの好適なレイアウトについて説明する。
【００８０】
図８は、トランジスタのレイアウトの一例を示す図である。図８のレイアウト６００は、例えば、実施の形態１のＡ／Ｄ変換器１００に用いる比較回路２００の入力トランジスタ部に含まれるトランジスタｍ１１、ｍ１２、ｍ１３、ｍ１４に適用することができる。図８は、トランジスタのゲート幅の比が２：２の場合が示されている。ＮＭＯＳトランジスタｍ１１は、同一形状および同一サイズのトランジスタパターンＭ１１、Ｍ１４を含み、ＮＭＯＳトランジスタｍ１２は、同一形状および同一サイズのトランジスタパターンＭ１２、Ｍ１３を含んでいる。ここで、Ｄ１、Ｇ１、Ｓ１およびＤ２、Ｇ２、Ｓ２はそれぞれ、ＮＭＯＳトランジスタｍ１１およびｍ１２のドレイン、ゲート、ソースを示している。また、ＮＭＯＳトランジスタｍ１３は、同一形状および同一サイズのトランジスタパターンＭ２２、Ｍ２３を含み、ＮＭＯＳトランジスタｍ１４は、同一形状および同一サイズのトランジスタパターンＭ２１、Ｍ２４を含んでいる。ここで、Ｄ３、Ｇ３、Ｓ３およびＤ４、Ｇ４、Ｓ４はそれぞれ、ＮＭＯＳトランジスタｍ１３およびｍ１４のドレイン、ゲート、ソースを示している。Ｇ１はＶｏ１、Ｇ２はＶｏ２に接続される。さらに、Ｇ３はＶｏｂ１、Ｇ４はＶｏｂ２に接続される。トランジスタパターンは図８において、向かって左からＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４の順番で配置され、その両端にトランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４と同一形状および同一サイズのダミートランジスタパターンＭＤ１、ＭＤ２が設置されている。このように、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４の両端にダミートランジスタパターンＭＤ１、ＭＤ２を設置することにより、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のそれぞれの両端には、同一形状のトランジスタが配置されることになるため、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のゲート・パターンの精度を確保することができる。ダミートランジスタパターンが両端にない場合では、両端部のトランジスタ（Ｍ１１、Ｍ１４）の出来上がり状態が他のトランジスタと異なってしまい、特性にばらつきが生じてしまう。
【００８１】
また、トランジスタが後述のようにある階調を有する場合等では、図８のような配置にすれば、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４が入力トランジスタ部の中心線（図８中の点線で示す）に対して線対称となり、ばらつきを低減することができる。具体的に説明すると、例えば、製造上の理由等から、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のゲート容量がある階調をもって変化していると仮定し、トランジスタパターンのゲート容量は、左側のトランジスタパターンから順に、Ｃｏｘ＋ΔＣｏｘ、Ｃｏｘ＋２ΔＣｏｘ、Ｃｏｘ＋３ΔＣｏｘ、Ｃｏｘ＋４ΔＣｏｘ、Ｃｏｘ＋５ΔＣｏｘ、Ｃｏｘ＋６ΔＣｏｘ、Ｃｏｘ＋７ΔＣｏｘ、Ｃｏｘ＋８ΔＣｏｘとする。このときのそれぞれのトランジスタパターンのドレイン電流は、
ＩＤＭ１１＝μｎ（Ｃｏｘ＋ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
ＩＤＭ１２＝μｎ（Ｃｏｘ＋２ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
ＩＤＭ２１＝μｎ（Ｃｏｘ＋３ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ２−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
ＩＤＭ２２＝μｎ（Ｃｏｘ＋４ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ１−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
ＩＤＭ２３＝μｎ（Ｃｏｘ＋５ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ１−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
ＩＤＭ２４＝μｎ（Ｃｏｘ＋６ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏｂ２−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
ＩＤＭ１３＝μｎ（Ｃｏｘ＋７ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
ＩＤＭ１４＝μｎ（Ｃｏｘ＋８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
と表すことができる。
【００８２】
ここで、Ｖｏ１＝Ｖｏｂ２、Ｖｏ２＝Ｖｏｂ１の場合（図４において、しきい値がＶｔ１とＶｔ２との中心値になる場合）、ＮＭＯＳトランジスタｍ１１、ｍ１２のドレイン電流ＩＤＳ１、およびＮＭＯＳトランジスタｍ１３、ｍ１４のドレイン電流ＩＤＳ２は、
ＩＤＳ１＝ＩＤＭ１１＋ＩＤＭ１２＋ＩＤＭ１３＋ＩＤＭ１４
＝μｎ（Ｃｏｘ＋１８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ１−ＶＴ）−１／２ＶＤＳ１］ＶＤＳ１
ＩＤＳ２＝ＩＤＭ２１＋ＩＤＭ２２＋ＩＤＭ２３＋ＩＤＭ２４
＝μｎ（Ｃｏｘ＋１８ΔＣｏｘ）（Ｗ／Ｌ）［（Ｖｏ２−ＶＴ）−１／２ＶＤＳ２］ＶＤＳ２
とそれぞれ表すことができる。従って、トランジスタパターンＭ１１、Ｍ１２、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４、Ｍ１３、Ｍ１４のゲート容量がある階調をもって変化している場合においても、その影響をキャンセルすることができる。
【００８３】
また、ｍ１１のドレインとｍ１２のドレインとを共有させ（すなわち、ｍ１１とｍ１２とを共通のノードで接続する）、ｍ１３のドレインとｍ１４のドレインとを共有させる（すなわち、ｍ１３とｍ１４とを共通のノードで接続する）と、ゲート−ドレイン間の容量を削減することができるので、キックバックノイズの影響を抑制することができる。
【００８４】
（実施の形態５）
次に、実施の形態５として、本発明のＡ／Ｄ変換器を用いたシステムについて説明する。
【００８５】
図９は、本発明のＡ／Ｄ変換器を用いたシステム７００を示す図である。システム７００は、可変周波数を有するクロック信号を生成するクロック信号生成回路（クロック信号生成手段）７０１と、クロック信号生成手段７０１が接続されたＡ／Ｄ変換器１００とを備えている。本実施の形態５では図９に示すように、Ａ／Ｄ変換器として実施の形態１のＡ／Ｄ変換器１００と同一のものを使用しているが、これに限定されず、本発明の特徴を有する他の実施の形態のＡ／Ｄ変換器を使用してもよい。
【００８６】
本発明のシステムでは、Ａ／Ｄ変換器に可変周波数を有するクロック信号を生成するクロック信号生成手段が接続されているおり、クロック信号生成手段のクロック周波数が低い場合には動作電流が流れない期間が増えるので、消費電力を低く抑えることができる。例えば、本発明のシステムは、ＤＶＤ、ＣＤなどを搭載した再生速度を切り換えるシステムでは特に有用である。
【００８７】
さらに、本発明のシステムは、占有面積が小さいＡＤ変換器を用いているので、コンパクトなシステムを構築することもできる。
【００８８】
【発明の効果】
本発明によれば、動作手段は、しきい値電圧Ｖｔｎを有する比較手段を含み、比較手段は、複数の出力電圧セットのうち第１の出力電圧セットと第２の出力電圧セットとが入力される入力トランジスタ部と、クロック信号に従って動作する正帰還部とを含み、第１の出力電圧セットは第１の非反転出力電圧と第１の反転出力電圧とを含み、前記第２の出力電圧セットは第２の非反転出力電圧と第２の反転出力電圧とを含み、入力トランジスタ部は、所定の重み付け演算を行うことによりしきい値電圧Ｖｔｎを決定し、第１の非反転出力電圧と第１の反転出力電圧との差分と第２の非反転出力電圧と第２の反転出力電圧との差分とを比較した比較結果を正帰還部に出力し、正帰還部は、クロック信号が所定のレベルにある場合に入力トランジスタ部から出力される比較結果を増幅し、増幅された比較結果を保持するとともに、増幅された比較結果をディジタル信号として出力し、比較結果がＶＤＤレベル、ＶＳＳレベルまで増幅された後は動作電流が流れない。また、クロック信号が所定のレベルにない場合においては、正帰還部は動作しないので、動作電流は全く流れない。従って、消費電力が低いＡ／Ｄ変換器を実現することができる。また、抵抗列などの補間回路が不要となるので、さらなる低消費電力化および占有面積の削減が可能となる。
【００８９】
また、第１の非反転出力電圧と第２の非反転出力手段とを補間する第１の補間手段と、第１の反転出力電圧と第２の反転出力手段とを補間する第２の補間手段とを備えているため、差動増幅器の数をさらに削減することができる。
【００９０】
また、入力信号電圧の電圧レベルに応じて動作手段を制御する入力信号電圧レベル検出手段を備えているため、アナログ信号の電圧レベルに応じて、動作回路に含まれる必要な比較回路のみが動作し、それ以外の比較回路は停止するので、大幅に消費電力を削減することが可能となる。
【００９１】
また、入力トランジスタ部は複数のトランジスタを含み、重み付け演算は、複数のトランジスタのそれぞれのサイズを変更することにより行われるので、抵抗列などの補間回路が不要となり、低消費電力化および占有面積の削減が可能となる。
【００９２】
また、動作手段は、２ｎ個（ｎは整数）の比較手段を含んでいるので、比較手段の数が増える分だけ分解能が向上したＡ／Ｄ変換器を実現することができる。
【００９３】
また、複数のトランジスタは所定のトランジスタパターンとなるように配置されており、トランジスタパターンの両端にはダミートランジスタパターンが隣接して配置されているので、ゲート・パターンの精度を確保することができる。
【００９４】
また、トランジスタパターンは入力トランジスタ部の中心線に対して線対称であるので、トランジスタ特性ミスマッチ等のばらつきを抑制することができる。
【００９５】
また、Ａ／Ｄ変換器は１チップ化することができるので、占有面積の削減効果を大きくすることができる。
【００９６】
また、本発明のシステムは、Ａ／Ｄ変換器とクロック信号生成手段とを備えており、クロック信号生成手段のクロック周波数が低い場合には動作電流が流れない期間が増えるので、消費電力を低く抑えることができる。さらに、本発明のシステムは、占有面積が小さいＡＤ変換器を用いているので、コンパクトなシステムを構築することもできる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＡ／Ｄ変換器の構成を示す図
【図２】本発明の実施の形態１に用いる動作回路に含まれる比較回路の回路図
【図３】端子ＣＬＫに入力されるクロック信号および比較回路の出力Ｑ、ＱＢの波形図
【図４】比較回路の入力信号Ｖｏ１、Ｖｏｂ１、Ｖｏ２、Ｖｏｂ２の軌跡としきい値とを示した図
【図５】本発明の実施の形態２によるＡ／Ｄ変換器の構成を示す図
【図６】本発明の実施の形態３によるＡ／Ｄ変換器の構成を示す図
【図７】本発明の実施の形態３に用いる入力信号電圧レベル検出回路が接続された動作回路に含まれる比較回路の回路図
【図８】トランジスタのレイアウトの一例を示す図
【図９】本発明のＡ／Ｄ変換器を用いたシステムを示す図
【図１０】従来の並列型のＡ／Ｄ変換器の構成を示す図
【図１１】改良された別の従来技術の並列型のＡ／Ｄ変換器の構成を示す図
【図１２】従来のＡ／Ｄ変換器に用いる比較回路の回路図
【符号の説明】
１００ Ａ／Ｄ変換器
１０４ アナログ信号電圧入力端子
１０５ エンコード回路
１１１ 参照電圧生成回路
１１１ａ 高電位基準電圧
１１１ｂ 低電位基準電圧
１１２ 差動増幅器列
１１３ 動作回路
２００ 比較回路
Claims (10)
- それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（但し、ＶＲ１＜ＶＲ２…＜ＶＲｍ＜ＶＲｍ＋１）、を生成する参照電圧生成手段と、
前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む、差動増幅手段と、
前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段と
を備え、
前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、
前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力される入力トランジスタ部と、前記クロック信号に従って動作する正帰還部とをそれぞれ含み、
前記各比較手段の入力トランジスタ部は、ゲートが前記第１および第２の出力電圧セットにそれぞれ接続され、ソースがＧＮＤに接続され、ドレインが前記正帰還部に接続されて、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の非反転出力電圧と前記第１の反転出力電圧との差分と前記第２の非反転出力電圧と前記第２の反転出力電圧との差分とを比較した比較結果を前記正帰還部に出力し、
前記各比較手段の正帰還部は、前記クロック信号が所定のレベルにある場合に前記各比較手段の入力トランジスタ部から出力される前記比較結果をＶＤＤレベルまたはＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果を保持するとともに、前記増幅された比較結果をディジタル信号として出力する、Ａ／Ｄ変換器。 - 前記ディジタル信号をコード化するコード化手段をさらに備える、請求項１に記載のＡ／Ｄ変換器。
- 前記第１の非反転出力電圧と前記第２の非反転出力電圧とを補間する第１の補間手段と、前記第１の反転出力電圧と前記第２の反転出力電圧とを補間する第２の補間手段とをさらに備える、請求項１に記載のＡ／Ｄ変換器。
- 前記入力信号電圧を検出し、前記入力信号電圧の電圧レベルに応じて前記動作手段を制御する入力信号電圧レベル検出手段をさらに備える、請求項１に記載のＡ／Ｄ変換器。
- 前記入力トランジスタ部は複数のトランジスタを含み、前記重み付け演算は、前記複数のトランジスタのそれぞれのサイズを変更することにより行われる、請求項１に記載のＡ／Ｄ変換器。
- 前記動作手段は、２ｎ個（ｎは整数）の比較手段を含む、請求項１に記載のＡ／Ｄ変換器。
- 前記複数のトランジスタは所定のトランジスタパターンとなるように配置されており、前記トランジスタパターンの両端にダミートランジスタパターンが隣接して配置される、請求項５に記載のＡ／Ｄ変換器。
- 前記複数のトランジスタは所定のトランジスタパターンとなるように配置されており、前記トランジスタパターンは前記入力トランジスタ部の中心線に対して線対称である、請求項５に記載のＡ／Ｄ変換器。
- 前記参照電圧生成手段と、前記差動増幅手段と、前記動作手段とが単一のチップ上に形成されている、請求項１に記載のＡ／Ｄ変換器。
- 可変周波数を有するクロック信号を生成するクロック信号生成手段と、
前記クロック信号生成手段が接続されたＡ／Ｄ変換器と
を備えたシステムであって、
前記Ａ／Ｄ変換器は、
それぞれが相互に異なるｍ＋１個（ｍは正の整数）の参照電圧ＶＲ１〜ＶＲｍ＋１（但し、ＶＲ１＜ＶＲ２…＜ＶＲｍ＜ＶＲｍ＋１）、を生成する参照電圧生成手段と、
前記複数の参照電圧ＶＲ１〜ＶＲｍ＋１の各々と入力信号電圧との電圧差を増幅し、それぞれが出力電圧セットを生成するｍ＋１個の差動増幅器Ａ１〜Ａｍ＋１を有する差動増幅手段であって、前記各差動増幅器Ａ１〜Ａｍ＋１の出力電圧セットのそれぞれは相補的な非反転出力電圧と反転出力電圧とを含む、差動増幅手段と、
前記各差動増幅器からそれぞれ生成される出力電圧セットを受け取り、クロック信号に従って動作する動作手段と
を備え、
前記動作手段は、それぞれが所定のしきい値電圧Ｖｔｎを有する複数個の比較手段を含み、
前記各比較手段は、前記複数の出力電圧セットのうち、前記参照電圧ＶＲｋ（ｋは２≦ｋ≦ｍ＋１の整数）が入力される差動増幅器Ａｋの出力電圧セットであって第１の非反転出力電圧と第１の反転出力電圧とを含む第１の出力電圧セットと前記参照電圧ＶＲｋ−１が入力される差動増幅器Ａｋ−１の出力電圧セットであって第２の非反転出力電圧と第２の反転出力電圧とを含む第２の出力電圧セットとがそれぞれ入力される入力トランジスタ部と、前記クロック信号に従って動作する正帰還部とをそれぞれ含み、
前記各比較手段の入力トランジスタ部は、ゲートが前記第１および第２の出力電圧セットにそれぞれ接続され、ソースがＧＮＤに接続され、ドレインが前記正帰還部に接続されて、所定の重み付け演算を行うことにより前記しきい値電圧Ｖｔｎをそれぞれ決定し、前記第１の非反転出力電圧と前記第１の反転出力電圧との差分と前記第２の非反転出力電圧と前記第２の反転出力電圧との差分とを比較した比較結果を前記正帰還部に出力し、
前記各比較手段の正帰還部は、前記クロック信号が所定のレベルにある場合に前記各比較手段の入力トランジスタ部から出力される前記比較結果をＶＤＤレベルまたはＶＳＳレベルにそれぞれ増幅し、前記増幅された比較結果を保持するとともに、前記増幅された比較結果をディジタル信号として出力する、システム。
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