JPH11248802A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 モジュールの増設もしくはバスラインの増設
を行った場合においても制御系を複雑とすることなく、
また、必要以上に回路を追加することなく対応し、容易
にフォールトテストを行えるようにする。 【解決手段】 バスコントローラ１５に対して並列に３
個のモジュール１２，１３，１４のそれぞれがトライス
テートバッファ２１〜２５，３１〜３５，４１〜４５を
介して接続され、バスコントローラ１５の入力端子、す
なわち、バスコントローラ１５側からみて一対三の接続
関係となる接続点（ａ，ｂ，ｃ，ｄ，ｅ）から外部接続
ピン５１〜５５が導出される。フォールトテストを行う
場合には、外部接続ピン５１〜５５に検査用の測定器等
が接続され、測定対象となるモジュール以外の出力ライ
ンに関しては、制御部１６の制御信号により切り離した
状態とされ、モジュール単位でのフォールトテストがな
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、フォールトテスト等に用いられる端子を備え
た半導体装置に適用して好適なものである。

【０００２】

【従来の技術】従来のテスト用端子を備えた半導体集積
回路（ＩＣ）のような半導体装置を図２に示す。図２に
おいて１００にて示されるのが、半導体装置全体を示
す。半導体装置（以下、ＩＣと称する）１００は、テス
ト用の第１〜第５の端子１２１〜１２５がパッケージ外
面に導出されている。ＩＣ１００の内部には、図２に示
すようにＣＰＵ１０１、モジュール１０２，１０３，１
０４、バスコントローラ１０５、トライステートバッフ
ァ用の制御部１０６、マルチプレクサ用の制御部１０
７、５個のマルチプレクサ１０８〜１１２、１５個のト
ライステートバッファ２０１〜２０５，３０１〜３０
５，４０１〜４０５とが設けられている。

【０００３】モジュール１０２，１０３，１０４のそれ
ぞれは、第１〜第５の出力端子を有し、異なる処理を行
い、バスコントローラ１０５は、第１〜第５の入力端子
と第１〜第５の出力端子とを有する。また、マルチプレ
クサ１０８〜１１２のそれぞれは、第１〜第３の入力端
子と制御端子とを有する。さらに、トライステートバッ
ファ用の制御部１０６は、第１〜第３の出力端子を有
し、トライステートバッファ２０１〜２０５，３０１〜
３０５，４０１〜４０５のそれぞれは、アクティブＬの
制御端子を有する。

【０００４】モジュール１０２の第１〜第５の出力端子
とバスコントローラ１０５の第１〜第５の入力端子の間
にトライステートバッファ２０１〜２０５が接続され、
モジュール１０３の第１〜第５の出力端子とバスコント
ローラ１０５の第１〜第５の入力端子の間にトライステ
ートバッファ３０１〜３０５が接続され、モジュール１
０４の第１〜第５の出力端子とバスコントローラ１０５
の第１〜第５の入力端子の間にトライステートバッファ
４０１〜４０５が接続される。バスコントローラ１０５
の第１〜第５の出力端子とＣＰＵ１０１の第１〜第５の
入力端子とが接続される。従って、ＣＰＵ１０１とモジ
ュール１０２，１０３，１０４との間には、バスコント
ローラ１０５およびトライステートバッファ２０１〜２
０５，３０１〜３０５，４０１〜４０５のそれぞれとを
介して５ビットのバスラインが形成される。

【０００５】トライステートバッファ２０１〜２０５の
それぞれの制御端子が共通接続され、この共通接続点
と、制御部１０６の第１の出力端子とが接続される。ま
た、同様にトライステートバッファ３０１〜３０５のそ
れぞれの制御端子が共通接続され、この共通接続点と、
制御部１０６の第２の出力端子とが接続され、トライス
テートバッファ４０１〜４０５のそれぞれの制御端子が
共通接続され、この共通接続点と、制御部１０６の第３
の出力端子とが接続される。

【０００６】従って、制御部１０６の第１の出力端子が
ハイレベルとされると、モジュール１０２とバスコント
ローラ１０５とが切り離された状態とされる。また、同
様に制御部１０６の第２の出力端子がハイレベルとされ
ると、モジュール１０３とバスコントローラ１０５とが
切り離された状態とされ、制御部１０６の第３の出力端
子がハイレベルとされると、モジュール１０４とバスコ
ントローラ１０５とが切り離された状態とされる。な
お、制御部１０６の出力端子がローレベルの場合には、
トライステートバッファ２０１〜２０５，３０１〜３０
５，４０１〜４０５のそれぞれは、トーテムポール動作
し、通常のバッファとして機能する。

【０００７】マルチプレクサ１０８の第１の入力端子
と、モジュール１０２の第１の出力端子とが接続され、
マルチプレクサ１０８の第２の入力端子と、モジュール
１０３の第１の出力端子とが接続され、マルチプレクサ
１０８の第３の入力端子と、モジュール１０４の第１の
出力端子とが接続される。また、マルチプレクサ１０８
の出力端子から第１のテスト用の端子１２１が導出され
る。

【０００８】以下、同様にマルチプレクサ１０９〜１１
２に関しても対応するモジュール１０２，１０３，１０
４の第２〜第４の出力端子のそれぞれとマルチプレクサ
１０９〜１１２の第１〜第３の入力端子とが接続され、
マルチプレクサ１０９〜１１２のそれぞれの出力端子か
ら第２〜第５のテスト用の端子１２２〜１２５が導出さ
れる。また、マルチプレクサ１０８〜１１２のそれぞれ
の制御端子が共通接続され、この接続点に制御部１０７
の出力端子が接続される。

【０００９】制御部１０７において形成される制御信号
は、２ビットとされており、この制御信号によってマル
チプレクサ１０８〜１１２のそれぞれが制御される。従
って、モジュール１０２，１０３，１０４の内のいずれ
かの第１〜第５の出力がマルチプレクサ１０８〜１１２
を介して第１〜第５のテスト用の端子１２１〜１２５の
それぞれから取り出される。なお、この第１〜第５のテ
スト用の端子１２１〜１２５に検査用の測定器等が接続
され、モジュール単位でのフォールトテストがなされ
る。

【００１０】

【発明が解決しようとする課題】上述したように従来の
半導体装置においては、フォールトテストのためのマル
チプレクサと専用の制御部が用いられる。しかしなが
ら、このような半導体装置においては、モジュールが増
設されたり、バスラインが増設された場合には、その増
加数に応じてマルチプレクサが必要とされ、さらにマル
チプレクサの対応入力数にも限度があるため、モジュー
ルの増設数がある程度以上とされると出力を取りまとめ
る信号処理回路が必要となる問題点があった。

【００１１】例えば、マルチプレクサが３入力で、モジ
ュールが並列に６個接続されたとすると、それぞれのモ
ジュールの第１の出力端子に対して、図３に示すように
２個のマルチプレクサ１０８，１１３が必要とされると
共に、マルチプレクサ１０８，１１３の出力を取りまと
めるＯＲ回路１１４が必要とされる。また、制御部１０
７において形成される制御信号が、４ビットとされ、こ
の４ビットの制御信号の内の各２ビットがマルチプレク
サ１０８，１１３のそれぞれに供給される。従って、６
個のモジュールの内のいずれかの第１の出力がマルチプ
レクサ１０８もしくはモジュール１１３および０Ｒ回路
１１４を介して第１のテスト用の端子１２１より取り出
される。

【００１２】このように、従来の半導体装置において
は、モジュールが増設されたり、バスラインが増設され
た場合には、その増加数に応じてマルチプレクサが必要
となり、場合によってはさらに他の回路も必要となり、
回路規模が大きくなってＩＣのチップ面積も大きなって
しまう問題点があった。また、制御部の構成および設定
に関しても、モジュールの増設もしくはバスラインの増
設に伴って複雑になる問題点があった。

【００１３】従って、この発明の目的は、モジュールの
増設もしくはバスラインの増設を行った場合において
も、制御系を複雑とすることなく、また、必要以上に回
路を追加することなく対応することができ、容易にフォ
ールトテストを行うことができる半導体装置を提供する
ことにある。また、この発明の他の目的は、小型化およ
び低コスト化に適した半導体装置を提供することにあ
る。

【００１４】

【課題を解決するための手段】以上の問題を解決するた
めに、請求項１の発明は、共通のバスラインに対して複
数のモジュールが接続された半導体装置において、バス
ラインから導出されるテスト用端子と、バスラインと複
数のモジュールの出力端子との間にそれぞれ挿入され、
制御信号に応じてバスラインと複数のモジュールの出力
端子とをそれぞれ切り離す分離手段と、分離手段を制御
する制御手段とを有することを特徴とする半導体装置で
ある。

【００１５】この発明では、バスコントローラ１５に接
続されたバスラインに対して、並列に３個のモジュール
１２，１３，１４のそれぞれがトライステートバッファ
２１〜２５，３１〜３５，４１〜４５を介して接続さ
れ、バスコントローラ１５の入力端子、すなわち、バス
コントローラ１５側からみて一対三の接続関係となる接
続点（ａ，ｂ，ｃ，ｄ，ｅ）からテスト用の外部接続ピ
ン５１〜５５が導出される。フォールトテストを行う場
合には、外部接続ピン５１〜５５に検査用の測定器等が
接続され、測定対象となるモジュール以外の出力ライン
に関しては、制御部１６の制御信号により切り離した状
態とされモジュール単位でのフォールトテストがなされ
る。

【００１６】

【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照して説明する。図１は、この発明の一実
施形態の全体構成を示し、この図１に示す一実施形態
は、共通のバスラインに対して３個のモジュールが並列
接続された例を示す。図１において符号１にて示される
のが、テスト用端子を有する半導体装置（以下、ＩＣと
称する）全体を示す。ＩＣ１は、図示せずも他の接続用
のピンと共に、テスト用の第１〜第５の外部接続ピン５
１〜５５がパッケージ外面に配設されている。

【００１７】ＩＣ１の内部には、図１に示すようにＣＰ
Ｕ１１、モジュール１２，１３，１４、バスコントロー
ラ１５、トライステートバッファ用の制御部１６、１５
個のトライステートバッファ２１〜２５，３１〜３５，
４１〜４５とが設けられている。

【００１８】モジュール１２，１３，１４のそれぞれ
は、第１〜第５の出力端子を有し、異なる処理を行い、
バスコントローラ１５は、図１において（ａ，ｂ，ｃ，
ｄ，ｅ）にて示される第１〜第５の入力端子と第１〜第
５の出力端子とを有する。また、トライステートバッフ
ァ用の制御部１６は、第１〜第３の出力端子を有し、ト
ライステートバッファ２１〜２５，３１〜３５，４１〜
４５のそれぞれは、アクティブＬの制御端子を有する。

【００１９】モジュール１２の第１〜第５の出力端子と
バスコントローラ１５の第１〜第５の入力端子（ａ，
ｂ，ｃ，ｄ，ｅ）の間にトライステートバッファ２１〜
２５が接続され、モジュール１３の第１〜第５の出力端
子とバスコントローラ１５の第１〜第５の入力端子
（ａ，ｂ，ｃ，ｄ，ｅ）の間にトライステートバッファ
３１〜３５が接続され、モジュール１４の第１〜第５の
出力端子とバスコントローラ１５の第１〜第５の入力端
子（ａ，ｂ，ｃ，ｄ，ｅ）の間にトライステートバッフ
ァ４１〜４５が接続される。つまり、バスコントローラ
１５に対して並列に３個のモジュール１２，１３，１４
のそれぞれがトライステートバッファ２１〜２５，３１
〜３５，４１〜４５を介して接続される。

【００２０】バスコントローラ１５の第１〜第５の出力
端子とＣＰＵ１１の第１〜第５の入力端子とが接続され
る。従って、ＣＰＵ１１とモジュール１２，１３，１４
との間には、バスコントローラ１５およびトライステー
トバッファ２１〜２５，３１〜３５，４１〜４５のそれ
ぞれとを介して５ビットのバスラインが形成される。

【００２１】トライステートバッファ２１〜２５のそれ
ぞれの制御端子が共通接続され、この共通接続点と、制
御部１６の第１の出力端子とが接続される。また、同様
にトライステートバッファ３１〜３５のそれぞれの制御
端子が共通接続され、この共通接続点と、制御部１６の
第２の出力端子とが接続される。さらに、トライステー
トバッファ４１〜４５のそれぞれの制御端子が共通接続
され、この共通接続点と、制御部１６の第３の出力端子
とが接続される。

【００２２】従って、制御部１６の第１の出力端子がハ
イレベルとされると、モジュール１２とバスコントロー
ラ１５とが切り離された状態とされる。また、同様に制
御部１６の第２の出力端子がハイレベルとされると、モ
ジュール１３とバスコントローラ１５とが切り離された
状態とされ、制御部１６の第３の出力端子がハイレベル
とされると、モジュール１４とバスコントローラ１５と
が切り離された状態とされる。なお、制御部１６の出力
端子がローレベルの場合には、トライステートバッファ
２１〜２５，３１〜３５，４１〜４５のそれぞれは、ト
ーテムポール動作し、通常のバッファとして機能する。

【００２３】上述した内部回路は、例えば、半導体基板
上に集積されており、１チップ化されている。この半導
体チップがリードフレーム上に導電性ペーストによりダ
イボンディングされ、上述したバスコントローラ１５の
入力端子、すなわち、バスコントローラ側からみて一対
三の接続関係となる接続点（ａ，ｂ，ｃ，ｄ，ｅ）から
延設された電極部と、外部接続ピン５１〜５５との間に
ワイヤーボンディングがなされて電気的な接続が図ら
れ、さらに絶縁性のモールド樹脂により封止されて並列
接続装置とされる。

【００２４】なお、フォールトテストを行う場合には、
上述した第１〜第５のテスト用の外部接続ピン５１〜５
５に検査用の測定器等が接続され、測定対象となるモジ
ュール以外の出力ラインに関しては、制御部１６の制御
信号により切り離した状態とされモジュール単位でのフ
ォールトテストがなされる。

【００２５】つまり、モジュール１２をテストする場合
には、制御部１６において、トライステートバッファ３
１〜３５，４１〜４５の制御端子をハイレベルとすると
共に、トライステートバッファ２１〜２５の制御端子を
ローレベルとする制御信号が形成される。また、モジュ
ール１３をテストする場合には、制御部１６において、
トライステートバッファ２１〜２５，４１〜４５の制御
端子をハイレベルとすると共に、トライステートバッフ
ァ３１〜３５の制御端子をローレベルとする制御信号が
形成される。さらに、モジュール１４をテストする場合
には、制御部１６において、トライステートバッファ２
１〜２５，３１〜３５の制御端子をハイレベルとすると
共に、トライステートバッファ４１〜４５の制御端子を
ローレベルとする制御信号が形成される。

【００２６】従って、モジュール１２，１３，１４の内
のいずれかの第１〜第５の出力が第１〜第５のテスト用
の外部接続ピン５１〜５５のそれぞれから取り出され、
検査用の測定器等により合否の判定がなされる。なお、
モジュール１２，１３，１４の出力端子が増設されて測
定対象とされるバスライン数が増加した場合において
は、増加した数に対応してトライステートバッファのみ
を増設すれば良く、また、モジュール自体が増設された
場合においても、トライステートバッファの増設と制御
部１６の制御信号ラインの簡単なパターン変更のみで対
応できる。

【００２７】上述した一実施形態においては、内部回路
が集積化された半導体チップをリードフレームにマウン
トし、テスト用の端子２１〜２５として外部接続用のピ
ンを配設する場合について説明したが、圧膜印刷等によ
り配線パターンが形成されたセラミック基板やプリント
配線基板上に内部回路を構成するそれぞれの回路を実装
するようにしても良く、この場合には、テスト用の端子
として、配線パターン上の接続点（ａ，ｂ，ｃ，ｄ，
ｅ）を導出してスルーホールやランドを配設するように
しても良い。

【００２８】また、上述した一実施形態においては、ア
クティブＬの制御端子を有するトライステートバッファ
を用いる場合について説明したが、アクティブＨの制御
端子を有するトライステートバッファを用いる構成とし
ても良い。なお、この場合においては、測定対象となる
モジュールの出力ラインに関する制御部１６の制御信号
がハイレベルとされると共に、測定対象以外の出力ライ
ンに関して制御部１６の制御信号がローレベルとされ、
切り離した状態とされる。

【００２９】

【発明の効果】この発明に依れば、モジュールの増設も
しくはバスラインの増設を行った場合においても、制御
系を複雑とすることなく、また、必要以上に回路を追加
することなく対応することができ、容易にフォールトテ
ストを行うことができる。また、必要以上に回路を追加
する必要がないので、装置の小型化および低コスト化を
図ることができる。

【図面の簡単な説明】

【図１】この発明の一実施形態の全体構成を示すブロッ
ク図である。

【図２】従来の半導体装置の説明に用いるブロック図で
ある。

【図３】従来の半導体装置の説明に用いるブロック図で
ある。

【符号の説明】

１・・・ＩＣ、１１・・・ＣＰＵ、１２，１３，１４・
・・モジュール、１５・・・バスコントローラ、１６・
・・トライステートバッファ用の制御部、２１〜２５，
３１〜３５，４１〜４５・・・トライステートバッフ
ァ、５１〜５５・・・テスト用の外部接続ピン

Claims (2)

【特許請求の範囲】
1. 【請求項１】 共通のバスラインに対して複数のモジュ
   ールが接続された半導体装置において、 バスラインから導出されるテスト用端子と、 上記バスラインと複数のモジュールの出力端子との間に
   それぞれ挿入され、制御信号に応じて上記バスラインと
   上記複数のモジュールの出力端子とをそれぞれ切り離す
   分離手段と、 上記分離手段を制御する制御手段とを有することを特徴
   とする半導体装置。
2. 【請求項２】 請求項１において、 上記分離手段として、トライステートバッファが用いら
   れることを特徴とする半導体装置。