JPH11248802A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11248802A JPH11248802A JP10055274A JP5527498A JPH11248802A JP H11248802 A JPH11248802 A JP H11248802A JP 10055274 A JP10055274 A JP 10055274A JP 5527498 A JP5527498 A JP 5527498A JP H11248802 A JPH11248802 A JP H11248802A
- Authority
- JP
- Japan
- Prior art keywords
- modules
- module
- terminals
- semiconductor device
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 モジュールの増設もしくはバスラインの増設
を行った場合においても制御系を複雑とすることなく、
また、必要以上に回路を追加することなく対応し、容易
にフォールトテストを行えるようにする。 【解決手段】 バスコントローラ15に対して並列に3
個のモジュール12,13,14のそれぞれがトライス
テートバッファ21〜25,31〜35,41〜45を
介して接続され、バスコントローラ15の入力端子、す
なわち、バスコントローラ15側からみて一対三の接続
関係となる接続点(a,b,c,d,e)から外部接続
ピン51〜55が導出される。フォールトテストを行う
場合には、外部接続ピン51〜55に検査用の測定器等
が接続され、測定対象となるモジュール以外の出力ライ
ンに関しては、制御部16の制御信号により切り離した
状態とされ、モジュール単位でのフォールトテストがな
される。
を行った場合においても制御系を複雑とすることなく、
また、必要以上に回路を追加することなく対応し、容易
にフォールトテストを行えるようにする。 【解決手段】 バスコントローラ15に対して並列に3
個のモジュール12,13,14のそれぞれがトライス
テートバッファ21〜25,31〜35,41〜45を
介して接続され、バスコントローラ15の入力端子、す
なわち、バスコントローラ15側からみて一対三の接続
関係となる接続点(a,b,c,d,e)から外部接続
ピン51〜55が導出される。フォールトテストを行う
場合には、外部接続ピン51〜55に検査用の測定器等
が接続され、測定対象となるモジュール以外の出力ライ
ンに関しては、制御部16の制御信号により切り離した
状態とされ、モジュール単位でのフォールトテストがな
される。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、フォールトテスト等に用いられる端子を備え
た半導体装置に適用して好適なものである。
し、特に、フォールトテスト等に用いられる端子を備え
た半導体装置に適用して好適なものである。
【0002】
【従来の技術】従来のテスト用端子を備えた半導体集積
回路(IC)のような半導体装置を図2に示す。図2に
おいて100にて示されるのが、半導体装置全体を示
す。半導体装置(以下、ICと称する)100は、テス
ト用の第1〜第5の端子121〜125がパッケージ外
面に導出されている。IC100の内部には、図2に示
すようにCPU101、モジュール102,103,1
04、バスコントローラ105、トライステートバッフ
ァ用の制御部106、マルチプレクサ用の制御部10
7、5個のマルチプレクサ108〜112、15個のト
ライステートバッファ201〜205,301〜30
5,401〜405とが設けられている。
回路(IC)のような半導体装置を図2に示す。図2に
おいて100にて示されるのが、半導体装置全体を示
す。半導体装置(以下、ICと称する)100は、テス
ト用の第1〜第5の端子121〜125がパッケージ外
面に導出されている。IC100の内部には、図2に示
すようにCPU101、モジュール102,103,1
04、バスコントローラ105、トライステートバッフ
ァ用の制御部106、マルチプレクサ用の制御部10
7、5個のマルチプレクサ108〜112、15個のト
ライステートバッファ201〜205,301〜30
5,401〜405とが設けられている。
【0003】モジュール102,103,104のそれ
ぞれは、第1〜第5の出力端子を有し、異なる処理を行
い、バスコントローラ105は、第1〜第5の入力端子
と第1〜第5の出力端子とを有する。また、マルチプレ
クサ108〜112のそれぞれは、第1〜第3の入力端
子と制御端子とを有する。さらに、トライステートバッ
ファ用の制御部106は、第1〜第3の出力端子を有
し、トライステートバッファ201〜205,301〜
305,401〜405のそれぞれは、アクティブLの
制御端子を有する。
ぞれは、第1〜第5の出力端子を有し、異なる処理を行
い、バスコントローラ105は、第1〜第5の入力端子
と第1〜第5の出力端子とを有する。また、マルチプレ
クサ108〜112のそれぞれは、第1〜第3の入力端
子と制御端子とを有する。さらに、トライステートバッ
ファ用の制御部106は、第1〜第3の出力端子を有
し、トライステートバッファ201〜205,301〜
305,401〜405のそれぞれは、アクティブLの
制御端子を有する。
【0004】モジュール102の第1〜第5の出力端子
とバスコントローラ105の第1〜第5の入力端子の間
にトライステートバッファ201〜205が接続され、
モジュール103の第1〜第5の出力端子とバスコント
ローラ105の第1〜第5の入力端子の間にトライステ
ートバッファ301〜305が接続され、モジュール1
04の第1〜第5の出力端子とバスコントローラ105
の第1〜第5の入力端子の間にトライステートバッファ
401〜405が接続される。バスコントローラ105
の第1〜第5の出力端子とCPU101の第1〜第5の
入力端子とが接続される。従って、CPU101とモジ
ュール102,103,104との間には、バスコント
ローラ105およびトライステートバッファ201〜2
05,301〜305,401〜405のそれぞれとを
介して5ビットのバスラインが形成される。
とバスコントローラ105の第1〜第5の入力端子の間
にトライステートバッファ201〜205が接続され、
モジュール103の第1〜第5の出力端子とバスコント
ローラ105の第1〜第5の入力端子の間にトライステ
ートバッファ301〜305が接続され、モジュール1
04の第1〜第5の出力端子とバスコントローラ105
の第1〜第5の入力端子の間にトライステートバッファ
401〜405が接続される。バスコントローラ105
の第1〜第5の出力端子とCPU101の第1〜第5の
入力端子とが接続される。従って、CPU101とモジ
ュール102,103,104との間には、バスコント
ローラ105およびトライステートバッファ201〜2
05,301〜305,401〜405のそれぞれとを
介して5ビットのバスラインが形成される。
【0005】トライステートバッファ201〜205の
それぞれの制御端子が共通接続され、この共通接続点
と、制御部106の第1の出力端子とが接続される。ま
た、同様にトライステートバッファ301〜305のそ
れぞれの制御端子が共通接続され、この共通接続点と、
制御部106の第2の出力端子とが接続され、トライス
テートバッファ401〜405のそれぞれの制御端子が
共通接続され、この共通接続点と、制御部106の第3
の出力端子とが接続される。
それぞれの制御端子が共通接続され、この共通接続点
と、制御部106の第1の出力端子とが接続される。ま
た、同様にトライステートバッファ301〜305のそ
れぞれの制御端子が共通接続され、この共通接続点と、
制御部106の第2の出力端子とが接続され、トライス
テートバッファ401〜405のそれぞれの制御端子が
共通接続され、この共通接続点と、制御部106の第3
の出力端子とが接続される。
【0006】従って、制御部106の第1の出力端子が
ハイレベルとされると、モジュール102とバスコント
ローラ105とが切り離された状態とされる。また、同
様に制御部106の第2の出力端子がハイレベルとされ
ると、モジュール103とバスコントローラ105とが
切り離された状態とされ、制御部106の第3の出力端
子がハイレベルとされると、モジュール104とバスコ
ントローラ105とが切り離された状態とされる。な
お、制御部106の出力端子がローレベルの場合には、
トライステートバッファ201〜205,301〜30
5,401〜405のそれぞれは、トーテムポール動作
し、通常のバッファとして機能する。
ハイレベルとされると、モジュール102とバスコント
ローラ105とが切り離された状態とされる。また、同
様に制御部106の第2の出力端子がハイレベルとされ
ると、モジュール103とバスコントローラ105とが
切り離された状態とされ、制御部106の第3の出力端
子がハイレベルとされると、モジュール104とバスコ
ントローラ105とが切り離された状態とされる。な
お、制御部106の出力端子がローレベルの場合には、
トライステートバッファ201〜205,301〜30
5,401〜405のそれぞれは、トーテムポール動作
し、通常のバッファとして機能する。
【0007】マルチプレクサ108の第1の入力端子
と、モジュール102の第1の出力端子とが接続され、
マルチプレクサ108の第2の入力端子と、モジュール
103の第1の出力端子とが接続され、マルチプレクサ
108の第3の入力端子と、モジュール104の第1の
出力端子とが接続される。また、マルチプレクサ108
の出力端子から第1のテスト用の端子121が導出され
る。
と、モジュール102の第1の出力端子とが接続され、
マルチプレクサ108の第2の入力端子と、モジュール
103の第1の出力端子とが接続され、マルチプレクサ
108の第3の入力端子と、モジュール104の第1の
出力端子とが接続される。また、マルチプレクサ108
の出力端子から第1のテスト用の端子121が導出され
る。
【0008】以下、同様にマルチプレクサ109〜11
2に関しても対応するモジュール102,103,10
4の第2〜第4の出力端子のそれぞれとマルチプレクサ
109〜112の第1〜第3の入力端子とが接続され、
マルチプレクサ109〜112のそれぞれの出力端子か
ら第2〜第5のテスト用の端子122〜125が導出さ
れる。また、マルチプレクサ108〜112のそれぞれ
の制御端子が共通接続され、この接続点に制御部107
の出力端子が接続される。
2に関しても対応するモジュール102,103,10
4の第2〜第4の出力端子のそれぞれとマルチプレクサ
109〜112の第1〜第3の入力端子とが接続され、
マルチプレクサ109〜112のそれぞれの出力端子か
ら第2〜第5のテスト用の端子122〜125が導出さ
れる。また、マルチプレクサ108〜112のそれぞれ
の制御端子が共通接続され、この接続点に制御部107
の出力端子が接続される。
【0009】制御部107において形成される制御信号
は、2ビットとされており、この制御信号によってマル
チプレクサ108〜112のそれぞれが制御される。従
って、モジュール102,103,104の内のいずれ
かの第1〜第5の出力がマルチプレクサ108〜112
を介して第1〜第5のテスト用の端子121〜125の
それぞれから取り出される。なお、この第1〜第5のテ
スト用の端子121〜125に検査用の測定器等が接続
され、モジュール単位でのフォールトテストがなされ
る。
は、2ビットとされており、この制御信号によってマル
チプレクサ108〜112のそれぞれが制御される。従
って、モジュール102,103,104の内のいずれ
かの第1〜第5の出力がマルチプレクサ108〜112
を介して第1〜第5のテスト用の端子121〜125の
それぞれから取り出される。なお、この第1〜第5のテ
スト用の端子121〜125に検査用の測定器等が接続
され、モジュール単位でのフォールトテストがなされ
る。
【0010】
【発明が解決しようとする課題】上述したように従来の
半導体装置においては、フォールトテストのためのマル
チプレクサと専用の制御部が用いられる。しかしなが
ら、このような半導体装置においては、モジュールが増
設されたり、バスラインが増設された場合には、その増
加数に応じてマルチプレクサが必要とされ、さらにマル
チプレクサの対応入力数にも限度があるため、モジュー
ルの増設数がある程度以上とされると出力を取りまとめ
る信号処理回路が必要となる問題点があった。
半導体装置においては、フォールトテストのためのマル
チプレクサと専用の制御部が用いられる。しかしなが
ら、このような半導体装置においては、モジュールが増
設されたり、バスラインが増設された場合には、その増
加数に応じてマルチプレクサが必要とされ、さらにマル
チプレクサの対応入力数にも限度があるため、モジュー
ルの増設数がある程度以上とされると出力を取りまとめ
る信号処理回路が必要となる問題点があった。
【0011】例えば、マルチプレクサが3入力で、モジ
ュールが並列に6個接続されたとすると、それぞれのモ
ジュールの第1の出力端子に対して、図3に示すように
2個のマルチプレクサ108,113が必要とされると
共に、マルチプレクサ108,113の出力を取りまと
めるOR回路114が必要とされる。また、制御部10
7において形成される制御信号が、4ビットとされ、こ
の4ビットの制御信号の内の各2ビットがマルチプレク
サ108,113のそれぞれに供給される。従って、6
個のモジュールの内のいずれかの第1の出力がマルチプ
レクサ108もしくはモジュール113および0R回路
114を介して第1のテスト用の端子121より取り出
される。
ュールが並列に6個接続されたとすると、それぞれのモ
ジュールの第1の出力端子に対して、図3に示すように
2個のマルチプレクサ108,113が必要とされると
共に、マルチプレクサ108,113の出力を取りまと
めるOR回路114が必要とされる。また、制御部10
7において形成される制御信号が、4ビットとされ、こ
の4ビットの制御信号の内の各2ビットがマルチプレク
サ108,113のそれぞれに供給される。従って、6
個のモジュールの内のいずれかの第1の出力がマルチプ
レクサ108もしくはモジュール113および0R回路
114を介して第1のテスト用の端子121より取り出
される。
【0012】このように、従来の半導体装置において
は、モジュールが増設されたり、バスラインが増設され
た場合には、その増加数に応じてマルチプレクサが必要
となり、場合によってはさらに他の回路も必要となり、
回路規模が大きくなってICのチップ面積も大きなって
しまう問題点があった。また、制御部の構成および設定
に関しても、モジュールの増設もしくはバスラインの増
設に伴って複雑になる問題点があった。
は、モジュールが増設されたり、バスラインが増設され
た場合には、その増加数に応じてマルチプレクサが必要
となり、場合によってはさらに他の回路も必要となり、
回路規模が大きくなってICのチップ面積も大きなって
しまう問題点があった。また、制御部の構成および設定
に関しても、モジュールの増設もしくはバスラインの増
設に伴って複雑になる問題点があった。
【0013】従って、この発明の目的は、モジュールの
増設もしくはバスラインの増設を行った場合において
も、制御系を複雑とすることなく、また、必要以上に回
路を追加することなく対応することができ、容易にフォ
ールトテストを行うことができる半導体装置を提供する
ことにある。また、この発明の他の目的は、小型化およ
び低コスト化に適した半導体装置を提供することにあ
る。
増設もしくはバスラインの増設を行った場合において
も、制御系を複雑とすることなく、また、必要以上に回
路を追加することなく対応することができ、容易にフォ
ールトテストを行うことができる半導体装置を提供する
ことにある。また、この発明の他の目的は、小型化およ
び低コスト化に適した半導体装置を提供することにあ
る。
【0014】
【課題を解決するための手段】以上の問題を解決するた
めに、請求項1の発明は、共通のバスラインに対して複
数のモジュールが接続された半導体装置において、バス
ラインから導出されるテスト用端子と、バスラインと複
数のモジュールの出力端子との間にそれぞれ挿入され、
制御信号に応じてバスラインと複数のモジュールの出力
端子とをそれぞれ切り離す分離手段と、分離手段を制御
する制御手段とを有することを特徴とする半導体装置で
ある。
めに、請求項1の発明は、共通のバスラインに対して複
数のモジュールが接続された半導体装置において、バス
ラインから導出されるテスト用端子と、バスラインと複
数のモジュールの出力端子との間にそれぞれ挿入され、
制御信号に応じてバスラインと複数のモジュールの出力
端子とをそれぞれ切り離す分離手段と、分離手段を制御
する制御手段とを有することを特徴とする半導体装置で
ある。
【0015】この発明では、バスコントローラ15に接
続されたバスラインに対して、並列に3個のモジュール
12,13,14のそれぞれがトライステートバッファ
21〜25,31〜35,41〜45を介して接続さ
れ、バスコントローラ15の入力端子、すなわち、バス
コントローラ15側からみて一対三の接続関係となる接
続点(a,b,c,d,e)からテスト用の外部接続ピ
ン51〜55が導出される。フォールトテストを行う場
合には、外部接続ピン51〜55に検査用の測定器等が
接続され、測定対象となるモジュール以外の出力ライン
に関しては、制御部16の制御信号により切り離した状
態とされモジュール単位でのフォールトテストがなされ
る。
続されたバスラインに対して、並列に3個のモジュール
12,13,14のそれぞれがトライステートバッファ
21〜25,31〜35,41〜45を介して接続さ
れ、バスコントローラ15の入力端子、すなわち、バス
コントローラ15側からみて一対三の接続関係となる接
続点(a,b,c,d,e)からテスト用の外部接続ピ
ン51〜55が導出される。フォールトテストを行う場
合には、外部接続ピン51〜55に検査用の測定器等が
接続され、測定対象となるモジュール以外の出力ライン
に関しては、制御部16の制御信号により切り離した状
態とされモジュール単位でのフォールトテストがなされ
る。
【0016】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照して説明する。図1は、この発明の一実
施形態の全体構成を示し、この図1に示す一実施形態
は、共通のバスラインに対して3個のモジュールが並列
接続された例を示す。図1において符号1にて示される
のが、テスト用端子を有する半導体装置(以下、ICと
称する)全体を示す。IC1は、図示せずも他の接続用
のピンと共に、テスト用の第1〜第5の外部接続ピン5
1〜55がパッケージ外面に配設されている。
いて図面を参照して説明する。図1は、この発明の一実
施形態の全体構成を示し、この図1に示す一実施形態
は、共通のバスラインに対して3個のモジュールが並列
接続された例を示す。図1において符号1にて示される
のが、テスト用端子を有する半導体装置(以下、ICと
称する)全体を示す。IC1は、図示せずも他の接続用
のピンと共に、テスト用の第1〜第5の外部接続ピン5
1〜55がパッケージ外面に配設されている。
【0017】IC1の内部には、図1に示すようにCP
U11、モジュール12,13,14、バスコントロー
ラ15、トライステートバッファ用の制御部16、15
個のトライステートバッファ21〜25,31〜35,
41〜45とが設けられている。
U11、モジュール12,13,14、バスコントロー
ラ15、トライステートバッファ用の制御部16、15
個のトライステートバッファ21〜25,31〜35,
41〜45とが設けられている。
【0018】モジュール12,13,14のそれぞれ
は、第1〜第5の出力端子を有し、異なる処理を行い、
バスコントローラ15は、図1において(a,b,c,
d,e)にて示される第1〜第5の入力端子と第1〜第
5の出力端子とを有する。また、トライステートバッフ
ァ用の制御部16は、第1〜第3の出力端子を有し、ト
ライステートバッファ21〜25,31〜35,41〜
45のそれぞれは、アクティブLの制御端子を有する。
は、第1〜第5の出力端子を有し、異なる処理を行い、
バスコントローラ15は、図1において(a,b,c,
d,e)にて示される第1〜第5の入力端子と第1〜第
5の出力端子とを有する。また、トライステートバッフ
ァ用の制御部16は、第1〜第3の出力端子を有し、ト
ライステートバッファ21〜25,31〜35,41〜
45のそれぞれは、アクティブLの制御端子を有する。
【0019】モジュール12の第1〜第5の出力端子と
バスコントローラ15の第1〜第5の入力端子(a,
b,c,d,e)の間にトライステートバッファ21〜
25が接続され、モジュール13の第1〜第5の出力端
子とバスコントローラ15の第1〜第5の入力端子
(a,b,c,d,e)の間にトライステートバッファ
31〜35が接続され、モジュール14の第1〜第5の
出力端子とバスコントローラ15の第1〜第5の入力端
子(a,b,c,d,e)の間にトライステートバッフ
ァ41〜45が接続される。つまり、バスコントローラ
15に対して並列に3個のモジュール12,13,14
のそれぞれがトライステートバッファ21〜25,31
〜35,41〜45を介して接続される。
バスコントローラ15の第1〜第5の入力端子(a,
b,c,d,e)の間にトライステートバッファ21〜
25が接続され、モジュール13の第1〜第5の出力端
子とバスコントローラ15の第1〜第5の入力端子
(a,b,c,d,e)の間にトライステートバッファ
31〜35が接続され、モジュール14の第1〜第5の
出力端子とバスコントローラ15の第1〜第5の入力端
子(a,b,c,d,e)の間にトライステートバッフ
ァ41〜45が接続される。つまり、バスコントローラ
15に対して並列に3個のモジュール12,13,14
のそれぞれがトライステートバッファ21〜25,31
〜35,41〜45を介して接続される。
【0020】バスコントローラ15の第1〜第5の出力
端子とCPU11の第1〜第5の入力端子とが接続され
る。従って、CPU11とモジュール12,13,14
との間には、バスコントローラ15およびトライステー
トバッファ21〜25,31〜35,41〜45のそれ
ぞれとを介して5ビットのバスラインが形成される。
端子とCPU11の第1〜第5の入力端子とが接続され
る。従って、CPU11とモジュール12,13,14
との間には、バスコントローラ15およびトライステー
トバッファ21〜25,31〜35,41〜45のそれ
ぞれとを介して5ビットのバスラインが形成される。
【0021】トライステートバッファ21〜25のそれ
ぞれの制御端子が共通接続され、この共通接続点と、制
御部16の第1の出力端子とが接続される。また、同様
にトライステートバッファ31〜35のそれぞれの制御
端子が共通接続され、この共通接続点と、制御部16の
第2の出力端子とが接続される。さらに、トライステー
トバッファ41〜45のそれぞれの制御端子が共通接続
され、この共通接続点と、制御部16の第3の出力端子
とが接続される。
ぞれの制御端子が共通接続され、この共通接続点と、制
御部16の第1の出力端子とが接続される。また、同様
にトライステートバッファ31〜35のそれぞれの制御
端子が共通接続され、この共通接続点と、制御部16の
第2の出力端子とが接続される。さらに、トライステー
トバッファ41〜45のそれぞれの制御端子が共通接続
され、この共通接続点と、制御部16の第3の出力端子
とが接続される。
【0022】従って、制御部16の第1の出力端子がハ
イレベルとされると、モジュール12とバスコントロー
ラ15とが切り離された状態とされる。また、同様に制
御部16の第2の出力端子がハイレベルとされると、モ
ジュール13とバスコントローラ15とが切り離された
状態とされ、制御部16の第3の出力端子がハイレベル
とされると、モジュール14とバスコントローラ15と
が切り離された状態とされる。なお、制御部16の出力
端子がローレベルの場合には、トライステートバッファ
21〜25,31〜35,41〜45のそれぞれは、ト
ーテムポール動作し、通常のバッファとして機能する。
イレベルとされると、モジュール12とバスコントロー
ラ15とが切り離された状態とされる。また、同様に制
御部16の第2の出力端子がハイレベルとされると、モ
ジュール13とバスコントローラ15とが切り離された
状態とされ、制御部16の第3の出力端子がハイレベル
とされると、モジュール14とバスコントローラ15と
が切り離された状態とされる。なお、制御部16の出力
端子がローレベルの場合には、トライステートバッファ
21〜25,31〜35,41〜45のそれぞれは、ト
ーテムポール動作し、通常のバッファとして機能する。
【0023】上述した内部回路は、例えば、半導体基板
上に集積されており、1チップ化されている。この半導
体チップがリードフレーム上に導電性ペーストによりダ
イボンディングされ、上述したバスコントローラ15の
入力端子、すなわち、バスコントローラ側からみて一対
三の接続関係となる接続点(a,b,c,d,e)から
延設された電極部と、外部接続ピン51〜55との間に
ワイヤーボンディングがなされて電気的な接続が図ら
れ、さらに絶縁性のモールド樹脂により封止されて並列
接続装置とされる。
上に集積されており、1チップ化されている。この半導
体チップがリードフレーム上に導電性ペーストによりダ
イボンディングされ、上述したバスコントローラ15の
入力端子、すなわち、バスコントローラ側からみて一対
三の接続関係となる接続点(a,b,c,d,e)から
延設された電極部と、外部接続ピン51〜55との間に
ワイヤーボンディングがなされて電気的な接続が図ら
れ、さらに絶縁性のモールド樹脂により封止されて並列
接続装置とされる。
【0024】なお、フォールトテストを行う場合には、
上述した第1〜第5のテスト用の外部接続ピン51〜5
5に検査用の測定器等が接続され、測定対象となるモジ
ュール以外の出力ラインに関しては、制御部16の制御
信号により切り離した状態とされモジュール単位でのフ
ォールトテストがなされる。
上述した第1〜第5のテスト用の外部接続ピン51〜5
5に検査用の測定器等が接続され、測定対象となるモジ
ュール以外の出力ラインに関しては、制御部16の制御
信号により切り離した状態とされモジュール単位でのフ
ォールトテストがなされる。
【0025】つまり、モジュール12をテストする場合
には、制御部16において、トライステートバッファ3
1〜35,41〜45の制御端子をハイレベルとすると
共に、トライステートバッファ21〜25の制御端子を
ローレベルとする制御信号が形成される。また、モジュ
ール13をテストする場合には、制御部16において、
トライステートバッファ21〜25,41〜45の制御
端子をハイレベルとすると共に、トライステートバッフ
ァ31〜35の制御端子をローレベルとする制御信号が
形成される。さらに、モジュール14をテストする場合
には、制御部16において、トライステートバッファ2
1〜25,31〜35の制御端子をハイレベルとすると
共に、トライステートバッファ41〜45の制御端子を
ローレベルとする制御信号が形成される。
には、制御部16において、トライステートバッファ3
1〜35,41〜45の制御端子をハイレベルとすると
共に、トライステートバッファ21〜25の制御端子を
ローレベルとする制御信号が形成される。また、モジュ
ール13をテストする場合には、制御部16において、
トライステートバッファ21〜25,41〜45の制御
端子をハイレベルとすると共に、トライステートバッフ
ァ31〜35の制御端子をローレベルとする制御信号が
形成される。さらに、モジュール14をテストする場合
には、制御部16において、トライステートバッファ2
1〜25,31〜35の制御端子をハイレベルとすると
共に、トライステートバッファ41〜45の制御端子を
ローレベルとする制御信号が形成される。
【0026】従って、モジュール12,13,14の内
のいずれかの第1〜第5の出力が第1〜第5のテスト用
の外部接続ピン51〜55のそれぞれから取り出され、
検査用の測定器等により合否の判定がなされる。なお、
モジュール12,13,14の出力端子が増設されて測
定対象とされるバスライン数が増加した場合において
は、増加した数に対応してトライステートバッファのみ
を増設すれば良く、また、モジュール自体が増設された
場合においても、トライステートバッファの増設と制御
部16の制御信号ラインの簡単なパターン変更のみで対
応できる。
のいずれかの第1〜第5の出力が第1〜第5のテスト用
の外部接続ピン51〜55のそれぞれから取り出され、
検査用の測定器等により合否の判定がなされる。なお、
モジュール12,13,14の出力端子が増設されて測
定対象とされるバスライン数が増加した場合において
は、増加した数に対応してトライステートバッファのみ
を増設すれば良く、また、モジュール自体が増設された
場合においても、トライステートバッファの増設と制御
部16の制御信号ラインの簡単なパターン変更のみで対
応できる。
【0027】上述した一実施形態においては、内部回路
が集積化された半導体チップをリードフレームにマウン
トし、テスト用の端子21〜25として外部接続用のピ
ンを配設する場合について説明したが、圧膜印刷等によ
り配線パターンが形成されたセラミック基板やプリント
配線基板上に内部回路を構成するそれぞれの回路を実装
するようにしても良く、この場合には、テスト用の端子
として、配線パターン上の接続点(a,b,c,d,
e)を導出してスルーホールやランドを配設するように
しても良い。
が集積化された半導体チップをリードフレームにマウン
トし、テスト用の端子21〜25として外部接続用のピ
ンを配設する場合について説明したが、圧膜印刷等によ
り配線パターンが形成されたセラミック基板やプリント
配線基板上に内部回路を構成するそれぞれの回路を実装
するようにしても良く、この場合には、テスト用の端子
として、配線パターン上の接続点(a,b,c,d,
e)を導出してスルーホールやランドを配設するように
しても良い。
【0028】また、上述した一実施形態においては、ア
クティブLの制御端子を有するトライステートバッファ
を用いる場合について説明したが、アクティブHの制御
端子を有するトライステートバッファを用いる構成とし
ても良い。なお、この場合においては、測定対象となる
モジュールの出力ラインに関する制御部16の制御信号
がハイレベルとされると共に、測定対象以外の出力ライ
ンに関して制御部16の制御信号がローレベルとされ、
切り離した状態とされる。
クティブLの制御端子を有するトライステートバッファ
を用いる場合について説明したが、アクティブHの制御
端子を有するトライステートバッファを用いる構成とし
ても良い。なお、この場合においては、測定対象となる
モジュールの出力ラインに関する制御部16の制御信号
がハイレベルとされると共に、測定対象以外の出力ライ
ンに関して制御部16の制御信号がローレベルとされ、
切り離した状態とされる。
【0029】
【発明の効果】この発明に依れば、モジュールの増設も
しくはバスラインの増設を行った場合においても、制御
系を複雑とすることなく、また、必要以上に回路を追加
することなく対応することができ、容易にフォールトテ
ストを行うことができる。また、必要以上に回路を追加
する必要がないので、装置の小型化および低コスト化を
図ることができる。
しくはバスラインの増設を行った場合においても、制御
系を複雑とすることなく、また、必要以上に回路を追加
することなく対応することができ、容易にフォールトテ
ストを行うことができる。また、必要以上に回路を追加
する必要がないので、装置の小型化および低コスト化を
図ることができる。
【図1】この発明の一実施形態の全体構成を示すブロッ
ク図である。
ク図である。
【図2】従来の半導体装置の説明に用いるブロック図で
ある。
ある。
【図3】従来の半導体装置の説明に用いるブロック図で
ある。
ある。
1・・・IC、11・・・CPU、12,13,14・
・・モジュール、15・・・バスコントローラ、16・
・・トライステートバッファ用の制御部、21〜25,
31〜35,41〜45・・・トライステートバッフ
ァ、51〜55・・・テスト用の外部接続ピン
・・モジュール、15・・・バスコントローラ、16・
・・トライステートバッファ用の制御部、21〜25,
31〜35,41〜45・・・トライステートバッフ
ァ、51〜55・・・テスト用の外部接続ピン
Claims (2)
- 【請求項1】 共通のバスラインに対して複数のモジュ
ールが接続された半導体装置において、 バスラインから導出されるテスト用端子と、 上記バスラインと複数のモジュールの出力端子との間に
それぞれ挿入され、制御信号に応じて上記バスラインと
上記複数のモジュールの出力端子とをそれぞれ切り離す
分離手段と、 上記分離手段を制御する制御手段とを有することを特徴
とする半導体装置。 - 【請求項2】 請求項1において、 上記分離手段として、トライステートバッファが用いら
れることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10055274A JPH11248802A (ja) | 1998-03-06 | 1998-03-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10055274A JPH11248802A (ja) | 1998-03-06 | 1998-03-06 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11248802A true JPH11248802A (ja) | 1999-09-17 |
Family
ID=12994030
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10055274A Pending JPH11248802A (ja) | 1998-03-06 | 1998-03-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11248802A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6701473B2 (en) | 2000-01-26 | 2004-03-02 | Infineon Technologies Ag | Electrical circuit and method for testing a circuit component of the electrical circuit |
JP2008102344A (ja) * | 2006-10-19 | 2008-05-01 | Nec Electronics Corp | 表示装置の駆動回路およびそのテスト方法 |
-
1998
- 1998-03-06 JP JP10055274A patent/JPH11248802A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6701473B2 (en) | 2000-01-26 | 2004-03-02 | Infineon Technologies Ag | Electrical circuit and method for testing a circuit component of the electrical circuit |
JP2008102344A (ja) * | 2006-10-19 | 2008-05-01 | Nec Electronics Corp | 表示装置の駆動回路およびそのテスト方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5070296A (en) | Integrated circuit interconnections testing | |
US7579689B2 (en) | Integrated circuit package, and a method for producing an integrated circuit package having two dies with input and output terminals of integrated circuits of the dies directly addressable for testing of the package | |
KR20000053444A (ko) | 반도체 장치 | |
KR100687687B1 (ko) | 멀티칩 모듈 패키징 방법 | |
JPH11248802A (ja) | 半導体装置 | |
US20080197872A1 (en) | Semiconductor chip, multi-chip semiconductor device, inspection method of the same, and electric appliance integrating the same | |
JP2594541B2 (ja) | 半導体集積回路 | |
JP2000022072A (ja) | マルチチップモジュール | |
JPH04159752A (ja) | 半導体集積回路及びその装置 | |
CN112106028B (zh) | 用于微控制器和处理器输入/输出引脚的完整性监测***设备 | |
CN112490215A (zh) | 集成电路、芯片以及晶圆的功能测试方法 | |
JPH0513662A (ja) | マルチチツプモジユール | |
JPH11111913A (ja) | 機能変更可能な半導体装置 | |
JPH11330256A (ja) | 半導体装置およびその製造方法 | |
JPH0727827A (ja) | モジュールおよびそれを用いた半導体集積回路装置 | |
JPH11344537A (ja) | 半導体デバイス | |
JPH0349255A (ja) | 半導体集積回路の封止方式 | |
JPH06232295A (ja) | 集積回路 | |
JP2609591B2 (ja) | 集積回路装置の製造方法 | |
JPH0749363A (ja) | チップオンボード基板のショート検出方法 | |
JPH07183320A (ja) | ボンディングワイヤ接続構造及びボンディングワイヤ接続方法 | |
JP2009170444A (ja) | 半導体集積回路 | |
JPH05121501A (ja) | 半導体集積回路 | |
JPH02216478A (ja) | 半導体装置 | |
JP2008164623A (ja) | 半導体装置 |