JPH06232295A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH06232295A JPH06232295A JP1717693A JP1717693A JPH06232295A JP H06232295 A JPH06232295 A JP H06232295A JP 1717693 A JP1717693 A JP 1717693A JP 1717693 A JP1717693 A JP 1717693A JP H06232295 A JPH06232295 A JP H06232295A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- test
- integrated circuit
- size
- testing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 集積度が向上した集積回路や実装密度の高い
回路基板において、試験用端子数の増加や試験用回路の
増加によるサイズアップを解決し、小型でテスタビリテ
ィーのよい集積回路や回路基板を提供することを目的と
する。 【構成】 底面ピン３により回路基板１と接続される構
造の集積回路において、パッケージ２の上面に試験用端
子４を設けることにより底面ピン３の数量の増加を抑え
ることができるため、集積回路を小型化できるとともに
回路基板１に試験用回路を配する必要がないため、回路
基板１も小型化できる。
回路基板において、試験用端子数の増加や試験用回路の
増加によるサイズアップを解決し、小型でテスタビリテ
ィーのよい集積回路や回路基板を提供することを目的と
する。 【構成】 底面ピン３により回路基板１と接続される構
造の集積回路において、パッケージ２の上面に試験用端
子４を設けることにより底面ピン３の数量の増加を抑え
ることができるため、集積回路を小型化できるとともに
回路基板１に試験用回路を配する必要がないため、回路
基板１も小型化できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体などの集積回路お
よびそれらの実装された回路の高密度実装技術、高テス
タビリティー技術に関するものである。
よびそれらの実装された回路の高密度実装技術、高テス
タビリティー技術に関するものである。
【０００２】
【従来の技術】近年、電子機器の小型軽量化、高機能化
は著しいものがあり、それに伴う回路実装技術及び集積
回路の集積度も飛躍的に向上してきた。そのためこれら
の回路の試験方法の開発も同時に進んできている。試験
において故障箇所を特定する場合においても、回路規模
が小さくまたアナログ中心である場合は回路全体が実動
作中に信号ラインを波形モニターするなどの方法で特定
出来ることが多かったが、ディジタル化が進み更に高機
能化され回路規模も大きくなった近年においては回路全
体の試験での故障箇所の特定が非常に困難になってき
た。そのため試験方法も回路全体を試験する方法から個
々の回路構成部品を試験する方法に移りつつあるのが現
状である。そのためには個々の部品の大半のピンに信号
の入出力を行う必要があるため、回路基板上に無数の試
験用ラウンドを設けなければならなかった。また、集積
回路などは個々に試験が行えるように出力端子のハイイ
ンピーダンス化などの付加機能を持たせる必要があるた
め多くの場合試験専用のピンが追加され更に試験用ラウ
ンドが増える傾向にあり、回路基板の小型化を阻害する
要因となっている。しかし最近これらの解決手法として
ＩＥＥＥｓｔｄ．１１４９−１に代表される境界走査試
験法が開発され試験用ラウンドを減らしながらテスタビ
リティーを確保することが可能となってきつつある。
は著しいものがあり、それに伴う回路実装技術及び集積
回路の集積度も飛躍的に向上してきた。そのためこれら
の回路の試験方法の開発も同時に進んできている。試験
において故障箇所を特定する場合においても、回路規模
が小さくまたアナログ中心である場合は回路全体が実動
作中に信号ラインを波形モニターするなどの方法で特定
出来ることが多かったが、ディジタル化が進み更に高機
能化され回路規模も大きくなった近年においては回路全
体の試験での故障箇所の特定が非常に困難になってき
た。そのため試験方法も回路全体を試験する方法から個
々の回路構成部品を試験する方法に移りつつあるのが現
状である。そのためには個々の部品の大半のピンに信号
の入出力を行う必要があるため、回路基板上に無数の試
験用ラウンドを設けなければならなかった。また、集積
回路などは個々に試験が行えるように出力端子のハイイ
ンピーダンス化などの付加機能を持たせる必要があるた
め多くの場合試験専用のピンが追加され更に試験用ラウ
ンドが増える傾向にあり、回路基板の小型化を阻害する
要因となっている。しかし最近これらの解決手法として
ＩＥＥＥｓｔｄ．１１４９−１に代表される境界走査試
験法が開発され試験用ラウンドを減らしながらテスタビ
リティーを確保することが可能となってきつつある。
【０００３】
【発明が解決しようとする課題】しかしながら上記境界
走査試験法などは、試験用ラウンドは減らすことが可能
であるが、テストデーター入出力、テストクロック、モ
ード切り替えなどのテスト専用のピンを付加する必要が
あり、ピン数の増加と共に半導体のサイズが大きくな
り、また回路基板上に試験専用の回路を付加する必要が
あるため基板サイズが大きくなるという問題点があっ
た。
走査試験法などは、試験用ラウンドは減らすことが可能
であるが、テストデーター入出力、テストクロック、モ
ード切り替えなどのテスト専用のピンを付加する必要が
あり、ピン数の増加と共に半導体のサイズが大きくな
り、また回路基板上に試験専用の回路を付加する必要が
あるため基板サイズが大きくなるという問題点があっ
た。
【０００４】本発明は上記従来の問題点を解決するもの
で、小型高密度でテスタビリティーの良好な回路基板を
実現できる集積回路を提供することを目的とする。
で、小型高密度でテスタビリティーの良好な回路基板を
実現できる集積回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明は集積回路の上面に試験用端子を設ける構成と
なっている。
に本発明は集積回路の上面に試験用端子を設ける構成と
なっている。
【０００６】
【作用】この構成によって、集積回路の底面にピンを追
加する必要がなくなり、サイズの増加を押さえることが
できる。また集積回路の試験用端子に直接試験用プロー
ブを接触させて試験をするため、試験時以外必要のない
回路基板上の試験回路を省略することができるため、回
路基板サイズを小さくできるとともにコストダウンを図
れる。また既存の回路に新たに試験機能を付加する場
合、試験用端子を今まで使用していなかった集積回路の
上面に集中できるため回路基板や集積回路の底面のピン
など互換性を持たせることが可能である。
加する必要がなくなり、サイズの増加を押さえることが
できる。また集積回路の試験用端子に直接試験用プロー
ブを接触させて試験をするため、試験時以外必要のない
回路基板上の試験回路を省略することができるため、回
路基板サイズを小さくできるとともにコストダウンを図
れる。また既存の回路に新たに試験機能を付加する場
合、試験用端子を今まで使用していなかった集積回路の
上面に集中できるため回路基板や集積回路の底面のピン
など互換性を持たせることが可能である。
【０００７】
【実施例】（実施例１）以下本発明の実施例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【０００８】図１は本発明の第１の実施例の集積回路の
断面図である。図１において、１は回路基板、２は集積
回路のパッケージ、３は底面ピン、４は試験用端子、５
は試験用プローブである。
断面図である。図１において、１は回路基板、２は集積
回路のパッケージ、３は底面ピン、４は試験用端子、５
は試験用プローブである。
【０００９】回路基板１上に装着されたパッケージ２の
内部の集積回路は底面ピン３によって回路基板１の外部
回路に接続されている。そして試験用端子４はパッケー
ジ２の上面に設けられ試験用プローブ５と直接接触でき
る構造となっている。試験用プローブ５には試験用信号
発生装置や信号読み取り装置などが接続されていて試験
用端子４と接触中には集積回路及び外部回路の試験が行
われ試験が終了したら接触は開放される。試験用端子４
は従来あまり使用されていないパッケージ２の上部に配
されているため、パッケージ２のサイズは大きくならな
い。また試験用プローブ５と直接接触するため回路基板
１に試験用回路を設けなくてもよい。
内部の集積回路は底面ピン３によって回路基板１の外部
回路に接続されている。そして試験用端子４はパッケー
ジ２の上面に設けられ試験用プローブ５と直接接触でき
る構造となっている。試験用プローブ５には試験用信号
発生装置や信号読み取り装置などが接続されていて試験
用端子４と接触中には集積回路及び外部回路の試験が行
われ試験が終了したら接触は開放される。試験用端子４
は従来あまり使用されていないパッケージ２の上部に配
されているため、パッケージ２のサイズは大きくならな
い。また試験用プローブ５と直接接触するため回路基板
１に試験用回路を設けなくてもよい。
【００１０】以上のように本実施例によれば、集積回路
の試験用端子をパッケージの上面に設けることにより、
集積回路のサイズの増加を抑えまた回路基板のサイズも
小さくできる。
の試験用端子をパッケージの上面に設けることにより、
集積回路のサイズの増加を抑えまた回路基板のサイズも
小さくできる。
【００１１】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００１２】図２は本発明の第２の実施例のマルチチッ
プモジュール（以下ＭＣＭ）回路の断面図である。図２
において、１は回路基板、７は集積回路のチップ、６は
ＭＣＭ基板、４は試験用端子、３は底面ピン、８は樹脂
モールド、５は試験用プローブである。
プモジュール（以下ＭＣＭ）回路の断面図である。図２
において、１は回路基板、７は集積回路のチップ、６は
ＭＣＭ基板、４は試験用端子、３は底面ピン、８は樹脂
モールド、５は試験用プローブである。
【００１３】ＭＣＭ基板６上に複数のチップ７やその他
の回路素子を配し配線を施され底面ピン３によって外部
回路と接続されている。そしてＭＣＭ基板の上面に試験
用端子４が施され試験用プローブ５が接している。ＭＣ
Ｍは特に小型化を目標に開発されており、底面ピン３に
おいてのピン数を極力抑えることが重要であるため内部
のチップ同志の配線は外周部に引き出されていない場合
が多い。ＭＣＭのテスタビリティーを上げるためにはチ
ップ単品での試験ができることが重要であるため、試験
用端子４をＭＣＭ基板６の上面に設けることは小型化と
テスタビリティーを両立するうえで非常に有利であるこ
とがわかる。
の回路素子を配し配線を施され底面ピン３によって外部
回路と接続されている。そしてＭＣＭ基板の上面に試験
用端子４が施され試験用プローブ５が接している。ＭＣ
Ｍは特に小型化を目標に開発されており、底面ピン３に
おいてのピン数を極力抑えることが重要であるため内部
のチップ同志の配線は外周部に引き出されていない場合
が多い。ＭＣＭのテスタビリティーを上げるためにはチ
ップ単品での試験ができることが重要であるため、試験
用端子４をＭＣＭ基板６の上面に設けることは小型化と
テスタビリティーを両立するうえで非常に有利であるこ
とがわかる。
【００１４】以上のように本実施例によれば、試験用端
子４をＭＣＭ基板６の上面に配したことにより、ＭＣＭ
基板６を小型化することができるとともに回路基板１も
小型化できる。
子４をＭＣＭ基板６の上面に配したことにより、ＭＣＭ
基板６を小型化することができるとともに回路基板１も
小型化できる。
【００１５】なお、実施例２においては回路基板１上で
説明したが、ＭＣＭ単体での試験（たとえば出荷検査）
においても試験用端子４によって内部チップ７の個々の
試験が十分に行える効果があることはいうまでもない。
説明したが、ＭＣＭ単体での試験（たとえば出荷検査）
においても試験用端子４によって内部チップ７の個々の
試験が十分に行える効果があることはいうまでもない。
【００１６】
【発明の効果】以上のように本発明は、パッケージおよ
びＭＣＭ基板の上面に試験用端子を設けることにより小
型高密度でテスタビリティーのよい集積回路と回路基板
を実現できるものである。
びＭＣＭ基板の上面に試験用端子を設けることにより小
型高密度でテスタビリティーのよい集積回路と回路基板
を実現できるものである。
【図１】本発明の第１の実施例における集積回路の断面
図
図
【図２】本発明の第２の実施例における集積回路（ＭＣ
Ｍ）の断面図
Ｍ）の断面図
１ 回路基板 ２ パッケージ ３ 底面ピン ４ 試験用端子 ５ 試験用プローブ ６ ＭＣＭ基板 ７ チップ ８ 樹脂モールド
Claims (1)
- 【請求項１】 １つまたは複数の回路素子および回路チ
ップを搭載し、外部回路との接続のための端子を底面部
に有した集積回路のパッケージまたは基板において、内
部回路および外部回路の試験のための端子を上面に配し
た集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1717693A JPH06232295A (ja) | 1993-02-04 | 1993-02-04 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1717693A JPH06232295A (ja) | 1993-02-04 | 1993-02-04 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06232295A true JPH06232295A (ja) | 1994-08-19 |
Family
ID=11936652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1717693A Pending JPH06232295A (ja) | 1993-02-04 | 1993-02-04 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06232295A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008075401A1 (ja) * | 2006-12-18 | 2008-06-26 | Panasonic Corporation | 基板構造、回路基板の製造方法、回路基板の検査方法および電子機器 |
| JP2014001934A (ja) * | 2012-06-15 | 2014-01-09 | Hitachi Automotive Systems Ltd | 熱式流量計 |
| US8963150B2 (en) | 2011-08-02 | 2015-02-24 | Samsung Display Co., Ltd. | Semiconductor device having a test pad connected to an exposed pad |
| JP2017102124A (ja) * | 2017-01-18 | 2017-06-08 | 日立オートモティブシステムズ株式会社 | 熱式流量計 |
-
1993
- 1993-02-04 JP JP1717693A patent/JPH06232295A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008075401A1 (ja) * | 2006-12-18 | 2008-06-26 | Panasonic Corporation | 基板構造、回路基板の製造方法、回路基板の検査方法および電子機器 |
| US8963150B2 (en) | 2011-08-02 | 2015-02-24 | Samsung Display Co., Ltd. | Semiconductor device having a test pad connected to an exposed pad |
| JP2014001934A (ja) * | 2012-06-15 | 2014-01-09 | Hitachi Automotive Systems Ltd | 熱式流量計 |
| JP2017102124A (ja) * | 2017-01-18 | 2017-06-08 | 日立オートモティブシステムズ株式会社 | 熱式流量計 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5754410A (en) | Multi-chip module with accessible test pads | |
| US5534784A (en) | Method for probing a semiconductor wafer | |
| JP5308086B2 (ja) | ソケット及びこれを有する検査装置及び方法 | |
| US7808258B2 (en) | Test interposer having active circuit component and method therefor | |
| US20110018573A1 (en) | Semiconductor Device, A Method of Manufacturing A Semiconductor Device and A Testing Method of the Same | |
| US6891384B2 (en) | Multi-socket board for open/short tester | |
| JP2003107105A (ja) | プローブカード | |
| JPH1048298A (ja) | 半導体装置の高速試験方法 | |
| KR100687687B1 (ko) | 멀티칩 모듈 패키징 방법 | |
| US6278128B1 (en) | Semiconductor device having external connection terminals formed in two-dimensional area | |
| JPH06232295A (ja) | 集積回路 | |
| JPH06222109A (ja) | 集積回路 | |
| US6968485B2 (en) | Signal measurement apparatus and method | |
| EP0849800A1 (en) | Multichip module with differently packaged integrated circuits and method of manufacturing it | |
| US6010915A (en) | High performance debug I/O | |
| KR100216992B1 (ko) | 복수의 전원배선이 형성된 검사용 기판 | |
| JP4022698B2 (ja) | 検査回路基板 | |
| JP3566157B2 (ja) | 半導体装置およびその製造方法 | |
| JP2004317352A (ja) | 電子回路装置およびその動作試験方法 | |
| KR100216894B1 (ko) | Bga 반도체패키지의 전기테스트장치 | |
| JPH03228356A (ja) | Ｉｃパッケージ | |
| KR19980046880U (ko) | 웨이퍼 테스트용 기판 | |
| JP2809208B2 (ja) | Ｔａｂテープキャリア | |
| JPS635235Y2 (ja) | ||
| JPH081943B2 (ja) | 半導体集積回路パッケージ |