JPH11238091A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH11238091A JPH11238091A JP10040166A JP4016698A JPH11238091A JP H11238091 A JPH11238091 A JP H11238091A JP 10040166 A JP10040166 A JP 10040166A JP 4016698 A JP4016698 A JP 4016698A JP H11238091 A JPH11238091 A JP H11238091A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
- H03F3/3022—CMOS common source output SEPP amplifiers
- H03F3/3023—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45138—Two or more differential amplifiers in IC-block form are combined, e.g. measuring amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45574—Indexing scheme relating to differential amplifiers the IC comprising four or more input leads connected to four or more AAC-transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 従来の演算増幅器には、出力電流を大きくす
るには出力段のトランジスタのサイズを大きくする以外
になく、また出力段におけるトランジスタの貫通電流を
制御することができなかった。 【解決手段】 二つの入力信号ＩＮ−、ＩＮ＋を入力さ
れて電位差に対応する信号ＮＧＰを出力する差動段と、
信号ＮＧＰを与えられてレベルシフトした信号ＮＧＮを
出力するレベルシフト段と、信号ＮＧＰ及びＮＧＮを与
えられて二入力信号の電位差を増幅した信号ＯＵＴを出
力する出力段とで構成された演算増幅器において、レベ
ルシフト段がＤＤＡで構成されていることを特徴とす
る。これにより、ＤＤＡのゲインをＡ１、Ａ２、Ａ３と
すると、入力信号ＮＧＰ、出力信号ＮＧＮ、バイアス電
圧ＶＢＰ及びＶＢＮの間に、Ａ３｛Ａ１（ＶＢＮ−ＮＧ
Ｎ）−Ａ２（ＶＢＰ−ＮＧＰ）｝＝ＮＧＮで表される線
形性を有する関係が成立する。これにより、出力段のト
ランジスタＴＮ１の電流駆動能力を最大に引き出すと共
に、トランジスタＴＰ１及びＴＮ１に流れる貫通電流を
制御することが可能である。
るには出力段のトランジスタのサイズを大きくする以外
になく、また出力段におけるトランジスタの貫通電流を
制御することができなかった。 【解決手段】 二つの入力信号ＩＮ−、ＩＮ＋を入力さ
れて電位差に対応する信号ＮＧＰを出力する差動段と、
信号ＮＧＰを与えられてレベルシフトした信号ＮＧＮを
出力するレベルシフト段と、信号ＮＧＰ及びＮＧＮを与
えられて二入力信号の電位差を増幅した信号ＯＵＴを出
力する出力段とで構成された演算増幅器において、レベ
ルシフト段がＤＤＡで構成されていることを特徴とす
る。これにより、ＤＤＡのゲインをＡ１、Ａ２、Ａ３と
すると、入力信号ＮＧＰ、出力信号ＮＧＮ、バイアス電
圧ＶＢＰ及びＶＢＮの間に、Ａ３｛Ａ１（ＶＢＮ−ＮＧ
Ｎ）−Ａ２（ＶＢＰ−ＮＧＰ）｝＝ＮＧＮで表される線
形性を有する関係が成立する。これにより、出力段のト
ランジスタＴＮ１の電流駆動能力を最大に引き出すと共
に、トランジスタＴＰ１及びＴＮ１に流れる貫通電流を
制御することが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は演算増幅器に関し、
特にＣＭＯＳ回路を用いたものに関する。
特にＣＭＯＳ回路を用いたものに関する。
【０００２】
【従来の技術】従来の演算増幅器は、図１２に示される
ような構成を備えている。この演算増幅器は、二つの入
力信号ＩＮ−、ＩＮ＋を入力され、この二入力信号の差
に応じた信号をノードＮ１から出力する差動段と、ノー
ドＮ１の出力信号に基づいて、二入力信号ＩＮ−、ＩＮ
＋の差に応じた信号ＯＵＴを出力する出力段とを備えて
いる。
ような構成を備えている。この演算増幅器は、二つの入
力信号ＩＮ−、ＩＮ＋を入力され、この二入力信号の差
に応じた信号をノードＮ１から出力する差動段と、ノー
ドＮ１の出力信号に基づいて、二入力信号ＩＮ−、ＩＮ
＋の差に応じた信号ＯＵＴを出力する出力段とを備えて
いる。
【０００３】差動段は、Ｐチャネル形ＭＯＳトランジス
タＴＰ１０１及びＴＰ１０２と、Ｎチャネル形ＭＯＳト
ランジスタＴＮ１０１、ＴＮ１０２及びＴＮ１０３を有
する。トランジスタＴＰ１０１及びＴＰ１０２のソース
が電源電圧ＶDD端子に接続され、ゲートが共にトランジ
スタＴＰ１０１のドレインに接続されている。
タＴＰ１０１及びＴＰ１０２と、Ｎチャネル形ＭＯＳト
ランジスタＴＮ１０１、ＴＮ１０２及びＴＮ１０３を有
する。トランジスタＴＰ１０１及びＴＰ１０２のソース
が電源電圧ＶDD端子に接続され、ゲートが共にトランジ
スタＴＰ１０１のドレインに接続されている。
【０００４】さらに、トランジスタＴＮ１０１のドレイ
ンがトランジスタＴＰ１０１のドレインに接続され、ト
ランジスタＴＮ１０２のドレインがトランジスタＴＰ１
０２のドレインに接続されている。トランジスタＴＮ１
０１のゲートには入力信号ＩＮ−が入力され、トランジ
スタＴＮ１０２のゲートには入力信号ＩＮ＋が入力さ
れ、トランジスタＴＮ１０１及びＴＮ１０２のソースは
トランジスタＴＮ１０３のドレインに共通に接続され、
トランジスタＴＮ１０３のソースは接地されている。ト
ランジスタＴＮ１０３のゲートは、出力段のトランジス
タＴＮ１０４のゲートと共に一定のバイアス電圧ＶＢＩ
ＡＳを入力されて、常時オンしている。
ンがトランジスタＴＰ１０１のドレインに接続され、ト
ランジスタＴＮ１０２のドレインがトランジスタＴＰ１
０２のドレインに接続されている。トランジスタＴＮ１
０１のゲートには入力信号ＩＮ−が入力され、トランジ
スタＴＮ１０２のゲートには入力信号ＩＮ＋が入力さ
れ、トランジスタＴＮ１０１及びＴＮ１０２のソースは
トランジスタＴＮ１０３のドレインに共通に接続され、
トランジスタＴＮ１０３のソースは接地されている。ト
ランジスタＴＮ１０３のゲートは、出力段のトランジス
タＴＮ１０４のゲートと共に一定のバイアス電圧ＶＢＩ
ＡＳを入力されて、常時オンしている。
【０００５】出力段は、Ｐチャネル形ＭＯＳトランジス
タＴＰ１０３及びＮチャネル形ＭＯＳトランジスタＴＮ
１０４を有する。トランジスタＴＰ１０３はソースが電
源電圧ＶDD端子に接続され、ゲートがノードＮ１に接続
され、ドレインが出力端子ＯＵＴに接続されている。ト
ランジスタＴＮ１０４は、ドレインが出力端子ＯＵＴに
接続され、ソースが接地され、ゲートに一定の電圧ＶＢ
ＩＡＳを入力されて常時オンしている。
タＴＰ１０３及びＮチャネル形ＭＯＳトランジスタＴＮ
１０４を有する。トランジスタＴＰ１０３はソースが電
源電圧ＶDD端子に接続され、ゲートがノードＮ１に接続
され、ドレインが出力端子ＯＵＴに接続されている。ト
ランジスタＴＮ１０４は、ドレインが出力端子ＯＵＴに
接続され、ソースが接地され、ゲートに一定の電圧ＶＢ
ＩＡＳを入力されて常時オンしている。
【０００６】このような構成を備えた演算増幅器では、
出力端子から取り出される出力電流に制限がある。これ
は、トランジスタＴＮ１０４のゲートに一定のバイアス
電圧ＶＢＩＡＳが入力されてゲート・ソース間電圧が常
時一定であり、ハイレベルの出力信号ＯＵＴを出力する
場合であっても常時トランジスタＴＮ１０４を介して電
流が流れるからである。
出力端子から取り出される出力電流に制限がある。これ
は、トランジスタＴＮ１０４のゲートに一定のバイアス
電圧ＶＢＩＡＳが入力されてゲート・ソース間電圧が常
時一定であり、ハイレベルの出力信号ＯＵＴを出力する
場合であっても常時トランジスタＴＮ１０４を介して電
流が流れるからである。
【０００７】従って、より大きい出力電流を得るために
は、出力段のトランジスタＴＰ１０３のサイズを大きく
設定する以外になかった。
は、出力段のトランジスタＴＰ１０３のサイズを大きく
設定する以外になかった。
【０００８】このような問題を改善するものとして、プ
ッシュ・プル型と呼ばれる演算増幅器が提案されてお
り、その回路構成を図１３に示す。図１２に示された上
記演算増幅器と同様な差動段と出力段とを有するが、そ
の間にＮチャネル形ＭＯＳトランジスタＴＮ１０４及び
ＴＮ１０５を有するレベルシフト段が設けられている。
トランジスタＴＮ１０４のソースは電源電圧ＶDD端子に
接続され、ゲートが差動段のノードＮ１に接続され、ソ
ースがトランジスタＴＮ１０５のドレインと共にトラン
ジスタＴＮ１０４のゲートにノードＮ２により接続され
ている。トランジスタＴＮ１０５のゲートには、トラン
ジスタＴＮ１０３と共にバイアス電圧ＶＢＩＡＳが入力
され、ソースが接地されている。
ッシュ・プル型と呼ばれる演算増幅器が提案されてお
り、その回路構成を図１３に示す。図１２に示された上
記演算増幅器と同様な差動段と出力段とを有するが、そ
の間にＮチャネル形ＭＯＳトランジスタＴＮ１０４及び
ＴＮ１０５を有するレベルシフト段が設けられている。
トランジスタＴＮ１０４のソースは電源電圧ＶDD端子に
接続され、ゲートが差動段のノードＮ１に接続され、ソ
ースがトランジスタＴＮ１０５のドレインと共にトラン
ジスタＴＮ１０４のゲートにノードＮ２により接続され
ている。トランジスタＴＮ１０５のゲートには、トラン
ジスタＴＮ１０３と共にバイアス電圧ＶＢＩＡＳが入力
され、ソースが接地されている。
【０００９】この演算増幅器では、出力段のトランジス
タＴＮ１０４のゲートには一定のバイアス電圧ＶＢＩＡ
Ｓではなく、レベルシフト段の出力ノードＮ２の信号が
入力される。ノードＮ２の信号は、差動段の出力ノード
Ｎ１の電位をレベルシフト段でレベル変換した電位を有
する。
タＴＮ１０４のゲートには一定のバイアス電圧ＶＢＩＡ
Ｓではなく、レベルシフト段の出力ノードＮ２の信号が
入力される。ノードＮ２の信号は、差動段の出力ノード
Ｎ１の電位をレベルシフト段でレベル変換した電位を有
する。
【００１０】即ち、差動増幅段の出力ノードＮ１が接地
電圧Ｖccへ向かって降下するときは、出力段のトランジ
スタＴＰ１０３はオンへ向かって導通抵抗が減少する。
この場合、トランジスタＴＮ４はオフに向かって導通抵
抗が増加し、レベル変換された出力ノードＮ２の電位は
より接地電圧Ｖssへ向かって降下するので、トランジス
タＴＮ１０４はよりオフへ向かうように動作する。従っ
て、出力信号ＯＵＴが電源電圧Ｖssレベルへ向かって上
昇するときは、トランジスタＴＮ１０４がよりオフへ向
かって導通抵抗が大きくなり、このトランジスタＴＮ１
０４に流れる電流が小さくなるように変化するので、出
力端子ＯＵＴからはより大きい電流を取り出すことがで
きる。
電圧Ｖccへ向かって降下するときは、出力段のトランジ
スタＴＰ１０３はオンへ向かって導通抵抗が減少する。
この場合、トランジスタＴＮ４はオフに向かって導通抵
抗が増加し、レベル変換された出力ノードＮ２の電位は
より接地電圧Ｖssへ向かって降下するので、トランジス
タＴＮ１０４はよりオフへ向かうように動作する。従っ
て、出力信号ＯＵＴが電源電圧Ｖssレベルへ向かって上
昇するときは、トランジスタＴＮ１０４がよりオフへ向
かって導通抵抗が大きくなり、このトランジスタＴＮ１
０４に流れる電流が小さくなるように変化するので、出
力端子ＯＵＴからはより大きい電流を取り出すことがで
きる。
【００１１】しかし、この演算増幅器ではレベルシフト
段の出力ノードＮ２がソースフォロワになっているの
で、このノードＮ２の電位はトランジスタＴＮ１０４の
閾値により制限される。これにより、出力端子ＯＵＴか
ら取り出される電流も制限される。
段の出力ノードＮ２がソースフォロワになっているの
で、このノードＮ２の電位はトランジスタＴＮ１０４の
閾値により制限される。これにより、出力端子ＯＵＴか
ら取り出される電流も制限される。
【００１２】さらに、出力段のトランジスタＴＮ１０４
に流れる電流は予測が困難であり、その結果としてトラ
ンジスタＴＰ１０３及びＴＮ１０４に流れる貫通電流を
制御することはできないという問題があった。
に流れる電流は予測が困難であり、その結果としてトラ
ンジスタＴＰ１０３及びＴＮ１０４に流れる貫通電流を
制御することはできないという問題があった。
【００１３】
【発明が解決しようとする課題】上述のように、従来の
演算増幅器には大きい出力電流を得るには出力段のトラ
ンジスタのサイズを大きくする以外にないという問題
や、出力段の貫通電流を制御することができないという
問題があった。
演算増幅器には大きい出力電流を得るには出力段のトラ
ンジスタのサイズを大きくする以外にないという問題
や、出力段の貫通電流を制御することができないという
問題があった。
【００１４】本発明は上記事情に鑑みてなされたもの
で、出力電流の増加及び貫通電流の制御が可能な演算増
幅器を提供することを目的とする。
で、出力電流の増加及び貫通電流の制御が可能な演算増
幅器を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の演算増幅器は、
第１の入力信号と第２の入力信号とを入力され、この第
１の入力信号と第２の入力信号との差に基づいた第１の
出力信号を生成して出力する差動段と、前記第１の出力
信号を与えられて所定レベルにシフトした第２の出力信
号を生成して出力するレベルシフト段と、前記第１の出
力信号と前記第２の出力信号とを与えられ、この第１及
び第２の出力信号に基づいて前記第１の入力信号と前記
第２の入力信号との差に対応する第３の信号を出力する
出力段とを備え、前記レベルシフト段は差動差分増幅器
で構成され、これにより前記差動段から出力されて与え
られた前記第１の出力信号と前記レベルシフト段から出
力された前記第２の出力信号との間に線形性が成立する
ことを特徴としている。
第１の入力信号と第２の入力信号とを入力され、この第
１の入力信号と第２の入力信号との差に基づいた第１の
出力信号を生成して出力する差動段と、前記第１の出力
信号を与えられて所定レベルにシフトした第２の出力信
号を生成して出力するレベルシフト段と、前記第１の出
力信号と前記第２の出力信号とを与えられ、この第１及
び第２の出力信号に基づいて前記第１の入力信号と前記
第２の入力信号との差に対応する第３の信号を出力する
出力段とを備え、前記レベルシフト段は差動差分増幅器
で構成され、これにより前記差動段から出力されて与え
られた前記第１の出力信号と前記レベルシフト段から出
力された前記第２の出力信号との間に線形性が成立する
ことを特徴としている。
【００１６】ここで、前記レベルシフト段は、電源端子
にソースを接続され、ゲートに第１のバイアス電圧を入
力される第１のＰチャネル形ＭＯＳトランジスタと、電
源端子にソースを接続され、ゲートに第２のバイアス電
圧を入力され、ドレインが前記第１のＰチャネル形ＭＯ
Ｓトランジスタのドレインに接続された第２のＰチャネ
ル形ＭＯＳトランジスタと、電源端子にソースを接続さ
れ、ゲートに前記第２のバイアス電圧を入力される第３
のＰチャネル形ＭＯＳトランジスタと、電源端子にソー
スを接続され、ゲートに前記第２の出力信号を入力さ
れ、ドレインが前記第３のＰチャネル形ＭＯＳトランジ
スタのドレインに接続された第４のＰチャネル形ＭＯＳ
トランジスタと、ソースが前記第１及び第２のＰチャネ
ル形ＭＯＳトランジスタのドレインに接続され、ゲート
に第３のバイアス電圧を入力される第５のＰチャネル形
ＭＯＳトランジスタと、ソースが前記第３及び第４のＰ
チャネル形ＭＯＳトランジスタのドレインに接続され、
ゲートに前記第３のバイアス電圧を入力され、ドレイン
から前記第２の出力信号を出力する第６のＰチャネル形
ＭＯＳトランジスタと、ドレインが前記第５のＰチャネ
ル形ＭＯＳトランジスタのドレインに接続され、ゲート
に第４のバイアス電圧を入力される第１のＮチャネル形
ＭＯＳトランジスタと、ドレインが前記第６のＰチャネ
ル形ＭＯＳトランジスタのドレインに接続され、ゲート
に前記第４のバイアス電圧を入力される第２のＮチャネ
ル形ＭＯＳトランジスタと、ドレインが前記第１のＮチ
ャネル形ＭＯＳトランジスタのソースに接続され、ゲー
トに前記第１の出力信号を入力され、ソースが接地され
た第３のＮチャネル形ＭＯＳトランジスタと、ドレイン
が前記第１のＮチャネル形ＭＯＳトランジスタのソース
に接続され、ゲートが前記第５のＰチャネル形ＭＯＳト
ランジスタのドレインに接続され、ソースが接地された
第４のＮチャネル形ＭＯＳトランジスタと、ドレインが
前記第２のＮチャネル形ＭＯＳトランジスタのソースに
接続され、ゲートが前記第５のＰチャネル形ＭＯＳトラ
ンジスタのドレインに接続され、ソースが接地された第
５のＮチャネル形ＭＯＳトランジスタと、ドレインが前
記第２のＮチャネル形ＭＯＳトランジスタのソースに接
続され、ゲートに前記第２のバイアス電圧を入力され、
ソースが接地された第６のＮチャネル形ＭＯＳトランジ
スタとを有するように構成してよい。
にソースを接続され、ゲートに第１のバイアス電圧を入
力される第１のＰチャネル形ＭＯＳトランジスタと、電
源端子にソースを接続され、ゲートに第２のバイアス電
圧を入力され、ドレインが前記第１のＰチャネル形ＭＯ
Ｓトランジスタのドレインに接続された第２のＰチャネ
ル形ＭＯＳトランジスタと、電源端子にソースを接続さ
れ、ゲートに前記第２のバイアス電圧を入力される第３
のＰチャネル形ＭＯＳトランジスタと、電源端子にソー
スを接続され、ゲートに前記第２の出力信号を入力さ
れ、ドレインが前記第３のＰチャネル形ＭＯＳトランジ
スタのドレインに接続された第４のＰチャネル形ＭＯＳ
トランジスタと、ソースが前記第１及び第２のＰチャネ
ル形ＭＯＳトランジスタのドレインに接続され、ゲート
に第３のバイアス電圧を入力される第５のＰチャネル形
ＭＯＳトランジスタと、ソースが前記第３及び第４のＰ
チャネル形ＭＯＳトランジスタのドレインに接続され、
ゲートに前記第３のバイアス電圧を入力され、ドレイン
から前記第２の出力信号を出力する第６のＰチャネル形
ＭＯＳトランジスタと、ドレインが前記第５のＰチャネ
ル形ＭＯＳトランジスタのドレインに接続され、ゲート
に第４のバイアス電圧を入力される第１のＮチャネル形
ＭＯＳトランジスタと、ドレインが前記第６のＰチャネ
ル形ＭＯＳトランジスタのドレインに接続され、ゲート
に前記第４のバイアス電圧を入力される第２のＮチャネ
ル形ＭＯＳトランジスタと、ドレインが前記第１のＮチ
ャネル形ＭＯＳトランジスタのソースに接続され、ゲー
トに前記第１の出力信号を入力され、ソースが接地され
た第３のＮチャネル形ＭＯＳトランジスタと、ドレイン
が前記第１のＮチャネル形ＭＯＳトランジスタのソース
に接続され、ゲートが前記第５のＰチャネル形ＭＯＳト
ランジスタのドレインに接続され、ソースが接地された
第４のＮチャネル形ＭＯＳトランジスタと、ドレインが
前記第２のＮチャネル形ＭＯＳトランジスタのソースに
接続され、ゲートが前記第５のＰチャネル形ＭＯＳトラ
ンジスタのドレインに接続され、ソースが接地された第
５のＮチャネル形ＭＯＳトランジスタと、ドレインが前
記第２のＮチャネル形ＭＯＳトランジスタのソースに接
続され、ゲートに前記第２のバイアス電圧を入力され、
ソースが接地された第６のＮチャネル形ＭＯＳトランジ
スタとを有するように構成してよい。
【００１７】あるいは、このレベルシフト段に対して極
性を反転させてもよく、例えば、電源端子にソースを接
続され、ゲートに前記第１の出力信号を入力される第１
のＰチャネル形ＭＯＳトランジスタと、電源端子にソー
スを接続され、ドレインが前記第１のＰチャネル形ＭＯ
Ｓトランジスタのドレインに接続された第２のＰチャネ
ル形ＭＯＳトランジスタと、電源端子にソースを接続さ
れ、ゲートが前記第２のＰチャネル形ＭＯＳトランジス
タのゲートに接続された第３のＰチャネル形ＭＯＳトラ
ンジスタと、電源端子にソースを接続され、ゲートに第
１のバイアス電圧を入力され、ドレインが前記第３のＰ
チャネル形ＭＯＳトランジスタのドレインに接続された
第４のＰチャネル形ＭＯＳトランジスタと、ソースが前
記第１及び第２のＰチャネル形ＭＯＳトランジスタのド
レインに接続され、ゲートに第２のバイアス電圧を入力
され、ドレインが前記第２及び第３のＰチャネル形ＭＯ
Ｓトランジスタのゲートに接続された第５のＰチャネル
形ＭＯＳトランジスタと、ソースが前記第３及び第４の
Ｐチャネル形ＭＯＳトランジスタのドレインに接続さ
れ、ゲートに前記第２のバイアス電圧を入力され、ドレ
インから前記第２の出力信号を出力する第６のＰチャネ
ル形ＭＯＳトランジスタと、ドレインが前記第５のＰチ
ャネル形ＭＯＳトランジスタのドレインに接続され、ゲ
ートに第３のバイアス電圧を入力される第１のＮチャネ
ル形ＭＯＳトランジスタと、ドレインが前記第６のＰチ
ャネル形ＭＯＳトランジスタのドレインに接続され、ゲ
ートに前記第３のバイアス電圧を入力される第２のＮチ
ャネル形ＭＯＳトランジスタと、ドレインが前記第１の
Ｎチャネル形ＭＯＳトランジスタのソースに接続され、
ゲートに第４のバイアス電圧を入力され、ソースが接地
された第３のＮチャネル形ＭＯＳトランジスタと、ドレ
インが前記第１のＮチャネル形ＭＯＳトランジスタのソ
ースに接続され、ゲートに前記第１のバイアス電圧を入
力され、ソースが接地された第４のＮチャネル形ＭＯＳ
トランジスタと、ドレインが前記第２のＮチャネル形Ｍ
ＯＳトランジスタのソースに接続され、ゲートに前記第
１のバイアス電圧を入力され、ソースが接地された第５
のＮチャネル形ＭＯＳトランジスタと、ドレインが前記
第２のＮチャネル形ＭＯＳトランジスタのソースに接続
され、ゲートに前記第２の出力信号を入力され、ソース
が接地された第６のＮチャネル形ＭＯＳトランジスタと
を有するように構成してもよい。
性を反転させてもよく、例えば、電源端子にソースを接
続され、ゲートに前記第１の出力信号を入力される第１
のＰチャネル形ＭＯＳトランジスタと、電源端子にソー
スを接続され、ドレインが前記第１のＰチャネル形ＭＯ
Ｓトランジスタのドレインに接続された第２のＰチャネ
ル形ＭＯＳトランジスタと、電源端子にソースを接続さ
れ、ゲートが前記第２のＰチャネル形ＭＯＳトランジス
タのゲートに接続された第３のＰチャネル形ＭＯＳトラ
ンジスタと、電源端子にソースを接続され、ゲートに第
１のバイアス電圧を入力され、ドレインが前記第３のＰ
チャネル形ＭＯＳトランジスタのドレインに接続された
第４のＰチャネル形ＭＯＳトランジスタと、ソースが前
記第１及び第２のＰチャネル形ＭＯＳトランジスタのド
レインに接続され、ゲートに第２のバイアス電圧を入力
され、ドレインが前記第２及び第３のＰチャネル形ＭＯ
Ｓトランジスタのゲートに接続された第５のＰチャネル
形ＭＯＳトランジスタと、ソースが前記第３及び第４の
Ｐチャネル形ＭＯＳトランジスタのドレインに接続さ
れ、ゲートに前記第２のバイアス電圧を入力され、ドレ
インから前記第２の出力信号を出力する第６のＰチャネ
ル形ＭＯＳトランジスタと、ドレインが前記第５のＰチ
ャネル形ＭＯＳトランジスタのドレインに接続され、ゲ
ートに第３のバイアス電圧を入力される第１のＮチャネ
ル形ＭＯＳトランジスタと、ドレインが前記第６のＰチ
ャネル形ＭＯＳトランジスタのドレインに接続され、ゲ
ートに前記第３のバイアス電圧を入力される第２のＮチ
ャネル形ＭＯＳトランジスタと、ドレインが前記第１の
Ｎチャネル形ＭＯＳトランジスタのソースに接続され、
ゲートに第４のバイアス電圧を入力され、ソースが接地
された第３のＮチャネル形ＭＯＳトランジスタと、ドレ
インが前記第１のＮチャネル形ＭＯＳトランジスタのソ
ースに接続され、ゲートに前記第１のバイアス電圧を入
力され、ソースが接地された第４のＮチャネル形ＭＯＳ
トランジスタと、ドレインが前記第２のＮチャネル形Ｍ
ＯＳトランジスタのソースに接続され、ゲートに前記第
１のバイアス電圧を入力され、ソースが接地された第５
のＮチャネル形ＭＯＳトランジスタと、ドレインが前記
第２のＮチャネル形ＭＯＳトランジスタのソースに接続
され、ゲートに前記第２の出力信号を入力され、ソース
が接地された第６のＮチャネル形ＭＯＳトランジスタと
を有するように構成してもよい。
【００１８】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。第１の実施の形態による
演算増幅器は、図１に示されるように、差動段としての
差動増幅器ＤＡと、レベルシフト段としての差動差分増
幅器（Differential-Difference Amplifier 、以下、Ｄ
ＤＡという）と、出力段としてＰチャネル形ＭＯＳトラ
ンジスタＴＰ１、Ｎチャネル形ＭＯＳトランジスタＴＮ
１、容量Ｃ１及びＣ２を備えている。
いて図面を参照して説明する。第１の実施の形態による
演算増幅器は、図１に示されるように、差動段としての
差動増幅器ＤＡと、レベルシフト段としての差動差分増
幅器（Differential-Difference Amplifier 、以下、Ｄ
ＤＡという）と、出力段としてＰチャネル形ＭＯＳトラ
ンジスタＴＰ１、Ｎチャネル形ＭＯＳトランジスタＴＮ
１、容量Ｃ１及びＣ２を備えている。
【００１９】差動段としての差動増幅器ＤＡは、図１２
及び図１３に示されたように、Ｐチャネル形ＭＯＳトラ
ンジスタＴＰ１０１及びＴＰ１０２と、Ｎチャネル形Ｍ
ＯＳトランジスタＴＮ１０１〜ＴＮ１０３を有する増幅
器として構成してもよい。
及び図１３に示されたように、Ｐチャネル形ＭＯＳトラ
ンジスタＴＰ１０１及びＴＰ１０２と、Ｎチャネル形Ｍ
ＯＳトランジスタＴＮ１０１〜ＴＮ１０３を有する増幅
器として構成してもよい。
【００２０】ＤＤＡは、例えば文献、“A Versatile Bu
ilding Block: The CMOS Differential Difference Amp
lifier" IEEE J.Solid-state Circuits, vol. sc-22, p
p. 287, Apr. 1987 ”にも記載されているが、具体的な
構成及び動作については後述する。
ilding Block: The CMOS Differential Difference Amp
lifier" IEEE J.Solid-state Circuits, vol. sc-22, p
p. 287, Apr. 1987 ”にも記載されているが、具体的な
構成及び動作については後述する。
【００２１】出力段は、Ｐチャネル形ＭＯＳトランジス
タＴＰ１及びＮチャネル形ＭＯＳトランジスタＴＮ１
と、容量Ｃ１及びＣ２を有している。トランジスタＴＰ
１のソースが電源電圧ＶDD端子に接続され、ゲートが差
動増幅段の出力ノードＮ１１に接続されて出力信号ＮＧ
Ｐを入力され、ドレインが出力端子ＯＵＴに接続されて
おり、トランジスタＴＮ１のドレインが出力端子ＯＵＴ
に接続され、ゲートがＤＤＡの出力ノードＮ１２に接続
されて出力信号ＮＧＮを入力され、ソースが接地されて
いる。ここで、トランジスタＴＰ１のゲートとドレイン
間に容量Ｃ１が接続され、トランジスタＴＰ１１のゲー
トとノードＮ１２との間に容量Ｃ２が接続されている
が、いずれも位相補償として付加されたものである。
タＴＰ１及びＮチャネル形ＭＯＳトランジスタＴＮ１
と、容量Ｃ１及びＣ２を有している。トランジスタＴＰ
１のソースが電源電圧ＶDD端子に接続され、ゲートが差
動増幅段の出力ノードＮ１１に接続されて出力信号ＮＧ
Ｐを入力され、ドレインが出力端子ＯＵＴに接続されて
おり、トランジスタＴＮ１のドレインが出力端子ＯＵＴ
に接続され、ゲートがＤＤＡの出力ノードＮ１２に接続
されて出力信号ＮＧＮを入力され、ソースが接地されて
いる。ここで、トランジスタＴＰ１のゲートとドレイン
間に容量Ｃ１が接続され、トランジスタＴＰ１１のゲー
トとノードＮ１２との間に容量Ｃ２が接続されている
が、いずれも位相補償として付加されたものである。
【００２２】本実施の形態による演算増幅器は、レベル
シフト段にＤＤＡを用いている点に特徴がある。差動段
ＤＡの出力ノードＮ１１から出力され、ＤＤＡの一方の
入力端子に入力される信号をＮＧＰとし、ＤＤＡの出力
ノードＮ１２から出力され、ＤＤＡの他方の入力端子に
入力される信号をＮＧＮとする。また、ＤＤＡを駆動す
るための二種類のバイアス電圧をＶＢＰ、ＶＢＮとす
る。さらに、信号ＮＧＮとバイアス電圧ＶＢＮとを入力
されて差動増幅する増幅部のゲインをＡ１、信号ＮＧＰ
とバイアス電圧ＶＢＰとを入力されて差動増幅する増幅
部のゲインをＡ２、これらの増幅部を含むＤＤＡ全体と
してのゲインをＡ３とする。ここで、信号ＮＧＰ及びＮ
ＧＮと、バイアス電圧ＶＢＰ及びＶＢＮと、ゲインＡ１
〜Ａ３との間には、ＤＤＡの性質に従い以下のような線
形の関係式が成立する。 ＮＧＮ＝Ａ３｛Ａ１（ＶＢＮ−ＮＧＮ）−Ａ２（ＶＢＰ−ＮＧＰ）｝ … （１） このような式が成立する場合の本実施の形態における演
算増幅器の構成を、図２に示す。ここでは、上記（２）
式を以下のように表している。 ＮＧＮ＝Ａ（ＮＧＰ）＋Ｂ … （２） 但し、Ａ、Ｂはそれぞれ定数とする。
シフト段にＤＤＡを用いている点に特徴がある。差動段
ＤＡの出力ノードＮ１１から出力され、ＤＤＡの一方の
入力端子に入力される信号をＮＧＰとし、ＤＤＡの出力
ノードＮ１２から出力され、ＤＤＡの他方の入力端子に
入力される信号をＮＧＮとする。また、ＤＤＡを駆動す
るための二種類のバイアス電圧をＶＢＰ、ＶＢＮとす
る。さらに、信号ＮＧＮとバイアス電圧ＶＢＮとを入力
されて差動増幅する増幅部のゲインをＡ１、信号ＮＧＰ
とバイアス電圧ＶＢＰとを入力されて差動増幅する増幅
部のゲインをＡ２、これらの増幅部を含むＤＤＡ全体と
してのゲインをＡ３とする。ここで、信号ＮＧＰ及びＮ
ＧＮと、バイアス電圧ＶＢＰ及びＶＢＮと、ゲインＡ１
〜Ａ３との間には、ＤＤＡの性質に従い以下のような線
形の関係式が成立する。 ＮＧＮ＝Ａ３｛Ａ１（ＶＢＮ−ＮＧＮ）−Ａ２（ＶＢＰ−ＮＧＰ）｝ … （１） このような式が成立する場合の本実施の形態における演
算増幅器の構成を、図２に示す。ここでは、上記（２）
式を以下のように表している。 ＮＧＮ＝Ａ（ＮＧＰ）＋Ｂ … （２） 但し、Ａ、Ｂはそれぞれ定数とする。
【００２３】ここで、ゲインＡ１〜Ａ３の間に、Ａ１＝
Ａ２、Ａ１×Ａ３＞＞１が成立するとすると、上記
（１）式は次のように書き変えることができる。 ＮＧＮ＝ＶＢＮ＋ＮＧＰ−ＶＢＰ … （３） 上記（２）又は（３）式から明らかなように、ＶＢＮ及
びＶＢＰは一定電圧ゆえ、差動段の出力電圧ＮＧＰに所
定電圧（ＶＢＮ−ＶＢＰ）だけレベルシフトを行うこと
になる。このように、本実施の形態によれば、レベルシ
フト段に入出力間に線形性を有するＤＤＡを用いたこと
により、ＤＤＡから出力されて出力段のトランジスタＴ
Ｎ１のゲートに印加される信号ＮＧＮの電圧を電源電圧
Ｖcc付近まで振幅させることができる。よって、トラン
ジスタＴＮ１の最大電流値まで電流を取り出すことが可
能であり、負荷駆動能力を向上させることができる。さ
らに、ＤＤＡの入出力間に線形性があることから、出力
段のトランジスタＴＮ１のゲートに入力する信号ＮＧＮ
のレベルを制御することで、出力段のトランジスタＴＰ
１及びＴＮ１の間に流れる貫通電流を制御することも可
能である。
Ａ２、Ａ１×Ａ３＞＞１が成立するとすると、上記
（１）式は次のように書き変えることができる。 ＮＧＮ＝ＶＢＮ＋ＮＧＰ−ＶＢＰ … （３） 上記（２）又は（３）式から明らかなように、ＶＢＮ及
びＶＢＰは一定電圧ゆえ、差動段の出力電圧ＮＧＰに所
定電圧（ＶＢＮ−ＶＢＰ）だけレベルシフトを行うこと
になる。このように、本実施の形態によれば、レベルシ
フト段に入出力間に線形性を有するＤＤＡを用いたこと
により、ＤＤＡから出力されて出力段のトランジスタＴ
Ｎ１のゲートに印加される信号ＮＧＮの電圧を電源電圧
Ｖcc付近まで振幅させることができる。よって、トラン
ジスタＴＮ１の最大電流値まで電流を取り出すことが可
能であり、負荷駆動能力を向上させることができる。さ
らに、ＤＤＡの入出力間に線形性があることから、出力
段のトランジスタＴＮ１のゲートに入力する信号ＮＧＮ
のレベルを制御することで、出力段のトランジスタＴＰ
１及びＴＮ１の間に流れる貫通電流を制御することも可
能である。
【００２４】また、Ａ１＝Ａ２、Ａ１×Ａ３＞＞１とい
う関係式が成立しないような場合であっても、ゲインＡ
１〜Ａ３の設定と、バイアス電圧ＶＢＮ及びＶＢＰの設
定とにより、ＤＤＡの出力信号ＮＧＮを所望の値に調整
することができる。よって、このような場合にも出力電
流を大きく取り出すことは可能であり、また制御電流を
制御することもできる。
う関係式が成立しないような場合であっても、ゲインＡ
１〜Ａ３の設定と、バイアス電圧ＶＢＮ及びＶＢＰの設
定とにより、ＤＤＡの出力信号ＮＧＮを所望の値に調整
することができる。よって、このような場合にも出力電
流を大きく取り出すことは可能であり、また制御電流を
制御することもできる。
【００２５】上記第１の実施の形態による差動増幅器を
トランジスタレベルの回路の一例として示したものが、
図３における第２の実施の形態である。差動段として、
Ｐチャネル形ＭＯＳトランジスタＴＰ１１〜ＴＰ１７
と、Ｎチャネル形ＭＯＳトランジスタＴＮ１１〜ＴＮ１
４とを有している。電源電圧ＶDD端子と接地電圧Ｖss端
子との間に、トランジスタＴＰ１４及びＴＰ１６のそれ
ぞれのソース及びドレインと、トランジスタＴＮ１１及
びＴＮ１３のそれぞれのドレイン及びソースが直列に接
続され、これと並列となるように、電源電圧ＶDD端子と
接地電圧Ｖss端子との間にトランジスタＴＰ１５及びＴ
Ｐ１７のそれぞれのソース及びドレインと、トランジス
タＴＮ１２及びＴＮ１４のそれぞれのドレイン及びソー
スが直列に接続される。トランジスタＴＰ１４及びＴＰ
１５のゲートはトランジスタＴＰ１６のドレインに接続
され、トランジスタＴＰ１６及びＴＰ１７のゲートには
バイアス電圧ＶＢＰ２が入力される。トランジスタＴＮ
１１及びＴＮ１２のゲートにはバイアス電圧ＶＢＮ２が
入力され、トランジスタＴＮ１３及びＴＮ１４のゲート
にはバイアス電圧ＶＢＮ１が入力される。
トランジスタレベルの回路の一例として示したものが、
図３における第２の実施の形態である。差動段として、
Ｐチャネル形ＭＯＳトランジスタＴＰ１１〜ＴＰ１７
と、Ｎチャネル形ＭＯＳトランジスタＴＮ１１〜ＴＮ１
４とを有している。電源電圧ＶDD端子と接地電圧Ｖss端
子との間に、トランジスタＴＰ１４及びＴＰ１６のそれ
ぞれのソース及びドレインと、トランジスタＴＮ１１及
びＴＮ１３のそれぞれのドレイン及びソースが直列に接
続され、これと並列となるように、電源電圧ＶDD端子と
接地電圧Ｖss端子との間にトランジスタＴＰ１５及びＴ
Ｐ１７のそれぞれのソース及びドレインと、トランジス
タＴＮ１２及びＴＮ１４のそれぞれのドレイン及びソー
スが直列に接続される。トランジスタＴＰ１４及びＴＰ
１５のゲートはトランジスタＴＰ１６のドレインに接続
され、トランジスタＴＰ１６及びＴＰ１７のゲートには
バイアス電圧ＶＢＰ２が入力される。トランジスタＴＮ
１１及びＴＮ１２のゲートにはバイアス電圧ＶＢＮ２が
入力され、トランジスタＴＮ１３及びＴＮ１４のゲート
にはバイアス電圧ＶＢＮ１が入力される。
【００２６】さらに、電源電圧ＶDD端子とトランジスタ
ＴＮ１１のソースとの間には、トランジスタＴＰ１１及
びＴＰ１２のそれぞれのソース及びドレインが直列に接
続され、トランジスタＴＰ１１のドレインとトランジス
タＴＮ１１のソースとの間には、トランジスタＴＰ１３
のソース及びドレインが直列に接続されている。トラン
ジスタＴＰ１１のゲートにはバイアス電圧ＶＢＰ１が入
力され、トランジスタＴＰ１２のゲートには入力信号Ｉ
Ｎ−が入力され、トランジスタＴＰ１３のゲートには入
力信号ＩＮ＋が入力される。
ＴＮ１１のソースとの間には、トランジスタＴＰ１１及
びＴＰ１２のそれぞれのソース及びドレインが直列に接
続され、トランジスタＴＰ１１のドレインとトランジス
タＴＮ１１のソースとの間には、トランジスタＴＰ１３
のソース及びドレインが直列に接続されている。トラン
ジスタＴＰ１１のゲートにはバイアス電圧ＶＢＰ１が入
力され、トランジスタＴＰ１２のゲートには入力信号Ｉ
Ｎ−が入力され、トランジスタＴＰ１３のゲートには入
力信号ＩＮ＋が入力される。
【００２７】この入力信号ＩＮ−及びＩＮ＋を入力され
るトランジスタＴＰ１２及びＴＰ１３と、一定のバイア
ス電圧ＶＢＮ１を入力されて動作するトランジスタＴＰ
１１とが組み合わせられていることで、高いコンダクタ
ンスを得ることができる。
るトランジスタＴＰ１２及びＴＰ１３と、一定のバイア
ス電圧ＶＢＮ１を入力されて動作するトランジスタＴＰ
１１とが組み合わせられていることで、高いコンダクタ
ンスを得ることができる。
【００２８】トランジスタＴＰ１２及びＴＰ１３のゲー
トにそれぞれ入力信号ＩＮ−及びＩＮ＋が入力される
と、トランジスタＴＰ１７のドレインが接続された差動
段の出力ノードＮ１１から、入力信号ＩＮ−とＩＮ＋の
電位差を増幅した信号が出力される。
トにそれぞれ入力信号ＩＮ−及びＩＮ＋が入力される
と、トランジスタＴＰ１７のドレインが接続された差動
段の出力ノードＮ１１から、入力信号ＩＮ−とＩＮ＋の
電位差を増幅した信号が出力される。
【００２９】レベルシフト段は、Ｐチャネル形ＭＯＳト
ランジスタＴＰ１８〜ＴＰ２３とＮチャネル形ＭＯＳト
ランジスタＴＮ１５〜ＴＮ２０を有している。トランジ
スタＴＰ１８及びＴＰ１９のソースが電源端子に接続さ
れ、ドレインが共にトランジスタＴＰ２２のソースに接
続され、トランジスタＴＰ１８のゲートに一定のバイア
ス電圧ＶＢＮ１が入力され、トランジスタＴＰ１９のゲ
ートに一定のバイアス電圧ＶＢＰ２が入力される。トラ
ンジスタＴＰ２０及びＴＰ２１のソースが電源端子に接
続され、ドレインが共にトランジスタＴＰ２３のソース
に接続され、トランジスタＴＰ２０のゲートにバイアス
電圧ＶＢＰ１が入力され、トランジスタＴＰ２１のゲー
トにレベルシフト段の出力ノードＮ１２から出力される
信号ＮＧＮが入力される。トランジスタＴＰ２２及びＴ
Ｐ２３のゲートには、一定のバイアス電圧ＶＢＰ２が入
力される。
ランジスタＴＰ１８〜ＴＰ２３とＮチャネル形ＭＯＳト
ランジスタＴＮ１５〜ＴＮ２０を有している。トランジ
スタＴＰ１８及びＴＰ１９のソースが電源端子に接続さ
れ、ドレインが共にトランジスタＴＰ２２のソースに接
続され、トランジスタＴＰ１８のゲートに一定のバイア
ス電圧ＶＢＮ１が入力され、トランジスタＴＰ１９のゲ
ートに一定のバイアス電圧ＶＢＰ２が入力される。トラ
ンジスタＴＰ２０及びＴＰ２１のソースが電源端子に接
続され、ドレインが共にトランジスタＴＰ２３のソース
に接続され、トランジスタＴＰ２０のゲートにバイアス
電圧ＶＢＰ１が入力され、トランジスタＴＰ２１のゲー
トにレベルシフト段の出力ノードＮ１２から出力される
信号ＮＧＮが入力される。トランジスタＴＰ２２及びＴ
Ｐ２３のゲートには、一定のバイアス電圧ＶＢＰ２が入
力される。
【００３０】トランジスタＴＮ１５のドレインはトラン
ジスタＴＰ２２のドレインに接続され、ソースがトラン
ジスタＴＮ１７及びＴＮ１８のドレインに共通に接続さ
れ、トランジスタＴＮ１６のドレインはノードＮ１２に
接続され、ソースがトランジスタＴＮ１９及びＴＮ２０
のドレインに共通に接続され、トランジスタＴＮ１５及
びＴＮ１６のゲートには共に一定のバイアス電圧ＶＢＮ
２が入力される。トランジスタＴＮ１７〜ＴＮ２０のソ
ースは接地されており、トランジスタＴＮ１７のゲート
はノードＮ１１に接続され、トランジスタＴＮ１８及び
ＴＮ１９のゲートはトランジスタＴＰ２２及びＴＮ１５
のドレインに接続され、トランジスタＴＮ２０のゲート
にはバイアス電圧ＶＢＰ１が入力される。
ジスタＴＰ２２のドレインに接続され、ソースがトラン
ジスタＴＮ１７及びＴＮ１８のドレインに共通に接続さ
れ、トランジスタＴＮ１６のドレインはノードＮ１２に
接続され、ソースがトランジスタＴＮ１９及びＴＮ２０
のドレインに共通に接続され、トランジスタＴＮ１５及
びＴＮ１６のゲートには共に一定のバイアス電圧ＶＢＮ
２が入力される。トランジスタＴＮ１７〜ＴＮ２０のソ
ースは接地されており、トランジスタＴＮ１７のゲート
はノードＮ１１に接続され、トランジスタＴＮ１８及び
ＴＮ１９のゲートはトランジスタＴＰ２２及びＴＮ１５
のドレインに接続され、トランジスタＴＮ２０のゲート
にはバイアス電圧ＶＢＰ１が入力される。
【００３１】ここで、本実施の形態では４種類のバイア
ス電圧ＶＢＰ１、ＶＢＰ２、ＶＢＮ１及びＶＢＮ２を用
いている。このバイアス電圧は、例えば図６に示される
ような一般に用いられているバイアス発生回路により発
生してもよい。このバイアス発生回路は、定電流源ＣＩ
と、Ｐチャネル形ＭＯＳトランジスタＴＰ６１〜ＴＰ６
３と、Ｎチャネル形ＭＯＳトランジスタＴＮ６１〜ＴＮ
６３とを有し、４種類のバイアス電圧を発生する。この
バイアス電圧の相互の高低は、以下のようである。 ＶＢＰ１＞ＶＢＰ２、ＶＢＮ２＞ＶＢＮ１ … （４） レベルシフト段において、トランジスタＴＰ１８及びＴ
Ｐ２１でゲインＡ１を有する１つの増幅部が形成され、
トランジスタＴＮ１７及びＴＮ２０でゲインＡ２を有す
る１つの増幅部が形成され、レベルシフト段全体でゲイ
ンＡ３を有する増幅段が形成されている。トランジスタ
ＴＰ１９及びＴＰ２０、ＴＰ２２及びＴＰ２３、ＴＮ１
５〜ＴＮ２０は、トランジスタＴＰ１８及びＴＰ２０を
含む増幅部の入出力と、トランジスタＴＮ１７及びＴＮ
２０を含む増幅部の入出力の間に線形性が成立するよう
に、即ちこれらのトランジスタが非飽和領域で動作する
ように駆動する電流源に相当する。
ス電圧ＶＢＰ１、ＶＢＰ２、ＶＢＮ１及びＶＢＮ２を用
いている。このバイアス電圧は、例えば図６に示される
ような一般に用いられているバイアス発生回路により発
生してもよい。このバイアス発生回路は、定電流源ＣＩ
と、Ｐチャネル形ＭＯＳトランジスタＴＰ６１〜ＴＰ６
３と、Ｎチャネル形ＭＯＳトランジスタＴＮ６１〜ＴＮ
６３とを有し、４種類のバイアス電圧を発生する。この
バイアス電圧の相互の高低は、以下のようである。 ＶＢＰ１＞ＶＢＰ２、ＶＢＮ２＞ＶＢＮ１ … （４） レベルシフト段において、トランジスタＴＰ１８及びＴ
Ｐ２１でゲインＡ１を有する１つの増幅部が形成され、
トランジスタＴＮ１７及びＴＮ２０でゲインＡ２を有す
る１つの増幅部が形成され、レベルシフト段全体でゲイ
ンＡ３を有する増幅段が形成されている。トランジスタ
ＴＰ１９及びＴＰ２０、ＴＰ２２及びＴＰ２３、ＴＮ１
５〜ＴＮ２０は、トランジスタＴＰ１８及びＴＰ２０を
含む増幅部の入出力と、トランジスタＴＮ１７及びＴＮ
２０を含む増幅部の入出力の間に線形性が成立するよう
に、即ちこれらのトランジスタが非飽和領域で動作する
ように駆動する電流源に相当する。
【００３２】トランジスタＴＰ１８のソース、ドレイン
間の電圧をＶＤＳ１、流れる電流をＩＰ１とし、トラン
ジスタＴＰ２１のソース、ドレイン間の電圧をＶＤＳ
２、流れる電流をＩＰ２とする。トランジスタＴＰ１９
及びＴＰ２０は飽和領域で動作するので、ソース、ドレ
イン間の抵抗成分は、非飽和領域で動作しているトラン
ジスタＴＰ１８及びＴＰ２１の抵抗成分よりもはるかに
小さい。よって、電圧ＶＤＳ１及びＶＤＳ２は、それぞ
れトランジスタＴＰ１９及びＴＰ２０により決定され
る。
間の電圧をＶＤＳ１、流れる電流をＩＰ１とし、トラン
ジスタＴＰ２１のソース、ドレイン間の電圧をＶＤＳ
２、流れる電流をＩＰ２とする。トランジスタＴＰ１９
及びＴＰ２０は飽和領域で動作するので、ソース、ドレ
イン間の抵抗成分は、非飽和領域で動作しているトラン
ジスタＴＰ１８及びＴＰ２１の抵抗成分よりもはるかに
小さい。よって、電圧ＶＤＳ１及びＶＤＳ２は、それぞ
れトランジスタＴＰ１９及びＴＰ２０により決定され
る。
【００３３】ここで、トランジスタＴＰ１９及びＴＰ２
０は同一サイズに設定され、さらにゲートに共にバイア
ス電圧ＶＢＰ１を入力される。このため、電圧ＶＤＳ１
は電圧ＶＤＳ２にほぼ等しく、これを電圧Ｖdsp とす
る。電流ＩＰ１及びＩＰ２の間には、以下の関係が成立
する。 ＩＰ２−ＩＰ１＝２Ｋ・Ｖdsp （ＮＧＮ−ＶＢＮ） … （５） 但し、Ｋ＝Ｗ／２Ｌ・εSi／ｔox・μ … （６） ここで、Ｗはチャネル幅、Ｌはチャネル長、εSiはシリ
コン膜の誘電率、ｔoxはゲート酸化膜厚、μはチャネル
中のキャリア移動度とする。
０は同一サイズに設定され、さらにゲートに共にバイア
ス電圧ＶＢＰ１を入力される。このため、電圧ＶＤＳ１
は電圧ＶＤＳ２にほぼ等しく、これを電圧Ｖdsp とす
る。電流ＩＰ１及びＩＰ２の間には、以下の関係が成立
する。 ＩＰ２−ＩＰ１＝２Ｋ・Ｖdsp （ＮＧＮ−ＶＢＮ） … （５） 但し、Ｋ＝Ｗ／２Ｌ・εSi／ｔox・μ … （６） ここで、Ｗはチャネル幅、Ｌはチャネル長、εSiはシリ
コン膜の誘電率、ｔoxはゲート酸化膜厚、μはチャネル
中のキャリア移動度とする。
【００３４】さらに、トランジスタＴＮ１７のドレイ
ン、ソース間に流れる電流をＩＮ１、トランジスタＴＮ
２０のドレイン、ソース間に流れる電流をＩＮ２とする
と、同様に以下のような関係が成り立つ。 ＩＮ２−ＩＮ１＝２Ｋ・Ｖdsn （ＶＢＰ−ＮＧＰ） … （７） 上記（５）及び（７）式より、上記（１）式と同様な関
係が成立する。 ＮＧＮ＝Ｂ３｛Ｂ１（ＶＢＮ−ＮＧＮ）−Ｂ２（ＶＢＰ−ＮＧＰ）｝ … （８） 但し、Ｂ１〜Ｂ３は、いずれも定数とする。
ン、ソース間に流れる電流をＩＮ１、トランジスタＴＮ
２０のドレイン、ソース間に流れる電流をＩＮ２とする
と、同様に以下のような関係が成り立つ。 ＩＮ２−ＩＮ１＝２Ｋ・Ｖdsn （ＶＢＰ−ＮＧＰ） … （７） 上記（５）及び（７）式より、上記（１）式と同様な関
係が成立する。 ＮＧＮ＝Ｂ３｛Ｂ１（ＶＢＮ−ＮＧＮ）−Ｂ２（ＶＢＰ−ＮＧＰ）｝ … （８） 但し、Ｂ１〜Ｂ３は、いずれも定数とする。
【００３５】ここで、レベルシフト段の入力ノードＮ１
１に、差動段から出力された信号ＮＧＰが入力される
と、バイアス電圧ＶＢＮ１及びＶＢＰ１と、ゲインＡ
１、Ａ２、Ａ３とにより、信号ＮＧＮが出力ノードＮ１
２から出力される。
１に、差動段から出力された信号ＮＧＰが入力される
と、バイアス電圧ＶＢＮ１及びＶＢＰ１と、ゲインＡ
１、Ａ２、Ａ３とにより、信号ＮＧＮが出力ノードＮ１
２から出力される。
【００３６】出力段は、Ｐチャネル形ＭＯＳトランジス
タＴＰ２４及びＮチャネル形ＭＯＳトランジスタＴＮ２
１を有する。トランジスタＴＰ２４のソースは電源電圧
端子に接続され、ドレインは出力端子ＯＵＴに接続さ
れ、ゲートは差動段の出力ノードＮ１１に接続されてい
る。トランジスタＴＮ２１のドレインは出力端子ＯＵＴ
に接続され、ソースは接地され、ゲートはレベルシフト
段の出力ノードＮ１２に接続されている。
タＴＰ２４及びＮチャネル形ＭＯＳトランジスタＴＮ２
１を有する。トランジスタＴＰ２４のソースは電源電圧
端子に接続され、ドレインは出力端子ＯＵＴに接続さ
れ、ゲートは差動段の出力ノードＮ１１に接続されてい
る。トランジスタＴＮ２１のドレインは出力端子ＯＵＴ
に接続され、ソースは接地され、ゲートはレベルシフト
段の出力ノードＮ１２に接続されている。
【００３７】以上説明したような本実施の形態によれ
ば、レベルシフト段にＤＤＡを用いたことにより、出力
段のトランジスタＴＮ１のゲートに印加する信号ＮＧＮ
の電圧を電源電圧Ｖcc付近まで振幅させることが可能で
ある。よって、トランジスタＴＮ１から最大電流値まで
電流を取り出すことができるので、出力段の負荷駆動能
力を向上させることができる。また、レベルシフト段の
入出力間に線形性があることから、出力段のトランジス
タＴＮ１のゲートに入力する信号ＮＧＮのレベルを制御
することができ、これにより出力段のトランジスタＴＰ
１及びＴＮ１の間に流れる貫通電流を制御することが可
能である。
ば、レベルシフト段にＤＤＡを用いたことにより、出力
段のトランジスタＴＮ１のゲートに印加する信号ＮＧＮ
の電圧を電源電圧Ｖcc付近まで振幅させることが可能で
ある。よって、トランジスタＴＮ１から最大電流値まで
電流を取り出すことができるので、出力段の負荷駆動能
力を向上させることができる。また、レベルシフト段の
入出力間に線形性があることから、出力段のトランジス
タＴＮ１のゲートに入力する信号ＮＧＮのレベルを制御
することができ、これにより出力段のトランジスタＴＰ
１及びＴＮ１の間に流れる貫通電流を制御することが可
能である。
【００３８】図１に示された第１の実施の形態における
差動段の具体的な回路構成は、図３に示された構成に限
らず様々な変形が可能である。図４に、差動段の他の構
成例を示す。この構成は、図１２に示された回路におけ
る差動段と同様であり、Ｐチャネル形ＭＯＳトランジス
タＴＰ３１〜ＴＰ３２とＮチャネル形ＭＯＳトランジス
タＴＮ３１〜ＴＮ３３を有し、トランジスタＴＮ３１及
びＴＮ３２のゲートにそれぞれ入力信号ＩＮ−及びＩＮ
＋が入力され、トランジスタＴＮ３３のゲートにバイア
ス電圧ＶＢＩＡＳが入力される。
差動段の具体的な回路構成は、図３に示された構成に限
らず様々な変形が可能である。図４に、差動段の他の構
成例を示す。この構成は、図１２に示された回路におけ
る差動段と同様であり、Ｐチャネル形ＭＯＳトランジス
タＴＰ３１〜ＴＰ３２とＮチャネル形ＭＯＳトランジス
タＴＮ３１〜ＴＮ３３を有し、トランジスタＴＮ３１及
びＴＮ３２のゲートにそれぞれ入力信号ＩＮ−及びＩＮ
＋が入力され、トランジスタＴＮ３３のゲートにバイア
ス電圧ＶＢＩＡＳが入力される。
【００３９】あるいは、図５に示されたように差動段を
構成することもできる。この差動段は折り返しカスケー
ド型と称されるものであり、Ｐチャネル形ＭＯＳトラン
ジスタＴＰ３３〜ＴＰ３６と、Ｎチャネル形ＭＯＳトラ
ンジスタＴＮ３４〜ＴＮ３８とを有している。
構成することもできる。この差動段は折り返しカスケー
ド型と称されるものであり、Ｐチャネル形ＭＯＳトラン
ジスタＴＰ３３〜ＴＰ３６と、Ｎチャネル形ＭＯＳトラ
ンジスタＴＮ３４〜ＴＮ３８とを有している。
【００４０】トランジスタＴＰ３３及びＴＰ３４のソー
スが電源電圧端子に接続され、ゲートに共にバイアス電
圧ＶＢＩＡＳ２が入力される。トランジスタＴＰ３３の
ドレインにトランジスタＴＰ３５のソースが接続され、
トランジスタＴＰ３４のドレインにトランジスタＴＰ３
６のソースが接続され、トランジスタＴＰ３５及びＴＰ
３６のゲートにバイアス電圧ＶＢＩＡＳ３が入力され
る。トランジスタＴＰ３５のドレインにトランジスタＴ
Ｎ３７のドレインが接続され、トランジスタＴＰ３６の
ドレインにトランジスタＴＮ３８のドレイン及び出力端
子ＯＵＴが接続され、ゲートが共にトランジスタＴＮ３
７のドレインに接続され、ソースが共に接地されてい
る。さらに、トランジスタＴＰ３３のドレインにトラン
ジスタＴＮ３５のドレインが接続され、トランジスタＴ
Ｎ３５のゲートに入力信号ＩＮ＋が入力され、トランジ
スタＴＰ３４のドレインにトランジスタＴＮ３４のドレ
インが接続され、トランジスタＴＮ３４のゲートに入力
信号ＩＮ−が入力される。トランジスタＴＮ３４及びＴ
Ｎ３５のソースは、共にトランジスタＴＮ３６のドレイ
ンに接続され、トランジスタＴＮ３６のゲートにはバイ
アス電圧ＶＢＩＡＳ１が入力され、ソースが接地されて
いる。
スが電源電圧端子に接続され、ゲートに共にバイアス電
圧ＶＢＩＡＳ２が入力される。トランジスタＴＰ３３の
ドレインにトランジスタＴＰ３５のソースが接続され、
トランジスタＴＰ３４のドレインにトランジスタＴＰ３
６のソースが接続され、トランジスタＴＰ３５及びＴＰ
３６のゲートにバイアス電圧ＶＢＩＡＳ３が入力され
る。トランジスタＴＰ３５のドレインにトランジスタＴ
Ｎ３７のドレインが接続され、トランジスタＴＰ３６の
ドレインにトランジスタＴＮ３８のドレイン及び出力端
子ＯＵＴが接続され、ゲートが共にトランジスタＴＮ３
７のドレインに接続され、ソースが共に接地されてい
る。さらに、トランジスタＴＰ３３のドレインにトラン
ジスタＴＮ３５のドレインが接続され、トランジスタＴ
Ｎ３５のゲートに入力信号ＩＮ＋が入力され、トランジ
スタＴＰ３４のドレインにトランジスタＴＮ３４のドレ
インが接続され、トランジスタＴＮ３４のゲートに入力
信号ＩＮ−が入力される。トランジスタＴＮ３４及びＴ
Ｎ３５のソースは、共にトランジスタＴＮ３６のドレイ
ンに接続され、トランジスタＴＮ３６のゲートにはバイ
アス電圧ＶＢＩＡＳ１が入力され、ソースが接地されて
いる。
【００４１】このように、入力信号ＩＮ−及びＩＮ＋を
それぞれゲートに入力されるトランジスタＴＮ３４及び
ＴＮ３５と、一定のバイアス電圧ＶＢＩＡＳ１を入力さ
れるトランジスタＴＮ３６とを組み合わせることで、図
４に示された差動段よりもより電流駆動能力を高めるこ
とができる。
それぞれゲートに入力されるトランジスタＴＮ３４及び
ＴＮ３５と、一定のバイアス電圧ＶＢＩＡＳ１を入力さ
れるトランジスタＴＮ３６とを組み合わせることで、図
４に示された差動段よりもより電流駆動能力を高めるこ
とができる。
【００４２】また、第１の実施の形態におけるレベルシ
フト段は、上述のようにＤＤＡとして構成されており、
その具体的な回路構成は図３に示されたものには限定さ
れず様々な変形が可能である。例えば、図７に示された
ようなＤＤＡによりレベルシフト段を構成してもよい。
このレベルシフト段は、Ｐチャネル形ＭＯＳトランジス
タＴＰ４７〜ＴＰ５４と、Ｎチャネル形ＭＯＳトランジ
スタＴＮ４７〜ＴＮ５４と、抵抗Ｒ１及びＲ２とを備え
ている。
フト段は、上述のようにＤＤＡとして構成されており、
その具体的な回路構成は図３に示されたものには限定さ
れず様々な変形が可能である。例えば、図７に示された
ようなＤＤＡによりレベルシフト段を構成してもよい。
このレベルシフト段は、Ｐチャネル形ＭＯＳトランジス
タＴＰ４７〜ＴＰ５４と、Ｎチャネル形ＭＯＳトランジ
スタＴＮ４７〜ＴＮ５４と、抵抗Ｒ１及びＲ２とを備え
ている。
【００４３】トランジスタＴＰ４７及びＴＰ４８のソー
スが共に電源端子に接続され、ゲートに共にバイアス電
圧ＶＢＰ１が入力される。トランジスタＴＰ４７のドレ
インにトランジスタＴＰ４９のソースが接続され、トラ
ンジスタＴＰ４８のドレインにトランジスタＴＰ５１の
ソースが接続され、トランジスタＴＰ４９及びＴＰ５１
のゲートに共にバイアス電圧ＶＢＰ２が入力される。ト
ランジスタＴＰ４９のドレインにトランジスタＴＮ５１
のドレインが接続され、トランジスタＴＰ５１のドレイ
ンにトランジスタＴＮ５２のドレインが接続され、トラ
ンジスタＴＮ５１及びＴＮ５２のゲートに共にバイアス
電圧ＶＢＮ２が入力される。トランジスタＴＮ５１のソ
ースにトランジスタＴＮ５３のドレインが接続され、ト
ランジスタＴＮ５２のソースにトランジスタＴＮ５４の
ドレインが接続され、トランジスタＴＮ５３及びＴＮ５
４のゲートが共にトランジスタＴＰ４９のドレインに接
続され、ソースが共に接地されている。
スが共に電源端子に接続され、ゲートに共にバイアス電
圧ＶＢＰ１が入力される。トランジスタＴＰ４７のドレ
インにトランジスタＴＰ４９のソースが接続され、トラ
ンジスタＴＰ４８のドレインにトランジスタＴＰ５１の
ソースが接続され、トランジスタＴＰ４９及びＴＰ５１
のゲートに共にバイアス電圧ＶＢＰ２が入力される。ト
ランジスタＴＰ４９のドレインにトランジスタＴＮ５１
のドレインが接続され、トランジスタＴＰ５１のドレイ
ンにトランジスタＴＮ５２のドレインが接続され、トラ
ンジスタＴＮ５１及びＴＮ５２のゲートに共にバイアス
電圧ＶＢＮ２が入力される。トランジスタＴＮ５１のソ
ースにトランジスタＴＮ５３のドレインが接続され、ト
ランジスタＴＮ５２のソースにトランジスタＴＮ５４の
ドレインが接続され、トランジスタＴＮ５３及びＴＮ５
４のゲートが共にトランジスタＴＰ４９のドレインに接
続され、ソースが共に接地されている。
【００４４】トランジスタＴＰ４７のドレインにトラン
ジスタＴＮ４７のドレインが接続され、トランジスタＴ
Ｐ４８のドレインにトランジスタＴＮ４８のドレインが
接続され、トランジスタＴＮ４７のゲートに入力信号Ｎ
ＧＰが入力され、トランジスタＴＮ４８のゲートにバイ
アス電圧ＶＢＰ１が入力される。トランジスタＴＮ４７
のソースにトランジスタＴＮ４９のドレインが接続さ
れ、トランジスタＴＮ４８のソースにトランジスタＴＮ
５０のドレインが接続され、トランジスタＴＮ４９及び
ＴＮ５０のゲートに共にバイアス電圧ＶＢＮ１が入力さ
れ、ソースが共に接地されている。トランジスタＴＮ４
７のソースとトランジスタＴＮ４８のソースとは、抵抗
Ｒ１により接続されている。
ジスタＴＮ４７のドレインが接続され、トランジスタＴ
Ｐ４８のドレインにトランジスタＴＮ４８のドレインが
接続され、トランジスタＴＮ４７のゲートに入力信号Ｎ
ＧＰが入力され、トランジスタＴＮ４８のゲートにバイ
アス電圧ＶＢＰ１が入力される。トランジスタＴＮ４７
のソースにトランジスタＴＮ４９のドレインが接続さ
れ、トランジスタＴＮ４８のソースにトランジスタＴＮ
５０のドレインが接続され、トランジスタＴＮ４９及び
ＴＮ５０のゲートに共にバイアス電圧ＶＢＮ１が入力さ
れ、ソースが共に接地されている。トランジスタＴＮ４
７のソースとトランジスタＴＮ４８のソースとは、抵抗
Ｒ１により接続されている。
【００４５】さらに、トランジスタＴＮ５１のソースに
トランジスタＴＰ５３のドレインが接続され、トランジ
スタＮＴ５２のソースにトランジスタＴＰ５４のドレイ
ンが接続され、トランジスタＴＰ５３のゲートにバイア
ス電圧ＶＢＮ１が接続され、トランジスタＴＰ５４のゲ
ートに信号ＮＧＮを出力するノードが接続されている。
トランジスタＴＰ５３のソースにはトランジスタＴＰ５
１のドレインが接続され、トランジスタＴＰ５４のソー
スにはトランジスタＴＰ５２のドレインが接続され、ト
ランジスタＴＰ５１及びＴＰ５２のソースは共に電源電
圧端子に接続され、ゲートに共にバイアス電圧ＶＢＰ１
が入力される。
トランジスタＴＰ５３のドレインが接続され、トランジ
スタＮＴ５２のソースにトランジスタＴＰ５４のドレイ
ンが接続され、トランジスタＴＰ５３のゲートにバイア
ス電圧ＶＢＮ１が接続され、トランジスタＴＰ５４のゲ
ートに信号ＮＧＮを出力するノードが接続されている。
トランジスタＴＰ５３のソースにはトランジスタＴＰ５
１のドレインが接続され、トランジスタＴＰ５４のソー
スにはトランジスタＴＰ５２のドレインが接続され、ト
ランジスタＴＰ５１及びＴＰ５２のソースは共に電源電
圧端子に接続され、ゲートに共にバイアス電圧ＶＢＰ１
が入力される。
【００４６】この図７に示されたＤＤＡによりレベルシ
フト段を構成した場合には、図３におけるレベルシフト
段よりも素子数が増加する。しかし、ゲインＡ１〜Ａ３
の入力信号ＮＧＰに対する依存性が少なくなり、入出力
間の直線性が向上する。
フト段を構成した場合には、図３におけるレベルシフト
段よりも素子数が増加する。しかし、ゲインＡ１〜Ａ３
の入力信号ＮＧＰに対する依存性が少なくなり、入出力
間の直線性が向上する。
【００４７】上述した実施の形態はいずれも一例であ
り、本発明を限定するものではない。例えば、図１に示
された第１の実施の形態では、差動段の差動増幅器ＤＡ
の出力信号ＮＧＰが、レベルシフト段のＤＤＡにおける
反転入力端子に入力され、ＤＤＡの出力信号ＮＧＮがＤ
ＤＡの反転入力端子に帰還されている。そして、出力段
において、差動段の出力信号ＮＧＰがトランジスタＴＰ
１のゲートに入力され、レベルシフト段の出力信号ＮＧ
ＮがトランジスタＴＮ１のゲートに入力されている。
り、本発明を限定するものではない。例えば、図１に示
された第１の実施の形態では、差動段の差動増幅器ＤＡ
の出力信号ＮＧＰが、レベルシフト段のＤＤＡにおける
反転入力端子に入力され、ＤＤＡの出力信号ＮＧＮがＤ
ＤＡの反転入力端子に帰還されている。そして、出力段
において、差動段の出力信号ＮＧＰがトランジスタＴＰ
１のゲートに入力され、レベルシフト段の出力信号ＮＧ
ＮがトランジスタＴＮ１のゲートに入力されている。
【００４８】しかし、第１の実施の形態における極性を
全て反転したものであってもよく、この場合の構成を第
３の実施の形態として図８に示す。差動段の差動増幅器
ＤＡの出力信号ＮＧＮが、レベルシフト段のＤＤＡにお
ける非反転入力端子に入力され、ＤＤＡの出力信号ＮＧ
ＰがＤＤＡの非反転入力端子に帰還されている。さらに
出力段において、差動段の出力信号ＮＧＮがトランジス
タＴＮ７１のゲートに入力され、レベルシフト段の出力
信号ＮＧＰがトランジスタＴＰ７１のゲートに入力され
ている。
全て反転したものであってもよく、この場合の構成を第
３の実施の形態として図８に示す。差動段の差動増幅器
ＤＡの出力信号ＮＧＮが、レベルシフト段のＤＤＡにお
ける非反転入力端子に入力され、ＤＤＡの出力信号ＮＧ
ＰがＤＤＡの非反転入力端子に帰還されている。さらに
出力段において、差動段の出力信号ＮＧＮがトランジス
タＴＮ７１のゲートに入力され、レベルシフト段の出力
信号ＮＧＰがトランジスタＴＰ７１のゲートに入力され
ている。
【００４９】この第３の実施の形態のレベルシフト段に
おける入力信号ＮＧＮと出力信号ＮＧＰとの間には、ゲ
インＡ１〜Ａ３の間にＡ１＝Ａ２、Ａ１×Ａ３＞＞１が
成立する場合には、図９及び以下の（９）式に示された
ような関係が成立する。 ＮＧＰ＝Ａ（ＮＧＮ）＋Ｂ … （９） ここで、Ａ、Ｂはそれぞれ定数とする。また、第３の実
施の形態におけるレベルシフト段の回路構成をより具体
化したものとして、例えば図１０又は図１１に示された
ものがある。図１０に示されたレベルシフト段は、トラ
ンジスタＴＰ８１及びＴＰ８４で構成されゲインＡ１を
有する増幅部と、トランジスタＴＮ８３及びＴＮ８６で
構成されゲインＡ２を有する増幅部と、この二つの増幅
部が線形性を有する範囲内で動作するように、電流源と
して駆動するトランジスタＴＰ８２，ＴＰ８３、ＴＰ８
５、ＴＰ８６、ＴＮ８１、ＴＮ８２、ＴＮ８４，ＴＮ８
５を有している。このレベルシフト段は、図３に示され
たレベルシフト段の極性を全て反転したものに相当す
る。
おける入力信号ＮＧＮと出力信号ＮＧＰとの間には、ゲ
インＡ１〜Ａ３の間にＡ１＝Ａ２、Ａ１×Ａ３＞＞１が
成立する場合には、図９及び以下の（９）式に示された
ような関係が成立する。 ＮＧＰ＝Ａ（ＮＧＮ）＋Ｂ … （９） ここで、Ａ、Ｂはそれぞれ定数とする。また、第３の実
施の形態におけるレベルシフト段の回路構成をより具体
化したものとして、例えば図１０又は図１１に示された
ものがある。図１０に示されたレベルシフト段は、トラ
ンジスタＴＰ８１及びＴＰ８４で構成されゲインＡ１を
有する増幅部と、トランジスタＴＮ８３及びＴＮ８６で
構成されゲインＡ２を有する増幅部と、この二つの増幅
部が線形性を有する範囲内で動作するように、電流源と
して駆動するトランジスタＴＰ８２，ＴＰ８３、ＴＰ８
５、ＴＰ８６、ＴＮ８１、ＴＮ８２、ＴＮ８４，ＴＮ８
５を有している。このレベルシフト段は、図３に示され
たレベルシフト段の極性を全て反転したものに相当す
る。
【００５０】トランジスタＴＰ８１〜ＴＰ８４のソース
が電源電圧端子に接続され、トランジスタＴＰ８１のゲ
ートに入力信号ＮＧＮが入力され、トランジスタＴＰ８
２及びＴＰ８３のゲートがともにトランジスタＴＰ８５
のドレインに接続され、トランジスタＴＰ８４のゲート
にバイアス電圧ＶＢＮ１が入力される。トランジスタＴ
Ｐ８１及びＴＰ８２のドレインにトランジスタＴＰ８５
のソースが接続され、トランジスタＴＰ８３及びＴＰ８
４のドレインにトランジスタＴＰ８６のソースが接続さ
れ、トランジスタＴＰ８５及びＴＰ８６のゲートにはバ
イアス電圧ＶＢＰ２が入力される。
が電源電圧端子に接続され、トランジスタＴＰ８１のゲ
ートに入力信号ＮＧＮが入力され、トランジスタＴＰ８
２及びＴＰ８３のゲートがともにトランジスタＴＰ８５
のドレインに接続され、トランジスタＴＰ８４のゲート
にバイアス電圧ＶＢＮ１が入力される。トランジスタＴ
Ｐ８１及びＴＰ８２のドレインにトランジスタＴＰ８５
のソースが接続され、トランジスタＴＰ８３及びＴＰ８
４のドレインにトランジスタＴＰ８６のソースが接続さ
れ、トランジスタＴＰ８５及びＴＰ８６のゲートにはバ
イアス電圧ＶＢＰ２が入力される。
【００５１】トランジスタＴＰ８５のドレインにトラン
ジスタＴＮ８１のドレインが接続され、トランジスタＴ
Ｐ８６のドレインにトランジスタＴＮ８２のドレインが
接続され、トランジスタＴＮ８１及びＴＮ８２のゲート
にバイアス電圧ＶＢＮ２が入力される。トランジスタＴ
Ｎ８１のソースにトランジスタＴＮ８３及びＴＮ８４の
ドレインが接続され、トランジスタＴＮ８２のソースに
トランジスタＴＮ８５及びＴＮ８６のドレインが接続さ
れ、トランジスタＴＮ８３のゲートにバイアス電圧ＶＢ
Ｐ１が入力され、トランジスタＴＮ８４及びＴＮ８５の
ゲートにバイアス電圧ＶＢＮ１が入力され、トランジス
タＴＮ８６のゲートにバイアス電圧ＮＧＰが入力され、
トランジスタＴＮ８３〜ＴＮ８６のソースが接地されて
いる。
ジスタＴＮ８１のドレインが接続され、トランジスタＴ
Ｐ８６のドレインにトランジスタＴＮ８２のドレインが
接続され、トランジスタＴＮ８１及びＴＮ８２のゲート
にバイアス電圧ＶＢＮ２が入力される。トランジスタＴ
Ｎ８１のソースにトランジスタＴＮ８３及びＴＮ８４の
ドレインが接続され、トランジスタＴＮ８２のソースに
トランジスタＴＮ８５及びＴＮ８６のドレインが接続さ
れ、トランジスタＴＮ８３のゲートにバイアス電圧ＶＢ
Ｐ１が入力され、トランジスタＴＮ８４及びＴＮ８５の
ゲートにバイアス電圧ＶＢＮ１が入力され、トランジス
タＴＮ８６のゲートにバイアス電圧ＮＧＰが入力され、
トランジスタＴＮ８３〜ＴＮ８６のソースが接地されて
いる。
【００５２】このような構成を備えたレベルシフト段に
おいて、トランジスタＴＰ８１のゲートに信号ＮＧＮが
入力されると、トランジスタＴＰ８６のドレインとトラ
ンジスタＴＮ８２のドレインとが接続されたノードから
信号ＮＧＰが出力される。
おいて、トランジスタＴＰ８１のゲートに信号ＮＧＮが
入力されると、トランジスタＴＰ８６のドレインとトラ
ンジスタＴＮ８２のドレインとが接続されたノードから
信号ＮＧＰが出力される。
【００５３】図１１に示されたレベルシフト段は、Ｐチ
ャネル形ＭＯＳトランジスタＴＰ８７〜ＴＰ９２と、Ｎ
チャネル形ＭＯＳトランジスタＴＮ８７〜ＴＮ９２を有
している。このレベルシフト段は、トランジスタＴＰ８
７及びＴＰ９０で構成されゲインＡ１を有する増幅部
と、トランジスタＴＮ８９及びＴＮ９２で構成されゲイ
ンＡ２を有する増幅部と、この二つの増幅部が線形性を
有する範囲内で動作するように、電流源として駆動する
トランジスタＴＰ８８、ＴＰ８９、ＴＰ９１、ＴＰ９
２、ＴＮ８７、ＴＮ８８、ＴＮ９０、ＴＮ９１を有して
いる。
ャネル形ＭＯＳトランジスタＴＰ８７〜ＴＰ９２と、Ｎ
チャネル形ＭＯＳトランジスタＴＮ８７〜ＴＮ９２を有
している。このレベルシフト段は、トランジスタＴＰ８
７及びＴＰ９０で構成されゲインＡ１を有する増幅部
と、トランジスタＴＮ８９及びＴＮ９２で構成されゲイ
ンＡ２を有する増幅部と、この二つの増幅部が線形性を
有する範囲内で動作するように、電流源として駆動する
トランジスタＴＰ８８、ＴＰ８９、ＴＰ９１、ＴＰ９
２、ＴＮ８７、ＴＮ８８、ＴＮ９０、ＴＮ９１を有して
いる。
【００５４】トランジスタＴＰ８７〜ＴＰ９０のソース
が電源電圧端子に接続され、トランジスタＴＰ８７のゲ
ートに入力信号ＮＧＮが入力され、トランジスタＴＰ８
８及びＴＰ８９のゲートにバイアス電圧ＶＢＰ１が入力
され、トランジスタＴＰ９０のゲートにバイアス電圧Ｖ
ＢＮ１が入力される。トランジスタＴＰ８７及びＴＰ８
８のドレインにトランジスタＴＰ９１のソースが接続さ
れ、トランジスタＴＰ８９及びＴＰ９０のドレインにト
ランジスタＴＰ９２のソースが接続され、トランジスタ
ＴＰ９１及びＴＰ９２のゲートにはバイアス電圧ＶＢＰ
２が入力される。
が電源電圧端子に接続され、トランジスタＴＰ８７のゲ
ートに入力信号ＮＧＮが入力され、トランジスタＴＰ８
８及びＴＰ８９のゲートにバイアス電圧ＶＢＰ１が入力
され、トランジスタＴＰ９０のゲートにバイアス電圧Ｖ
ＢＮ１が入力される。トランジスタＴＰ８７及びＴＰ８
８のドレインにトランジスタＴＰ９１のソースが接続さ
れ、トランジスタＴＰ８９及びＴＰ９０のドレインにト
ランジスタＴＰ９２のソースが接続され、トランジスタ
ＴＰ９１及びＴＰ９２のゲートにはバイアス電圧ＶＢＰ
２が入力される。
【００５５】トランジスタＴＰ９１のドレインにトラン
ジスタＴＮ８７のドレインが接続され、トランジスタＴ
Ｐ９２のドレインにトランジスタＴＮ８８のドレインが
接続され、トランジスタＴＮ８７及びＴＮ８８のゲート
にバイアス電圧ＶＢＮ２が入力される。トランジスタＴ
Ｎ８７のソースにトランジスタＴＮ８９及びＴＮ９０の
ドレインが接続され、トランジスタＴＮ８８のソースに
トランジスタＴＮ９１及びＴＮ９２のドレインが接続さ
れ、トランジスタＴＮ８９のゲートにバイアス電圧ＶＢ
Ｐ１が入力され、トランジスタＴＮ９０及びＴＮ９１の
ゲートにトランジスタＴＰ９１のドレインが接続され、
トランジスタＴＮ９２のゲートにバイアス電圧ＮＧＰが
入力され、トランジスタＴＮ８９〜ＴＮ９２のソースが
接地されている。
ジスタＴＮ８７のドレインが接続され、トランジスタＴ
Ｐ９２のドレインにトランジスタＴＮ８８のドレインが
接続され、トランジスタＴＮ８７及びＴＮ８８のゲート
にバイアス電圧ＶＢＮ２が入力される。トランジスタＴ
Ｎ８７のソースにトランジスタＴＮ８９及びＴＮ９０の
ドレインが接続され、トランジスタＴＮ８８のソースに
トランジスタＴＮ９１及びＴＮ９２のドレインが接続さ
れ、トランジスタＴＮ８９のゲートにバイアス電圧ＶＢ
Ｐ１が入力され、トランジスタＴＮ９０及びＴＮ９１の
ゲートにトランジスタＴＰ９１のドレインが接続され、
トランジスタＴＮ９２のゲートにバイアス電圧ＮＧＰが
入力され、トランジスタＴＮ８９〜ＴＮ９２のソースが
接地されている。
【００５６】このレベルシフト段においても、図１０に
示されたレベルシフト段と同様に、トランジスタＴＰ８
７のゲートに信号ＮＧＮが入力されると、トランジスタ
ＴＰ９２のドレインとトランジスタＴＮ８８のドレイン
とが接続されたノードから信号ＮＧＰが出力される。
示されたレベルシフト段と同様に、トランジスタＴＰ８
７のゲートに信号ＮＧＮが入力されると、トランジスタ
ＴＰ９２のドレインとトランジスタＴＮ８８のドレイン
とが接続されたノードから信号ＮＧＰが出力される。
【００５７】このように、上記第１、第２の実施の形態
における極性を反転したＤＤＡを用いてレベルシフト段
を構成しても、同様に出力段のトランジスタのゲートに
入力する信号ＮＧＰの電圧を電源電圧Ｖcc付近まで振幅
させることができる。このため、出力段のトランジスタ
ＴＰ１から最大電流値まで電流を取り出すことが可能で
あり、負荷駆動能力を向上させることができる。さら
に、出力段のトランジスタＴＰ１のゲートに入力する信
号ＮＧＰのレベルを制御することで、出力段のトランジ
スタＴＰ１及びＴＮ１の間に流れる貫通電流を制御する
ことが可能である。
における極性を反転したＤＤＡを用いてレベルシフト段
を構成しても、同様に出力段のトランジスタのゲートに
入力する信号ＮＧＰの電圧を電源電圧Ｖcc付近まで振幅
させることができる。このため、出力段のトランジスタ
ＴＰ１から最大電流値まで電流を取り出すことが可能で
あり、負荷駆動能力を向上させることができる。さら
に、出力段のトランジスタＴＰ１のゲートに入力する信
号ＮＧＰのレベルを制御することで、出力段のトランジ
スタＴＰ１及びＴＮ１の間に流れる貫通電流を制御する
ことが可能である。
【００５８】
【発明の効果】以上説明したように、本発明の演算増幅
器によれば、レベルシフト段にＤＤＡを用いたことによ
り、ＤＤＡから出力され出力段に与える信号を電源電圧
付近まで振幅させることで、負荷駆動能力を向上させる
ことができると共に、出力段に与える信号のレベルを制
御することで、出力段において流れる貫通電流を制御す
ることが可能である。
器によれば、レベルシフト段にＤＤＡを用いたことによ
り、ＤＤＡから出力され出力段に与える信号を電源電圧
付近まで振幅させることで、負荷駆動能力を向上させる
ことができると共に、出力段に与える信号のレベルを制
御することで、出力段において流れる貫通電流を制御す
ることが可能である。
【図１】本発明の第１の実施の形態による演算増幅器の
構成を示した回路図。
構成を示した回路図。
【図２】同演算増幅器におけるレベルシフト段の入出力
間の関係式を表示したブロック図。
間の関係式を表示したブロック図。
【図３】本発明の第２の実施の形態による演算増幅器の
構成を示した回路図。
構成を示した回路図。
【図４】上記第１の実施の形態による演算増幅器の差動
段の一例を示した回路図。
段の一例を示した回路図。
【図５】上記第１の実施の形態による演算増幅器の差動
段の他の構成例を示した回路図。
段の他の構成例を示した回路図。
【図６】上記第２の実施の形態によるバイアス電圧を発
生する回路の一例を示した回路図。
生する回路の一例を示した回路図。
【図７】上記第１の実施の形態による演算増幅器におけ
るレベルシフト段の一例を示した回路図。
るレベルシフト段の一例を示した回路図。
【図８】本発明の第３の実施の形態による演算増幅器の
構成を示した回路図。
構成を示した回路図。
【図９】同演算増幅器におけるレベルシフト段の入出力
間の関係式を表示したブロック図。
間の関係式を表示したブロック図。
【図１０】同演算増幅器におけるレベルシフト段の一例
を示した回路図。
を示した回路図。
【図１１】同演算増幅器におけるレベルシフト段の他の
例を示した回路図。
例を示した回路図。
【図１２】従来の演算増幅器の構成を示した回路図。
【図１３】従来の演算増幅器の他の構成を示した回路
図。
図。
ＤＡ 差動増幅器 ＤＤＡ 差動差分増幅器 ＮＧＰ、ＮＧＮ 信号 ＶＢＰ、ＶＢＰ１、ＶＢＰ２、ＶＢＮ、ＶＢＮ１、ＶＢ
Ｎ２ バイアス電圧 Ａ１、Ａ２、Ａ３ ゲイン ＴＰ１、ＴＰ１１〜ＴＰ２４、ＴＰ３１〜ＴＰ３６、Ｔ
Ｐ４７〜ＴＰ５４、ＴＰ６１〜ＴＰ６３、ＴＰ７１、Ｔ
Ｐ８１〜ＴＰ９２ Ｐチャネル形ＭＯＳトランジスタ ＴＮ１、ＴＮ１１〜ＴＮ２１、ＴＮ３１〜ＴＮ３８、Ｔ
Ｎ４７〜ＴＮ５４、ＴＮ６１〜ＴＮ６４、ＴＮ７１、Ｔ
Ｎ８１〜ＴＮ９２ Ｎチャネル形ＭＯＳトランジスタ Ｃ１、Ｃ２ 容量 ＣＩ 定電流源
Ｎ２ バイアス電圧 Ａ１、Ａ２、Ａ３ ゲイン ＴＰ１、ＴＰ１１〜ＴＰ２４、ＴＰ３１〜ＴＰ３６、Ｔ
Ｐ４７〜ＴＰ５４、ＴＰ６１〜ＴＰ６３、ＴＰ７１、Ｔ
Ｐ８１〜ＴＰ９２ Ｐチャネル形ＭＯＳトランジスタ ＴＮ１、ＴＮ１１〜ＴＮ２１、ＴＮ３１〜ＴＮ３８、Ｔ
Ｎ４７〜ＴＮ５４、ＴＮ６１〜ＴＮ６４、ＴＮ７１、Ｔ
Ｎ８１〜ＴＮ９２ Ｎチャネル形ＭＯＳトランジスタ Ｃ１、Ｃ２ 容量 ＣＩ 定電流源
Claims (3)
- 【請求項１】第１の入力信号と第２の入力信号とを入力
され、この第１の入力信号と第２の入力信号との差に基
づいた第１の出力信号を生成して出力する差動段と、 前記第１の出力信号を与えられて所定レベルにシフトし
た第２の出力信号を生成して出力するレベルシフト段
と、 前記第１の出力信号と前記第２の出力信号とを与えら
れ、この第１及び第２の出力信号に基づいて前記第１の
入力信号と前記第２の入力信号との差に対応する第３の
信号を出力する出力段と、 を備え、 前記レベルシフト段は差動差分増幅器で構成され、これ
により前記差動段から出力されて与えられた前記第１の
出力信号と前記レベルシフト段から出力された前記第２
の出力信号との間に線形性が成立することを特徴とする
演算増幅器。 - 【請求項２】前記レベルシフト段は、電源端子にソース
を接続され、ゲートに第１のバイアス電圧を入力される
第１のＰチャネル形ＭＯＳトランジスタと、電源端子に
ソースを接続され、ゲートに第２のバイアス電圧を入力
され、ドレインが前記第１のＰチャネル形ＭＯＳトラン
ジスタのドレインに接続された第２のＰチャネル形ＭＯ
Ｓトランジスタと、電源端子にソースを接続され、ゲー
トに前記第２のバイアス電圧を入力される第３のＰチャ
ネル形ＭＯＳトランジスタと、電源端子にソースを接続
され、ゲートに前記第２の出力信号を入力され、ドレイ
ンが前記第３のＰチャネル形ＭＯＳトランジスタのドレ
インに接続された第４のＰチャネル形ＭＯＳトランジス
タと、 ソースが前記第１及び第２のＰチャネル形ＭＯＳトラン
ジスタのドレインに接続され、ゲートに第３のバイアス
電圧を入力される第５のＰチャネル形ＭＯＳトランジス
タと、ソースが前記第３及び第４のＰチャネル形ＭＯＳ
トランジスタのドレインに接続され、ゲートに前記第３
のバイアス電圧を入力され、ドレインから前記第２の出
力信号を出力する第６のＰチャネル形ＭＯＳトランジス
タと、 ドレインが前記第５のＰチャネル形ＭＯＳトランジスタ
のドレインに接続され、ゲートに第４のバイアス電圧を
入力される第１のＮチャネル形ＭＯＳトランジスタと、
ドレインが前記第６のＰチャネル形ＭＯＳトランジスタ
のドレインに接続され、ゲートに前記第４のバイアス電
圧を入力される第２のＮチャネル形ＭＯＳトランジスタ
と、 ドレインが前記第１のＮチャネル形ＭＯＳトランジスタ
のソースに接続され、ゲートに前記第１の出力信号を入
力され、ソースが接地された第３のＮチャネル形ＭＯＳ
トランジスタと、ドレインが前記第１のＮチャネル形Ｍ
ＯＳトランジスタのソースに接続され、ゲートが前記第
５のＰチャネル形ＭＯＳトランジスタのドレインに接続
され、ソースが接地された第４のＮチャネル形ＭＯＳト
ランジスタと、ドレインが前記第２のＮチャネル形ＭＯ
Ｓトランジスタのソースに接続され、ゲートが前記第５
のＰチャネル形ＭＯＳトランジスタのドレインに接続さ
れ、ソースが接地された第５のＮチャネル形ＭＯＳトラ
ンジスタと、ドレインが前記第２のＮチャネル形ＭＯＳ
トランジスタのソースに接続され、ゲートに前記第２の
バイアス電圧を入力され、ソースが接地された第６のＮ
チャネル形ＭＯＳトランジスタと、 を有することを特徴とする請求項１記載の演算増幅器。 - 【請求項３】前記レベルシフト段は、電源端子にソース
を接続され、ゲートに前記第１の出力信号を入力される
第１のＰチャネル形ＭＯＳトランジスタと、電源端子に
ソースを接続され、ドレインが前記第１のＰチャネル形
ＭＯＳトランジスタのドレインに接続された第２のＰチ
ャネル形ＭＯＳトランジスタと、電源端子にソースを接
続され、ゲートが前記第２のＰチャネル形ＭＯＳトラン
ジスタのゲートに接続された第３のＰチャネル形ＭＯＳ
トランジスタと、電源端子にソースを接続され、ゲート
に第１のバイアス電圧を入力され、ドレインが前記第３
のＰチャネル形ＭＯＳトランジスタのドレインに接続さ
れた第４のＰチャネル形ＭＯＳトランジスタと、 ソースが前記第１及び第２のＰチャネル形ＭＯＳトラン
ジスタのドレインに接続され、ゲートに第２のバイアス
電圧を入力され、ドレインが前記第２及び第３のＰチャ
ネル形ＭＯＳトランジスタのゲートに接続された第５の
Ｐチャネル形ＭＯＳトランジスタと、ソースが前記第３
及び第４のＰチャネル形ＭＯＳトランジスタのドレイン
に接続され、ゲートに前記第２のバイアス電圧を入力さ
れ、ドレインから前記第２の出力信号を出力する第６の
Ｐチャネル形ＭＯＳトランジスタと、 ドレインが前記第５のＰチャネル形ＭＯＳトランジスタ
のドレインに接続され、ゲートに第３のバイアス電圧を
入力される第１のＮチャネル形ＭＯＳトランジスタと、
ドレインが前記第６のＰチャネル形ＭＯＳトランジスタ
のドレインに接続され、ゲートに前記第３のバイアス電
圧を入力される第２のＮチャネル形ＭＯＳトランジスタ
と、 ドレインが前記第１のＮチャネル形ＭＯＳトランジスタ
のソースに接続され、ゲートに第４のバイアス電圧を入
力され、ソースが接地された第３のＮチャネル形ＭＯＳ
トランジスタと、ドレインが前記第１のＮチャネル形Ｍ
ＯＳトランジスタのソースに接続され、ゲートに前記第
１のバイアス電圧を入力され、ソースが接地された第４
のＮチャネル形ＭＯＳトランジスタと、ドレインが前記
第２のＮチャネル形ＭＯＳトランジスタのソースに接続
され、ゲートに前記第１のバイアス電圧を入力され、ソ
ースが接地された第５のＮチャネル形ＭＯＳトランジス
タと、ドレインが前記第２のＮチャネル形ＭＯＳトラン
ジスタのソースに接続され、ゲートに前記第２の出力信
号を入力され、ソースが接地された第６のＮチャネル形
ＭＯＳトランジスタと、 を有することを特徴とする請求項１記載の演算増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04016698A JP3875392B2 (ja) | 1998-02-23 | 1998-02-23 | 演算増幅器 |
| US09/255,698 US6084476A (en) | 1998-02-23 | 1999-02-23 | Operational amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04016698A JP3875392B2 (ja) | 1998-02-23 | 1998-02-23 | 演算増幅器 |
Publications (2)
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|---|---|
| JPH11238091A true JPH11238091A (ja) | 1999-08-31 |
| JP3875392B2 JP3875392B2 (ja) | 2007-01-31 |
Family
ID=12573192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| CN111503556B (zh) | 2020-04-23 | 2020-11-27 | 江苏舒适照明有限公司 | 一种射灯结构 |
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| CN115378421A (zh) | 2021-07-13 | 2022-11-22 | 台湾积体电路制造股份有限公司 | 电平移位电路和方法 |
| US11802682B1 (en) | 2022-08-29 | 2023-10-31 | Wangs Alliance Corporation | Modular articulating lighting |
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1998
- 1998-02-23 JP JP04016698A patent/JP3875392B2/ja not_active Expired - Fee Related
-
1999
- 1999-02-23 US US09/255,698 patent/US6084476A/en not_active Expired - Fee Related
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