JPH11238091A - 演算増幅器 - Google Patents
演算増幅器Info
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- 101001116668 Homo sapiens Prefoldin subunit 3 Proteins 0.000 description 13
- 102100024884 Prefoldin subunit 3 Human genes 0.000 description 13
- 238000010586 diagram Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 4
- 102100025064 Cellular tumor antigen p53 Human genes 0.000 description 3
- 108010078814 Tumor Suppressor Protein p53 Proteins 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 102100024462 Cyclin-dependent kinase 4 inhibitor B Human genes 0.000 description 1
- 101000980919 Homo sapiens Cyclin-dependent kinase 4 inhibitor B Proteins 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 102100027881 Tumor protein 63 Human genes 0.000 description 1
- 101710140697 Tumor protein 63 Proteins 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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Abstract
るには出力段のトランジスタのサイズを大きくする以外
になく、また出力段におけるトランジスタの貫通電流を
制御することができなかった。 【解決手段】 二つの入力信号IN−、IN+を入力さ
れて電位差に対応する信号NGPを出力する差動段と、
信号NGPを与えられてレベルシフトした信号NGNを
出力するレベルシフト段と、信号NGP及びNGNを与
えられて二入力信号の電位差を増幅した信号OUTを出
力する出力段とで構成された演算増幅器において、レベ
ルシフト段がDDAで構成されていることを特徴とす
る。これにより、DDAのゲインをA1、A2、A3と
すると、入力信号NGP、出力信号NGN、バイアス電
圧VBP及びVBNの間に、A3{A1(VBN−NG
N)−A2(VBP−NGP)}=NGNで表される線
形性を有する関係が成立する。これにより、出力段のト
ランジスタTN1の電流駆動能力を最大に引き出すと共
に、トランジスタTP1及びTN1に流れる貫通電流を
制御することが可能である。
Description
特にCMOS回路を用いたものに関する。
ような構成を備えている。この演算増幅器は、二つの入
力信号IN−、IN+を入力され、この二入力信号の差
に応じた信号をノードN1から出力する差動段と、ノー
ドN1の出力信号に基づいて、二入力信号IN−、IN
+の差に応じた信号OUTを出力する出力段とを備えて
いる。
タTP101及びTP102と、Nチャネル形MOSト
ランジスタTN101、TN102及びTN103を有
する。トランジスタTP101及びTP102のソース
が電源電圧VDD端子に接続され、ゲートが共にトランジ
スタTP101のドレインに接続されている。
ンがトランジスタTP101のドレインに接続され、ト
ランジスタTN102のドレインがトランジスタTP1
02のドレインに接続されている。トランジスタTN1
01のゲートには入力信号IN−が入力され、トランジ
スタTN102のゲートには入力信号IN+が入力さ
れ、トランジスタTN101及びTN102のソースは
トランジスタTN103のドレインに共通に接続され、
トランジスタTN103のソースは接地されている。ト
ランジスタTN103のゲートは、出力段のトランジス
タTN104のゲートと共に一定のバイアス電圧VBI
ASを入力されて、常時オンしている。
タTP103及びNチャネル形MOSトランジスタTN
104を有する。トランジスタTP103はソースが電
源電圧VDD端子に接続され、ゲートがノードN1に接続
され、ドレインが出力端子OUTに接続されている。ト
ランジスタTN104は、ドレインが出力端子OUTに
接続され、ソースが接地され、ゲートに一定の電圧VB
IASを入力されて常時オンしている。
出力端子から取り出される出力電流に制限がある。これ
は、トランジスタTN104のゲートに一定のバイアス
電圧VBIASが入力されてゲート・ソース間電圧が常
時一定であり、ハイレベルの出力信号OUTを出力する
場合であっても常時トランジスタTN104を介して電
流が流れるからである。
は、出力段のトランジスタTP103のサイズを大きく
設定する以外になかった。
ッシュ・プル型と呼ばれる演算増幅器が提案されてお
り、その回路構成を図13に示す。図12に示された上
記演算増幅器と同様な差動段と出力段とを有するが、そ
の間にNチャネル形MOSトランジスタTN104及び
TN105を有するレベルシフト段が設けられている。
トランジスタTN104のソースは電源電圧VDD端子に
接続され、ゲートが差動段のノードN1に接続され、ソ
ースがトランジスタTN105のドレインと共にトラン
ジスタTN104のゲートにノードN2により接続され
ている。トランジスタTN105のゲートには、トラン
ジスタTN103と共にバイアス電圧VBIASが入力
され、ソースが接地されている。
タTN104のゲートには一定のバイアス電圧VBIA
Sではなく、レベルシフト段の出力ノードN2の信号が
入力される。ノードN2の信号は、差動段の出力ノード
N1の電位をレベルシフト段でレベル変換した電位を有
する。
電圧Vccへ向かって降下するときは、出力段のトランジ
スタTP103はオンへ向かって導通抵抗が減少する。
この場合、トランジスタTN4はオフに向かって導通抵
抗が増加し、レベル変換された出力ノードN2の電位は
より接地電圧Vssへ向かって降下するので、トランジス
タTN104はよりオフへ向かうように動作する。従っ
て、出力信号OUTが電源電圧Vssレベルへ向かって上
昇するときは、トランジスタTN104がよりオフへ向
かって導通抵抗が大きくなり、このトランジスタTN1
04に流れる電流が小さくなるように変化するので、出
力端子OUTからはより大きい電流を取り出すことがで
きる。
段の出力ノードN2がソースフォロワになっているの
で、このノードN2の電位はトランジスタTN104の
閾値により制限される。これにより、出力端子OUTか
ら取り出される電流も制限される。
に流れる電流は予測が困難であり、その結果としてトラ
ンジスタTP103及びTN104に流れる貫通電流を
制御することはできないという問題があった。
演算増幅器には大きい出力電流を得るには出力段のトラ
ンジスタのサイズを大きくする以外にないという問題
や、出力段の貫通電流を制御することができないという
問題があった。
で、出力電流の増加及び貫通電流の制御が可能な演算増
幅器を提供することを目的とする。
第1の入力信号と第2の入力信号とを入力され、この第
1の入力信号と第2の入力信号との差に基づいた第1の
出力信号を生成して出力する差動段と、前記第1の出力
信号を与えられて所定レベルにシフトした第2の出力信
号を生成して出力するレベルシフト段と、前記第1の出
力信号と前記第2の出力信号とを与えられ、この第1及
び第2の出力信号に基づいて前記第1の入力信号と前記
第2の入力信号との差に対応する第3の信号を出力する
出力段とを備え、前記レベルシフト段は差動差分増幅器
で構成され、これにより前記差動段から出力されて与え
られた前記第1の出力信号と前記レベルシフト段から出
力された前記第2の出力信号との間に線形性が成立する
ことを特徴としている。
にソースを接続され、ゲートに第1のバイアス電圧を入
力される第1のPチャネル形MOSトランジスタと、電
源端子にソースを接続され、ゲートに第2のバイアス電
圧を入力され、ドレインが前記第1のPチャネル形MO
Sトランジスタのドレインに接続された第2のPチャネ
ル形MOSトランジスタと、電源端子にソースを接続さ
れ、ゲートに前記第2のバイアス電圧を入力される第3
のPチャネル形MOSトランジスタと、電源端子にソー
スを接続され、ゲートに前記第2の出力信号を入力さ
れ、ドレインが前記第3のPチャネル形MOSトランジ
スタのドレインに接続された第4のPチャネル形MOS
トランジスタと、ソースが前記第1及び第2のPチャネ
ル形MOSトランジスタのドレインに接続され、ゲート
に第3のバイアス電圧を入力される第5のPチャネル形
MOSトランジスタと、ソースが前記第3及び第4のP
チャネル形MOSトランジスタのドレインに接続され、
ゲートに前記第3のバイアス電圧を入力され、ドレイン
から前記第2の出力信号を出力する第6のPチャネル形
MOSトランジスタと、ドレインが前記第5のPチャネ
ル形MOSトランジスタのドレインに接続され、ゲート
に第4のバイアス電圧を入力される第1のNチャネル形
MOSトランジスタと、ドレインが前記第6のPチャネ
ル形MOSトランジスタのドレインに接続され、ゲート
に前記第4のバイアス電圧を入力される第2のNチャネ
ル形MOSトランジスタと、ドレインが前記第1のNチ
ャネル形MOSトランジスタのソースに接続され、ゲー
トに前記第1の出力信号を入力され、ソースが接地され
た第3のNチャネル形MOSトランジスタと、ドレイン
が前記第1のNチャネル形MOSトランジスタのソース
に接続され、ゲートが前記第5のPチャネル形MOSト
ランジスタのドレインに接続され、ソースが接地された
第4のNチャネル形MOSトランジスタと、ドレインが
前記第2のNチャネル形MOSトランジスタのソースに
接続され、ゲートが前記第5のPチャネル形MOSトラ
ンジスタのドレインに接続され、ソースが接地された第
5のNチャネル形MOSトランジスタと、ドレインが前
記第2のNチャネル形MOSトランジスタのソースに接
続され、ゲートに前記第2のバイアス電圧を入力され、
ソースが接地された第6のNチャネル形MOSトランジ
スタとを有するように構成してよい。
性を反転させてもよく、例えば、電源端子にソースを接
続され、ゲートに前記第1の出力信号を入力される第1
のPチャネル形MOSトランジスタと、電源端子にソー
スを接続され、ドレインが前記第1のPチャネル形MO
Sトランジスタのドレインに接続された第2のPチャネ
ル形MOSトランジスタと、電源端子にソースを接続さ
れ、ゲートが前記第2のPチャネル形MOSトランジス
タのゲートに接続された第3のPチャネル形MOSトラ
ンジスタと、電源端子にソースを接続され、ゲートに第
1のバイアス電圧を入力され、ドレインが前記第3のP
チャネル形MOSトランジスタのドレインに接続された
第4のPチャネル形MOSトランジスタと、ソースが前
記第1及び第2のPチャネル形MOSトランジスタのド
レインに接続され、ゲートに第2のバイアス電圧を入力
され、ドレインが前記第2及び第3のPチャネル形MO
Sトランジスタのゲートに接続された第5のPチャネル
形MOSトランジスタと、ソースが前記第3及び第4の
Pチャネル形MOSトランジスタのドレインに接続さ
れ、ゲートに前記第2のバイアス電圧を入力され、ドレ
インから前記第2の出力信号を出力する第6のPチャネ
ル形MOSトランジスタと、ドレインが前記第5のPチ
ャネル形MOSトランジスタのドレインに接続され、ゲ
ートに第3のバイアス電圧を入力される第1のNチャネ
ル形MOSトランジスタと、ドレインが前記第6のPチ
ャネル形MOSトランジスタのドレインに接続され、ゲ
ートに前記第3のバイアス電圧を入力される第2のNチ
ャネル形MOSトランジスタと、ドレインが前記第1の
Nチャネル形MOSトランジスタのソースに接続され、
ゲートに第4のバイアス電圧を入力され、ソースが接地
された第3のNチャネル形MOSトランジスタと、ドレ
インが前記第1のNチャネル形MOSトランジスタのソ
ースに接続され、ゲートに前記第1のバイアス電圧を入
力され、ソースが接地された第4のNチャネル形MOS
トランジスタと、ドレインが前記第2のNチャネル形M
OSトランジスタのソースに接続され、ゲートに前記第
1のバイアス電圧を入力され、ソースが接地された第5
のNチャネル形MOSトランジスタと、ドレインが前記
第2のNチャネル形MOSトランジスタのソースに接続
され、ゲートに前記第2の出力信号を入力され、ソース
が接地された第6のNチャネル形MOSトランジスタと
を有するように構成してもよい。
いて図面を参照して説明する。第1の実施の形態による
演算増幅器は、図1に示されるように、差動段としての
差動増幅器DAと、レベルシフト段としての差動差分増
幅器(Differential-Difference Amplifier 、以下、D
DAという)と、出力段としてPチャネル形MOSトラ
ンジスタTP1、Nチャネル形MOSトランジスタTN
1、容量C1及びC2を備えている。
及び図13に示されたように、Pチャネル形MOSトラ
ンジスタTP101及びTP102と、Nチャネル形M
OSトランジスタTN101〜TN103を有する増幅
器として構成してもよい。
ilding Block: The CMOS Differential Difference Amp
lifier" IEEE J.Solid-state Circuits, vol. sc-22, p
p. 287, Apr. 1987 ”にも記載されているが、具体的な
構成及び動作については後述する。
タTP1及びNチャネル形MOSトランジスタTN1
と、容量C1及びC2を有している。トランジスタTP
1のソースが電源電圧VDD端子に接続され、ゲートが差
動増幅段の出力ノードN11に接続されて出力信号NG
Pを入力され、ドレインが出力端子OUTに接続されて
おり、トランジスタTN1のドレインが出力端子OUT
に接続され、ゲートがDDAの出力ノードN12に接続
されて出力信号NGNを入力され、ソースが接地されて
いる。ここで、トランジスタTP1のゲートとドレイン
間に容量C1が接続され、トランジスタTP11のゲー
トとノードN12との間に容量C2が接続されている
が、いずれも位相補償として付加されたものである。
シフト段にDDAを用いている点に特徴がある。差動段
DAの出力ノードN11から出力され、DDAの一方の
入力端子に入力される信号をNGPとし、DDAの出力
ノードN12から出力され、DDAの他方の入力端子に
入力される信号をNGNとする。また、DDAを駆動す
るための二種類のバイアス電圧をVBP、VBNとす
る。さらに、信号NGNとバイアス電圧VBNとを入力
されて差動増幅する増幅部のゲインをA1、信号NGP
とバイアス電圧VBPとを入力されて差動増幅する増幅
部のゲインをA2、これらの増幅部を含むDDA全体と
してのゲインをA3とする。ここで、信号NGP及びN
GNと、バイアス電圧VBP及びVBNと、ゲインA1
〜A3との間には、DDAの性質に従い以下のような線
形の関係式が成立する。 NGN=A3{A1(VBN−NGN)−A2(VBP−NGP)} … (1) このような式が成立する場合の本実施の形態における演
算増幅器の構成を、図2に示す。ここでは、上記(2)
式を以下のように表している。 NGN=A(NGP)+B … (2) 但し、A、Bはそれぞれ定数とする。
A2、A1×A3>>1が成立するとすると、上記
(1)式は次のように書き変えることができる。 NGN=VBN+NGP−VBP … (3) 上記(2)又は(3)式から明らかなように、VBN及
びVBPは一定電圧ゆえ、差動段の出力電圧NGPに所
定電圧(VBN−VBP)だけレベルシフトを行うこと
になる。このように、本実施の形態によれば、レベルシ
フト段に入出力間に線形性を有するDDAを用いたこと
により、DDAから出力されて出力段のトランジスタT
N1のゲートに印加される信号NGNの電圧を電源電圧
Vcc付近まで振幅させることができる。よって、トラン
ジスタTN1の最大電流値まで電流を取り出すことが可
能であり、負荷駆動能力を向上させることができる。さ
らに、DDAの入出力間に線形性があることから、出力
段のトランジスタTN1のゲートに入力する信号NGN
のレベルを制御することで、出力段のトランジスタTP
1及びTN1の間に流れる貫通電流を制御することも可
能である。
う関係式が成立しないような場合であっても、ゲインA
1〜A3の設定と、バイアス電圧VBN及びVBPの設
定とにより、DDAの出力信号NGNを所望の値に調整
することができる。よって、このような場合にも出力電
流を大きく取り出すことは可能であり、また制御電流を
制御することもできる。
トランジスタレベルの回路の一例として示したものが、
図3における第2の実施の形態である。差動段として、
Pチャネル形MOSトランジスタTP11〜TP17
と、Nチャネル形MOSトランジスタTN11〜TN1
4とを有している。電源電圧VDD端子と接地電圧Vss端
子との間に、トランジスタTP14及びTP16のそれ
ぞれのソース及びドレインと、トランジスタTN11及
びTN13のそれぞれのドレイン及びソースが直列に接
続され、これと並列となるように、電源電圧VDD端子と
接地電圧Vss端子との間にトランジスタTP15及びT
P17のそれぞれのソース及びドレインと、トランジス
タTN12及びTN14のそれぞれのドレイン及びソー
スが直列に接続される。トランジスタTP14及びTP
15のゲートはトランジスタTP16のドレインに接続
され、トランジスタTP16及びTP17のゲートには
バイアス電圧VBP2が入力される。トランジスタTN
11及びTN12のゲートにはバイアス電圧VBN2が
入力され、トランジスタTN13及びTN14のゲート
にはバイアス電圧VBN1が入力される。
TN11のソースとの間には、トランジスタTP11及
びTP12のそれぞれのソース及びドレインが直列に接
続され、トランジスタTP11のドレインとトランジス
タTN11のソースとの間には、トランジスタTP13
のソース及びドレインが直列に接続されている。トラン
ジスタTP11のゲートにはバイアス電圧VBP1が入
力され、トランジスタTP12のゲートには入力信号I
N−が入力され、トランジスタTP13のゲートには入
力信号IN+が入力される。
るトランジスタTP12及びTP13と、一定のバイア
ス電圧VBN1を入力されて動作するトランジスタTP
11とが組み合わせられていることで、高いコンダクタ
ンスを得ることができる。
トにそれぞれ入力信号IN−及びIN+が入力される
と、トランジスタTP17のドレインが接続された差動
段の出力ノードN11から、入力信号IN−とIN+の
電位差を増幅した信号が出力される。
ランジスタTP18〜TP23とNチャネル形MOSト
ランジスタTN15〜TN20を有している。トランジ
スタTP18及びTP19のソースが電源端子に接続さ
れ、ドレインが共にトランジスタTP22のソースに接
続され、トランジスタTP18のゲートに一定のバイア
ス電圧VBN1が入力され、トランジスタTP19のゲ
ートに一定のバイアス電圧VBP2が入力される。トラ
ンジスタTP20及びTP21のソースが電源端子に接
続され、ドレインが共にトランジスタTP23のソース
に接続され、トランジスタTP20のゲートにバイアス
電圧VBP1が入力され、トランジスタTP21のゲー
トにレベルシフト段の出力ノードN12から出力される
信号NGNが入力される。トランジスタTP22及びT
P23のゲートには、一定のバイアス電圧VBP2が入
力される。
ジスタTP22のドレインに接続され、ソースがトラン
ジスタTN17及びTN18のドレインに共通に接続さ
れ、トランジスタTN16のドレインはノードN12に
接続され、ソースがトランジスタTN19及びTN20
のドレインに共通に接続され、トランジスタTN15及
びTN16のゲートには共に一定のバイアス電圧VBN
2が入力される。トランジスタTN17〜TN20のソ
ースは接地されており、トランジスタTN17のゲート
はノードN11に接続され、トランジスタTN18及び
TN19のゲートはトランジスタTP22及びTN15
のドレインに接続され、トランジスタTN20のゲート
にはバイアス電圧VBP1が入力される。
ス電圧VBP1、VBP2、VBN1及びVBN2を用
いている。このバイアス電圧は、例えば図6に示される
ような一般に用いられているバイアス発生回路により発
生してもよい。このバイアス発生回路は、定電流源CI
と、Pチャネル形MOSトランジスタTP61〜TP6
3と、Nチャネル形MOSトランジスタTN61〜TN
63とを有し、4種類のバイアス電圧を発生する。この
バイアス電圧の相互の高低は、以下のようである。 VBP1>VBP2、VBN2>VBN1 … (4) レベルシフト段において、トランジスタTP18及びT
P21でゲインA1を有する1つの増幅部が形成され、
トランジスタTN17及びTN20でゲインA2を有す
る1つの増幅部が形成され、レベルシフト段全体でゲイ
ンA3を有する増幅段が形成されている。トランジスタ
TP19及びTP20、TP22及びTP23、TN1
5〜TN20は、トランジスタTP18及びTP20を
含む増幅部の入出力と、トランジスタTN17及びTN
20を含む増幅部の入出力の間に線形性が成立するよう
に、即ちこれらのトランジスタが非飽和領域で動作する
ように駆動する電流源に相当する。
間の電圧をVDS1、流れる電流をIP1とし、トラン
ジスタTP21のソース、ドレイン間の電圧をVDS
2、流れる電流をIP2とする。トランジスタTP19
及びTP20は飽和領域で動作するので、ソース、ドレ
イン間の抵抗成分は、非飽和領域で動作しているトラン
ジスタTP18及びTP21の抵抗成分よりもはるかに
小さい。よって、電圧VDS1及びVDS2は、それぞ
れトランジスタTP19及びTP20により決定され
る。
0は同一サイズに設定され、さらにゲートに共にバイア
ス電圧VBP1を入力される。このため、電圧VDS1
は電圧VDS2にほぼ等しく、これを電圧Vdsp とす
る。電流IP1及びIP2の間には、以下の関係が成立
する。 IP2−IP1=2K・Vdsp (NGN−VBN) … (5) 但し、K=W/2L・εSi/tox・μ … (6) ここで、Wはチャネル幅、Lはチャネル長、εSiはシリ
コン膜の誘電率、toxはゲート酸化膜厚、μはチャネル
中のキャリア移動度とする。
ン、ソース間に流れる電流をIN1、トランジスタTN
20のドレイン、ソース間に流れる電流をIN2とする
と、同様に以下のような関係が成り立つ。 IN2−IN1=2K・Vdsn (VBP−NGP) … (7) 上記(5)及び(7)式より、上記(1)式と同様な関
係が成立する。 NGN=B3{B1(VBN−NGN)−B2(VBP−NGP)} … (8) 但し、B1〜B3は、いずれも定数とする。
1に、差動段から出力された信号NGPが入力される
と、バイアス電圧VBN1及びVBP1と、ゲインA
1、A2、A3とにより、信号NGNが出力ノードN1
2から出力される。
タTP24及びNチャネル形MOSトランジスタTN2
1を有する。トランジスタTP24のソースは電源電圧
端子に接続され、ドレインは出力端子OUTに接続さ
れ、ゲートは差動段の出力ノードN11に接続されてい
る。トランジスタTN21のドレインは出力端子OUT
に接続され、ソースは接地され、ゲートはレベルシフト
段の出力ノードN12に接続されている。
ば、レベルシフト段にDDAを用いたことにより、出力
段のトランジスタTN1のゲートに印加する信号NGN
の電圧を電源電圧Vcc付近まで振幅させることが可能で
ある。よって、トランジスタTN1から最大電流値まで
電流を取り出すことができるので、出力段の負荷駆動能
力を向上させることができる。また、レベルシフト段の
入出力間に線形性があることから、出力段のトランジス
タTN1のゲートに入力する信号NGNのレベルを制御
することができ、これにより出力段のトランジスタTP
1及びTN1の間に流れる貫通電流を制御することが可
能である。
差動段の具体的な回路構成は、図3に示された構成に限
らず様々な変形が可能である。図4に、差動段の他の構
成例を示す。この構成は、図12に示された回路におけ
る差動段と同様であり、Pチャネル形MOSトランジス
タTP31〜TP32とNチャネル形MOSトランジス
タTN31〜TN33を有し、トランジスタTN31及
びTN32のゲートにそれぞれ入力信号IN−及びIN
+が入力され、トランジスタTN33のゲートにバイア
ス電圧VBIASが入力される。
構成することもできる。この差動段は折り返しカスケー
ド型と称されるものであり、Pチャネル形MOSトラン
ジスタTP33〜TP36と、Nチャネル形MOSトラ
ンジスタTN34〜TN38とを有している。
スが電源電圧端子に接続され、ゲートに共にバイアス電
圧VBIAS2が入力される。トランジスタTP33の
ドレインにトランジスタTP35のソースが接続され、
トランジスタTP34のドレインにトランジスタTP3
6のソースが接続され、トランジスタTP35及びTP
36のゲートにバイアス電圧VBIAS3が入力され
る。トランジスタTP35のドレインにトランジスタT
N37のドレインが接続され、トランジスタTP36の
ドレインにトランジスタTN38のドレイン及び出力端
子OUTが接続され、ゲートが共にトランジスタTN3
7のドレインに接続され、ソースが共に接地されてい
る。さらに、トランジスタTP33のドレインにトラン
ジスタTN35のドレインが接続され、トランジスタT
N35のゲートに入力信号IN+が入力され、トランジ
スタTP34のドレインにトランジスタTN34のドレ
インが接続され、トランジスタTN34のゲートに入力
信号IN−が入力される。トランジスタTN34及びT
N35のソースは、共にトランジスタTN36のドレイ
ンに接続され、トランジスタTN36のゲートにはバイ
アス電圧VBIAS1が入力され、ソースが接地されて
いる。
それぞれゲートに入力されるトランジスタTN34及び
TN35と、一定のバイアス電圧VBIAS1を入力さ
れるトランジスタTN36とを組み合わせることで、図
4に示された差動段よりもより電流駆動能力を高めるこ
とができる。
フト段は、上述のようにDDAとして構成されており、
その具体的な回路構成は図3に示されたものには限定さ
れず様々な変形が可能である。例えば、図7に示された
ようなDDAによりレベルシフト段を構成してもよい。
このレベルシフト段は、Pチャネル形MOSトランジス
タTP47〜TP54と、Nチャネル形MOSトランジ
スタTN47〜TN54と、抵抗R1及びR2とを備え
ている。
スが共に電源端子に接続され、ゲートに共にバイアス電
圧VBP1が入力される。トランジスタTP47のドレ
インにトランジスタTP49のソースが接続され、トラ
ンジスタTP48のドレインにトランジスタTP51の
ソースが接続され、トランジスタTP49及びTP51
のゲートに共にバイアス電圧VBP2が入力される。ト
ランジスタTP49のドレインにトランジスタTN51
のドレインが接続され、トランジスタTP51のドレイ
ンにトランジスタTN52のドレインが接続され、トラ
ンジスタTN51及びTN52のゲートに共にバイアス
電圧VBN2が入力される。トランジスタTN51のソ
ースにトランジスタTN53のドレインが接続され、ト
ランジスタTN52のソースにトランジスタTN54の
ドレインが接続され、トランジスタTN53及びTN5
4のゲートが共にトランジスタTP49のドレインに接
続され、ソースが共に接地されている。
ジスタTN47のドレインが接続され、トランジスタT
P48のドレインにトランジスタTN48のドレインが
接続され、トランジスタTN47のゲートに入力信号N
GPが入力され、トランジスタTN48のゲートにバイ
アス電圧VBP1が入力される。トランジスタTN47
のソースにトランジスタTN49のドレインが接続さ
れ、トランジスタTN48のソースにトランジスタTN
50のドレインが接続され、トランジスタTN49及び
TN50のゲートに共にバイアス電圧VBN1が入力さ
れ、ソースが共に接地されている。トランジスタTN4
7のソースとトランジスタTN48のソースとは、抵抗
R1により接続されている。
トランジスタTP53のドレインが接続され、トランジ
スタNT52のソースにトランジスタTP54のドレイ
ンが接続され、トランジスタTP53のゲートにバイア
ス電圧VBN1が接続され、トランジスタTP54のゲ
ートに信号NGNを出力するノードが接続されている。
トランジスタTP53のソースにはトランジスタTP5
1のドレインが接続され、トランジスタTP54のソー
スにはトランジスタTP52のドレインが接続され、ト
ランジスタTP51及びTP52のソースは共に電源電
圧端子に接続され、ゲートに共にバイアス電圧VBP1
が入力される。
フト段を構成した場合には、図3におけるレベルシフト
段よりも素子数が増加する。しかし、ゲインA1〜A3
の入力信号NGPに対する依存性が少なくなり、入出力
間の直線性が向上する。
り、本発明を限定するものではない。例えば、図1に示
された第1の実施の形態では、差動段の差動増幅器DA
の出力信号NGPが、レベルシフト段のDDAにおける
反転入力端子に入力され、DDAの出力信号NGNがD
DAの反転入力端子に帰還されている。そして、出力段
において、差動段の出力信号NGPがトランジスタTP
1のゲートに入力され、レベルシフト段の出力信号NG
NがトランジスタTN1のゲートに入力されている。
全て反転したものであってもよく、この場合の構成を第
3の実施の形態として図8に示す。差動段の差動増幅器
DAの出力信号NGNが、レベルシフト段のDDAにお
ける非反転入力端子に入力され、DDAの出力信号NG
PがDDAの非反転入力端子に帰還されている。さらに
出力段において、差動段の出力信号NGNがトランジス
タTN71のゲートに入力され、レベルシフト段の出力
信号NGPがトランジスタTP71のゲートに入力され
ている。
おける入力信号NGNと出力信号NGPとの間には、ゲ
インA1〜A3の間にA1=A2、A1×A3>>1が
成立する場合には、図9及び以下の(9)式に示された
ような関係が成立する。 NGP=A(NGN)+B … (9) ここで、A、Bはそれぞれ定数とする。また、第3の実
施の形態におけるレベルシフト段の回路構成をより具体
化したものとして、例えば図10又は図11に示された
ものがある。図10に示されたレベルシフト段は、トラ
ンジスタTP81及びTP84で構成されゲインA1を
有する増幅部と、トランジスタTN83及びTN86で
構成されゲインA2を有する増幅部と、この二つの増幅
部が線形性を有する範囲内で動作するように、電流源と
して駆動するトランジスタTP82,TP83、TP8
5、TP86、TN81、TN82、TN84,TN8
5を有している。このレベルシフト段は、図3に示され
たレベルシフト段の極性を全て反転したものに相当す
る。
が電源電圧端子に接続され、トランジスタTP81のゲ
ートに入力信号NGNが入力され、トランジスタTP8
2及びTP83のゲートがともにトランジスタTP85
のドレインに接続され、トランジスタTP84のゲート
にバイアス電圧VBN1が入力される。トランジスタT
P81及びTP82のドレインにトランジスタTP85
のソースが接続され、トランジスタTP83及びTP8
4のドレインにトランジスタTP86のソースが接続さ
れ、トランジスタTP85及びTP86のゲートにはバ
イアス電圧VBP2が入力される。
ジスタTN81のドレインが接続され、トランジスタT
P86のドレインにトランジスタTN82のドレインが
接続され、トランジスタTN81及びTN82のゲート
にバイアス電圧VBN2が入力される。トランジスタT
N81のソースにトランジスタTN83及びTN84の
ドレインが接続され、トランジスタTN82のソースに
トランジスタTN85及びTN86のドレインが接続さ
れ、トランジスタTN83のゲートにバイアス電圧VB
P1が入力され、トランジスタTN84及びTN85の
ゲートにバイアス電圧VBN1が入力され、トランジス
タTN86のゲートにバイアス電圧NGPが入力され、
トランジスタTN83〜TN86のソースが接地されて
いる。
おいて、トランジスタTP81のゲートに信号NGNが
入力されると、トランジスタTP86のドレインとトラ
ンジスタTN82のドレインとが接続されたノードから
信号NGPが出力される。
ャネル形MOSトランジスタTP87〜TP92と、N
チャネル形MOSトランジスタTN87〜TN92を有
している。このレベルシフト段は、トランジスタTP8
7及びTP90で構成されゲインA1を有する増幅部
と、トランジスタTN89及びTN92で構成されゲイ
ンA2を有する増幅部と、この二つの増幅部が線形性を
有する範囲内で動作するように、電流源として駆動する
トランジスタTP88、TP89、TP91、TP9
2、TN87、TN88、TN90、TN91を有して
いる。
が電源電圧端子に接続され、トランジスタTP87のゲ
ートに入力信号NGNが入力され、トランジスタTP8
8及びTP89のゲートにバイアス電圧VBP1が入力
され、トランジスタTP90のゲートにバイアス電圧V
BN1が入力される。トランジスタTP87及びTP8
8のドレインにトランジスタTP91のソースが接続さ
れ、トランジスタTP89及びTP90のドレインにト
ランジスタTP92のソースが接続され、トランジスタ
TP91及びTP92のゲートにはバイアス電圧VBP
2が入力される。
ジスタTN87のドレインが接続され、トランジスタT
P92のドレインにトランジスタTN88のドレインが
接続され、トランジスタTN87及びTN88のゲート
にバイアス電圧VBN2が入力される。トランジスタT
N87のソースにトランジスタTN89及びTN90の
ドレインが接続され、トランジスタTN88のソースに
トランジスタTN91及びTN92のドレインが接続さ
れ、トランジスタTN89のゲートにバイアス電圧VB
P1が入力され、トランジスタTN90及びTN91の
ゲートにトランジスタTP91のドレインが接続され、
トランジスタTN92のゲートにバイアス電圧NGPが
入力され、トランジスタTN89〜TN92のソースが
接地されている。
示されたレベルシフト段と同様に、トランジスタTP8
7のゲートに信号NGNが入力されると、トランジスタ
TP92のドレインとトランジスタTN88のドレイン
とが接続されたノードから信号NGPが出力される。
における極性を反転したDDAを用いてレベルシフト段
を構成しても、同様に出力段のトランジスタのゲートに
入力する信号NGPの電圧を電源電圧Vcc付近まで振幅
させることができる。このため、出力段のトランジスタ
TP1から最大電流値まで電流を取り出すことが可能で
あり、負荷駆動能力を向上させることができる。さら
に、出力段のトランジスタTP1のゲートに入力する信
号NGPのレベルを制御することで、出力段のトランジ
スタTP1及びTN1の間に流れる貫通電流を制御する
ことが可能である。
器によれば、レベルシフト段にDDAを用いたことによ
り、DDAから出力され出力段に与える信号を電源電圧
付近まで振幅させることで、負荷駆動能力を向上させる
ことができると共に、出力段に与える信号のレベルを制
御することで、出力段において流れる貫通電流を制御す
ることが可能である。
構成を示した回路図。
間の関係式を表示したブロック図。
構成を示した回路図。
段の一例を示した回路図。
段の他の構成例を示した回路図。
生する回路の一例を示した回路図。
るレベルシフト段の一例を示した回路図。
構成を示した回路図。
間の関係式を表示したブロック図。
を示した回路図。
例を示した回路図。
図。
N2 バイアス電圧 A1、A2、A3 ゲイン TP1、TP11〜TP24、TP31〜TP36、T
P47〜TP54、TP61〜TP63、TP71、T
P81〜TP92 Pチャネル形MOSトランジスタ TN1、TN11〜TN21、TN31〜TN38、T
N47〜TN54、TN61〜TN64、TN71、T
N81〜TN92 Nチャネル形MOSトランジスタ C1、C2 容量 CI 定電流源
Claims (3)
- 【請求項1】第1の入力信号と第2の入力信号とを入力
され、この第1の入力信号と第2の入力信号との差に基
づいた第1の出力信号を生成して出力する差動段と、 前記第1の出力信号を与えられて所定レベルにシフトし
た第2の出力信号を生成して出力するレベルシフト段
と、 前記第1の出力信号と前記第2の出力信号とを与えら
れ、この第1及び第2の出力信号に基づいて前記第1の
入力信号と前記第2の入力信号との差に対応する第3の
信号を出力する出力段と、 を備え、 前記レベルシフト段は差動差分増幅器で構成され、これ
により前記差動段から出力されて与えられた前記第1の
出力信号と前記レベルシフト段から出力された前記第2
の出力信号との間に線形性が成立することを特徴とする
演算増幅器。 - 【請求項2】前記レベルシフト段は、電源端子にソース
を接続され、ゲートに第1のバイアス電圧を入力される
第1のPチャネル形MOSトランジスタと、電源端子に
ソースを接続され、ゲートに第2のバイアス電圧を入力
され、ドレインが前記第1のPチャネル形MOSトラン
ジスタのドレインに接続された第2のPチャネル形MO
Sトランジスタと、電源端子にソースを接続され、ゲー
トに前記第2のバイアス電圧を入力される第3のPチャ
ネル形MOSトランジスタと、電源端子にソースを接続
され、ゲートに前記第2の出力信号を入力され、ドレイ
ンが前記第3のPチャネル形MOSトランジスタのドレ
インに接続された第4のPチャネル形MOSトランジス
タと、 ソースが前記第1及び第2のPチャネル形MOSトラン
ジスタのドレインに接続され、ゲートに第3のバイアス
電圧を入力される第5のPチャネル形MOSトランジス
タと、ソースが前記第3及び第4のPチャネル形MOS
トランジスタのドレインに接続され、ゲートに前記第3
のバイアス電圧を入力され、ドレインから前記第2の出
力信号を出力する第6のPチャネル形MOSトランジス
タと、 ドレインが前記第5のPチャネル形MOSトランジスタ
のドレインに接続され、ゲートに第4のバイアス電圧を
入力される第1のNチャネル形MOSトランジスタと、
ドレインが前記第6のPチャネル形MOSトランジスタ
のドレインに接続され、ゲートに前記第4のバイアス電
圧を入力される第2のNチャネル形MOSトランジスタ
と、 ドレインが前記第1のNチャネル形MOSトランジスタ
のソースに接続され、ゲートに前記第1の出力信号を入
力され、ソースが接地された第3のNチャネル形MOS
トランジスタと、ドレインが前記第1のNチャネル形M
OSトランジスタのソースに接続され、ゲートが前記第
5のPチャネル形MOSトランジスタのドレインに接続
され、ソースが接地された第4のNチャネル形MOSト
ランジスタと、ドレインが前記第2のNチャネル形MO
Sトランジスタのソースに接続され、ゲートが前記第5
のPチャネル形MOSトランジスタのドレインに接続さ
れ、ソースが接地された第5のNチャネル形MOSトラ
ンジスタと、ドレインが前記第2のNチャネル形MOS
トランジスタのソースに接続され、ゲートに前記第2の
バイアス電圧を入力され、ソースが接地された第6のN
チャネル形MOSトランジスタと、 を有することを特徴とする請求項1記載の演算増幅器。 - 【請求項3】前記レベルシフト段は、電源端子にソース
を接続され、ゲートに前記第1の出力信号を入力される
第1のPチャネル形MOSトランジスタと、電源端子に
ソースを接続され、ドレインが前記第1のPチャネル形
MOSトランジスタのドレインに接続された第2のPチ
ャネル形MOSトランジスタと、電源端子にソースを接
続され、ゲートが前記第2のPチャネル形MOSトラン
ジスタのゲートに接続された第3のPチャネル形MOS
トランジスタと、電源端子にソースを接続され、ゲート
に第1のバイアス電圧を入力され、ドレインが前記第3
のPチャネル形MOSトランジスタのドレインに接続さ
れた第4のPチャネル形MOSトランジスタと、 ソースが前記第1及び第2のPチャネル形MOSトラン
ジスタのドレインに接続され、ゲートに第2のバイアス
電圧を入力され、ドレインが前記第2及び第3のPチャ
ネル形MOSトランジスタのゲートに接続された第5の
Pチャネル形MOSトランジスタと、ソースが前記第3
及び第4のPチャネル形MOSトランジスタのドレイン
に接続され、ゲートに前記第2のバイアス電圧を入力さ
れ、ドレインから前記第2の出力信号を出力する第6の
Pチャネル形MOSトランジスタと、 ドレインが前記第5のPチャネル形MOSトランジスタ
のドレインに接続され、ゲートに第3のバイアス電圧を
入力される第1のNチャネル形MOSトランジスタと、
ドレインが前記第6のPチャネル形MOSトランジスタ
のドレインに接続され、ゲートに前記第3のバイアス電
圧を入力される第2のNチャネル形MOSトランジスタ
と、 ドレインが前記第1のNチャネル形MOSトランジスタ
のソースに接続され、ゲートに第4のバイアス電圧を入
力され、ソースが接地された第3のNチャネル形MOS
トランジスタと、ドレインが前記第1のNチャネル形M
OSトランジスタのソースに接続され、ゲートに前記第
1のバイアス電圧を入力され、ソースが接地された第4
のNチャネル形MOSトランジスタと、ドレインが前記
第2のNチャネル形MOSトランジスタのソースに接続
され、ゲートに前記第1のバイアス電圧を入力され、ソ
ースが接地された第5のNチャネル形MOSトランジス
タと、ドレインが前記第2のNチャネル形MOSトラン
ジスタのソースに接続され、ゲートに前記第2の出力信
号を入力され、ソースが接地された第6のNチャネル形
MOSトランジスタと、 を有することを特徴とする請求項1記載の演算増幅器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04016698A JP3875392B2 (ja) | 1998-02-23 | 1998-02-23 | 演算増幅器 |
US09/255,698 US6084476A (en) | 1998-02-23 | 1999-02-23 | Operational amplifier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04016698A JP3875392B2 (ja) | 1998-02-23 | 1998-02-23 | 演算増幅器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11238091A true JPH11238091A (ja) | 1999-08-31 |
JP3875392B2 JP3875392B2 (ja) | 2007-01-31 |
Family
ID=12573192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04016698A Expired - Fee Related JP3875392B2 (ja) | 1998-02-23 | 1998-02-23 | 演算増幅器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6084476A (ja) |
JP (1) | JP3875392B2 (ja) |
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---|---|
JP3875392B2 (ja) | 2007-01-31 |
US6084476A (en) | 2000-07-04 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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