JPH11219385A - 集積回路の遅延故障検出方法 - Google Patents

集積回路の遅延故障検出方法

Info

Publication number
JPH11219385A
JPH11219385A JP10021984A JP2198498A JPH11219385A JP H11219385 A JPH11219385 A JP H11219385A JP 10021984 A JP10021984 A JP 10021984A JP 2198498 A JP2198498 A JP 2198498A JP H11219385 A JPH11219385 A JP H11219385A
Authority
JP
Japan
Prior art keywords
flip
scan
flop
signal
delay fault
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10021984A
Other languages
English (en)
Inventor
Takayuki Minemaru
貴行 峯丸
Tadashi Fukumoto
義 福本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP10021984A priority Critical patent/JPH11219385A/ja
Publication of JPH11219385A publication Critical patent/JPH11219385A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 集積回路の規模が大きくなるほど、パターン
数が多くなるために遅延故障検出のための検査時間が長
くなる。検査時間を短くするために検査用付加回路が増
大することは望ましくない。 【解決手段】 静的実配線容量シミュレーションステッ
プ105の結果から被検査経路を選択することにより、
検査に要する付加手段の規模を抑える。更に、反転手段
及び制御手段挿入ステップ111において、被検査経路
の初期状態をスキャン経路から設定出来るようにするこ
とにより、初期値を任意に、かつ、回路規模の増加無し
に設定し、簡単な構成の反転手段を用いて経路の始点の
状態を反転させることにより並列に遅延故障検出を行
い、大規模集積回路での遅延故障検出のための検査時間
を削減する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、LSI(大規模集
積回路)の内部遅延故障を検出する方法に関し、詳しく
は、スキャン化したフリップフロップを縦列接続してな
るスキャン経路を利用した遅延故障検出方法に関する。
【0002】
【従来の技術】従来のスキャン経路を利用した遅延故障
検出方法として、例えば特公昭52−2863号公報に
記載された方法がある。この方法では、シフト動作で初
期状態を設定し、フリップフロップのデータ入力として
変化信号の変化後の信号値が設定されるようにテストパ
ターンとその取り込みのためのクロック信号を与え、フ
リップフロップの状態を変化させることによって遅延故
障を検出する。また、特公昭64−43773号公報に
開示されている別の方法では、外部から制御信号を与え
ることによりスキャンによらない遅延故障検出を行う。
また、より一般的には、機能検証用のテストパターンを
代用して遅延故障を検出する方法が行われている。
【0003】
【発明が解決しようとする課題】しかしながら、機能検
証用のテストパターンを代用して遅延故障を検出する方
法では、真のクリティカル経路がテストされているか否
か不明である。
【0004】また、スキャン経路のみで遅延故障を検出
する方法は、初期状態の設定は容易であるが、変化信号
の変化後の信号値が設定されるようなテストパターンを
生成することが非常に困難である。更に、変化させる必
要のないフリップフロップの状態変化を引き起こすこと
があり、真のクリティカル経路がテストされているか否
かはやはり不明である。
【0005】また、外部から制御信号を与えスキャン経
路によらない遅延故障検出を行う方法では、任意の場所
での遅延故障検出を行うことができるが、制御回路が大
きくなりやすく、外部信号を与えることから複数の遅延
故障の並列検出が困難であり、LSIの大規模化に適応
できないという問題がある。
【0006】本発明は上記のような従来の課題を解決
し、大規模LSIにおいても検査時間の増加を抑え、比
較的小規模の検出用回路で実現することができる遅延故
障検出方法を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明による集積回路の
遅延故障検出方法は、フリップフロップをスキャン化し
たネットリストを生成する第1のステップと、ネットリ
ストに対して静的遅延シミュレーションを実施して遅延
故障を発生させやすい経路を抽出する第2のステップ
と、その経路の始点となるフリップフロップ又は外部入
力信号の情報と、その経路が遅延故障を発生させやすい
場合の初期値情報とを抽出する第3のステップと、始点
となるフリップフロップの状態を反転させる反転手段と
その制御手段、及び初期値保持手段を挿入する第4のス
テップと、外部入力信号情報と初期値情報とに基づい
て、初期値をスキャン経路を通じて設定した後、制御手
段を制御する信号を与え、被検出経路の状態変化を発生
させて遅延故障検出を行う第5のステップとを備えてい
る。
【0008】上記の構成によれば、静的遅延シミュレー
ションの結果から真のクリティカル経路を選択すると共
に、状態変化の始点情報及び初期値情報を抽出する。つ
ぎに、それらの値を論理故障検出に用いられるスキャン
経路を利用して与え、遅延故障を検出するための状態変
化、すなわち信号反転を発生させるフリップフロップに
対して反転手段を付加することにより、真のクリティカ
ル経路を集積回路の各部において並列にテストすること
ができる。更に、静的遅延シミュレーションにより、遅
延故障の起こりやすい経路を抽出して重点的に検査する
ことにより、検出用回路の規模及びテストパターンの増
大が抑えられる。
【0009】好ましくは、第2ステップにおいて、レイ
アウトから得られる実配線容量を利用して、真のクリテ
ィカル経路を判別することが好ましい。また、静的遅延
シミュレーションの結果から、演算時間の余裕度のリス
トを生成し、余裕度が少ない経路を、遅延故障を発生さ
せやすい経路として選択することも好ましく、これによ
り回路規模及びテストパターンの増大が抑えられる。
【0010】また、制御手段をスキャン化し、制御する
信号をスキャン経路を通じて与えることが好ましい。こ
れにより、任意のフリップフロップの状態反転の並列制
御を実現することができる。
【0011】更に、前記反転手段が、スキャン化フリッ
プフロップの出力信号の反転信号又は非スキャン入力信
号を選択信号にしたがって選択するように構成されてい
ることが好ましい。あるいは、スキャン化フリップフロ
ップの出力信号の反転信号又はスキャン入力信号を選択
信号にしたがって選択するように構成されていてもよ
い。これによって、反転手段の構成が最小化され、回路
規模の増加が抑えられる。また、反転手段及び初期値保
持手段が、スキャン経路上の前段のスキャン化フリップ
フロップの出力信号又はその反転信号を選択信号にした
がって選択するように構成されていてもよい。この構成
によれば、スキャン経路に処理を施すのみであり、通常
経路に与える遅延等の発生を防ぐことができる。
【0012】
【発明の実施の形態】本発明の実施形態に係る遅延故障
検出方法のフローチャートを図1に示す。ステップ10
1で生成したネットリストに対してステップ102でス
キャン挿入を行い、ステップ103でレイアウトCAD
等を用いてレイアウトを行う。レイアウト結果に基づい
て、ステップ104で各信号線の実配線容量を抽出し、
ステップ105で静的実配線容量遅延シミュレーション
を行う。
【0013】シミュレーション結果から、ステップ10
6において遅延余裕度リストを生成する。ステップ10
8では、しきい値107を基準として、遅延余裕度リス
トからしきい値以下の余裕度をもつ経路を選択する。ス
テップ109では、選択された経路における状態反転を
させる入力フリップフロップ又は外部入力信号の情報を
始点情報として抽出する。あるいは、ステップ110に
おいて、状態反転操作を施す前の選択された経路の初期
値情報を抽出する。
【0014】ステップ111では、始点情報抽出ステッ
プ109で得られた始点情報がフリップフロップであっ
た場合に、そのフリップフロップに対して反転手段及び
制御手段をネットリストに挿入し、更にステップ110
で抽出された初期値情報を保持する手段を挿入する。ス
テップ112では、ステップ111で変更されたネット
リストに従ったレイアウトを実行する。
【0015】ステップ113では、ステップ111で変
更されたネットリストに対して、初期値情報に基づいた
初期値情報パターンを生成する。始点情報抽出ステップ
109で得られた情報がフリップフロップであれば、制
御手段を通じて入力フリップフロップを反転させるため
の制御信号パターンを生成し、始点情報抽出ステップ1
09で得られた情報が外部入力信号であればそれを反転
させるパターンを生成する。
【0016】テストパターン合成ステップ114では、
各経路ごとにステップ113で生成された経路テストパ
ターンをスキャン経路を通じて与えられるように合成す
ると共に、遅延故障検出のためのLSI制御信号パター
ンを付加して、遅延故障検出用パターン115を生成す
る。
【0017】図2は、上記のステップ102でスキャン
挿入された被検出回路の具体例を示した回路図である。
また、図3は図2の被検出回路に対して本発明の遅延故
障検出方法に基づく反転手段と制御手段を実現する回路
を挿入した例を示している。この2つの図を用いて本発
明に基づく遅延故障検出の動作例を説明する。
【0018】図2において、スキャン付きフリップフロ
ップ201〜205のクロック入力端子CKにクロック
信号206が入力され、スキャンシフト制御端子SCに
はスキャンシフト制御信号207が入力されている。そ
れぞれのスキャン付きフリップフロップ201〜205
は、スキャンシフト制御信号が”H”(高レベル)の場
合にスキャン入力端子DTからのデータを選択し、”
L”(低レベル)の場合に通常信号入力端子Dからのデ
ータを選択する。
【0019】信号入力208はスキャン付きフリップフ
ロップ201の通常信号入力端子Dに接続され、スキャ
ン入力209はスキャン付きフリップフロップ201の
スキャン入力端子DTに接続されている。スキャン付き
フリップフロップ201の出力信号端子Qはネット21
0を介してNANDゲート218の一方の入力端子とス
キャン付きフリップフロップ202のスキャン入力端子
DTに接続されている。
【0020】スキャン付きフリップフロップ202の通
常信号入力端子Dは信号入力211に接続され、出力端
子Qはネット212を介してNANDゲート218の他
方の入力端子とスキャン付きフリップフロップ203の
スキャン入力端子DTに接続されている。スキャン付き
フリップフロップ203の通常信号入力端子Dは信号入
力213に接続され、出力端子Qはネット214を介し
てNANDゲート219の一方の入力端子とスキャン付
きフリップフロップ204のスキャン入力端子DTに接
続されている。スキャン付きフリップフロップ204の
通常信号入力端子Dは信号入力215に接続され、出力
端子Qはネット216を介してNANDゲート219の
他方の入力とスキャン付きフリップフロップ205のス
キャン入力端子DTに接続されている。
【0021】NANDゲート218の出力はネット22
0を介してNORゲート222の一方の入力に接続さ
れ、NANDゲート219の出力はネット221を介し
てNORゲート222の他方の入力に接続されている。
NORゲート222の出力はネット223を介してスキ
ャン付きフリップフロップ205の通常信号入力端子D
に接続されている。スキャン付きフリップフロップ20
5の出力端子Qは信号出力217に接続されている。以
上の様な回路により、スキャン入力209からネット2
10、212、214、216を経由して信号出力21
7に至るスキャン経路が構成されている。
【0022】この被検出回路に対して、図1のレイアウ
トステップ103から被検出経路選択ステップ108ま
でを実行すると、最も余裕度の少ない経路として、スキ
ャン付きフリップフロップ204の出力の”H”から”
L”への変化が、ネット216、NANDゲート21
9、ネット221、NORゲート222、ネット223
を経由してスキャン付きフリップフロップ205の通常
信号入力端子Dに伝達される経路が選択される。
【0023】このとき、図1の始点情報抽出ステップ1
09において、スキャン付きフリップフロップ204が
状態反転させるべき始点として抽出される。また、初期
値情報抽出ステップ110において、スキャン付きフリ
ップフロップ204の出力の”H”から”L”への変化
が選択経路の終点まで伝播するように、NORゲート2
22のネット220側を”L”、すなわちNANDゲー
ト218の出力を”L”にする。このために、スキャン
付きフリップフロップ201及び202の出力の両方
を”H”とする。更に、NANDゲート219の出力が
ネット216の値で変化するように、スキャン付きフリ
ップフロップ203の出力を”H”にする。このような
初期情報が抽出される。
【0024】つぎに、反転手段及び制御手段挿入ステッ
プ111において、始点であるスキャン付きフリップフ
ロップ204に反転手段と制御手段を付加する。また、
初期値を保持するために、スキャン付きフリップフロッ
プ201〜203に保持手段を付加する。その結果生成
されたネットリストに基づく回路を図3に示す。
【0025】図3において、図2の回路から変化してい
ない部分は図2と同じ符号を付している。図2のスキャ
ン付きフリップフロップ204は、始点であるので、図
3において反転手段付きフリップフロップ301に置き
換えられている。反転手段付きフリップフロップ301
は、反転制御入力端子RVにネット302が接続され、
ネット302の値が”H”であり、かつ、スキャンシフ
ト制御信号207が”L”のときに出力反転する。
【0026】同様に、図2のスキャン付きフリップフロ
ップ201〜203は、図3ではそれぞれ保持手段付き
フリップフロップ303〜305に置き換えられ、それ
らの保持制御信号端子HLDにネット302が接続され
ている。保持手段付きフリップフロップ303〜305
は、ネット302が”H”であり、かつ、スキャンシフ
ト制御信号207が”L”の場合に出力保持される。ス
キャン付きフリップフロップ306は、反転手段及び初
期値保持手段の制御を行う制御手段であり、その出力端
子Qがネット302に接続されている。
【0027】また、スキャン付きフリップフロップ30
6に制御信号を与えるために、クロック信号206をク
ロック端子CKに、スキャンシフト制御信号207をス
キャン制御端子SCに、信号出力217をスキャン入力
端子DTに、それぞれ接続し、フリップフロップ306
の通常信号入力端子Dをグランドに接続してスキャン経
路に組み込んでいる。
【0028】このように変化したネットリストを図1の
再レイアウトステップ112で再レイアウトすると共
に、経路テストパターン生成ステップ113においてテ
ストパターンを発生させる。
【0029】図3の回路で遅延故障を検出する場合のパ
ターン例を図4に示す。図4において、クロック信号2
06の1サイクル目にスキャンシフト制御信号207と
スキャン入力209を”H”とする。その結果、次の2
サイクル目にネット210の値は”H”となる。更に2
サイクル目もスキャンシフト制御信号207とスキャン
入力209を”H”とすると、次の3サイクル目にネッ
ト210と212の値が”H”となる。続けて3サイク
ル目もスキャンシフト制御信号207とスキャン入力2
09を”H”とすると、次の4サイクル目にネット21
0、212、214の値は”H”となる。4サイクル目
もスキャンシフト制御信号207とスキャン入力209
を”H”とすると、次の5サイクル目にネット210、
212、214、216の値は”H”となる。更に、5
サイクル目もスキャンシフト制御信号207とスキャン
入力209を”H”とすると、次の6サイクル目にネッ
ト210、212、214、216及び信号出力217
の値は”H”となり、被検出経路の初期化が完了する。
制御手段であるスキャン付きフリップフロップ306に
制御信号が与えられるため、6サイクル目もスキャンシ
フト制御信号207とスキャン入力209を”H”とす
ると、7サイクル目には初期状態を保持した状態でネッ
ト302が”H”となる。
【0030】遅延故障を検出するため、7サイクル目に
は、スキャンシフト制御信号207とスキャン入力20
9を”L”とする。これにより、クロック信号206の
次の8サイクル目の立ち上がりエッジで、反転手段付き
フリップフロップ301の出力の状態反転が起こり、ネ
ット216の状態が反転して”L”となる。この時、保
持手段付きフリップフロップ303〜305はネット3
02が”H”の場合であるので、出力の”H”状態が保
持される。被検出経路の最終出力はネット223を通じ
てスキャン付きフリップフロップ205の通常信号入力
端子Dに到達し、クロック信号206の次の9サイクル
目の立ち上がりエッジで取り込まれ、信号出力217と
して出力される。その値が”L”であれば遅延故障が無
いことが分かり、”H”であれば、遅延故障が発生して
いることが分かる。つまり、クロック信号206の8サ
イクル目の立ち上がりエッジと9サイクル目の立ち上が
りエッジとの時間差を目標とする遅延時間に設定するこ
とにより、被検出経路に目標遅延時間を超える遅延故障
が発生しているか否かを判別することができる。
【0031】図3の反転手段付きフリップフロップ30
1を実現する回路の具体例を図5に示す。図5におい
て、フリップフロップ400のクロック端子CKはクロ
ック入力401に、出力端子Qは信号出力402に、入
力端子Dはセレクタ403の出力に、それぞれ接続され
ている。セレクタ403はスキャンシフト制御信号入力
406が”H”の場合にスキャンシフト入力404を選
択して出力し、スキャンシフト制御信号入力406が”
L”の場合にネット405の値を選択して出力する。ネ
ット405はセレクタ407の出力に接続されている。
セレクタ407は反転制御信号入力410が”L”の場
合に信号入力408の値を選択して出力し、反転制御信
号入力410が”H”の場合にネット409の値を選択
して出力する。ネット409はインバータ411の出力
に接続され、インバータ411の入力は信号出力402
に接続されている。
【0032】以上の構成により、スキャンシフト制御信
号入力406が”H”の場合にスキャンシフト入力40
4の値がクロック入力401の立ち上がりでフリップフ
ロップ400に取り込まれ、スキャンシフト制御信号入
力406が”L”であり、かつ、反転制御信号入力41
0が”L”である場合に信号入力408の値がクロック
入力401の立ち上がりでフリップフロップ400に取
り込まれる。また、スキャンシフト制御信号入力406
が”L”であり、かつ、反転制御信号入力410が”
H”である場合に信号出力402の反転値がクロック入
力401の立ち上がりでフリップフロップ400に取り
込まれる。このようにして、所望の反転手段付きフリッ
プフロップが実現される。
【0033】図3の保持手段付きフリップフロップ30
3〜305を実現する回路例を図6に示す。図6におい
て、フリップフロップ500のクロック端子CKはクロ
ック入力501に、出力端子Qは信号出力502に、入
力端子Dはセレクタ503の出力に、それぞれ接続され
ている。セレクタ503はスキャンシフト制御信号入力
506が”H”の場合にスキャンシフト入力504の値
を選択して出力し、スキャンシフト制御信号入力506
が”L”の場合にネット505の値を選択して出力す
る。
【0034】ネット505はセレクタ507の出力に接
続されている。セレクタ507は保持制御信号入力51
0が”L”の場合に信号入力508の値を選択して出力
し、保持制御信号入力510が”H”の場合にネット5
09の値を選択して出力する。ネット509は信号出力
502に接続されている。
【0035】以上の構成により、スキャンシフト制御信
号入力506が”H”の場合にスキャンシフト入力50
4の値がクロック入力501の立ち上がりでフリップフ
ロップ500に取り込まれ、スキャンシフト制御信号入
力506が”L”であり、かつ、保持制御信号入力51
0が”L”である場合に信号入力508の値がクロック
入力501の立ち上がりでフリップフロップ500に取
り込まれる。また、スキャンシフト制御信号入力506
が”L”であり、かつ、保持制御信号入力510が”
H”である場合に信号出力502の値がクロック入力5
01の立ち上がりでフリップフロップ500に取り込ま
れる。このようにして、所望の保持手段付きフリップフ
ロップが実現される。
【0036】図3の反転手段付きフリップフロップ30
1を実現する回路例を図7に示す。図7において、フリ
ップフロップ600のクロック端子CKはクロック入力
601に、出力端子Qは信号出力602に、入力端子D
はセレクタ603の出力に、それぞれ接続されている。
セレクタ603はORゲート612の出力が”L”の場
合にスキャンシフト入力608の値を選択して出力
し、”H”の場合にネット605の値を選択して出力す
る。ネット605はセレクタ607の出力に接続されて
いる。セレクタ607は反転制御信号入力610が”
L”の場合に信号入力604の値を選択して出力し、反
転制御信号入力610が”H”の場合にネット609の
値を選択して出力する。ネット609はインバータ61
1の出力に接続され、インバータ611の入力は信号出
力602に接続されている。ORゲート612には反転
制御信号610とスキャンシフト制御信号入力606が
入力されている。
【0037】以上の構成により、スキャンシフト制御信
号入力606が”L”であり、かつ、反転制御信号61
0が”L”である場合は、ORゲート612の出力が”
L”となり、信号入力608の値がクロック入力601
の立ち上がりでフリップフロップ600に取り込まれ
る。スキャンシフト制御信号入力606が”H”であ
り、かつ、反転制御信号入力610が”L”の場合はス
キャンシフト入力604の値がクロック入力601の立
ち上がりでフリップフロップ600に取り込まれる。ス
キャンシフト制御信号入力606が”L”であり、か
つ、反転制御信号入力610が”H”である場合は信号
出力602の反転値がクロック入力601の立ち上がり
でフリップフロップ600に取り込まれる。このように
して、所望の反転手段付きフリップフロップが実現され
る。
【0038】図8は、本発明の遅延故障検出方法におけ
る反転手段及び初期値保持手段を実現する回路の例を示
している。図8において、フリップフロップ700のク
ロック端子CKはクロック入力701に、出力端子Qは
信号出力702に、入力端子Dはセレクタ703の出力
に、それぞれ接続されている。セレクタ703はスキャ
ンシフト制御信号入力706が”L”である場合に信号
入力入力704の値を選択して出力し、”H”である場
合にネット705の値を選択して出力する。
【0039】ネット705はセレクタ707の出力に接
続されている。セレクタ707は反転制御信号入力71
0が”L”である場合にスキャンシフト入力708の値
を出力し、反転制御信号入力710が”H”である場合
にインバータ709の出力値を出力する。インバータ7
09の入力にはスキャンシフト入力708が接続されて
いる。
【0040】以上の構成により、スキャンシフト制御信
号入力706が”L”である場合に信号入力704の値
がクロック入力701の立ち上がりでフリップフロップ
700に取り込まれる。スキャンシフト制御信号入力7
06が”H”であり、かつ、反転制御信号入力710
が”L”である場合にスキャンシフト入力708の値が
クロック入力701の立ち上がりでフリップフロップ7
00に取り込まれる。スキャンシフト制御信号入力70
6が”H”であり、かつ、反転制御信号入力710が”
H”である場合はスキャンシフト入力708の反転値が
クロック入力701の立ち上がりでフリップフロップ7
00に取り込まれる。
【0041】このとき、スキャンシフト入力708の値
はスキャン経路上の前段のフリップフロップの出力又は
外部入力となるので、スキャンシフト制御信号入力70
6や反転制御信号710を入力する前にその値が分かっ
ている。つまり、被遅延故障検出経路において、その経
路の入力となるフリップフロップを図8の構成の回路に
置換し、故障を検出するのに必要な反転及び初期値の保
持をスキャンシフト制御信号入力706と反転制御信号
710との組合せで実現することが可能となる。
【0042】図2の被遅延故障検出回路に対して、図8
の反転手段及び初期値保持手段を用いた例を図9に示
す。図9において、図2及び図3と同じ構成要素につい
ては同じ符号を付している。
【0043】図2のスキャン付きフリップフロップ20
1〜204は、図9ではそれぞれ保持・反転手段付きフ
リップフロップ803、804、805、801に置き
換えられる。保持・反転手段付きフリップフロップ80
3〜805の反転制御入力端子RVはネット809に接
続されている。保持・反転手段付きフリップフロップ8
01の反転制御入力端子RVはネット812に接続され
ている。また、保持・反転手段付きフリップフロップ8
01、803〜805のスキャンシフト制御端子SC
は、ネット807に接続されている。
【0044】上記の構成により、保持・反転手段付きフ
リップフロップ801はネット807の値が”L”であ
る場合に信号入力215を取り込む。ネット807の値
が”H”の場合は、ネット812の値が”L”であれば
ネット214の値を取り込み、”H”であれがネット2
14の反転値を取り込む。また、保持・反転手段付きフ
リップフロップ803〜805はネット807の状態
が”L”である場合に、それぞれの信号入力208、2
11、又は213の値を取り込み、ネット807の状態
が”H”であり、かつ、ネット809の値が”L”であ
る場合は、ネット210、212、又は214の値を取
り込み、ネット807の状態が”H”であり、かつ、ネ
ット809の値が”H”である場合は、ネット210、
212、又は214の反転値を取り込む。
【0045】スキャン付きフリップフロップ306の出
力端子Qはネット802に接続され、ネット802はN
ORゲート808の一方の入力端子、インバータ810
の入力端子、及びORゲート806の一方の入力端子に
接続されている。NORゲート808の他方の入力端子
及びORゲート806の他方の入力端子はスキャンシフ
ト制御信号207に接続されている。インバータ810
の出力はNORゲート811の一方の入力端子に接続さ
れ、NORゲート811の他方の入力端子もスキャンシ
フト制御信号207に接続されている。ORゲート80
6の出力はネット807に、NORゲート808の出力
はネット809に、NORゲート811の出力はネット
812に、それぞれ接続されている。
【0046】以上のような構成により、スキャンシフト
制御信号207と制御手段であるスキャン付きフリップ
フロップ306の出力値とにより、保持・反転手段付き
フリップフロップ801、803〜805に取り込まれ
る値を制御することができる。
【0047】図9の回路で遅延故障を検出する場合のパ
ターン例を図10に示す。図10において、クロック信
号206の1サイクル目にスキャンシフト制御信号20
7とスキャン入力209を”H”にする。その結果、ネ
ット807の値が”H”、ネット809とネット812
の値が”L”となり、スキャンシフト経路が活性化さ
れ、かつ非反転状態となるので、次の2サイクル目にネ
ット210の値が”H”となる。更に2サイクル目もス
キャンシフト制御信号207とスキャン入力209を”
H”とすると、次の3サイクル目にネット210と21
2の値は”H”となる。続けて3サイクル目もスキャン
シフト制御信号207とスキャン入力209を”H”と
すると、次の4サイクル目にネット210、212、2
14の値は”H”となる。4サイクル目もスキャンシフ
ト制御信号207とスキャン入力209を”H”とする
と、次の5サイクル目にネット210、212、21
4、216の値は”H”となる。
【0048】更に、5サイクル目もスキャンシフト制御
信号207とスキャン入力209を”H”とすると、次
の6サイクル目にネット210、212、214、21
6、及び信号出力217の値は”H”となり、被検出経
路の初期化が完了する。更に、制御手段であるスキャン
付きフリップフロップ306に制御信号を与えるため、
6サイクル目もスキャンシフト制御信号207とスキャ
ン入力209を”H”とすると、7サイクル目には初期
状態を保持した状態でネット802が”H”となる。
【0049】遅延故障を検出するため、7サイクル目に
は、スキャンシフト制御信号207とスキャン入力20
9を”L”とする。ネット802が”H”であり、か
つ、スキャンシフト制御信号207が”L”となると、
NORゲート808の2つの入力が”H”及び”L”と
なるので、NORゲート808のネット809の値が”
L”となる。また、NORゲート811の2つの入力が
共に”L”となるので、ネット812の値が”H”とな
る。
【0050】これにより、クロック信号206の次の8
サイクル目の立ち上がりエッジで、ネット214の”
H”の反転値が保持・反転手段付きフリップフロップ8
01に取り込まれ、ネット216の状態反転が起こり”
L”となる。この時、保持・反転手段付きフリップフロ
ップ803〜805はネット807が”H”であり、か
つ、ネット809が”L”である場合であるので、出力
の”H”状態が保持される。被検出経路の最終出力はネ
ット223を通じてスキャン付きフリップフロップ20
5の通常信号入力端子Dに到達し、クロック信号206
の次の9サイクル目の立ち上がりエッジで取り込まれ、
信号出力217として出力される。その値が”L”であ
れば遅延故障が無いことが分かり、”H”であれば、遅
延故障が発生していることが分かる。つまり、クロック
信号206の8サイクル目の立ち上がりエッジと9サイ
クル目の立ち上がりエッジの時間差を目標とする遅延時
間に設定することにより、被検出経路に目標遅延時間を
超える遅延故障が発生しているか否かを判別することが
できる。
【0051】なお、説明の簡便化のため、本実施形態は
集積回路の一部分に本発明を適用した例であるが、他の
部分の遅延故障についても同様の方法で検査のための反
転手段、初期値保持手段、制御手段を付加することによ
り並列に検出することができる。
【0052】
【発明の効果】以上のように、本発明は静的遅延シミュ
レーションの結果から、被遅延故障検出経路を選択する
と共に、その経路の初期値情報と状態反転させるべき始
点情報を抽出する。次に、論理故障検出に用いられるス
キャン経路を利用して初期状態を与え、遅延故障を検出
するために状態変化、すなわち信号反転を発生させるフ
リップフロップに対して反転手段を付加することによ
り、真のクリティカル経路における遅延故障をLSIの
各部において並列に判別することができる。更に、本発
明においては静的遅延シミュレーションにより、遅延故
障の起こりやすい経路を抽出し、重点的に検査すること
により、回路規模及びテストパターンの増大を抑えるこ
とができる。
【0053】また本発明の遅延故障検出方法によれば、
レイアウトから得られる実配線容量を利用して、真のク
リティカル経路を判別することができる。更に、静的遅
延シミュレーションの結果から、時間余裕度のリストを
作成し、その余裕度の少ないものを被検出経路として選
択することにより回路規模及びテストパターンの増大を
抑えることが可能である。
【0054】また、反転手段を制御する制御信号をスキ
ャンシフトにより与えることによって、並列かつ任意の
フリップフロップの状態反転の制御を実現できる。更
に、反転手段の構成を最小とし、回路規模の増加を抑え
ることができる。また、本発明の反転手段及び初期値保
持手段はスキャン経路に処理を施すのみであり、通常経
路に与える遅延等の発生を防ぐことができる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る遅延故障検出方法を示
すフローチャート
【図2】被遅延故障検出経路を含む回路を示す図
【図3】図2の回路に対して遅延故障検出用の手段を付
加した回路を示す図
【図4】図3の回路に対するテストパターンを示す図
【図5】反転制御手段の一例を示す図
【図6】初期値保持手段の一例を示す図
【図7】反転制御手段の一例を示す図
【図8】保持・反転手段の一例を示す図
【図9】保持・反転手段を用いた場合の遅延故障検出用
の手段を付加した回路を示す図
【図10】図9の回路に対するテストパターンを示す図
【符号の説明】
101 ネットリスト 102 スキャン化ステップ 103 レイアウトステップ 104 実配線容量抽出ステップ 105 静的実配線容量シミュレーションステップ 106 余裕度リスト生成ステップ 107 しきい値 108 被検出経路選択ステップ 109 始点情報抽出ステップ 110 初期値情報抽出ステップ 111 反転手段及び制御手段挿入ステップ 112 再レイアウトステップ 113 経路テストパターン生成ステップ 114 テストパターン合成ステップ 115 遅延故障検出用パターン 201〜205 スキャン付きフリップフロップ 206 クロック信号 207 スキャンシフト制御信号 301 反転手段付きフリップフロップ 303〜305 保持手段付きフリップフロップ 306 スキャン付きフリップフロップ 400 フリップフロップ 403,407 セレクタ 411 インバータ 500 フリップフロップ 503,507 セレクタ 600 フリップフロップ 603,607 セレクタ 611 インバータ 612 ORゲート 700 フリップフロップ 703,707 セレクタ 709 インバータ 801,803,804,805 保持・反転手段付き
フリップフロップ 806 ORゲート 807 インバータ

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 フリップフロップをスキャン化したネッ
    トリストを生成する第1ステップと、 前記ネットリストに対して静的遅延シミュレーションを
    実施して遅延故障を発生させやすい経路を抽出する第2
    ステップと、 前記経路の始点となるフリップフロップ又は外部入力信
    号の情報と、前記経路が遅延故障を発生させやすい場合
    の前記経路の初期値情報とを抽出する第3ステップと、 前記始点となるフリップフロップの状態を反転させる反
    転手段とその制御手段、及び初期値保持手段を挿入する
    第4ステップと、 前記外部入力信号情報と前記初期値情報とに基づいて、
    前記初期値をスキャン経路を通じて設定した後、前記制
    御手段を制御する信号を与え、被検出経路の状態変化を
    発生させて遅延故障検出を行う第5ステップとを備えて
    いる集積回路の遅延故障検出方法。
  2. 【請求項2】 前記第2ステップにおいて、前記ネット
    リストに基づくレイアウトを行った結果に基づいて静的
    実配線遅延シミュレーションを行う請求項1記載の集積
    回路の遅延故障検出方法。
  3. 【請求項3】 前記遅延故障を発生させやすい経路を選
    択する際に、演算時間の余裕度のリストを生成し、前記
    余裕度が設定値より少ない経路を遅延故障を発生させや
    すい経路として選択する請求項1又は2記載の集積回路
    の遅延故障検出方法。
  4. 【請求項4】 前記制御手段をスキャン化し、その制御
    信号をスキャン経路を通じて与える請求項1又は2記載
    の集積回路の遅延故障検出方法。
  5. 【請求項5】 前記反転手段が、スキャン化フリップフ
    ロップの出力信号の反転信号又は非スキャン入力信号を
    選択信号にしたがって選択するように構成されている請
    求項1又は2記載の集積回路の遅延故障検出方法。
  6. 【請求項6】 前記反転手段が、スキャン化フリップフ
    ロップの出力信号の反転信号又はスキャン入力信号を選
    択信号にしたがって選択するように構成されている請求
    項1又は2記載の集積回路の遅延故障検出方法。
  7. 【請求項7】 前記反転手段及び初期値保持手段が、ス
    キャン経路上の前段のスキャン化フリップフロップの出
    力信号又はその反転信号を選択信号にしたがって選択す
    るように構成されている請求項1又は2記載の集積回路
    の遅延故障検出方法。
JP10021984A 1998-02-03 1998-02-03 集積回路の遅延故障検出方法 Pending JPH11219385A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10021984A JPH11219385A (ja) 1998-02-03 1998-02-03 集積回路の遅延故障検出方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10021984A JPH11219385A (ja) 1998-02-03 1998-02-03 集積回路の遅延故障検出方法

Publications (1)

Publication Number Publication Date
JPH11219385A true JPH11219385A (ja) 1999-08-10

Family

ID=12070301

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10021984A Pending JPH11219385A (ja) 1998-02-03 1998-02-03 集積回路の遅延故障検出方法

Country Status (1)

Country Link
JP (1) JPH11219385A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006084403A (ja) * 2004-09-17 2006-03-30 Nec Electronics Corp スキャンフリップフロップ回路とこれを用いたスキャンテスト回路およびテスト設計手法
JP2009205414A (ja) * 2008-02-27 2009-09-10 Nec Electronics Corp 半導体集積回路及びその設計方法並びに半導体集積回路設計装置
JP2009296548A (ja) * 2008-06-09 2009-12-17 Toshiba Corp 半導体集積回路装置
US7778790B2 (en) 2006-03-29 2010-08-17 Nec Electronics Corporation Semiconductor integrated circuit device and delay fault testing method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006084403A (ja) * 2004-09-17 2006-03-30 Nec Electronics Corp スキャンフリップフロップ回路とこれを用いたスキャンテスト回路およびテスト設計手法
JP4650928B2 (ja) * 2004-09-17 2011-03-16 ルネサスエレクトロニクス株式会社 スキャンフリップフロップ回路とこれを用いたスキャンテスト回路およびテスト設計手法
US7778790B2 (en) 2006-03-29 2010-08-17 Nec Electronics Corporation Semiconductor integrated circuit device and delay fault testing method
JP2009205414A (ja) * 2008-02-27 2009-09-10 Nec Electronics Corp 半導体集積回路及びその設計方法並びに半導体集積回路設計装置
JP2009296548A (ja) * 2008-06-09 2009-12-17 Toshiba Corp 半導体集積回路装置

Similar Documents

Publication Publication Date Title
JP3671948B2 (ja) 半導体集積回路とその試験方法
US6065145A (en) Method for testing path delay faults in sequential logic circuits
Ghosh-Dastidar et al. Adaptive techniques for improving delay fault diagnosis
US7778790B2 (en) Semiconductor integrated circuit device and delay fault testing method
JP2007205933A (ja) 半導体集積回路
US7461307B2 (en) System and method for improving transition delay fault coverage in delay fault tests through use of an enhanced scan flip-flop
JPH0694793A (ja) 信号遷移伝搬検出方法
US7213184B2 (en) Testing of modules operating with different characteristics of control signals using scan based techniques
JP2004110265A (ja) 半導体集積回路のテスト容易化方法
JP2005300308A (ja) 半導体集積回路
JPH11219385A (ja) 集積回路の遅延故障検出方法
US6427218B2 (en) Method of generating test pattern for semiconductor integrated circuit and method of testing the same
JP2005308500A (ja) 半導体集積回路装置及びテスト方法
JP2008292368A (ja) スキャンテストポイント回路、及び集積回路
JP6534592B2 (ja) スキャンテスト回路及びスキャンテスト装置
JP2001141785A (ja) スキャンパステスト用のフリップフロップ回路およびシミュレーション方法
JP5793978B2 (ja) 半導体装置
TWI643205B (zh) 記憶體儲存裝置、記憶體裝置及操作記憶體儲存裝置的方法
JP5383588B2 (ja) スキャンテスト回路、半導体集積回路
JP2001004710A (ja) スキャンテスト回路、自動テストパターン生成装置、スキャンテスト方法、スキャンテスト回路設計方法、自動テストパターン生成方法、スキャンテスト回路設計方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体および自動テストパターン生成方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
Cheng Test generation for delay faults in non-scan and partial scan sequential circuits
JP2011094986A (ja) 半導体集積回路、半導体集積回路設計方法、スキャンテストパタン生成方法及びそのプログラム
JP2004286549A (ja) スキャンテスト装置およびその設計方法
JPH11133120A (ja) 半導体デバイスのテストパターン生成方法および半導体デバイスのテストパターン生成プログラムを記録したコンピュータで読取り可能な記録媒体
JP2005180952A (ja) テスト回路、半導体集積回路及びその製造方法