JP2005180952A - テスト回路、半導体集積回路及びその製造方法 - Google Patents

Abstract

【課題】 非同期クロック方式を採用するＣＰＵの機能検証を実現しつつ、ＬＳＩテスタの機能検証パターンの開発労力を減少することができるテスト回路、半導体集積回路及びその製造方法を提供する。
【解決手段】 入力データ切換回路２１、観測用レジスタ２２０を有する出力データラッチ回路２２、クロック制御回路２３、ＣＰＵデータバス出力回路２４を備えたテスト回路２を、非同期クロック方式を採用するＣＰＵ１が搭載された半導体集積回路５に備える。ＣＰＵ１の機能検証時、観測用レジスタ２２０にＮＣＫにより機能検証データをラッチさせ、この後にＣＰＵ１に帰還させ、プログラムに基づき機能検証データを検証する。スキャンテスト時、ＣＰＵ１からのテストパス信号を観測用レジスタ２２０にＳＣＫでラッチさせ、スキャンテストが実行される。
【選択図】 図１

Description

本発明は、テスト回路、半導体集積回路及びその製造方法に関し、特に非同期クロック方式を採用する中央演算処理ユニット（以下、単に「ＣＰＵ」という。）の機能検証を実施するテスト回路、このテスト回路を備えた半導体集積回路及びこの半導体集積回路の製造方法に関する。

従来、図３に示すＣＰＵ１においては非同期クロック方式を採用し、このＣＰＵ１は大規模半導体集積回路（ＬＳＩ）に搭載されている（例えば、特許文献１参照）。ＣＰＵ１は互いに非同期クロック信号で動作するＣＰＵコア３０とペリフェラルブロック３１とを備えている。ＣＰＵコア３０とペリフェラルブロック３１との間は内部データバス３２を通して接続されている。

この種のＣＰＵ１においては、ＣＰＵ１に固有の命令セットプログラムを用い、ＣＰＵコア３０内部の内部レジスタに直接アクセスすることにより、機能検証を実施することが有効である。機能検証には、半導体集積回路の外部装置であるＬＳＩテスタが使用されている。

ところが、ＣＰＵ１は前述のように非同期クロック信号で動作しているので、内部遅延にばらつきが発生すると、ＣＰＵコア３０の回路動作とペリフェラルブロック３１の回路動作とのタイミングにずれを起こし易い。しかも、ＬＳＩテスタにおいて、回路動作のタイミングずれを避けるように、クロック信号や入力信号の入力タイミングを微妙に調整することは難しい。このような理由から、ＣＰＵ１の機能検証をタイムサイクルベースにおいて実施するＬＳＩテスタの検証機能パターン（テスト論理プログラム）の開発が技術的に難しかった。

そこで、非同期クロック方式を採用するＣＰＵ１の機能検証は以下の手法により実施されている。まず、ＣＰＵ１の外部から外部データバス３３を通してＣＰＵコア３０内部の命令メモリ３０Ａに命令プログラム３５を書き込む。命令プログラム３５は、機能動作を実行するプログラムと、この機能動作の結果を内部レジスタに格納しこの格納された結果と期待値とを比較して機能動作の良否の判定を行う検証動作を実行するプログラムとを含む。この命令プログラム３５は、外部データバス３３を通して、データ入力信号Ｄｉｎ、ライト信号Ｗ、チップセレクト信号ＣＳとして転送される。

次に、ＣＰＵコア３０において、命令メモリ３０Ａに格納された命令プログラム３５が実行され、機能動作が実施されると共に、この機能動作の結果の良否が検証動作により判定される。この判定結果は、最終判定結果として、ＣＰＵコア３０から内部データバス３２を通して汎用ポートレジスタ３６に出力される。汎用ポートレジスタ３６においては、判定結果を判定信号として外部端子３７に出力する。

外部端子３７に出力された判定信号は充分なタイミングマージンが確保された時点においてＬＳＩテスタにより観測され、ＣＰＵ１の機能検証結果を知ることができる。

このような機能検証手法を利用することにより、ＣＰＵ１は、ＣＰＵコア３０内部で作成された判定結果を、ＣＰＵコア３０とは非同期クロック信号で動作する汎用ポートレジスタ３６に一旦出力し、充分なタイミングマージンを確保した時点でＬＳＩテスタにより観測するようにしたので、回路動作にタイミングずれを生じた場合においても、ＬＳＩテスタ上では安定した機能検証を実現することができる。
特開２０００−８７３８０９号公報

しかしながら、上記ＣＰＵ１から同一チップセット内の他の半導体集積回路に例えばシリアル信号を送信する機能検証には、ＣＰＵ１に直接接続されたシリアル信号の送信専用の外部端子を観測しなければ、正常動作していることの機能検証にはならない。シリアル信号の送信専用の外部端子を観測した場合には、前述の機能検証手法を利用し、ＣＰＵ１内部の回路動作のタイミングずれを収束させることができない。結果的に、前述の機能検証手法を採用したとしても、送信専用の外部端子を直接観測しつつ、回路動作のタイミングのずれを収束させる必要があり、外部端子を観測するＬＳＩテスタの機能検証パターンの開発に多大な労力を要するという問題があった。

本発明は、かかる点に鑑みてなされたものであり、非同期クロック方式を採用するＣＰＵにおいて回路動作のタイミングのずれを収束しつつ機能検証を実現することができ、ＬＳＩテスタの機能検証パターンの開発労力を減少することができるテスト回路、半導体集積回路及びその製造方法を提供することを目的とする。

本発明のテスト回路は、ＣＰＵのアドレス空間にマッピングされた観測用レジスタを有する出力データラッチ回路と、前記ＣＰＵのノーマルパス端子と外部端子との接続を切り換え前記ノーマルパス端子から出力される第１の出力信号を前記観測用レジスタに出力する、又は前記ノーマルパス端子と前記ＣＰＵのテストパス信号端子とを切り換え前記テストパス信号端子から出力される第２の出力信号を前記観測用レジスタに出力する入力データ切換回路と、前記第１の出力信号をラッチさせる第１のクロック信号、前記第２の出力信号をラッチさせる前記第１のクロック信号とは異なる第２のクロック信号、前記ラッチを完了させるラッチ完了信号のいずれかを前記観測用レジスタに供給するクロック制御回路と、前記ラッチを完了した第１の出力信号をＣＰＵのデータバスに出力するＣＰＵデータバス出力回路とを備えた構成を採る。

この構成によれば、ＣＰＵの機能検証においては、入力データ切換回路によりＣＰＵのノーマルパス端子から出力される第１の出力信号を出力データラッチ回路の観測用レジスタに出力し、観測用レジスタにおいてはクロック制御回路から供給される第１のクロック信号により第１の出力信号をラッチし、クロック制御回路から供給されるラッチ完了信号により観測用レジスタにラッチされた第１の出力信号をＣＰＵデータバス出力回路を通してＣＰＵのデータバスに帰還させることができる。第１の出力信号は第１のクロック信号により同期して転送されているので、回路動作のタイミングのずれを収束し、ＣＰＵの第１の出力信号に基づく機能検証を実行することができる。一方、スキャンテストにおいては、入力データ切換回路によりＣＰＵのテストパス信号端子から出力される第２の出力信号は出力データラッチ回路の観測用レジスタに出力され、観測用レジスタにおいてはクロック制御回路から供給される第２のクロック信号により第２の出力信号をラッチすることができる。第２の出力信号は第２のクロック信号により同期して転送される。この観測レジスタにラッチされる第２の出力信号に基づき、テストパスの故障を観測することができる。

更に、ＣＰＵから外部端子に至る出力信号の経路途中、つまりＣＰＵから入力データ切換回路まで（外部端子に至る直前まで）の信号経路の情報を、第１の出力信号又は第２の出力信号に含めて機能検証又はスキャンテストを実行することができるので、テスタビリティを向上することができる。

本発明のテスト回路は、前記入力データ切換回路は、前記ノーマルパス端子又は前記テストパス信号端子とスキャンパス端子とを更に切り換え前記スキャンパス端子から出力される第３の出力信号を前記観測用レジスタに入力し、前記観測用レジスタは、更にスキャンチェーンに接続された構成を採る。

この構成によれば、出力データラッチ回路の観測用レジスタをスキャンテストにも使用することができる。

本発明の半導体集積回路は、ＣＰＵと、前記ＣＰＵのノーマルパス端子に接続された外部端子を配設する入出力回路と、前記ＣＰＵと前記入出力回路との間に配設されたテスト回路とを同一基板上に備え、前記テスト回路は、前記ＣＰＵのアドレス空間にマッピングされた観測用レジスタを有する出力データラッチ回路と、前記ＣＰＵのノーマルパス端子と前記外部端子との接続を切り換え前記ノーマルパス端子から出力される第１の出力信号を前記観測用レジスタに出力する、又は前記ノーマルパス端子と前記ＣＰＵのテストパス信号端子とを切り換え前記テストパス信号端子から出力される第２の出力信号を前記観測用レジスタに出力する入力データ切換回路と、前記第１の出力信号をラッチさせる第１のクロック信号、前記第２の出力信号をラッチさせる前記第１のクロック信号とは異なる第２のクロック信号、前記ラッチを完了させるラッチ完了信号のいずれかを前記観測用レジスタに供給するクロック制御回路と、前記ラッチを完了した第１の出力信号をＣＰＵのデータバスに出力するＣＰＵデータバス出力回路とを備えた構成を採る。

この構成によれば、前述のテスト回路で得られる作用効果と同様の作用効果が半導体集積回路において得られる。

本発明の半導体集積回路の製造方法は、ＣＰＵの命令メモリに前記ＣＰＵの機能検証プログラムを格納する工程と、前記機能検証プログラムを実行し、機能検証データを生成する工程と、前記ＣＰＵのアドレス空間にマッピングされた観測用レジスタに前記機能検証データをラッチする工程と、前記機能検証データのラッチを完了し、前記機能検証データを前記ＣＰＵのデータバスに出力する工程と、前記機能検証プログラムに基づき、前記データバスに出力された機能検証データを期待値と比較して良否を判定する工程とを備えた構成を採る。

この構成によれば、ＣＰＵにおいて生成され出力された機能検証データを観測用レジスタにラッチさせ、ラッチ完了信号により観測用レジスタのラッチを完了させ、観測用レジスタからＣＰＵに機能検証データを出力するようにしたので、ＣＰＵ内部において機能検証データと機能検証プログラムにより設定された期待値との比較判定を実行することができる。

本発明の半導体集積回路の製造方法は、前記機能検証データを前記ＣＰＵデータバスに出力する工程は、前記ＣＰＵで生成され出力された機能検証データを、外部端子において観測することなく、前記観測用レジスタを通じて前記ＣＰＵのデータバスに帰還させる工程である構成を採る。

この構成によれば、ＣＰＵの機能検証データを外部端子に出力することなく帰還させているので、外部端子において機能検証データを観測する必要がなくなる。

本発明によれば、非同期クロック方式を採用するＣＰＵにおいて回路動作のタイミングのずれを収束しつつ機能検証を実現することができ、ＬＳＩテスタの機能検証パターンの開発労力を減少することができるテスト回路、半導体集積回路及びその製造方法を提供することができる。

本発明の骨子は、非同期クロック方式を採用するＣＰＵの端子から出力された出力信号をこの出力信号に対応するクロック信号に基づきラッチさせ、このラッチさせた出力信号をＣＰＵに帰還させることにより、ＣＰＵ内部において出力信号の機能検証をプログラムにより実行することができる。

以下、本発明の一実施の形態について図面を参照して詳細に説明する。なお、本実施の形態の説明において、前述の図３に付した符号と同一符号を付した構成は同様の機能を有し、重複する部分の説明並びに図示は省略する。

図１に示すように、本発明の実施の形態に係るテスト回路２は、非同期クロック方式を採用するＣＰＵ１のアドレス空間にマッピングされた観測用レジスタ２２０を有する出力データラッチ回路２２と、ＣＰＵ１のノーマルパス信号端子１０２と外部端子３との接続を切り換えノーマルパス信号端子１０２から出力されるノーマルパス信号（第１の出力信号）ＮＰを観測用レジスタ２２０に出力する、又はノーマルパス端子１０２とＣＰＵ１のテストパス信号端子１０３〜１０５とを切り換えテストパス信号端子１０３〜１０５から出力されるテストパス信号（第２の出力信号）ＴＡ、ＴＢ、ＴＣを観測用レジスタ２２０に出力する入力データ切換回路２１と、ノーマルパス信号ＮＰをラッチさせるノーマルクロック信号（第１のクロック信号）ＮＣＫ、テストパス信号ＴＡ、ＴＢ及びＴＣをラッチさせる、ノーマルクロック信号ＮＣＫとは異なるスキャンクロック信号（第２のクロック信号）ＳＣＫ、ラッチを完了させるラッチ完了信号ＬＥのいずれかを観測用レジスタ２２０に供給するクロック制御回路２３と、ラッチを完了したノーマルパス信号ＮＰをＣＰＵのデータバス端子１０８に出力するＣＰＵデータバス出力回路２４とを備えている。

ＣＰＵ１は、図１には詳細に示していないが、前述の図３に示すＣＰＵコア３０、ペリフェラルブロック３１、内部データバス３２を少なくとも備えている。ＣＰＵ１には、スキャンパス信号ＳＰを出力するスキャンパス信号端子１０１、ノーマルパス信号ＮＰを出力するノーマルパス信号端子１０２、テストパス信号ＴＡを出力するテストパス信号端子１０３、テストパス信号ＴＢを出力するテストパス信号端子１０４、テストパス信号ＴＣを出力するテストパス信号端子１０５、ノーマルクロック信号ＮＣＫを出力するノーマルクロック信号端子１０６、ラッチ完了信号ＬＥを出力するラッチ完了信号端子１０７、内部データバスに接続されるデータバス端子１０８、ＣＰＵリード信号ＲＳが出力されるＣＰＵリード信号端子１０９が配設されている。ノーマルパス信号ＮＰ、ノーマルクロック信号ＮＣＫ、ラッチ完了信号ＬＥ、ＣＰＵリード信号ＲＳは、ＣＰＵコアの動作クロック信号と同一のクロック信号に同期した信号として生成されている。

テスト回路２には、ＣＰＵ１から出力される各種出力信号が入力される端子、具体的にはスキャンパス信号ＳＰを入力するスキャンパス信号端子２０１、ノーマルパス信号ＮＰを入力するノーマルパス信号端子２０２、テストパス信号ＴＡを入力するテストパス信号端子２０３、テストパス信号ＴＢを入力するテストパス信号端子２０４、テストパス信号ＴＣを入力するテストパス信号端子２０５、ノーマルクロック信号ＮＣＫを入力するノーマルクロック信号端子２０６、ラッチ完了信号ＬＥを入力するラッチ完了信号端子２０７、内部データバスに接続するためのデータバス端子２０８、ＣＰＵリード信号ＲＳを入力するＣＰＵリード信号端子２０９が配設されている。更に、テスト回路２には、スキャンチェーンに接続しスキャンチェーンを構築するためのスキャンチェーン端子２１２及び２１３、スキャンクロック信号ＳＣＫを入力するスキャンクロック信号端子２１０が配設されている。更に、テスト回路２には、ノーマルパス信号ＮＰを外部端子３（入出力回路４）に出力するノーマルパス信号端子２１５、出力信号イネーブル信号端子２１６が配設されている。また、テスト回路２には、外部端子３から信号が入力できるように、入力信号端子２１７及び入力信号イネーブル信号端子２１８が配設されている。

テスト回路２において、入力データ切換回路２１は、ノーマルパス信号端子２０２と２１５（外部端子３）との接続をノーマルパス信号端子２０２と観測用レジスタ２２０との接続に切り換え（又はその逆に切り換え）、ノーマルパス信号ＮＰを観測用レジスタ２２０に出力する。ここで、ＣＰＵ１のノーマルパス信号端子１０２からテスト回路２のノーマルパス信号端子２０２、入力データ切換回路２１のそれぞれを通して観測用レジスタ２２０に出力されるノーマルパス信号ＮＰは、ＣＰＵ１において機能検証プログラムにより生成された機能検証データである。

また、入力データ切換回路２１は、ノーマルパス信号端子２０２と観測用レジスタ２２０との接続をテストパス信号端子１０３〜１０５と観測用レジスタ２２０との接続に切り換え（又はその逆に切り換え）、テストパス信号ＴＡ〜ＴＣを観測用レジスタ２２０に出力する。更に、入力データ切換回路２１は、ノーマルパス信号端子２０２と観測用レジスタ２２０との接続をスキャンパス信号端子１０１と観測用レジスタ２２０との接続に切り換え（又はその逆に切り換え）、スキャンパス信号ＳＰを観測用レジスタ２２０に出力する。入力データ切換回路２１においては、このように端子の接続を切り換え、テストモードの切り換えを制御するために、テストモード信号及びスキャンモード信号が入力されるようになっている。

出力データラッチ回路２２は本実施の形態において観測用レジスタ２２０を主体として構成されている。観測用レジスタ２２０は、前述のように、ＣＰＵ１（ＣＰＵコア）の空きのアドレス空間にマッピングされ、ＣＰＵ１から認識できるようになっており、ＣＰＵ１から出力されたノーマルパス信号ＮＰ（機能検証データ）を一時的にラッチし、ＣＰＵ１からの指令に基づきこのラッチされたノーマルパス信号ＮＰを再度ＣＰＵ１に出力し帰還させるようになっている。観測用レジスタ２２０には、ノーマルパス信号ＮＰ、テストパス信号ＴＡ〜ＴＣ、スキャンパス信号ＳＰのいずれかが入力される入力信号端子Ｄ、観測用レジスタ２２０の動作を制御するノーマルクロック信号ＮＣＫ、ラッチ完了信号ＬＥ、スキャンクロック信号ＳＣＫのいずれかが入力される入力信号端子ＣＫ、ラッチ完了後にノーマルクロック信号ＮＣを出力する出力信号端子Ｑ、スキャンチェーンを構築するための入力信号端子ＤＴ及び出力信号端子ＮＱが配設されている。

クロック制御回路２３においては、ＣＰＵ１から出力されるノーマルクロック信号ＮＣＫ、ラッチ完了信号ＬＥのいずれかが入力され、この入力されたノーマルクロック信号ＮＣＫ、ラッチ完了信号ＬＥのいずれかを観測用レジスタ２２０に出力する。また、クロック制御回路２３にはスキャンクロック信号ＳＣＫ、スキャンモード信号が入力される。スキャンモード信号は、クロック制御回路２３の動作を制御し、ノーマルクロック信号ＮＣＫ（又はラッチ完了信号ＬＥ）か又はスキャンクロック信号ＳＣＫのいずれかを観測用レジスタ２２０に出力する。

ＣＰＵデータバス出力回路２４は出力データラッチ回路２２（観測用レジスタ２２０）から出力されたノーマルパス信号ＮＰ（機能検証データ）をＣＰＵ１の内部データバスに出力する。ＣＰＵデータバス出力回路２４にはＣＰＵ１からＣＰＵリード信号ＲＳが入力され、このＣＰＵリード信号ＲＳによりＣＰＵデータバス出力回路２４の動作が制御される。

外部端子３は入出力回路（Ｉ／Ｏセル）４に配設されている。この入出力回路４は、外部端子３に加えて、出力段回路４１及び入力段回路４２を備えている。出力段回路４１の動作は出力イネーブル信号ＯＥにより制御される。入力段回路４２の動作は入力イネーブル信号ＩＥにより制御される。テスト回路２のノーマルパス信号端子２１５から出力されたノーマルパス信号ＮＰは入出力回路４のノーマルパス信号端子４０１に入力され、このノーマルパス信号ＮＰは出力段回路４２を通して外部端子３に出力される。

入出力回路４は入力信号、出力信号、その他の制御信号に対応して規則的に複数個配設されている。テスト回路２は、基本的には入出力回路４の配置毎に、好ましくは入出力回路４に近接した領域に規則的に複数個配設されている。また、テスト回路２は、単独のセル（テスト回路ブロック）として構築されていてもよいし、入出力インターフェイス回路（入出力バッファ回路セル）の内部に構築されていてもよい。前述のＣＰＵ１、複数個のテスト回路２及び複数個の入出力回路４は１つの単結晶シリコン基板（半導体チップ）の主面に搭載され、これらの回路が搭載された単結晶シリコン基板は半導体集積回路５を構築する。

次に、非同期クロック方式を採用するＣＰＵ１のテスト回路２を使用した機能検証方法を含む、半導体集積回路５の製造方法を、図２を用いて説明する。

まず最初に、単結晶シリコン基板の主面にＣＰＵ１、テスト回路２及び入出力回路４が周知の半導体製造プロセスを利用して形成された、図１に示す半導体集積回路５を製造する（Ｓ１）。

次に、ＣＰＵ１のＣＰＵコア内に備えた命令メモリ（前述の図３参照。）に、機能動作及び検証動作を実行する機能検証プログラムを格納する（Ｓ２）。ＣＰＵ１は、この機能検証プログラムを実行し、ノーマルパス信号端子１０２からノーマルパス信号ＮＰを出力する（Ｓ３）。この出力されたノーマルパス信号ＮＰは機能検証プログラムにより生成された機能検証データである。

機能検証データは、外部端子３に出力される直前に、図１に示すテスト回路２のノーマルパス信号端子２０２を通して入力データ切換回路２１に入力される。この機能検証データは、入力データ切換回路２１に入力されたテストモード信号及びスキャンモード信号により選択され、出力データラッチ回路２２の観測用レジスタ２２０の入力信号端子Ｄに出力される。

一方、ＣＰＵ１から出力されるノーマルクロック信号ＮＣＫがクロック制御回路２３に入力される。クロック制御回路２３においては、スキャンモード信号により、ノーマルクロック信号ＮＣＫを観測用レジスタ２２０の入力信号端子ＣＫに出力する。ここで、ノーマルクロック信号ＮＣＫは機能検証時の動作対象となる回路ブロックの同期信号であり、機能検証データはノーマルクロック信号ＮＣＫに同期し、観測用レジスタ２２０においてラッチされる（Ｓ４）。

ＣＰＵ１からラッチ完了信号ＬＥがクロック制御回路２３に出力されると、このクロック制御回路２３はラッチ完了信号ＬＥを観測用レジスタ２２０の入力信号端子ＣＫに出力し、観測用レジスタ２２０においてノーマルパス信号ＮＰのラッチが完了する（Ｓ５）。ここで、ラッチ完了信号ＬＥは検証される動作に応じて割り当てられるようになっており、例えばシリアル送信動作の検証を完了させる場合にはシリアル送信完了信号となる。

ラッチが完了すると、観測用レジスタ２２０は機能検証データをＣＰＵデータバス出力回路２４に出力する（Ｓ６）。ＣＰＵデータバス出力回路２４は、ＣＰＵ１から出力されるＣＰＵリード信号ＲＳに基づき制御され、例えばＣＰＵリード信号ＲＳがハイレベルの時に、ＣＰＵ１の内部データバスに機能検証データが出力される（機能検証データがＣＰＵ１に帰還され取り込まれる。）。

ＣＰＵ１においては、内部データバスを通して帰還された機能検証データと、命令メモリに予め格納された機能検証プログラムに設定された期待値とを比較し、正常機能か否かの良否判定を実行する（Ｓ７）。良品と判定された半導体集積回路５は製品として選別され出荷され、不良品として判定された半導体集積回路５は取り除かれる（Ｓ８）。

ここで、テスト回路２においては、別途、スキャンテストを実施することができる。スキャンテストにおいては、まず最初に、ＣＰＵ１からテストパス信号ＴＡ〜ＴＣがテスト回路２の入力データ切換回路２１に出力される。入力データ切換回路２１において、テストパス信号ＴＡ〜ＴＣの入力の切り換えはテストモード信号及びスキャンモード信号により実行される。入力データ切換回路２１において、入力されたテストパス信号ＴＡ〜ＴＣは出力データラッチ回路２２の観測用レジスタ２２０に出力される。

そして、ＣＰＵ１からクロック制御回路２３にスキャンクロック信号ＳＣＫが出力され、クロック制御回路２３はスキャンクロック信号ＳＣＫを観測用レジスタ２２０に出力する。スキャンクロック信号ＳＣＫは、ノーマルクロック信号ＮＣＫに対して非同期クロック信号であり、スキャンテストの動作対象となる回路ブロックの同期信号である。観測用レジスタ２２０はスキャンクロック信号ＳＣＫに基づきテストパス信号ＴＡ〜ＴＣをラッチすることができる。そして、観測用レジスタ２２０はスキャンチェーンを構築しているので、観測用レジスタ２２０においてスキャンパス以外のテストパス信号ＴＡ〜ＴＣを観測し、テストパスの故障を観測することができる。

このように、本実施の形態によれば、入力データ切換回路２１によりＣＰＵ１のノーマルパス信号端子１０２から出力されるノーマルパス信号ＮＰ（機能検証データ）を出力データラッチ回路２２の観測用レジスタ２２０に出力し、観測用レジスタ２２０においてはクロック制御回路２３から供給されるノーマルクロック信号ＮＣＫにより機能検証データをラッチし、クロック制御回路２３から供給されるラッチ完了信号ＬＥにより観測用レジスタ２２０にラッチされた機能検証データをＣＰＵデータバス出力回路２４を通してＣＰＵ１のデータバスに帰還させることができる。従って、ＣＰＵ１の機能検証時、ＣＰＵ１内部において回路動作のタイミングのずれを収束しつつ、機能検証データに基づく機能検証を実行することができる。更に、入力データ切換回路２１によりＣＰＵ１のテストパス信号端子１０３〜１０５から出力されるテストパス信号ＴＡ〜ＴＣを出力データラッチ回路２２の観測用レジスタ２２０に出力し、観測用レジスタ２２０においてはクロック制御回路２３から供給されるスキャンクロック信号ＳＣＫによりテストパス信号ＴＡ〜ＴＣをラッチすることができる。従って、スキャンテスト時、スキャンクロック信号ＳＣＫにより観測用レジスタ２２０にラッチされたテストパス信号ＴＡ〜ＴＣをスキャンチェーンにより観測することにより、テストパスの故障を観測することができる。従って、ＣＰＵ１の機能検証、スキャンテスト等のテストが、外部端子３の観測を行うことなく、半導体集積回路５内部においてプログラムで実行できるので、外部端子３を観測するためのＬＳＩテスタの機能検証パターンの開発労力を減少することができる。

本発明に係るテスト回路、半導体集積回路及びその製造方法は、ＬＳＩテスタの機能検証パターンの開発労力を減少することができるという効果を有し、１つの半導体チップから構築される半導体集積回路（ＬＳＩ）だけに限らず、マザーボード、ドーターボード、ベビーボード等のプリント配線基板上に外部端子を有し、このプリント配線基板上に複数個の半導体集積回路（ＬＳＩ）を実装しシステム化された半導体集積回路（例えば、チップセット）に有効である。

本発明の一実施の形態に係る非同期クロック方式を採用するＣＰＵ、テスト回路及び入出力回路を搭載した半導体集積回路のブロック構成図 図１に示すテスト回路におけるＣＰＵの機能検証方法及び半導体集積回路の製造方法を説明するフローチャート 従来のＣＰＵのブロック図

符号の説明

１ ＣＰＵ
１０１、２０１ スキャンパス信号端子
１０２、２０２、２１５、４０１ ノーマルパス信号端子
１０３〜１０５、２０３〜２０５ テストパス信号端子
１０６、２０６ ノーマルクロック信号端子
１０７、２０７ ラッチ完了信号端子
１０８、２０８ データバス端子
１０９、２０９ ＣＰＵリード信号端子
２ テスト回路
２１０ スキャンクロック信号端子
２１２、２１３ スキャンチェーン端子
３ 外部端子
４ 入出力回路
４１ 出力段回路
４２ 入力段回路
２２ 出力データラッチ回路
２２０ 観測用レジスタ
２１ 入力データ切換回路
２３ クロック制御回路
２４ ＣＰＵデータバス出力回路

Claims (5)

1. ＣＰＵのアドレス空間にマッピングされた観測用レジスタを有する出力データラッチ回路と、
   前記ＣＰＵのノーマルパス端子と外部端子との接続を切り換え前記ノーマルパス端子から出力される第１の出力信号を前記観測用レジスタに出力する、又は前記ノーマルパス端子と前記ＣＰＵのテストパス信号端子とを切り換え前記テストパス信号端子から出力される第２の出力信号を前記観測用レジスタに出力する入力データ切換回路と、
   前記第１の出力信号をラッチさせる第１のクロック信号、前記第２の出力信号をラッチさせる前記第１のクロック信号とは異なる第２のクロック信号、前記ラッチを完了させるラッチ完了信号のいずれかを前記観測用レジスタに供給するクロック制御回路と、
   前記ラッチを完了した第１の出力信号をＣＰＵのデータバスに出力するＣＰＵデータバス出力回路と、
   を備えたことを特徴とするテスト回路。
2. 前記入力データ切換回路は、前記ノーマルパス端子又は前記テストパス信号端子とスキャンパス端子とを更に切り換え前記スキャンパス端子から出力される第３の出力信号を前記観測用レジスタに入力し、前記観測用レジスタは、更にスキャンチェーンに接続されていることを特徴とする請求項１記載のテスト回路。
3. ＣＰＵと、
   前記ＣＰＵのノーマルパス端子に接続された外部端子を配設する入出力回路と、
   前記ＣＰＵと前記入出力回路との間に配設されたテスト回路とを同一基板上に備え、
   前記テスト回路は、
   前記ＣＰＵのアドレス空間にマッピングされた観測用レジスタを有する出力データラッチ回路と、
   前記ＣＰＵのノーマルパス端子と前記外部端子との接続を切り換え前記ノーマルパス端子から出力される第１の出力信号を前記観測用レジスタに出力する、又は前記ノーマルパス端子と前記ＣＰＵのテストパス信号端子とを切り換え前記テストパス信号端子から出力される第２の出力信号を前記観測用レジスタに出力する入力データ切換回路と、
   前記第１の出力信号をラッチさせる第１のクロック信号、前記第２の出力信号をラッチさせる前記第１のクロック信号とは異なる第２のクロック信号、前記ラッチを完了させるラッチ完了信号のいずれかを前記観測用レジスタに供給するクロック制御回路と、
   前記ラッチを完了した第１の出力信号をＣＰＵのデータバスに出力するＣＰＵデータバス出力回路と、
   を備えたことを特徴とする半導体集積回路。
4. ＣＰＵの命令メモリに前記ＣＰＵの機能検証プログラムを格納する工程と、
   前記機能検証プログラムを実行し、機能検証データを生成する工程と、
   前記ＣＰＵのアドレス空間にマッピングされた観測用レジスタに前記機能検証データをラッチする工程と、
   前記機能検証データのラッチを完了し、前記機能検証データを前記ＣＰＵのデータバスに出力する工程と、
   前記機能検証プログラムに基づき、前記データバスに出力された機能検証データを期待値と比較して良否を判定する工程と、
   を備えたことを特徴とする半導体集積回路の製造方法。
5. 前記機能検証データを前記ＣＰＵデータバスに出力する工程は、前記ＣＰＵで生成され出力された機能検証データを、外部端子において観測することなく、前記観測用レジスタを通じて前記ＣＰＵのデータバスに帰還させる工程であることを特徴とする請求項４記載の半導体集積回路の製造方法。

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