JP5383588B2 - スキャンテスト回路、半導体集積回路 - Google Patents
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Description
図3に、スキャンテスト回路10のモード1におけるデータ遷移を示す。図3に示すように、モード1は、入力端子22から出力端子31へダイレクトにデータ遷移する動作と、入力端子22からの信号をスキャンレジスタ11に格納する動作を行うモードである。
図5に、スキャンテスト回路10のモード2におけるデータ遷移を示す。図5に示すように、モード2は、スキャンレジスタ11から出力端子31へ、スキャンレジスタ11に格納された値の反転値を遷移する動作と、モード1と同様に入力端子22からの信号をスキャンレジスタ11に格納する動作を行うモードである。
図7に、スキャンテスト回路10のモード3におけるデータ遷移を示す。図7に示すように、モード3は、スキャンレジスタ11に格納された値の反転値を再度スキャンレジスタ11にデータ遷移させる動作と、モード1と同様に入力端子22から出力端子31にダイレクトにデータ遷移する動作を行うモードである。
図9に、スキャンテスト回路10のモード4におけるデータ遷移を示す。図9に示すように、モード4は、スキャンレジスタ11に格納された値の反転値を再度スキャンレジスタ11にデータ遷移させる動作と、スキャンレジスタ11に格納された値(スキャンシフト動作により格納された値)の反転値を、出力端子31にデータ遷移する動作を行うモードである。
4 ORゲート
10 スキャンテスト回路
11 スキャンレジスタ
12 インバータ
13 第1セレクタ
14 第2セレクタ
21〜26 入力端子
31〜32 出力端子
Claims (4)
- 論理回路から出力された信号が入力される、スキャンチェーンを構成するスキャンレジスタと、
前記スキャンレジスタの後段に設けられ、前記スキャンレジスタからの出力信号を反転するインバータと、
前記スキャンレジスタの前段に設けられ、外部から入力される入力信号又は前記インバータから出力される信号のいずれかを選択する第1セレクタと、
前記インバータの後段に設けられ、前記入力信号又は前記インバータから出力される信号のいずれかを選択する第2セレクタと、
を備えるスキャンテスト回路。 - 前記入力信号は、論理値が1又は0の固定値であることを特徴とする請求項1に記載のスキャンテスト回路。
- 前記スキャンレジスタ、前記インバータ、前記第1セレクタ及び前記第2セレクタがマクロ化されハードマクロを構成し、
複数の前記ハードマクロが半導体集積回路のスキャンパスに配置されることを特徴とする請求項1に記載のスキャンテスト回路。 - 前記スキャンレジスタ、前記インバータ、前記第1セレクタ及び前記第2セレクタがハードマクロ化された請求項1に記載のスキャンテスト回路と、
複数のスキャンテスト回路が配置されるスキャンパスと、
を備える半導体集積回路。
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