JPH11195976A - 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法 - Google Patents
半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法Info
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Abstract
(57)【要約】
【課題】 MOSFETにより構成される半導体集積回路装置
において、 MOSFETのリーク電流による消費電力の増加
と動作速度の調和を好適に図った半導体集積回路装置を
提供することにある。 【解決手段】 半導体集積回路装置中の複数の信号経路
について、信号経路に沿って信号が伝わるディレイを鑑
み、ディレイに余裕のある経路においては、高しきい値
電圧のMOSFETにより構成し、逆に、ディレイに余裕のな
い経路においては、リーク電流は大きいが動作速度が速
いような低しきい値電圧のMOSFETにより構成することで
ある。
において、 MOSFETのリーク電流による消費電力の増加
と動作速度の調和を好適に図った半導体集積回路装置を
提供することにある。 【解決手段】 半導体集積回路装置中の複数の信号経路
について、信号経路に沿って信号が伝わるディレイを鑑
み、ディレイに余裕のある経路においては、高しきい値
電圧のMOSFETにより構成し、逆に、ディレイに余裕のな
い経路においては、リーク電流は大きいが動作速度が速
いような低しきい値電圧のMOSFETにより構成することで
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係わり、特に、高速かつ低電圧動作に好適な半導体
集積回路装置およびセルライブラリを記憶した記憶媒体
に関わる。
置に係わり、特に、高速かつ低電圧動作に好適な半導体
集積回路装置およびセルライブラリを記憶した記憶媒体
に関わる。
【０００２】
【従来の技術】現在製造されている半導体集積回路装置
においては、高集積度、低消費電力という特徴を持つMO
SFETが広く用いられている。MOSFETには、しきい値電圧
が存在し、このしきい値電圧によりFETのオン−オフの
特性が決まる。ドライブ能力を上げ、回路の動作速度を
向上させるためには、しきい値電圧を低く設定しなけれ
ばならない。
においては、高集積度、低消費電力という特徴を持つMO
SFETが広く用いられている。MOSFETには、しきい値電圧
が存在し、このしきい値電圧によりFETのオン−オフの
特性が決まる。ドライブ能力を上げ、回路の動作速度を
向上させるためには、しきい値電圧を低く設定しなけれ
ばならない。
【０００３】しかし、1993シンポジュウム オン ブイ
・エル・エス・アイ サーキットダイジェスト オブ
テクニカル ペーパーズ（1993年5月）第45頁から第46
頁（1993 Symposium on VLSI Circuits Digest of Tech
nical Papers, pp45-46(May 1993)）に述べられている
ように、しきい値伝あるをあまり低く設定すると、MOSF
ETのサブスレッショルド特性（テーリング特性）によっ
て、FETを完全にオフすることができなくなり、サブス
レッショルドリーク電流（以下リーク電流）が増大し、
半導体集積回路の消費電力が非常に大きくなるという問
題がある。
・エル・エス・アイ サーキットダイジェスト オブ
テクニカル ペーパーズ（1993年5月）第45頁から第46
頁（1993 Symposium on VLSI Circuits Digest of Tech
nical Papers, pp45-46(May 1993)）に述べられている
ように、しきい値伝あるをあまり低く設定すると、MOSF
ETのサブスレッショルド特性（テーリング特性）によっ
て、FETを完全にオフすることができなくなり、サブス
レッショルドリーク電流（以下リーク電流）が増大し、
半導体集積回路の消費電力が非常に大きくなるという問
題がある。
【０００４】一般に、MOSFETのしきい値電圧を高くする
ためには、ゲート酸化膜厚を高くしたり、ゲート酸化膜
下の不純物濃度を高くする方法がとられている。つまり
MOSFETにより構成される半導体集積回路装置を設計する
際には、所望する動作周波数と消費電力を勘案し、MOSF
ETのしきい値電圧を決定し、半導体製造プロセス条件が
決定されている。
ためには、ゲート酸化膜厚を高くしたり、ゲート酸化膜
下の不純物濃度を高くする方法がとられている。つまり
MOSFETにより構成される半導体集積回路装置を設計する
際には、所望する動作周波数と消費電力を勘案し、MOSF
ETのしきい値電圧を決定し、半導体製造プロセス条件が
決定されている。
【０００５】半導体集積回路装置中のMOSFETのしきい値
電圧を、一律一定の値に設定することが通常行われてい
るが、近年の発明によれば、また、1996 アイ・イー・
イー・イー インターナショナル ソリッドステイト
サーキット カンファレンスダイジェスト オブ テ
クニカル ペーパーズ（1996年）第166頁から第167頁(I
EEE International Solid State Circuits Conference
Digest of Technical Papers, pp.166-167, 1996)にあ
るように、スタンバイ時や動作時等の動作状態に応じ
て、基板バイアス電圧値を変化させMOSFETのしきい値電
圧をコントロールすることを可能とする半導体集積回路
が提案されている。
電圧を、一律一定の値に設定することが通常行われてい
るが、近年の発明によれば、また、1996 アイ・イー・
イー・イー インターナショナル ソリッドステイト
サーキット カンファレンスダイジェスト オブ テ
クニカル ペーパーズ（1996年）第166頁から第167頁(I
EEE International Solid State Circuits Conference
Digest of Technical Papers, pp.166-167, 1996)にあ
るように、スタンバイ時や動作時等の動作状態に応じ
て、基板バイアス電圧値を変化させMOSFETのしきい値電
圧をコントロールすることを可能とする半導体集積回路
が提案されている。
【０００６】特開平8-274620では、半導体集積回路を複
数の機能ブロックで構成する場合に、機能ブロックごと
に、独立に基板バイアス電圧値を変化させ高速性が重視
されるブロックは低しきい値電圧のMOSFETにし、そうで
ないブロックは高しきい値電圧のMOSFETとして動作させ
ることも提案されている。
数の機能ブロックで構成する場合に、機能ブロックごと
に、独立に基板バイアス電圧値を変化させ高速性が重視
されるブロックは低しきい値電圧のMOSFETにし、そうで
ないブロックは高しきい値電圧のMOSFETとして動作させ
ることも提案されている。
【０００７】また、アイ・イー・イー・イー ジャーナ
ル オブ ソリッドステイト サーキット、VOL30、NO8
（1995年8月）第847頁から第854頁(IEEE JOURNAL OF SO
LID-STATE CIRCUIT, VOL30, NO8, AUGUST 1995)によれ
ば、電源供給線と擬似電源供給線を設け、これらの間に
スイッチングMOSFETを配し、主回路には、擬似電源供給
線から電源を供給する構成をとり、スタンバイ時には、
上記スイッチングMOSFETをOFFし、主回路に電源を供給
しないことにより、低消費電力化を実現する提案がなさ
れている。ここで、上記スイッチングMOSFETは、動作時
にはスイッチング動作をせずONの状態を保つために、主
回路を構成するMOSFETと比べ、高しきい値電圧にしてお
くことが提案されている。
ル オブ ソリッドステイト サーキット、VOL30、NO8
（1995年8月）第847頁から第854頁(IEEE JOURNAL OF SO
LID-STATE CIRCUIT, VOL30, NO8, AUGUST 1995)によれ
ば、電源供給線と擬似電源供給線を設け、これらの間に
スイッチングMOSFETを配し、主回路には、擬似電源供給
線から電源を供給する構成をとり、スタンバイ時には、
上記スイッチングMOSFETをOFFし、主回路に電源を供給
しないことにより、低消費電力化を実現する提案がなさ
れている。ここで、上記スイッチングMOSFETは、動作時
にはスイッチング動作をせずONの状態を保つために、主
回路を構成するMOSFETと比べ、高しきい値電圧にしてお
くことが提案されている。
【０００８】
【発明が解決しようとする課題】上述したように、上記
従来技術においてはスタンバイ時やアクティブ動作時等
の動作状態に応じて、基板バイアス電圧値を変化させMO
SFETのしきい値電圧をコントロールしたり、機能ブロッ
クごとに、独立に基板バイアス電圧値を変化させ高速性
が重視されるブロックは低しきい値電圧のMOSFETにし、
そうでないブロックは高しきい値電圧のMOSFETとして動
作させることが提案されている。さらには、動作時にス
イッチング速度が要求されない特別なMOSFETのしきい値
電圧を高くすることが提案されている。ところが、スタ
ンバイ時に一律にしきい値電圧を上げて、アクティブ動
作時には、一律にしきい値電圧を下げる方法では、アク
ティブ動作時に高速に動作させるためには、リーク電流
による消費電力の増加を避けることができない。また、
実際には、同一の機能ブロックにおいてでさえも、機能
ブロックを構成する個々の論理ゲートによっては、必要
な動作速度が異なる場合が存在することが発明者らの検
討により判明した。
従来技術においてはスタンバイ時やアクティブ動作時等
の動作状態に応じて、基板バイアス電圧値を変化させMO
SFETのしきい値電圧をコントロールしたり、機能ブロッ
クごとに、独立に基板バイアス電圧値を変化させ高速性
が重視されるブロックは低しきい値電圧のMOSFETにし、
そうでないブロックは高しきい値電圧のMOSFETとして動
作させることが提案されている。さらには、動作時にス
イッチング速度が要求されない特別なMOSFETのしきい値
電圧を高くすることが提案されている。ところが、スタ
ンバイ時に一律にしきい値電圧を上げて、アクティブ動
作時には、一律にしきい値電圧を下げる方法では、アク
ティブ動作時に高速に動作させるためには、リーク電流
による消費電力の増加を避けることができない。また、
実際には、同一の機能ブロックにおいてでさえも、機能
ブロックを構成する個々の論理ゲートによっては、必要
な動作速度が異なる場合が存在することが発明者らの検
討により判明した。
【０００９】図11は、100MHzで動作する半導体集積回路
におけるフリップフロップ間の経路のディレイ値の度数
分布を示したものである。横軸は経路のディレイ値、縦
軸はそのディレイ値をもつ経路の度数を示している。10
0MHzで動作するためには、図中の(1)の分布のように、
全経路がディレイ値10nsecより小さい値に分布している
必要がある。この半導体集積回路の動作速度を125MHzに
したい場合には、全経路がディレイ値8nsecより小さい
値に分布している必要が生じる。そのために、従来の技
術によれば、プロセス条件を変える、または、基板バイ
アス電源を変えることにより、回路を構成するMOSFETの
しきい値電圧を一律低くしていた。
におけるフリップフロップ間の経路のディレイ値の度数
分布を示したものである。横軸は経路のディレイ値、縦
軸はそのディレイ値をもつ経路の度数を示している。10
0MHzで動作するためには、図中の(1)の分布のように、
全経路がディレイ値10nsecより小さい値に分布している
必要がある。この半導体集積回路の動作速度を125MHzに
したい場合には、全経路がディレイ値8nsecより小さい
値に分布している必要が生じる。そのために、従来の技
術によれば、プロセス条件を変える、または、基板バイ
アス電源を変えることにより、回路を構成するMOSFETの
しきい値電圧を一律低くしていた。
【００１０】その結果、例えば、図１１中の(2)の分布
のように変化する。しかし、この時には、リーク電流に
よる消費電力が増大し、要求される消費電力の条件を満
足しなくなる場合がある。また、逆に、消費電力をもっ
と低くしたい場合には、従来の技術によれば、プロセス
条件を変える、または、基板バイアス電源を変えること
により、回路を構成するMOSFETのしきい値電圧を一律高
くしていた。その結果、例えば、図中の(3)分布のよう
に変化する。つまり、回路の動作速度が低下し、100MHz
は実現できなくなってしまう。
のように変化する。しかし、この時には、リーク電流に
よる消費電力が増大し、要求される消費電力の条件を満
足しなくなる場合がある。また、逆に、消費電力をもっ
と低くしたい場合には、従来の技術によれば、プロセス
条件を変える、または、基板バイアス電源を変えること
により、回路を構成するMOSFETのしきい値電圧を一律高
くしていた。その結果、例えば、図中の(3)分布のよう
に変化する。つまり、回路の動作速度が低下し、100MHz
は実現できなくなってしまう。
【００１１】そこで、動作速度を重視するか、消費電力
を重視するかを決めて、どちらかを妥協せざるを得なか
った。本発明の課題は、上記したような従来技術の問題
点を解決することにある。すなわち、MOSFETにより構成
される半導体集積回路装置において、 リーク電流によ
る消費電力の増加と動作速度の調和を好適にはかり、ア
クティブ動作時のMOSFETのリーク電流による消費電力の
増加を抑えかつ高速に動作可能な半導体集積回路装置を
提供することにある。
を重視するかを決めて、どちらかを妥協せざるを得なか
った。本発明の課題は、上記したような従来技術の問題
点を解決することにある。すなわち、MOSFETにより構成
される半導体集積回路装置において、 リーク電流によ
る消費電力の増加と動作速度の調和を好適にはかり、ア
クティブ動作時のMOSFETのリーク電流による消費電力の
増加を抑えかつ高速に動作可能な半導体集積回路装置を
提供することにある。
【００１２】さらには、リーク電流による消費電力の増
加と動作速度の調和を好適に設計するために必要なセル
ライブラリを格納した記憶媒体を提供することにある。
加と動作速度の調和を好適に設計するために必要なセル
ライブラリを格納した記憶媒体を提供することにある。
【００１３】さらには、リーク電流による消費電力の増
加と動作速度の調和を好適に設計するための半導体集積
回路の設計方法を提供することにある。
加と動作速度の調和を好適に設計するための半導体集積
回路の設計方法を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
の本発明の骨子は、ある一定の動作状態、例えば、高速
動作を要求されるアクティブ動作状態において、同一の
機能ブロックにおいてでさえも、しきい値電圧の異なる
MOSFETにより半導体集積回路装置を構成する点にある。
の本発明の骨子は、ある一定の動作状態、例えば、高速
動作を要求されるアクティブ動作状態において、同一の
機能ブロックにおいてでさえも、しきい値電圧の異なる
MOSFETにより半導体集積回路装置を構成する点にある。
【００１５】詳しく述べると、本発明の半導体集積回路
装置の第1の特徴は、半導体集積回路装置中の複数の信
号経路について、各々の信号経路に沿って信号が伝わる
時間すなわちディレイを鑑み、要求される動作周波数を
満足するために、ディレイに余裕のある経路において
は、動作速度は遅いがリーク電流が小さいような高しき
い値電圧のMOSFETにより構成し、逆に、ディレイに余裕
のない経路においては、リーク電流は大きいが動作速度
が速いような低しきい値電圧のMOSFETにより構成するこ
とである。
装置の第1の特徴は、半導体集積回路装置中の複数の信
号経路について、各々の信号経路に沿って信号が伝わる
時間すなわちディレイを鑑み、要求される動作周波数を
満足するために、ディレイに余裕のある経路において
は、動作速度は遅いがリーク電流が小さいような高しき
い値電圧のMOSFETにより構成し、逆に、ディレイに余裕
のない経路においては、リーク電流は大きいが動作速度
が速いような低しきい値電圧のMOSFETにより構成するこ
とである。
【００１６】また、本発明の半導体装置の第2の特徴
は、半導体集積回路装置中のある信号経路を高しきい値
電圧のMOSFETのみで構成すると、その経路のディレイが
大きくなり要求される動作周波数を満足することができ
ず、低しきい値のMOSFETのみで構成すると、逆にディレ
イに余裕が生じ、無駄にリーク電流による消費電力を増
加させる場合に、信号経路にそって、低しきい値のMOSF
ETと高しきい値電圧のMOSFETを適宜混在させ、要求され
る動作周波数を満たすディレイを確保しつつ、リーク電
流を最小限に抑えることである。
は、半導体集積回路装置中のある信号経路を高しきい値
電圧のMOSFETのみで構成すると、その経路のディレイが
大きくなり要求される動作周波数を満足することができ
ず、低しきい値のMOSFETのみで構成すると、逆にディレ
イに余裕が生じ、無駄にリーク電流による消費電力を増
加させる場合に、信号経路にそって、低しきい値のMOSF
ETと高しきい値電圧のMOSFETを適宜混在させ、要求され
る動作周波数を満たすディレイを確保しつつ、リーク電
流を最小限に抑えることである。
【００１７】さらに、本発明の半導体装置の第3の特徴
は、半導体集積回路装置中の1つの始点ノードからの信
号経路が、あるノードで分岐して複数のノードへ至る信
号経路において、前記したように、低しきい値のMOSFET
と高しきい値電圧のMOSFETを適宜混在させる場合、低し
きい値のMOSFETの使用を最小限にするために、始点ノー
ドから分岐ノードまでの経路に低しきい値のMOSFETを多
く使用することである。また、複数の始点ノードからの
信号経路が、あるノードで合流し、1つの終点ノードに
至る経路に対して、前記したように、低しきい値のMOSF
ETと高しきい値電圧のMOSFETを適宜混在させる場合、低
しきい値のMOSFETの使用を最小限にするために、合流ノ
ードから終点ノードまでの経路に低しきい値のMOSFETを
多く使用することである。
は、半導体集積回路装置中の1つの始点ノードからの信
号経路が、あるノードで分岐して複数のノードへ至る信
号経路において、前記したように、低しきい値のMOSFET
と高しきい値電圧のMOSFETを適宜混在させる場合、低し
きい値のMOSFETの使用を最小限にするために、始点ノー
ドから分岐ノードまでの経路に低しきい値のMOSFETを多
く使用することである。また、複数の始点ノードからの
信号経路が、あるノードで合流し、1つの終点ノードに
至る経路に対して、前記したように、低しきい値のMOSF
ETと高しきい値電圧のMOSFETを適宜混在させる場合、低
しきい値のMOSFETの使用を最小限にするために、合流ノ
ードから終点ノードまでの経路に低しきい値のMOSFETを
多く使用することである。
【００１８】さらに、本発明において、しきい値電圧の
異なるMOSFETにより半導体集積回路を構成するための第
1の手段は前記MOSFETのゲート酸化膜下の半導体基板の
不純物濃度を変えることであり、第2の手段は前記MOSFE
Tの基板に供給するバイアス電圧値を変えることであ
り、第3の手段は前記MOSFETのゲート酸化膜厚寸法を変
えることであり、第4の手段は前記MOSFETのゲート長を
変えることである。
異なるMOSFETにより半導体集積回路を構成するための第
1の手段は前記MOSFETのゲート酸化膜下の半導体基板の
不純物濃度を変えることであり、第2の手段は前記MOSFE
Tの基板に供給するバイアス電圧値を変えることであ
り、第3の手段は前記MOSFETのゲート酸化膜厚寸法を変
えることであり、第4の手段は前記MOSFETのゲート長を
変えることである。
【００１９】さらに、上記した4つの手段を組み合わせ
ることにより、しきい値電圧の異なるMOSFETを構成する
ことを特徴とする。
ることにより、しきい値電圧の異なるMOSFETを構成する
ことを特徴とする。
【００２０】さらに、上記した、しきい値電圧の異なる
MOSFETを構成する第2の手段において、基板に供給する
バイアス電圧値を変えるために、互いに絶縁された複数
の島状のウェル領域を構成し、前記しきい値電圧が異な
るMOSFETは異なるウェル領域上に配置されることを特徴
とすることである。
MOSFETを構成する第2の手段において、基板に供給する
バイアス電圧値を変えるために、互いに絶縁された複数
の島状のウェル領域を構成し、前記しきい値電圧が異な
るMOSFETは異なるウェル領域上に配置されることを特徴
とすることである。
【００２１】さらに、上記したように、しきい値電圧が
異なるMOSFETを異なるウェル領域上に構成するために、
論理ゲートを1次元の列状に配置し、複数の列を列と直
交方向に並べることにより、論理ゲートを2次元的に配
置し、同一のしきい値電圧のMOSFETにより構成される論
理ゲートを、同一の列上に配置し、列に沿った同一のウ
ェル領域上に同じしきい値電圧のMOSFET構成し、列と同
方向の配線によりバイアス電源を供給することを特徴と
することである。
異なるMOSFETを異なるウェル領域上に構成するために、
論理ゲートを1次元の列状に配置し、複数の列を列と直
交方向に並べることにより、論理ゲートを2次元的に配
置し、同一のしきい値電圧のMOSFETにより構成される論
理ゲートを、同一の列上に配置し、列に沿った同一のウ
ェル領域上に同じしきい値電圧のMOSFET構成し、列と同
方向の配線によりバイアス電源を供給することを特徴と
することである。
【００２２】さらに、上記したように、同一のしきい値
電圧のMOSFETにより構成される論理ゲートを、同一の列
上に配置し、列に沿った同一のウェル領域上に構成する
さいに、隣接する複数の列の論理ゲートが同一のしきい
値電圧のMOSFETにより構成される場合、前記複数の列に
渡りウェル領域を共有することを特徴とすることであ
る。
電圧のMOSFETにより構成される論理ゲートを、同一の列
上に配置し、列に沿った同一のウェル領域上に構成する
さいに、隣接する複数の列の論理ゲートが同一のしきい
値電圧のMOSFETにより構成される場合、前記複数の列に
渡りウェル領域を共有することを特徴とすることであ
る。
【００２３】さらに、上記したような半導体集積回路装
置を設計するために使用するセルライブラリを記憶した
記憶媒体は、 同一の機能と同一の外形をもち、しきい
値電圧の異なるMOSFETにより構成されたことにより、デ
ィレイおよび消費電力が異なった少なくとも2種類以上
のセルが登録されていることを特徴とすることである。
置を設計するために使用するセルライブラリを記憶した
記憶媒体は、 同一の機能と同一の外形をもち、しきい
値電圧の異なるMOSFETにより構成されたことにより、デ
ィレイおよび消費電力が異なった少なくとも2種類以上
のセルが登録されていることを特徴とすることである。
【００２４】さらに、上記したような半導体集積回路装
置を設計するための設計方法は、上述したセルライブラ
リを記憶した記憶媒体を用い、信号経路のディレイを計
算するステップと、上記信号経路のディレイを計算する
ステップによる計算結果を用い、同一の機能と同一の形
状をもち、しきい値電圧の異なるスイッチング素子によ
り構成された少なくとも2種類以上のセルの中から1つの
セルを選択し、論理回路に割り当てるステップを含むこ
とを特徴とする。
置を設計するための設計方法は、上述したセルライブラ
リを記憶した記憶媒体を用い、信号経路のディレイを計
算するステップと、上記信号経路のディレイを計算する
ステップによる計算結果を用い、同一の機能と同一の形
状をもち、しきい値電圧の異なるスイッチング素子によ
り構成された少なくとも2種類以上のセルの中から1つの
セルを選択し、論理回路に割り当てるステップを含むこ
とを特徴とする。
【００２５】さらに、上記したような半導体集積回路装
置を設計するための別の設計方法は、上述したセルライ
ブラリを記憶した記憶媒体を用い、高しきい値のスイッ
チング素子により構成されたセルのみを用いて論理回路
を設計するステップと、信号経路のディレイを計算する
ステップと、上記高しきい値のスイッチング素子により
構成されたセルのみを用いて設計された論理回路のセル
の一部を、同一機能と同一形状を持つ低しきい値のスイ
ッチング素子により構成されたセルに置き換えるステッ
プを含むことを特徴とする。
置を設計するための別の設計方法は、上述したセルライ
ブラリを記憶した記憶媒体を用い、高しきい値のスイッ
チング素子により構成されたセルのみを用いて論理回路
を設計するステップと、信号経路のディレイを計算する
ステップと、上記高しきい値のスイッチング素子により
構成されたセルのみを用いて設計された論理回路のセル
の一部を、同一機能と同一形状を持つ低しきい値のスイ
ッチング素子により構成されたセルに置き換えるステッ
プを含むことを特徴とする。
【００２６】本願発明の他の観点では、信号経路中にラ
ッチ回路、フリップフロップ回路、信号出力端子、ある
いは信号入力端子のように信号の状態を保持する回路を
複数有し、これらの回路の間の信号経路中には閾値の異
なる複数のトランジスタを有する。あるいは、信号経路
中にクロック信号により制御される第１の回路を複数有
し、第１の回路の間の信号経路中には閾値の異なる複数
のトランジスタを含む第２の回路を有する。
ッチ回路、フリップフロップ回路、信号出力端子、ある
いは信号入力端子のように信号の状態を保持する回路を
複数有し、これらの回路の間の信号経路中には閾値の異
なる複数のトランジスタを有する。あるいは、信号経路
中にクロック信号により制御される第１の回路を複数有
し、第１の回路の間の信号経路中には閾値の異なる複数
のトランジスタを含む第２の回路を有する。
【００２７】設計思想としては、信号経路中にクロック
信号により制御される第１の回路を複数有し、第１の回
路の間の信号経路には閾値の異なる複数のトランジスタ
からなる第２の回路を有する半導体集積回路装置の設計
方法であって、回路を構成する第１の回路相互間の信号
遅延時間が所定目標値を超えないように、第２の回路を
構成するトランジスタの閾値を設定する。
信号により制御される第１の回路を複数有し、第１の回
路の間の信号経路には閾値の異なる複数のトランジスタ
からなる第２の回路を有する半導体集積回路装置の設計
方法であって、回路を構成する第１の回路相互間の信号
遅延時間が所定目標値を超えないように、第２の回路を
構成するトランジスタの閾値を設定する。
【００２８】すなわち、閾値が同一のトランジスタを用
いたとすれば、複数ある第１の回路間の経路のうちで、
回路全体の動作速度を律速する遅延時間の大きな経路の
出現を避け得ない。しかし、このような遅延時間の大き
な経路に、閾値の小さな高速トランジスタを適宜用いる
ことで当該経路の遅延時間を小さくすることができ、回
路全体の動作周波数を改善することができる。
いたとすれば、複数ある第１の回路間の経路のうちで、
回路全体の動作速度を律速する遅延時間の大きな経路の
出現を避け得ない。しかし、このような遅延時間の大き
な経路に、閾値の小さな高速トランジスタを適宜用いる
ことで当該経路の遅延時間を小さくすることができ、回
路全体の動作周波数を改善することができる。
【００２９】
【発明の実施の形態】以下、本発明の実施例について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【００３０】図1は、本発明の代表的な実施例を示す図
である。図1の回路は、フリップフロップf11からf14お
よびNAND素子g11からg19で構成されている。図では、説
明を簡単にするためにg11からg19の論理ゲートを全てNA
NDで示しているが、本発明の半導体集積回路装置がNAND
素子のみで構成される制限を持つものではない。また、
図中で説明に関係のない信号は省略してある。図1の例
の回路は、200MHzで動作させることする。そのために
は、フリップフロップf11にクロック信号CKが入力して
から、信号がフリップフロップf12に入力するまでの経
路のディレイ、および、フリップフロップf13にクロッ
ク信号CKが入力してから、信号がフリップフロップf14
に入力するまでの経路のディレイが5nsec以内であるこ
とが求められる。ここで、NAND素子およびフリップフロ
ップを高しきい値電圧のMOSFETで構成した場合のディレ
イを1nsec、低しきい値電圧のMOSFETで構成した場合の
ディレイを0.8nsecとする。
である。図1の回路は、フリップフロップf11からf14お
よびNAND素子g11からg19で構成されている。図では、説
明を簡単にするためにg11からg19の論理ゲートを全てNA
NDで示しているが、本発明の半導体集積回路装置がNAND
素子のみで構成される制限を持つものではない。また、
図中で説明に関係のない信号は省略してある。図1の例
の回路は、200MHzで動作させることする。そのために
は、フリップフロップf11にクロック信号CKが入力して
から、信号がフリップフロップf12に入力するまでの経
路のディレイ、および、フリップフロップf13にクロッ
ク信号CKが入力してから、信号がフリップフロップf14
に入力するまでの経路のディレイが5nsec以内であるこ
とが求められる。ここで、NAND素子およびフリップフロ
ップを高しきい値電圧のMOSFETで構成した場合のディレ
イを1nsec、低しきい値電圧のMOSFETで構成した場合の
ディレイを0.8nsecとする。
【００３１】図1において、網掛けで示した論理ゲート
つまり、f13、g15からg19は、低しきい値電圧のMOSFET
により構成され、白抜きで示した素子は、高しきい値電
圧のMOSFETで構成されている。これにより、f11およびg
11からg14を経てf12に至る経路のディレイは5nsecであ
り、f13およびg15からg19を経てf14に至る経路のディレ
イは4.8nsecになり、両方の経路とも5nsec以内であり目
標の200MHzで動作させることができる。
つまり、f13、g15からg19は、低しきい値電圧のMOSFET
により構成され、白抜きで示した素子は、高しきい値電
圧のMOSFETで構成されている。これにより、f11およびg
11からg14を経てf12に至る経路のディレイは5nsecであ
り、f13およびg15からg19を経てf14に至る経路のディレ
イは4.8nsecになり、両方の経路とも5nsec以内であり目
標の200MHzで動作させることができる。
【００３２】ここで、従来技術のように全ての論理ゲー
トを高しきい値のMOSFETで構成すると、 f13およびg15
からg19を経てf14に至る経路のディレイは6nsecとな
り、本回路は167MHzでしか動作させることができない。
トを高しきい値のMOSFETで構成すると、 f13およびg15
からg19を経てf14に至る経路のディレイは6nsecとな
り、本回路は167MHzでしか動作させることができない。
【００３３】次に、リーク電流に着目する。ここで、高
しきい値電圧のMOSFETで構成した場合の1つの論理ゲー
トのリーク電流を1pAとし、低しきい値電圧のMOSFETで
構成した場合の1つの論理ゲートのリーク電流を5pAとす
る。この時、図1のように、信号経路毎に、論理ゲート
を構成するMOSFETのしきい値電圧を変えた場合には、総
リーク電流は37pAになる。従来技術のように、全ての論
理ゲートを一律高しきい値電圧のMOSFETで構成した場合
の総リーク電流は13pAになり、一律低しきい値電圧のMO
SFETで構成した場合の総リーク電流は65pAになってしま
う。
しきい値電圧のMOSFETで構成した場合の1つの論理ゲー
トのリーク電流を1pAとし、低しきい値電圧のMOSFETで
構成した場合の1つの論理ゲートのリーク電流を5pAとす
る。この時、図1のように、信号経路毎に、論理ゲート
を構成するMOSFETのしきい値電圧を変えた場合には、総
リーク電流は37pAになる。従来技術のように、全ての論
理ゲートを一律高しきい値電圧のMOSFETで構成した場合
の総リーク電流は13pAになり、一律低しきい値電圧のMO
SFETで構成した場合の総リーク電流は65pAになってしま
う。
【００３４】つまり、図1の例では、リーク電流13pAで
動作周波数167MHz、または、リーク電流65pAで動作周波
数200MHzの選択しかできなかったが、本発明にように、
信号経路によって、リーク電流37pAで動作周波数200MHz
を実現することができる。つまり、図1に示す実施例の
骨子は、目標動作周波数を実現しつつ、リーク電流を抑
えるために、半導体集積回路を構成する信号経路のディ
レイにより、低しきい値電圧のMOSFETと高しきい値電圧
のMOSFETを使い分けることにある。
動作周波数167MHz、または、リーク電流65pAで動作周波
数200MHzの選択しかできなかったが、本発明にように、
信号経路によって、リーク電流37pAで動作周波数200MHz
を実現することができる。つまり、図1に示す実施例の
骨子は、目標動作周波数を実現しつつ、リーク電流を抑
えるために、半導体集積回路を構成する信号経路のディ
レイにより、低しきい値電圧のMOSFETと高しきい値電圧
のMOSFETを使い分けることにある。
【００３５】図2を用いて本発明の別の実施例を示す。
図2の回路は、図1と全く同様な回路であるが、唯一異な
るのは、図2では、論理ゲートg17が高しきい値電圧のＭ
ＯＳＦＥＴで構成されていることである。図１では、f1
3およびg15からg19を経てf14に至る経路の全ての論理ゲ
ートが低しきい値電圧のMOSFETで構成されおり、そのデ
ィレイは4.8nsecであった。つまり、動作周波数200MHz
であるためには、0.2nsecの余裕が存在したことにな
る。図2の場合は、 f13およびg15からg19を経てf14に至
る経路においても、高しきい値電圧のMOSFETで構成され
る素子を1つ混在させることにより、ディレイを5nsecと
し、リーク電流をさらに削減することができ、総リーク
電流は33pAになる。つまり、図2に示す実施例の骨子
は、目標動作周波数を実現しつつ、リーク電流を最小限
に抑えるために、1つの信号経路においても、しきい値
電圧の異なるMOSFETを適宜混在させることである。
図2の回路は、図1と全く同様な回路であるが、唯一異な
るのは、図2では、論理ゲートg17が高しきい値電圧のＭ
ＯＳＦＥＴで構成されていることである。図１では、f1
3およびg15からg19を経てf14に至る経路の全ての論理ゲ
ートが低しきい値電圧のMOSFETで構成されおり、そのデ
ィレイは4.8nsecであった。つまり、動作周波数200MHz
であるためには、0.2nsecの余裕が存在したことにな
る。図2の場合は、 f13およびg15からg19を経てf14に至
る経路においても、高しきい値電圧のMOSFETで構成され
る素子を1つ混在させることにより、ディレイを5nsecと
し、リーク電流をさらに削減することができ、総リーク
電流は33pAになる。つまり、図2に示す実施例の骨子
は、目標動作周波数を実現しつつ、リーク電流を最小限
に抑えるために、1つの信号経路においても、しきい値
電圧の異なるMOSFETを適宜混在させることである。
【００３６】図3を用いて本発明のさらに別の実施例を
示す。図3では、フリップフロップf31、f32、f33と、論
理ゲートg301からg317により構成されている。f31からf
32の経路およびf31からf33の経路の目標とするディレイ
を10nsecとする。各素子のディレイおよびリーク電流の
値は図1および図2と同様とする。 f31からf32の経路、f
31からf33の経路のどちらも、11個の論理ゲートで構成
されており、10nsecのディレイを実現するためには、11
個の論理ゲート中で少なくとも5個の素子を低しきい値
電圧のMOSFETで構成する必要がある。
示す。図3では、フリップフロップf31、f32、f33と、論
理ゲートg301からg317により構成されている。f31からf
32の経路およびf31からf33の経路の目標とするディレイ
を10nsecとする。各素子のディレイおよびリーク電流の
値は図1および図2と同様とする。 f31からf32の経路、f
31からf33の経路のどちらも、11個の論理ゲートで構成
されており、10nsecのディレイを実現するためには、11
個の論理ゲート中で少なくとも5個の素子を低しきい値
電圧のMOSFETで構成する必要がある。
【００３７】この時、図3に示すように、両経路の共通
部分であるg301からg305を低しきい値電圧のMOSFETで構
成することにより、低しきい値電圧のMOSFETで構成する
論理ゲート数を全体で最小にすることができる。この場
合の総リーク電流は37pAであり、両経路の共通部分以外
の論理ゲート例えばg307からg311およびg313からg317を
低しきい値電圧のMOSFETで構成すると総リーク電流は57
pAとなり、従来技術のように全ての論理ゲートを低しき
い値電圧のMOSFETで構成した場合は85pAとなる。つまり
図3に示す実施例の骨子は、1つの始点ノードからの信号
経路が、あるノードで分岐して複数のノードへ至る信号
経路において、低しきい値のMOSFETと高しきい値電圧の
MOSFETを適宜混在させる場合、低しきい値のMOSFETの使
用を最小限にするために、始点ノードから分岐ノードま
での経路に低しきい値のMOSFETを多く使用することであ
る。
部分であるg301からg305を低しきい値電圧のMOSFETで構
成することにより、低しきい値電圧のMOSFETで構成する
論理ゲート数を全体で最小にすることができる。この場
合の総リーク電流は37pAであり、両経路の共通部分以外
の論理ゲート例えばg307からg311およびg313からg317を
低しきい値電圧のMOSFETで構成すると総リーク電流は57
pAとなり、従来技術のように全ての論理ゲートを低しき
い値電圧のMOSFETで構成した場合は85pAとなる。つまり
図3に示す実施例の骨子は、1つの始点ノードからの信号
経路が、あるノードで分岐して複数のノードへ至る信号
経路において、低しきい値のMOSFETと高しきい値電圧の
MOSFETを適宜混在させる場合、低しきい値のMOSFETの使
用を最小限にするために、始点ノードから分岐ノードま
での経路に低しきい値のMOSFETを多く使用することであ
る。
【００３８】図4を用いて本発明のさらに別の実施例を
示す。図4は、フリップフロップf41、f42、f43と、論理
ゲートg401からg417により構成されている。f41からf43
の経路およびf42からf43の経路の目標とするディレイを
図3同様に10nsecとする。各素子のディレイおよびリー
ク電流の値は図1から図3と同様とする。 f41からf43の
経路、f42からf43の経路のどちらも、11個の論理ゲート
で構成されており、10nsecのディレイを実現するために
は、11個の論理ゲート中で少なくとも5個の素子を低し
きい値電圧のMOSFETで構成する必要がある。
示す。図4は、フリップフロップf41、f42、f43と、論理
ゲートg401からg417により構成されている。f41からf43
の経路およびf42からf43の経路の目標とするディレイを
図3同様に10nsecとする。各素子のディレイおよびリー
ク電流の値は図1から図3と同様とする。 f41からf43の
経路、f42からf43の経路のどちらも、11個の論理ゲート
で構成されており、10nsecのディレイを実現するために
は、11個の論理ゲート中で少なくとも5個の素子を低し
きい値電圧のMOSFETで構成する必要がある。
【００３９】この時、図4に示すように、両経路の共通
部分であるg407からg411を低しきい値電圧のMOSFETで構
成することにより、低しきい値電圧のMOSFETで構成する
論理ゲート数を全体で最小にすることができる。この場
合の総リーク電流は37pAであり、両経路の共通部分以外
の論理ゲート例えばg401からg405およびg412からg416を
低しきい値電圧のMOSFETで構成すると総リーク電流は57
pAとなり、従来技術のように全ての論理ゲートを低しき
い値電圧のMOSFETで構成した場合は85pAとなる。つまり
図4に示す実施例の骨子は、複数の始点ノードからの信
号経路が、あるノードで合流して1つのノードへ至る信
号経路において、低しきい値のMOSFETと高しきい値電圧
のMOSFETを適宜混在させる場合、低しきい値のMOSFETの
使用を最小限にするために、合流ノードから終点ノード
までの経路に低しきい値のMOSFETを多く使用することで
ある。
部分であるg407からg411を低しきい値電圧のMOSFETで構
成することにより、低しきい値電圧のMOSFETで構成する
論理ゲート数を全体で最小にすることができる。この場
合の総リーク電流は37pAであり、両経路の共通部分以外
の論理ゲート例えばg401からg405およびg412からg416を
低しきい値電圧のMOSFETで構成すると総リーク電流は57
pAとなり、従来技術のように全ての論理ゲートを低しき
い値電圧のMOSFETで構成した場合は85pAとなる。つまり
図4に示す実施例の骨子は、複数の始点ノードからの信
号経路が、あるノードで合流して1つのノードへ至る信
号経路において、低しきい値のMOSFETと高しきい値電圧
のMOSFETを適宜混在させる場合、低しきい値のMOSFETの
使用を最小限にするために、合流ノードから終点ノード
までの経路に低しきい値のMOSFETを多く使用することで
ある。
【００４０】図19を用いて、本発明のさらに別の実施例
を説明する。図19は、フリップフロップf191から１つま
たは複数の論理ゲートで構成される回路c191、論理ゲー
トg191、論理ゲートg192、論理ゲート群gg191を通って
フリップフロップf192に至る第1の信号経路および、フ
リップフロップf191から１つまたは複数の論理ゲートで
構成される回路c191、論理ゲートg191、論理ゲートg19
3、論理ゲート群gg192を通ってフリップフロップf193に
至る第2の信号経路が存在する例である。一律高しきい
値電圧のMOSFETのみで構成すると両経路ともに目標ディ
レイをオーバーしてしまうとする。
を説明する。図19は、フリップフロップf191から１つま
たは複数の論理ゲートで構成される回路c191、論理ゲー
トg191、論理ゲートg192、論理ゲート群gg191を通って
フリップフロップf192に至る第1の信号経路および、フ
リップフロップf191から１つまたは複数の論理ゲートで
構成される回路c191、論理ゲートg191、論理ゲートg19
3、論理ゲート群gg192を通ってフリップフロップf193に
至る第2の信号経路が存在する例である。一律高しきい
値電圧のMOSFETのみで構成すると両経路ともに目標ディ
レイをオーバーしてしまうとする。
【００４１】この場合、両経路の共有論理ゲートである
g191のMOSFETを低しきい値電圧MOSFETで構成することは
上述した。さらに、論理ゲート群gg191とgg192に着目す
ると、gg192は、N段の論理ゲートで構成され、gg191はg
g192よりM段多いN+M段で構成されている。この時、gg19
1を含む第1の信号経路が、gg192を含む第2の信号経路よ
りディレイが大きくなる。このような場合には、低しき
い値電圧のMOSFETで構成したg191でファンアウトした第
1の経路の論理ゲートg192を低しきい値電圧のMOSFETで
構成する。図には示していないが、必要に応じてgg191
の論理ゲートのいくつかを低しきい値電圧のMOSFETで構
成する。
g191のMOSFETを低しきい値電圧MOSFETで構成することは
上述した。さらに、論理ゲート群gg191とgg192に着目す
ると、gg192は、N段の論理ゲートで構成され、gg191はg
g192よりM段多いN+M段で構成されている。この時、gg19
1を含む第1の信号経路が、gg192を含む第2の信号経路よ
りディレイが大きくなる。このような場合には、低しき
い値電圧のMOSFETで構成したg191でファンアウトした第
1の経路の論理ゲートg192を低しきい値電圧のMOSFETで
構成する。図には示していないが、必要に応じてgg191
の論理ゲートのいくつかを低しきい値電圧のMOSFETで構
成する。
【００４２】図20を用いて、本発明のさらに別の実施例
を説明する。図20は、フリップフロップf201から論理ゲ
ート群gg201、論理ゲートg201 、論理ゲートg202、１つ
または複数の論理ゲートで構成される回路c201を通って
フリップフロップf203に至る第1の信号経路および、フ
リップフロップf202から論理ゲート群gg202、論理ゲー
トg203 、論理ゲートg202、１つまたは複数の論理ゲー
トで構成される回路c201を通ってフリップフロップf203
に至る第2の信号経路が存在する例である。一律高しき
い値電圧のMOSFETのみで構成すると両経路ともに目標デ
ィレイをオーバーしてしまうとする。
を説明する。図20は、フリップフロップf201から論理ゲ
ート群gg201、論理ゲートg201 、論理ゲートg202、１つ
または複数の論理ゲートで構成される回路c201を通って
フリップフロップf203に至る第1の信号経路および、フ
リップフロップf202から論理ゲート群gg202、論理ゲー
トg203 、論理ゲートg202、１つまたは複数の論理ゲー
トで構成される回路c201を通ってフリップフロップf203
に至る第2の信号経路が存在する例である。一律高しき
い値電圧のMOSFETのみで構成すると両経路ともに目標デ
ィレイをオーバーしてしまうとする。
【００４３】この場合、両経路の共有論理ゲートである
g202のMOSFETを低しきい値電圧MOSFETで構成することは
上述した。さらに、論理ゲート群gg201とgg202に着目す
ると、gg202は、K段の論理ゲートで構成され、gg201はg
g202よりL段多いK+L段で構成されている。この時、gg20
1を含む第1の信号経路が、gg202を含む第2の信号経路よ
りディレイが大きくなる。このような場合には、第1の
経路の論理ゲートg201を低しきい値電圧のMOSFETで構成
する。図には示していないが、必要に応じてgg201の論
理ゲートのいくつかを低しきい値電圧のMOSFETで構成す
る。
g202のMOSFETを低しきい値電圧MOSFETで構成することは
上述した。さらに、論理ゲート群gg201とgg202に着目す
ると、gg202は、K段の論理ゲートで構成され、gg201はg
g202よりL段多いK+L段で構成されている。この時、gg20
1を含む第1の信号経路が、gg202を含む第2の信号経路よ
りディレイが大きくなる。このような場合には、第1の
経路の論理ゲートg201を低しきい値電圧のMOSFETで構成
する。図には示していないが、必要に応じてgg201の論
理ゲートのいくつかを低しきい値電圧のMOSFETで構成す
る。
【００４４】図12で、pチャネルMOSFETおよびnチャネル
MOSFETにより構成される相補型MOSFETを用いた本発明の
一実施例について説明する。フリップフロップf121の出
力ピンは、１つまたは複数のMOSFETを通って、第1のpチ
ャネルMOSFETpm1のゲートおよび第1のnチャネルMOSFETn
m1のゲート電極に接続されている。 pチャネルMOSFETpm
1は、第1の動作電位供給線Vdd121と第1のノードnd1の間
にソース・ドレイン経路を持つように接続され、nチャ
ネルMOSFETnm1は、第1のノードnd1と第2の動作電位供給
線Vss121との間にソース・ドレイン経路を持つように接
続されている。
MOSFETにより構成される相補型MOSFETを用いた本発明の
一実施例について説明する。フリップフロップf121の出
力ピンは、１つまたは複数のMOSFETを通って、第1のpチ
ャネルMOSFETpm1のゲートおよび第1のnチャネルMOSFETn
m1のゲート電極に接続されている。 pチャネルMOSFETpm
1は、第1の動作電位供給線Vdd121と第1のノードnd1の間
にソース・ドレイン経路を持つように接続され、nチャ
ネルMOSFETnm1は、第1のノードnd1と第2の動作電位供給
線Vss121との間にソース・ドレイン経路を持つように接
続されている。
【００４５】さらに、第1のノードnd1は、第2のpチャネ
ルMOSFETpm2のゲートおよび第2のnチャネルMOSFETnm2の
ゲート電極に接続されている。 pチャネルMOSFETpm2
は、第1の動作電位供給線Vdd121と第2のノードnd2の間
にソース・ドレイン経路を持つように接続され、nチャ
ネルMOSFETnm2は、第2のノードnd2と第2の動作電位供給
線Vss121との間にソース・ドレイン経路を持つように接
続されている。さらに、第2のノードnd2は１つまたは複
数のMOSFETを通って、第2のフリップｆロップf122の入
力ピンに接続されている。
ルMOSFETpm2のゲートおよび第2のnチャネルMOSFETnm2の
ゲート電極に接続されている。 pチャネルMOSFETpm2
は、第1の動作電位供給線Vdd121と第2のノードnd2の間
にソース・ドレイン経路を持つように接続され、nチャ
ネルMOSFETnm2は、第2のノードnd2と第2の動作電位供給
線Vss121との間にソース・ドレイン経路を持つように接
続されている。さらに、第2のノードnd2は１つまたは複
数のMOSFETを通って、第2のフリップｆロップf122の入
力ピンに接続されている。
【００４６】なお、本図ではフリップフロップf121、f1
22の内部はインバータ、トライステートゲート、トラン
スファーゲート等を論理ゲート記号で示している。フリ
ップフロップf121、f122には、クロック信号CKが入力さ
れている。本図では、高しいきい値電圧のMOSFETは細い
実線で、低しいきい値電圧のMOSFETは太い実線で示して
いる。以下、この表記を用いる。
22の内部はインバータ、トライステートゲート、トラン
スファーゲート等を論理ゲート記号で示している。フリ
ップフロップf121、f122には、クロック信号CKが入力さ
れている。本図では、高しいきい値電圧のMOSFETは細い
実線で、低しいきい値電圧のMOSFETは太い実線で示して
いる。以下、この表記を用いる。
【００４７】図12では、 pチャネルMOSFETpm2およびnチ
ャネルMOSFETnm2が低しきい値電圧のMOSFETであり、 p
チャネルMOSFETpm1およびnチャネルMOSFETnm1が高しき
い値電圧のMOSFETである。枠で囲み示しているように、
pチャネルMOSFETpm1およびnチャネルMOSFETnm1により
インバータ論理ゲートinv1が構成され、 pチャネルMOSF
ETpm2およびnチャネルMOSFETnm2により、インバータ論
理ゲートinv2が構成されている。本回路は、クロック信
号CKがフリップフロップf121に入力されてから、フリッ
プフロップf121の出力ピンから信号が出力され、インバ
ータinv1およびインバータinv2を通過しフリップフロッ
プf122の入力に信号が到達するまでの時間つまりこの経
路のディレイがクロック信号CKの周期以内である必要が
ある。
ャネルMOSFETnm2が低しきい値電圧のMOSFETであり、 p
チャネルMOSFETpm1およびnチャネルMOSFETnm1が高しき
い値電圧のMOSFETである。枠で囲み示しているように、
pチャネルMOSFETpm1およびnチャネルMOSFETnm1により
インバータ論理ゲートinv1が構成され、 pチャネルMOSF
ETpm2およびnチャネルMOSFETnm2により、インバータ論
理ゲートinv2が構成されている。本回路は、クロック信
号CKがフリップフロップf121に入力されてから、フリッ
プフロップf121の出力ピンから信号が出力され、インバ
ータinv1およびインバータinv2を通過しフリップフロッ
プf122の入力に信号が到達するまでの時間つまりこの経
路のディレイがクロック信号CKの周期以内である必要が
ある。
【００４８】実際は、フリップフロップのセットアップ
に必要な時間や、クロック信号がフリップフロップに到
達する時間のずれ等を考慮する必要があるが、ここでは
説明の本質に関係ないために無視する。つまり、この経
路のディレイは、フリップフロップf121にクロック信号
が入力してからフリップフロップf121が信号を出力する
ためのディレイ、インバータinv1のディレイとインバー
タinv2のディレイの和になる。ここで、 pチャネルMOSF
ETpm1およびnチャネルMOSFETnm1および pチャネルMOSFE
Tpm2およびnチャネルMOSFETnm2を全て高しきい値電圧の
MOSFETで構成した場合にはこの経路のディレイがクロッ
ク周期より大きくなり、全てを低しきい値MOSFETで構成
した場合ディレイに余裕が発生する（つまり、無駄に電
力を消費することになる）とする。
に必要な時間や、クロック信号がフリップフロップに到
達する時間のずれ等を考慮する必要があるが、ここでは
説明の本質に関係ないために無視する。つまり、この経
路のディレイは、フリップフロップf121にクロック信号
が入力してからフリップフロップf121が信号を出力する
ためのディレイ、インバータinv1のディレイとインバー
タinv2のディレイの和になる。ここで、 pチャネルMOSF
ETpm1およびnチャネルMOSFETnm1および pチャネルMOSFE
Tpm2およびnチャネルMOSFETnm2を全て高しきい値電圧の
MOSFETで構成した場合にはこの経路のディレイがクロッ
ク周期より大きくなり、全てを低しきい値MOSFETで構成
した場合ディレイに余裕が発生する（つまり、無駄に電
力を消費することになる）とする。
【００４９】このように、従来の技術では、ディレイと
消費電力を極限まで最適化することはできなかったが、
本実施例のように、 pチャネルMOSFETpm2およびnチャネ
ルMOSFETnm2のみを低しきい値電圧にすることで、ディ
レイを間に合わせた上で消費電力を押さえることが可能
になる。
消費電力を極限まで最適化することはできなかったが、
本実施例のように、 pチャネルMOSFETpm2およびnチャネ
ルMOSFETnm2のみを低しきい値電圧にすることで、ディ
レイを間に合わせた上で消費電力を押さえることが可能
になる。
【００５０】図13を用いて、pチャネルMOSFETおよびnチ
ャネルMOSFETにより構成される相補型MOSFETを用いた本
発明の別の実施例について説明する。フリップフロップ
f131の出力ピンは第1のpチャネルMOSFETpm131のゲート
および第1のnチャネルMOSFETnm131のゲート電極に接続
されている。pチャネルMOSFETpm131は、第1の動作電位
供給線Vdd131と第1のノードnd131の間にソース・ドレイ
ン経路を持つように接続され、nチャネルMOSFETnm131
は、第1のノードnd131と第2の動作電位供給線Vss131と
の間にソース・ドレイン経路を持つように接続されてい
る。さらに、第1のノードnd131は、第2のpチャネルMOSF
ETpm132のゲートおよび第2のnチャネルMOSFETnm132およ
び第3のpチャネルMOSFETpm134のゲートおよび第3のnチ
ャネルMOSFETnm134のゲートに接続されている。
ャネルMOSFETにより構成される相補型MOSFETを用いた本
発明の別の実施例について説明する。フリップフロップ
f131の出力ピンは第1のpチャネルMOSFETpm131のゲート
および第1のnチャネルMOSFETnm131のゲート電極に接続
されている。pチャネルMOSFETpm131は、第1の動作電位
供給線Vdd131と第1のノードnd131の間にソース・ドレイ
ン経路を持つように接続され、nチャネルMOSFETnm131
は、第1のノードnd131と第2の動作電位供給線Vss131と
の間にソース・ドレイン経路を持つように接続されてい
る。さらに、第1のノードnd131は、第2のpチャネルMOSF
ETpm132のゲートおよび第2のnチャネルMOSFETnm132およ
び第3のpチャネルMOSFETpm134のゲートおよび第3のnチ
ャネルMOSFETnm134のゲートに接続されている。
【００５１】pチャネルMOSFETpm132は、第1の動作電位
供給線Vdd131と第2のノードnd132の間にソース・ドレイ
ン経路を持つように接続され、さらに第4のpチャネルMO
SFETpm133も、同様に第1の動作電位供給線Vdd131と第2
のノードnd132の間にソース・ドレイン経路を持つよう
に接続されている。nチャネルMOSFETnm132と第4のnチャ
ネルMOSFETnm133は、第2のノードnd132と第2の動作電位
供給線Vss131との間にソース・ドレイン経路を持つよう
に直列に接続されている。
供給線Vdd131と第2のノードnd132の間にソース・ドレイ
ン経路を持つように接続され、さらに第4のpチャネルMO
SFETpm133も、同様に第1の動作電位供給線Vdd131と第2
のノードnd132の間にソース・ドレイン経路を持つよう
に接続されている。nチャネルMOSFETnm132と第4のnチャ
ネルMOSFETnm133は、第2のノードnd132と第2の動作電位
供給線Vss131との間にソース・ドレイン経路を持つよう
に直列に接続されている。
【００５２】pチャネルMOSFETpm134と第5のpチャネルMO
SFETpm135は、第1の動作電位供給線Vdd131と第3のノー
ドnd133の間にソース・ドレイン経路を持つように直列
に接続され、nチャネルMOSFETnm132は、第3のノードnd1
33と第2の動作電位供給線Vss131との間にソース・ドレ
イン経路を持つように接続されている。同様に、第5のn
チャネルMOSFETnm135も、第3のノードnd133と第2の動作
電位供給線Vss131との間にソース・ドレイン経路を持つ
ように接続されている。
SFETpm135は、第1の動作電位供給線Vdd131と第3のノー
ドnd133の間にソース・ドレイン経路を持つように直列
に接続され、nチャネルMOSFETnm132は、第3のノードnd1
33と第2の動作電位供給線Vss131との間にソース・ドレ
イン経路を持つように接続されている。同様に、第5のn
チャネルMOSFETnm135も、第3のノードnd133と第2の動作
電位供給線Vss131との間にソース・ドレイン経路を持つ
ように接続されている。
【００５３】さらに、第2のノードnd132は１つまたは複
数の論理ゲートで構成される回路c131（本図では略記と
して楕円形で示した）を経由して第2のフリップフロッ
プf132の入力ピンに接続されている。また、第3のノー
ドnd133は１つまたは複数の論理ゲートで構成される回
路c132（c131同様に楕円形で示した）を経由して第3の
フリップフロップf133の入力ピンに接続されている。
数の論理ゲートで構成される回路c131（本図では略記と
して楕円形で示した）を経由して第2のフリップフロッ
プf132の入力ピンに接続されている。また、第3のノー
ドnd133は１つまたは複数の論理ゲートで構成される回
路c132（c131同様に楕円形で示した）を経由して第3の
フリップフロップf133の入力ピンに接続されている。
【００５４】なお、本図ではフリップフロップの内部ゲ
ートは省略した。フリップフロップには、クロック信号
CKが入力されている。また、枠で囲み示しているよう
に、 pチャネルMOSFETpm131およびnチャネルMOSFETnm13
1によりインバータ論理ゲートinv131が構成され、 pチ
ャネルMOSFETpm132、pm133およびnチャネルMOSFETnm13
2、nm133により、NAND論理ゲートNAND131が構成され、
pチャネルMOSFETpm134、pm135およびnチャネルMOSFETnm
134、nm135により、NOR論理ゲートNOR131が構成されて
いる。なお、NAND131にはinv131の出力以外にin2信号が
入力され、NOR131にはomv131の出力以外にin3信号が入
力されている。
ートは省略した。フリップフロップには、クロック信号
CKが入力されている。また、枠で囲み示しているよう
に、 pチャネルMOSFETpm131およびnチャネルMOSFETnm13
1によりインバータ論理ゲートinv131が構成され、 pチ
ャネルMOSFETpm132、pm133およびnチャネルMOSFETnm13
2、nm133により、NAND論理ゲートNAND131が構成され、
pチャネルMOSFETpm134、pm135およびnチャネルMOSFETnm
134、nm135により、NOR論理ゲートNOR131が構成されて
いる。なお、NAND131にはinv131の出力以外にin2信号が
入力され、NOR131にはomv131の出力以外にin3信号が入
力されている。
【００５５】本回路は、クロック信号CKがフリップフロ
ップf131に入力されてから、フリップフロップf131の出
力ピンから信号が出力され、インバータinv131およびNA
ND131を通過しc131を経由しフリップフロップf132の入
力に信号が到達するまでの時間および、フリップフロッ
プf131の出力ピンから信号が出力され、インバータinv1
31およびNOR131を通過しc132を経由しフリップフロップ
f133の入力に信号が到達するまでの時間がクロック信号
CKの周期以内である必要がある。本実施例でもNAND131
およびNOR131およびinv131を構成するすべてのMOSFETを
高しきい値電圧で構成した場合には、上記2つの経路の
ディレイがクロック周期より大きくなり、全てを低しき
い値MOSFETで構成した場合には、上記2つの経路のディ
レイに余裕が発生する（つまり、無駄に電力を消費する
ことになる）とする。
ップf131に入力されてから、フリップフロップf131の出
力ピンから信号が出力され、インバータinv131およびNA
ND131を通過しc131を経由しフリップフロップf132の入
力に信号が到達するまでの時間および、フリップフロッ
プf131の出力ピンから信号が出力され、インバータinv1
31およびNOR131を通過しc132を経由しフリップフロップ
f133の入力に信号が到達するまでの時間がクロック信号
CKの周期以内である必要がある。本実施例でもNAND131
およびNOR131およびinv131を構成するすべてのMOSFETを
高しきい値電圧で構成した場合には、上記2つの経路の
ディレイがクロック周期より大きくなり、全てを低しき
い値MOSFETで構成した場合には、上記2つの経路のディ
レイに余裕が発生する（つまり、無駄に電力を消費する
ことになる）とする。
【００５６】図12の実施例では、inv1とinv2のどちらを
低しきい値電圧で構成しても、消費電力に差はなかった
が、本実施例のように、経路がnd131で分岐している場
合には、分岐ノードnd131より上流、つまり、両経路に
共有される論理ゲートのMOSFETpm131およびnm131を低し
きい値電圧にする。これにより、ディレイを目標時間以
内におさえるために必要となる低しきい値電圧MOSFETの
数を最小限にし、消費電力をさらに押さえることが可能
になる。本実施例では、2つの経路に分岐する例を示し
たが、３分岐、つまり、ファンアウト3以上の場合で
も、同様であり本発明に含まれる。
低しきい値電圧で構成しても、消費電力に差はなかった
が、本実施例のように、経路がnd131で分岐している場
合には、分岐ノードnd131より上流、つまり、両経路に
共有される論理ゲートのMOSFETpm131およびnm131を低し
きい値電圧にする。これにより、ディレイを目標時間以
内におさえるために必要となる低しきい値電圧MOSFETの
数を最小限にし、消費電力をさらに押さえることが可能
になる。本実施例では、2つの経路に分岐する例を示し
たが、３分岐、つまり、ファンアウト3以上の場合で
も、同様であり本発明に含まれる。
【００５７】図14を用いて、pチャネルMOSFETおよびnチ
ャネルMOSFETにより構成される相補型MOSFETを用いた本
発明のさらに別の実施例について説明する。フリップフ
ロップf141の出力ピンは論理ゲート回路c141を経由し
て、第1のpチャネルMOSFETpm141および第1のnチャネルM
OSFETnm141のゲート電極に接続されている。 pチャネル
MOSFETpm141は、第1の動作電位供給線Vdd141と第1のノ
ードnd141の間にソース・ドレイン経路を持つように接
続されている。第2のpチャネルMOSFETpm142も同様に、
第1の動作電位供給線Vdd141と第1のノードnd141の間に
ソース・ドレイン経路を持つように接続されている。n
チャネルMOSFETnm141と第2のnチャネルMOSFETnm142は、
第1のノードnd141と第2の動作電位供給線Vss141との間
にソース・ドレイン経路を持つように直列接続されてい
る。
ャネルMOSFETにより構成される相補型MOSFETを用いた本
発明のさらに別の実施例について説明する。フリップフ
ロップf141の出力ピンは論理ゲート回路c141を経由し
て、第1のpチャネルMOSFETpm141および第1のnチャネルM
OSFETnm141のゲート電極に接続されている。 pチャネル
MOSFETpm141は、第1の動作電位供給線Vdd141と第1のノ
ードnd141の間にソース・ドレイン経路を持つように接
続されている。第2のpチャネルMOSFETpm142も同様に、
第1の動作電位供給線Vdd141と第1のノードnd141の間に
ソース・ドレイン経路を持つように接続されている。n
チャネルMOSFETnm141と第2のnチャネルMOSFETnm142は、
第1のノードnd141と第2の動作電位供給線Vss141との間
にソース・ドレイン経路を持つように直列接続されてい
る。
【００５８】フリップフロップf142の出力ピンは論理ゲ
ート回路c142を経由して、第3のpチャネルMOSFETpm143
および第3のnチャネルMOSFETnm143のゲート電極に接続
されている。 pチャネルMOSFETpm143は、第1の動作電位
供給線Vdd141と第2のノードnd142の間にソース・ドレイ
ン経路を持つように接続されている。第4のpチャネルMO
SFETpm144も同様に、第1の動作電位供給線Vdd141と第2
のノードnd142の間にソース・ドレイン経路を持つよう
に接続されている。nチャネルMOSFETnm143と第4のnチャ
ネルMOSFETnm144は、第2のノードnd142と第2の動作電位
供給線Vss141との間にソース・ドレイン経路を持つよう
に直列接続されている。
ート回路c142を経由して、第3のpチャネルMOSFETpm143
および第3のnチャネルMOSFETnm143のゲート電極に接続
されている。 pチャネルMOSFETpm143は、第1の動作電位
供給線Vdd141と第2のノードnd142の間にソース・ドレイ
ン経路を持つように接続されている。第4のpチャネルMO
SFETpm144も同様に、第1の動作電位供給線Vdd141と第2
のノードnd142の間にソース・ドレイン経路を持つよう
に接続されている。nチャネルMOSFETnm143と第4のnチャ
ネルMOSFETnm144は、第2のノードnd142と第2の動作電位
供給線Vss141との間にソース・ドレイン経路を持つよう
に直列接続されている。
【００５９】さらに、第1のノードnd141は、第5のpチャ
ネルMOSFETpm145および第5のnチャネルMOSFETnm145のゲ
ート電極に接続されている。 さらに、第2のノードnd14
2は、第6のpチャネルMOSFETpm146および第6のnチャネル
MOSFETnm146のゲート電極に接続されている。 pチャネ
ルMOSFETpm145、pm146は、第1の動作電位供給線Vdd141
と第3のノードnd143の間にソース・ドレイン経路を持つ
ように接続され、nチャネルMOSFETnm145とnチャネルMOS
FETnm146は、第3のノードnd143と第2の動作電位供給線V
ss141との間にソース・ドレイン経路を持つように直列
に接続されている。 さらに、第3のノードnd143は第3の
フリップフロップf143の入力ピンに接続されている。な
お、本図でもフリップフロップの内部ゲートは省略し
た。フリップフロップには、クロック信号CKが入力され
ている。また、枠で囲み示しているように、 pチャネル
MOSFETpm141、pm142およびnチャネルMOSFETnm141 、 pm
142によりNAND論理ゲートNAND141が構成され、 pチャネ
ルMOSFETpm143、pm144およびnチャネルMOSFETnm143、pm
144により、イNAND論理ゲートNAND142が構成され、 pチ
ャネルMOSFETpm145、pm146およびnチャネルMOSFETnm14
5、nm146により、NAND論理ゲートNAND143が構成されて
いる。
ネルMOSFETpm145および第5のnチャネルMOSFETnm145のゲ
ート電極に接続されている。 さらに、第2のノードnd14
2は、第6のpチャネルMOSFETpm146および第6のnチャネル
MOSFETnm146のゲート電極に接続されている。 pチャネ
ルMOSFETpm145、pm146は、第1の動作電位供給線Vdd141
と第3のノードnd143の間にソース・ドレイン経路を持つ
ように接続され、nチャネルMOSFETnm145とnチャネルMOS
FETnm146は、第3のノードnd143と第2の動作電位供給線V
ss141との間にソース・ドレイン経路を持つように直列
に接続されている。 さらに、第3のノードnd143は第3の
フリップフロップf143の入力ピンに接続されている。な
お、本図でもフリップフロップの内部ゲートは省略し
た。フリップフロップには、クロック信号CKが入力され
ている。また、枠で囲み示しているように、 pチャネル
MOSFETpm141、pm142およびnチャネルMOSFETnm141 、 pm
142によりNAND論理ゲートNAND141が構成され、 pチャネ
ルMOSFETpm143、pm144およびnチャネルMOSFETnm143、pm
144により、イNAND論理ゲートNAND142が構成され、 pチ
ャネルMOSFETpm145、pm146およびnチャネルMOSFETnm14
5、nm146により、NAND論理ゲートNAND143が構成されて
いる。
【００６０】本回路は、クロック信号CKがフリップフロ
ップf141に入力されてから、フリップフロップf141の出
力ピンから信号が出力され、c141を通過し、NAND141お
よびNAND143を通過し、フリップフロップf143の入力に
信号が到達するまでの時間および、フリップフロップf1
42の出力ピンから信号が出力され、クロック信号CKがフ
リップフロップf142に入力されてから、フリップフロッ
プf142の出力ピンから信号が出力され、c142を通過し、
イNAND142およびNAND143を通過し、フリップフロップf1
43の入力に信号が到達するまでの時間がクロック信号CK
の周期以内である必要がある。
ップf141に入力されてから、フリップフロップf141の出
力ピンから信号が出力され、c141を通過し、NAND141お
よびNAND143を通過し、フリップフロップf143の入力に
信号が到達するまでの時間および、フリップフロップf1
42の出力ピンから信号が出力され、クロック信号CKがフ
リップフロップf142に入力されてから、フリップフロッ
プf142の出力ピンから信号が出力され、c142を通過し、
イNAND142およびNAND143を通過し、フリップフロップf1
43の入力に信号が到達するまでの時間がクロック信号CK
の周期以内である必要がある。
【００６１】本実施例でもNAND141、NAND142、NAND143
を構成するすべてのMOSFETを高しきい値電圧で構成した
場合には、上記2つの経路のディレイがクロック周期よ
り大きくなり、全てを低しきい値MOSFETで構成した場合
には、上記2つの経路のディレイに余裕が発生する（つ
まり、無駄に電力を消費することになる）とする。図12
の実施例では、inv1とinv2のどちらを低しきい値電圧で
構成しても、消費電力に差はなかったが、本実施例のよ
うに、２つの入力からの経路が合流している場合には、
図13で説明したのと同様に、両経路に共有される論理ゲ
ートのMOSFETを優先的に低しきい値電圧にする。つま
り、本図では、pm145、pm146およびnm145、nm146を低し
きい値電圧のMOSFETとする。このために、ディレイを目
標時間以内におさえるために必要となる低しきい値電圧
MOSFETの数を最小限にし、消費電力を押さえることが可
能になる。なお、本実施例では、2つの経路が合流する
例を示したが、３経路以上が合流する場合でも、同様で
あり本発明に含まれる。
を構成するすべてのMOSFETを高しきい値電圧で構成した
場合には、上記2つの経路のディレイがクロック周期よ
り大きくなり、全てを低しきい値MOSFETで構成した場合
には、上記2つの経路のディレイに余裕が発生する（つ
まり、無駄に電力を消費することになる）とする。図12
の実施例では、inv1とinv2のどちらを低しきい値電圧で
構成しても、消費電力に差はなかったが、本実施例のよ
うに、２つの入力からの経路が合流している場合には、
図13で説明したのと同様に、両経路に共有される論理ゲ
ートのMOSFETを優先的に低しきい値電圧にする。つま
り、本図では、pm145、pm146およびnm145、nm146を低し
きい値電圧のMOSFETとする。このために、ディレイを目
標時間以内におさえるために必要となる低しきい値電圧
MOSFETの数を最小限にし、消費電力を押さえることが可
能になる。なお、本実施例では、2つの経路が合流する
例を示したが、３経路以上が合流する場合でも、同様で
あり本発明に含まれる。
【００６２】図21を用いて、pチャネルMOSFETおよびnチ
ャネルMOSFETにより構成される相補型MOSFETおよびnチ
ャネルMOSFETにより構成されるパストランジスタゲート
を用いた本発明の実施例について説明する。
ャネルMOSFETにより構成される相補型MOSFETおよびnチ
ャネルMOSFETにより構成されるパストランジスタゲート
を用いた本発明の実施例について説明する。
【００６３】第1のnチャネルMOSFETnm212のドレイン電
極に入力信号in211が入り、第2のnチャネルMOSFETnm213
のドレイン電極に入力信号in212が入り、さらに、第2の
nチャネルMOSFETnm213のゲート電極に入力信号in213が
入り、第1のnチャネルMOSFETnm212のゲート電極に入力
信号in213の否定が入り、第1のnチャネルMOSFETnm212お
よび第2のnチャネルMOSFETnm213のソース電極は第1のノ
ードnd211に接続されることで、第1のnチャネルMOSFETn
m212および第2のnチャネルMOSFETnm213によって、2入力
1出力のセレクタ論理ゲートsel211をパストランジスタ
により構成している。
極に入力信号in211が入り、第2のnチャネルMOSFETnm213
のドレイン電極に入力信号in212が入り、さらに、第2の
nチャネルMOSFETnm213のゲート電極に入力信号in213が
入り、第1のnチャネルMOSFETnm212のゲート電極に入力
信号in213の否定が入り、第1のnチャネルMOSFETnm212お
よび第2のnチャネルMOSFETnm213のソース電極は第1のノ
ードnd211に接続されることで、第1のnチャネルMOSFETn
m212および第2のnチャネルMOSFETnm213によって、2入力
1出力のセレクタ論理ゲートsel211をパストランジスタ
により構成している。
【００６４】さらに、第1のノードnd211は、第1のpチャ
ネルMOSFETpm211および第3のnチャネルMOSFETnm211のゲ
ート電極に接続されている。第1のpチャネルMOSFETpm21
1は、第1の動作電位供給線Vdd211と第2のノードnd212の
間にソース・ドレイン経路を持つように接続されて、第
3のnチャネルMOSFETnm211は、第2の動作電位供給線Vss2
11と第2のノードnd212の間にソース・ドレイン経路を持
つように接続されている。これにより、第1のpチャネル
MOSFETpm211および第3のnチャネルMOSFETnm211により、
インバータ論理ゲートinv211が構成されている。図21に
示した回路は、パストランジスタ論理ゲートと相補型MO
SFET論理ゲートが混在する回路である。
ネルMOSFETpm211および第3のnチャネルMOSFETnm211のゲ
ート電極に接続されている。第1のpチャネルMOSFETpm21
1は、第1の動作電位供給線Vdd211と第2のノードnd212の
間にソース・ドレイン経路を持つように接続されて、第
3のnチャネルMOSFETnm211は、第2の動作電位供給線Vss2
11と第2のノードnd212の間にソース・ドレイン経路を持
つように接続されている。これにより、第1のpチャネル
MOSFETpm211および第3のnチャネルMOSFETnm211により、
インバータ論理ゲートinv211が構成されている。図21に
示した回路は、パストランジスタ論理ゲートと相補型MO
SFET論理ゲートが混在する回路である。
【００６５】この時、パストランジスタである第1、第2
のnチャネルMOSFETnm212およびnm213を低しきい値電圧
にする。近年、コンパクトに論理ゲートを構成できる利
点から、パストランジスタによる論理ゲートが注目され
ているが、低電圧動作時のスイッチング速度の低下が相
補型MOSFETに比べ、パストランジスタでは顕著であると
いう問題点を発明者らは見出していた。そこで、本実施
例のように、相補型MOSFETとパストランジスタを混在し
て使用する半導体集積回路において、パストランジスタ
を低しきい値電圧で構成することにより、上記問題を解
決でき、相補型MOSFETとパストランジスタを混在する半
導体装置において、パストランジスタの動作速度を低下
させることなく、低電圧、高速動作が可能となる。
のnチャネルMOSFETnm212およびnm213を低しきい値電圧
にする。近年、コンパクトに論理ゲートを構成できる利
点から、パストランジスタによる論理ゲートが注目され
ているが、低電圧動作時のスイッチング速度の低下が相
補型MOSFETに比べ、パストランジスタでは顕著であると
いう問題点を発明者らは見出していた。そこで、本実施
例のように、相補型MOSFETとパストランジスタを混在し
て使用する半導体集積回路において、パストランジスタ
を低しきい値電圧で構成することにより、上記問題を解
決でき、相補型MOSFETとパストランジスタを混在する半
導体装置において、パストランジスタの動作速度を低下
させることなく、低電圧、高速動作が可能となる。
【００６６】次に、本発明において、しきい値電圧の異
なるMOSFETを実現する手段の実施例を説明する。しきい
値電圧の異なるMOSFETにより半導体集積回路を構成する
第1の手段は、前記MOSFETのゲート酸化膜下の半導体基
板の不純物濃度を変えることである。
なるMOSFETを実現する手段の実施例を説明する。しきい
値電圧の異なるMOSFETにより半導体集積回路を構成する
第1の手段は、前記MOSFETのゲート酸化膜下の半導体基
板の不純物濃度を変えることである。
【００６７】図15に示すものは、上記方法を用いて図12
の回路をレイアウトした実施例である。図15では、フリ
ップフロップf121、f122は省略した。フリップフロップ
f121の出力ピンは、term121と接続される。term121は、
第1のゲート電極gate121と接続されている。ゲート電極
gate121は、p+ソース・ドレイン領域darea121上を通過
することにより第1のpチャネルMOSFETpm1が形成され、n
+ソース・ドレイン領域darea122上を通過することによ
り第1のnチャネルMOSFETnm1が形成される。p+ソース・
ドレイン領域darea121はnウェル領域nw121上に、 n+ソ
ース・ドレイン領域darea122はpウェル領域pw121上に形
成されている。
の回路をレイアウトした実施例である。図15では、フリ
ップフロップf121、f122は省略した。フリップフロップ
f121の出力ピンは、term121と接続される。term121は、
第1のゲート電極gate121と接続されている。ゲート電極
gate121は、p+ソース・ドレイン領域darea121上を通過
することにより第1のpチャネルMOSFETpm1が形成され、n
+ソース・ドレイン領域darea122上を通過することによ
り第1のnチャネルMOSFETnm1が形成される。p+ソース・
ドレイン領域darea121はnウェル領域nw121上に、 n+ソ
ース・ドレイン領域darea122はpウェル領域pw121上に形
成されている。
【００６８】pチャネルMOSFETpm1のソースは、第1の動
作電位供給線Vdd121と接続され、ドレインは、 nチャネ
ルMOSFETnm1のドレインおよび端子term122に接続する。
また、 nチャネルMOSFETnm1のソースは、第2の動作電位
供給線Vss121に接続されている。図中で黒塗りの正方形
は、異なる金属配線層および半導体基板との接続を行う
スルーホールを示している。nウェル領域nw121には、ス
ルーホールTH121を通じてVdd121から給電され、pウェル
領域pw121には、スルーホールTH122を通じてVss121から
給電されている。
作電位供給線Vdd121と接続され、ドレインは、 nチャネ
ルMOSFETnm1のドレインおよび端子term122に接続する。
また、 nチャネルMOSFETnm1のソースは、第2の動作電位
供給線Vss121に接続されている。図中で黒塗りの正方形
は、異なる金属配線層および半導体基板との接続を行う
スルーホールを示している。nウェル領域nw121には、ス
ルーホールTH121を通じてVdd121から給電され、pウェル
領域pw121には、スルーホールTH122を通じてVss121から
給電されている。
【００６９】これにより図2のインバータ論理ゲートinv
1が構成されている。第1のpチャネルMOSFETpm1および第
1のnチャネルMOSFETnm1により、第1のインバータ論理ゲ
ートinv1が構成される。同様に、第2のゲート電極gate1
22および p+ソース・ドレイン領域darea123およびn+ソ
ース・ドレイン領域darea124により、第2のpチャネルMO
SFETpm2および第2のnチャネルMOSFETnm2が形成され、こ
れらにより第2のインバータ論理ゲートinv2が構成され
る。inv1の出力端子であるterm122とinv2の入力端子で
あるterm123が接続され、図12に示すインバータ2段の回
路が構成される。
1が構成されている。第1のpチャネルMOSFETpm1および第
1のnチャネルMOSFETnm1により、第1のインバータ論理ゲ
ートinv1が構成される。同様に、第2のゲート電極gate1
22および p+ソース・ドレイン領域darea123およびn+ソ
ース・ドレイン領域darea124により、第2のpチャネルMO
SFETpm2および第2のnチャネルMOSFETnm2が形成され、こ
れらにより第2のインバータ論理ゲートinv2が構成され
る。inv1の出力端子であるterm122とinv2の入力端子で
あるterm123が接続され、図12に示すインバータ2段の回
路が構成される。
【００７０】inv2の出力端子term124は、第2のフリップ
フロップf122の入力ピンに接続される。ここで、第1の
ゲート電極gate121の下にハッチングを施した領域area1
21およびarea122を示した。半導体集積回路の製造過程
において、ウェル領域pw121、nw121それぞれに不純物を
薄く分布させた後に、選択的にarea121、area122のみ
に、再度不純物を追加して分布させる工程を行うことに
より、これらの領域の不純物濃度が高くなり、MOSFETpm
1およびnm1のみが高しきい値電圧になる。
フロップf122の入力ピンに接続される。ここで、第1の
ゲート電極gate121の下にハッチングを施した領域area1
21およびarea122を示した。半導体集積回路の製造過程
において、ウェル領域pw121、nw121それぞれに不純物を
薄く分布させた後に、選択的にarea121、area122のみ
に、再度不純物を追加して分布させる工程を行うことに
より、これらの領域の不純物濃度が高くなり、MOSFETpm
1およびnm1のみが高しきい値電圧になる。
【００７１】図5に示すように、この方法によれば、半
導体集積回路の任意の場所の論理ゲートを構成するMOSF
ETのしきい値電圧を自由に変えることができる。図5で
は、半導体集積回路LSI50の論理ゲートを全て模式的に
矩形で表している。網掛けを施した矩形例えばg51が低
しきい値電圧のMOSFETで構成した論理ゲート、白抜きの
矩形例えばg52が高しきい値電圧のMOSFETで構成した論
理ゲートを示している。図中にpath51として図2のf11か
らf12の経路、path52として図2のf13からf14の経路を示
した。
導体集積回路の任意の場所の論理ゲートを構成するMOSF
ETのしきい値電圧を自由に変えることができる。図5で
は、半導体集積回路LSI50の論理ゲートを全て模式的に
矩形で表している。網掛けを施した矩形例えばg51が低
しきい値電圧のMOSFETで構成した論理ゲート、白抜きの
矩形例えばg52が高しきい値電圧のMOSFETで構成した論
理ゲートを示している。図中にpath51として図2のf11か
らf12の経路、path52として図2のf13からf14の経路を示
した。
【００７２】ただし、この方法では、半導体集積回路の
製造過程において、基板に不純物を分布させる工程例え
ばイオン打ち込み工程が、使用するMOSFETの種類数必要
になる。
製造過程において、基板に不純物を分布させる工程例え
ばイオン打ち込み工程が、使用するMOSFETの種類数必要
になる。
【００７３】図25に示すのは、この方法を用いた場合
に、図12の高低2種のしきい値のMOSFETによる２つのイ
ンバータの例についてのデバイスの縦構造例である。図
12の例は相補型MOSFETを用いているので、p型基板表面
層の一部に、nウェルが形成されている２重ウェル構造
をとっている。p基板の表面層には、n+型のソース・ド
レイン領域diff2501、 diff2504、ゲート酸化膜ox250
1、ox2504およびゲート電極gate2501、gate2504が形成
されnチャネルMOSFETnm2501、nm2504を構成している。n
ウェル領域表面層にはp+型のソース・ドレイン領域diff
2502、diff2503、ゲート酸化膜ox2502、ox2503、および
ゲート電極gate2502、gate2503からなるpチャネルMOSFE
Tpm2502、pm2503が形成されている。さらに、pチャネル
MOSFETのソースおよびnウェルにVdd、nチャネルMOSFET
のソースおよびp基板にVssが接続されている。
に、図12の高低2種のしきい値のMOSFETによる２つのイ
ンバータの例についてのデバイスの縦構造例である。図
12の例は相補型MOSFETを用いているので、p型基板表面
層の一部に、nウェルが形成されている２重ウェル構造
をとっている。p基板の表面層には、n+型のソース・ド
レイン領域diff2501、 diff2504、ゲート酸化膜ox250
1、ox2504およびゲート電極gate2501、gate2504が形成
されnチャネルMOSFETnm2501、nm2504を構成している。n
ウェル領域表面層にはp+型のソース・ドレイン領域diff
2502、diff2503、ゲート酸化膜ox2502、ox2503、および
ゲート電極gate2502、gate2503からなるpチャネルMOSFE
Tpm2502、pm2503が形成されている。さらに、pチャネル
MOSFETのソースおよびnウェルにVdd、nチャネルMOSFET
のソースおよびp基板にVssが接続されている。
【００７４】ここで、nm2501とpm2502により、図12のイ
ンバータinv1、 nm2504とpm2503により、図12のインバ
ータinv2が構成されているとする。 inv1は高しきい値
のMOSFETで構成するために、 nm2501とpm2502のゲート
酸化膜下の半導体基板の不純物濃度（図の不純物濃度
１）は高くして、 inv2は低しきい値のMOSFETで構成す
るために、 nm2504とpm2503のゲート酸化膜下の半導体
基板の不純物濃度（図の不純物濃度2）を低くする。
ンバータinv1、 nm2504とpm2503により、図12のインバ
ータinv2が構成されているとする。 inv1は高しきい値
のMOSFETで構成するために、 nm2501とpm2502のゲート
酸化膜下の半導体基板の不純物濃度（図の不純物濃度
１）は高くして、 inv2は低しきい値のMOSFETで構成す
るために、 nm2504とpm2503のゲート酸化膜下の半導体
基板の不純物濃度（図の不純物濃度2）を低くする。
【００７５】また、しきい値電圧の異なるMOSFETにより
半導体集積回路を構成する第3の手段は、前記MOSFETの
ゲート酸化膜厚寸法を変えることである。この手段を用
いても、図5に示すように半導体集積回路の任意の場所
の論理ゲートを構成するMOSFETのしきい値電圧を自由に
変えることができる。ただし、この方法でも、半導体集
積回路の製造過程において、ゲート酸化膜を形成する工
程例えば熱酸化工程が、使用するMOSFETの種類数必要に
なる。
半導体集積回路を構成する第3の手段は、前記MOSFETの
ゲート酸化膜厚寸法を変えることである。この手段を用
いても、図5に示すように半導体集積回路の任意の場所
の論理ゲートを構成するMOSFETのしきい値電圧を自由に
変えることができる。ただし、この方法でも、半導体集
積回路の製造過程において、ゲート酸化膜を形成する工
程例えば熱酸化工程が、使用するMOSFETの種類数必要に
なる。
【００７６】図26は、他のデバイスの縦構造であり、上
記の方法を用いた場合に、図12の高低2種のしきい値のM
OSFETによる２つのインバータの例について示す図であ
る。
記の方法を用いた場合に、図12の高低2種のしきい値のM
OSFETによる２つのインバータの例について示す図であ
る。
【００７７】図25同様に、p型基板表面層の一部に、nウ
ェルが形成されている２重ウェル構造をとっている。p
基板の表面層には、n+型のソース・ドレイン領域diff26
01、diff2604、ゲート酸化膜ox2601、ox2604およびゲー
ト電極gate2601、gate2604が形成されnチャネルMOSFETn
m2601、nm2604を構成している。nウェル領域表面層には
p+型のソース・ドレイン領域diff2602、diff2603、ゲー
ト酸化膜ox2602、ox2603、およびゲート電極gate2602、
gate2603からなるpチャネルMOSFETpm2602、pm2603が形
成されている。
ェルが形成されている２重ウェル構造をとっている。p
基板の表面層には、n+型のソース・ドレイン領域diff26
01、diff2604、ゲート酸化膜ox2601、ox2604およびゲー
ト電極gate2601、gate2604が形成されnチャネルMOSFETn
m2601、nm2604を構成している。nウェル領域表面層には
p+型のソース・ドレイン領域diff2602、diff2603、ゲー
ト酸化膜ox2602、ox2603、およびゲート電極gate2602、
gate2603からなるpチャネルMOSFETpm2602、pm2603が形
成されている。
【００７８】さらに、pチャネルMOSFETのソースおよびn
ウェルにVdd、nチャネルMOSFETのソースおよびp基板にV
ssが接続されている。ここで、nm2601とpm2602により、
図12のインバータinv1、 nm2604とpm2603により、図12
のインバータinv2が構成されているとする。 inv1は高
しきい値のMOSFETで構成するために、 nm2601とpm2602
のゲート酸化膜の厚さ（図の厚さt１）を厚くして、 in
v2は低しきい値のMOSFETで構成するために、 nm2604とp
m2603のゲート酸化膜の厚さ（図の厚さt2）を薄くす
る。
ウェルにVdd、nチャネルMOSFETのソースおよびp基板にV
ssが接続されている。ここで、nm2601とpm2602により、
図12のインバータinv1、 nm2604とpm2603により、図12
のインバータinv2が構成されているとする。 inv1は高
しきい値のMOSFETで構成するために、 nm2601とpm2602
のゲート酸化膜の厚さ（図の厚さt１）を厚くして、 in
v2は低しきい値のMOSFETで構成するために、 nm2604とp
m2603のゲート酸化膜の厚さ（図の厚さt2）を薄くす
る。
【００７９】また、しきい値電圧の異なるMOSFETにより
半導体集積回路を構成する第4の手段は、前記MOSFETの
ゲート長を変えることをである。この手段を用いても、
図5に示すように半導体集積回路の任意の場所の論理ゲ
ートを構成するMOSFETのしきい値電圧を自由に変えるこ
とができる。
半導体集積回路を構成する第4の手段は、前記MOSFETの
ゲート長を変えることをである。この手段を用いても、
図5に示すように半導体集積回路の任意の場所の論理ゲ
ートを構成するMOSFETのしきい値電圧を自由に変えるこ
とができる。
【００８０】図6にゲート長としきい値電圧の関係の例
を示す。例えば、図6のグラフに示す2点を選び、ゲート
長を微少に変えることで、しきい値電圧が異なる2種類
のMOSFETを形成することができる。
を示す。例えば、図6のグラフに示す2点を選び、ゲート
長を微少に変えることで、しきい値電圧が異なる2種類
のMOSFETを形成することができる。
【００８１】図27には、この方法を用いた場合に、図12
の高低2種のしきい値のMOSFETによる２つのインバータ
の例についての、デバイスの縦構造を示す。図25同様
に、p型基板表面層の一部に、nウェルが形成されている
２重ウェル構造をとっている。p基板の表面層には、n+
型のソース・ドレイン領域diff2701、 diff2704、ゲー
ト酸化膜ox2701、ox2704およびゲート電極gate2701、ga
te2704が形成されnチャネルMOSFETnm2701、nm2704を構
成している。nウェル領域表面層にはp+型のソース・ド
レイン領域diff2702、diff2703、ゲート酸化膜ox2702、
ox2703、およびゲート電極gate2702、gate2703からなる
pチャネルMOSFETpm2702、pm2703が形成されている。さ
らに、pチャネルMOSFETのソースおよびnウェルにVdd、n
チャネルMOSFETのソースおよびp基板にVssが接続されて
いる。
の高低2種のしきい値のMOSFETによる２つのインバータ
の例についての、デバイスの縦構造を示す。図25同様
に、p型基板表面層の一部に、nウェルが形成されている
２重ウェル構造をとっている。p基板の表面層には、n+
型のソース・ドレイン領域diff2701、 diff2704、ゲー
ト酸化膜ox2701、ox2704およびゲート電極gate2701、ga
te2704が形成されnチャネルMOSFETnm2701、nm2704を構
成している。nウェル領域表面層にはp+型のソース・ド
レイン領域diff2702、diff2703、ゲート酸化膜ox2702、
ox2703、およびゲート電極gate2702、gate2703からなる
pチャネルMOSFETpm2702、pm2703が形成されている。さ
らに、pチャネルMOSFETのソースおよびnウェルにVdd、n
チャネルMOSFETのソースおよびp基板にVssが接続されて
いる。
【００８２】ここで、nm2701とpm2702により、図12のイ
ンバータinv1、 nm2704とpm2703により、図12のインバ
ータinv2が構成されているとする。 inv1は高しきい値
のMOSFETで構成するために、 nm2701とpm2702のゲート
長（図のゲート長Lg1）を大きくして、 inv2は低しきい
値のMOSFETで構成するために、 nm2704とpm2703のゲー
ト長（図のゲート長Lg2）を小さくする。
ンバータinv1、 nm2704とpm2703により、図12のインバ
ータinv2が構成されているとする。 inv1は高しきい値
のMOSFETで構成するために、 nm2701とpm2702のゲート
長（図のゲート長Lg1）を大きくして、 inv2は低しきい
値のMOSFETで構成するために、 nm2704とpm2703のゲー
ト長（図のゲート長Lg2）を小さくする。
【００８３】図7を用いて、本発明において、しきい値
電圧の異なるMOSFETを実現する第2の手段の実施例を説
明する。しきい値電圧の異なるMOSFETにより半導体集積
回路を構成する第2の手段は、前記MOSFETの基板に供給
するバイアス電圧値を変えることである。そのために、
上記した3つの手段と異なり、しきい値電圧の異なるMOS
FETには、異なる基板バイアス電圧を供給するために、
ウェル領域を分離する必要が生じる。
電圧の異なるMOSFETを実現する第2の手段の実施例を説
明する。しきい値電圧の異なるMOSFETにより半導体集積
回路を構成する第2の手段は、前記MOSFETの基板に供給
するバイアス電圧値を変えることである。そのために、
上記した3つの手段と異なり、しきい値電圧の異なるMOS
FETには、異なる基板バイアス電圧を供給するために、
ウェル領域を分離する必要が生じる。
【００８４】また、それぞれのウェル領域に供給する基
板バイアス動作電位供給線が必要になる。そのために、
図5のように任意の場所の論理ゲートのMOSFETのしきい
値電圧を自由に変えることは、面積の増加が大きく現実
的ではない。
板バイアス動作電位供給線が必要になる。そのために、
図5のように任意の場所の論理ゲートのMOSFETのしきい
値電圧を自由に変えることは、面積の増加が大きく現実
的ではない。
【００８５】そこで、図7に示すように、同一のしきい
値電圧のMOSFETはなるべくまとめて同一のウェル領域上
に構成するレイアウトを行う。ただし、この手段を用い
る場合には、複数のしきい値電圧のMOSFETを形成するた
めの付加的な製造工程の必要がないという利点がある。
値電圧のMOSFETはなるべくまとめて同一のウェル領域上
に構成するレイアウトを行う。ただし、この手段を用い
る場合には、複数のしきい値電圧のMOSFETを形成するた
めの付加的な製造工程の必要がないという利点がある。
【００８６】図7では、半導体集積回路LSI70上にwell71
からwell 75のウェル領域を構成した例である。ここ
で、 well 71からwell 74が低しきい値電圧MOSFET用の
ウェル領域、 well 75が高しきい値電圧のMOSFET用のウ
ェル領域である。この場合には、MOSFETのしきい値電圧
によって論理ゲートを配置できる場所に制約が生じるた
めに、論理ゲートのレイアウトの際に、この制約を守っ
た配置を行う必要がある。
からwell 75のウェル領域を構成した例である。ここ
で、 well 71からwell 74が低しきい値電圧MOSFET用の
ウェル領域、 well 75が高しきい値電圧のMOSFET用のウ
ェル領域である。この場合には、MOSFETのしきい値電圧
によって論理ゲートを配置できる場所に制約が生じるた
めに、論理ゲートのレイアウトの際に、この制約を守っ
た配置を行う必要がある。
【００８７】図7は低しきい値電圧のMOSFETによる論理
ゲートと高しきい値電圧のMOSFETによる論理ゲートの面
積比を1：3で構成した例である。この比は、目標とする
動作周波数および目標とするリーク電流値および搭載す
る論理回路によって決まるものである。また、本発明を
ゲートアレイに用いる際には、予め、低しきい値電圧の
MOSFETによる論理ゲートと高しきい値電圧のMOSFETによ
る論理ゲートの使用比率の概略値を見込んで、拡散層ま
での下地を形成しておくことになる。また、図7に示す
ように、2種類のしきい値のMOSFETを用いる際には、2種
類の基板バイアス供給用の動作電位供給線が必要にな
る。
ゲートと高しきい値電圧のMOSFETによる論理ゲートの面
積比を1：3で構成した例である。この比は、目標とする
動作周波数および目標とするリーク電流値および搭載す
る論理回路によって決まるものである。また、本発明を
ゲートアレイに用いる際には、予め、低しきい値電圧の
MOSFETによる論理ゲートと高しきい値電圧のMOSFETによ
る論理ゲートの使用比率の概略値を見込んで、拡散層ま
での下地を形成しておくことになる。また、図7に示す
ように、2種類のしきい値のMOSFETを用いる際には、2種
類の基板バイアス供給用の動作電位供給線が必要にな
る。
【００８８】図7では、nチャネルMOSFETまたはpチャネ
ルMOSFETのどちらか単独で構成する例であるが、 nチャ
ネルMOSFETとpチャネルMOSFETを両方用いて相補型MOSFE
Tにより半導体集積回路を構成する実施例を説明する。
相補型MOSFETの場合は、 nチャネルMOSFETを構成するた
めのpウェル領域とpチャネルMOSFETを構成するためのn
ウェル領域が必要になり、それぞれのバイアス電圧値を
可変とするためには、3重ウェル構造を用いる。
ルMOSFETのどちらか単独で構成する例であるが、 nチャ
ネルMOSFETとpチャネルMOSFETを両方用いて相補型MOSFE
Tにより半導体集積回路を構成する実施例を説明する。
相補型MOSFETの場合は、 nチャネルMOSFETを構成するた
めのpウェル領域とpチャネルMOSFETを構成するためのn
ウェル領域が必要になり、それぞれのバイアス電圧値を
可変とするためには、3重ウェル構造を用いる。
【００８９】図8は、図12の高低2種のしきい値のMOSFET
による２つのインバータの例について、三重ウェル構造
を採用したデバイスの縦構造を示したものである。ｎ型
基板表面層の一部に、絶縁された2つのpウェルp-well1
およびp-well2が形成されており、さらに、 p-well1の
表面層の一部にnウェルn-well1、 p-well2の表面層の一
部にnウェルn-well2が形成されている3重ウェル構造を
とっている。pウェルの表面層にn+型のソース・ドレイ
ン領域diff801、 diff804、ゲート酸化膜ox801、ox804
およびゲート電極gate801、gate804が形成されnチャネ
ルMOSFETnm801、nm804を構成している。nウェル領域表
面層にはp+型のソース・ドレイン領域diff802、diff80
3、ゲート酸化膜ox802、ox803、およびゲート電極gate8
02、gate803からなるpチャネルMOSFETpm802、pm803が形
成されている。
による２つのインバータの例について、三重ウェル構造
を採用したデバイスの縦構造を示したものである。ｎ型
基板表面層の一部に、絶縁された2つのpウェルp-well1
およびp-well2が形成されており、さらに、 p-well1の
表面層の一部にnウェルn-well1、 p-well2の表面層の一
部にnウェルn-well2が形成されている3重ウェル構造を
とっている。pウェルの表面層にn+型のソース・ドレイ
ン領域diff801、 diff804、ゲート酸化膜ox801、ox804
およびゲート電極gate801、gate804が形成されnチャネ
ルMOSFETnm801、nm804を構成している。nウェル領域表
面層にはp+型のソース・ドレイン領域diff802、diff80
3、ゲート酸化膜ox802、ox803、およびゲート電極gate8
02、gate803からなるpチャネルMOSFETpm802、pm803が形
成されている。
【００９０】pチャネルMOSFETのソースにVdd、nチャネ
ルMOSFETのソースにVssが接続されている。 pチャネルM
OSFETpm802のnウェルにVbp1、 nチャネルMOSFETnm801の
pウェルにVbn1が接続されている。さらに、 pチャネルM
OSFETpm803のnウェルにVbp2、nチャネルMOSFETnm804のp
ウェルにVbn2が接続されている。ここで、nm801とpm802
により、図12のインバータinv1、 nm804とpm803によ
り、図12のインバータinv2が構成されているとする。in
v1は高しきい値のMOSFETで構成 し、inv2は低しきい値
のMOSFETで構成するために、 Vbp1をVbp2より高い電圧
に、Vbn1をVbn2より低い電圧にする。 それぞれの電圧
値は、例えば、Vdd=1.5V、 Vss=0V、Vbp1=2.0V、Vbn1=-
0.5V、 Vbp2=1.5V、Vbn2=0V等に設定する。
ルMOSFETのソースにVssが接続されている。 pチャネルM
OSFETpm802のnウェルにVbp1、 nチャネルMOSFETnm801の
pウェルにVbn1が接続されている。さらに、 pチャネルM
OSFETpm803のnウェルにVbp2、nチャネルMOSFETnm804のp
ウェルにVbn2が接続されている。ここで、nm801とpm802
により、図12のインバータinv1、 nm804とpm803によ
り、図12のインバータinv2が構成されているとする。in
v1は高しきい値のMOSFETで構成 し、inv2は低しきい値
のMOSFETで構成するために、 Vbp1をVbp2より高い電圧
に、Vbn1をVbn2より低い電圧にする。 それぞれの電圧
値は、例えば、Vdd=1.5V、 Vss=0V、Vbp1=2.0V、Vbn1=-
0.5V、 Vbp2=1.5V、Vbn2=0V等に設定する。
【００９１】図16に図8の構造のデバイスによる図12の
回路のレイアウトの平面図を示す。図16が図15と異なる
点は、第1のゲート電極gate121とp+ソース・ドレイン領
域darea121により構成される第1のpチャネルMOSFETpm1
と、第2のゲート電極gate122および p+ソース・ドレイ
ン領域darea123により構成される第2のpチャネルMOSFET
pm2は、それぞれ別のnウェル領域nw151およびnw152上に
形成されていることである。同様に、第1のゲート電極g
ate121とn+ソース・ドレイン領域darea122により構成さ
れる第1のnチャネルMOSFETnm1と、第2のゲート電極gate
122およびn+ソース・ドレイン領域darea124により構成
される第2のnチャネルMOSFETnm2は、それぞれ別のpウェ
ル領域pw151およびpw152上に形成されている。
回路のレイアウトの平面図を示す。図16が図15と異なる
点は、第1のゲート電極gate121とp+ソース・ドレイン領
域darea121により構成される第1のpチャネルMOSFETpm1
と、第2のゲート電極gate122および p+ソース・ドレイ
ン領域darea123により構成される第2のpチャネルMOSFET
pm2は、それぞれ別のnウェル領域nw151およびnw152上に
形成されていることである。同様に、第1のゲート電極g
ate121とn+ソース・ドレイン領域darea122により構成さ
れる第1のnチャネルMOSFETnm1と、第2のゲート電極gate
122およびn+ソース・ドレイン領域darea124により構成
される第2のnチャネルMOSFETnm2は、それぞれ別のpウェ
ル領域pw151およびpw152上に形成されている。
【００９２】これは、ウェル領域に供給する電位を低し
きい値MOSFETと高しきい値MOSFETで変えるために、ウェ
ル領域の分離が必要になるためである。nw151は、スル
ーホールTH151を通じて、第3の動作電位供給線Vbp151に
よりバイアス電圧を供給され、 nw152は、スルーホール
TH153を通じて、第4の動作電位供給線Vbp152によりバイ
アス電圧を供給され、 pw151は、スルーホールTH152を
通じて、第5の動作電位供給線Vbn151によりバイアス電
圧を供給され、 nw152は、スルーホールTH154を通じ
て、第6の動作電位供給線Vbn152によりバイアス電圧を
供給されている。 MOSFETの基板に供給するバイアス電
圧値を変える方法によれば、図16に示すように、新たな
動作電位供給線が必要になることやウェル領域を分離す
る必要が生じること等の理由からレイアウト面積は大き
くなるが、図15の場合のように、半導体集積回路の製造
過程において新たな工程を行うことになくMOSFETのしき
い値電圧を変化させることが可能になる利点がある。
きい値MOSFETと高しきい値MOSFETで変えるために、ウェ
ル領域の分離が必要になるためである。nw151は、スル
ーホールTH151を通じて、第3の動作電位供給線Vbp151に
よりバイアス電圧を供給され、 nw152は、スルーホール
TH153を通じて、第4の動作電位供給線Vbp152によりバイ
アス電圧を供給され、 pw151は、スルーホールTH152を
通じて、第5の動作電位供給線Vbn151によりバイアス電
圧を供給され、 nw152は、スルーホールTH154を通じ
て、第6の動作電位供給線Vbn152によりバイアス電圧を
供給されている。 MOSFETの基板に供給するバイアス電
圧値を変える方法によれば、図16に示すように、新たな
動作電位供給線が必要になることやウェル領域を分離す
る必要が生じること等の理由からレイアウト面積は大き
くなるが、図15の場合のように、半導体集積回路の製造
過程において新たな工程を行うことになくMOSFETのしき
い値電圧を変化させることが可能になる利点がある。
【００９３】図9に、図8に示した相補型MOSFETにより構
成した本発明の半導体集積回路装置の実施例を示す。図
9の(a)は半導体集積回路LSI90上に、論理ゲートを横一
列に配置し、複数の列row91からrow98を縦方向に並べる
ことにより、論理ゲートを2次元的に配置した例であ
る。本実施例において、論理ゲートは矩形で示され、内
部のパターンは省略したが、pチャネルMOSFETとnチャネ
ルMOSFETが上下に配置されている。ここで、row91およ
びrow96上の論理ゲートは、低しきい値電圧のMOSFETに
より構成され、それ以外の列の論理ゲートは全て高しき
い値電圧のMOSFETで構成している。
成した本発明の半導体集積回路装置の実施例を示す。図
9の(a)は半導体集積回路LSI90上に、論理ゲートを横一
列に配置し、複数の列row91からrow98を縦方向に並べる
ことにより、論理ゲートを2次元的に配置した例であ
る。本実施例において、論理ゲートは矩形で示され、内
部のパターンは省略したが、pチャネルMOSFETとnチャネ
ルMOSFETが上下に配置されている。ここで、row91およ
びrow96上の論理ゲートは、低しきい値電圧のMOSFETに
より構成され、それ以外の列の論理ゲートは全て高しき
い値電圧のMOSFETで構成している。
【００９４】この場合、pw91からpw94の絶縁された4つ
のpウェル領域が必要になる。隣接している列row92、ro
w93、row94、row95は、同一のしきい値電圧のMOSFETに
より構成されるためpウェル領域pw92を共有することが
できる。同様に、row97とrow98はpウェル領域pw94を共
有している。また、 nw91からnw95の5つの nウェル領域
が必要になる。nウェルについても、隣接している列row
92とrow93は1つのnウェル領域nw92、 row93とrow94はn
ウェル領域nw93、 row97とrow98はnウェル領域nw95を共
有することができる。
のpウェル領域が必要になる。隣接している列row92、ro
w93、row94、row95は、同一のしきい値電圧のMOSFETに
より構成されるためpウェル領域pw92を共有することが
できる。同様に、row97とrow98はpウェル領域pw94を共
有している。また、 nw91からnw95の5つの nウェル領域
が必要になる。nウェルについても、隣接している列row
92とrow93は1つのnウェル領域nw92、 row93とrow94はn
ウェル領域nw93、 row97とrow98はnウェル領域nw95を共
有することができる。
【００９５】また、図9の(b)に(a)の配置を行った場合
の基板バイアス電源を供給するための動作電位供給線を
示す。図9の(b)では、煩雑を避けるためにウェル領域は
省略した。wire91からwire94は、列に平行に配線されい
る。また、列の左右に補強用に直角方向にも配線を施し
た例を示してある。wire91は高しきい値MOSFETのpウェ
ルに、 wire92は高しきい値MOSFETのnウェルに、 wire9
3低しきい値MOSFETのpウェルに、 wire94は低しきい値M
OSFETのnウェルに、それぞれバイアス電源を供給してい
る。このようにレイアウトすることで、ウェルの分離を
少なくし、基板に供給するバイアス電圧値を変える手段
を用いて、しきい値電圧の異なるMOSFETにより半導体集
積回路を構成する場合の面積の増加を最小限にすること
が可能となる。
の基板バイアス電源を供給するための動作電位供給線を
示す。図9の(b)では、煩雑を避けるためにウェル領域は
省略した。wire91からwire94は、列に平行に配線されい
る。また、列の左右に補強用に直角方向にも配線を施し
た例を示してある。wire91は高しきい値MOSFETのpウェ
ルに、 wire92は高しきい値MOSFETのnウェルに、 wire9
3低しきい値MOSFETのpウェルに、 wire94は低しきい値M
OSFETのnウェルに、それぞれバイアス電源を供給してい
る。このようにレイアウトすることで、ウェルの分離を
少なくし、基板に供給するバイアス電圧値を変える手段
を用いて、しきい値電圧の異なるMOSFETにより半導体集
積回路を構成する場合の面積の増加を最小限にすること
が可能となる。
【００９６】次に、本発明において、しきい値電圧の異
なるMOSFETを実現する第2の手段をSOI（シリコン・オン
・インシュレータ）デバイス構造を用いて実施した例を
示す。SOI構造では、個々のMOSFETのウェル領域を分離
する必要がない。そのために、上述したような、しきい
値電圧の同一のMOSFETをまとめて同一のウェル領域に構
成する必要がない。この場合は、図5に示したように、
半導体集積回路上の任意の場所に任意のしきい値電圧の
MOSFETを配置することができる。ただし、しきい値電圧
の異なるMOSFETを実現する第2の手段は基板バイアス電
源の電圧値を変える必要があるので、そのための動作電
位供給線が必要になる。
なるMOSFETを実現する第2の手段をSOI（シリコン・オン
・インシュレータ）デバイス構造を用いて実施した例を
示す。SOI構造では、個々のMOSFETのウェル領域を分離
する必要がない。そのために、上述したような、しきい
値電圧の同一のMOSFETをまとめて同一のウェル領域に構
成する必要がない。この場合は、図5に示したように、
半導体集積回路上の任意の場所に任意のしきい値電圧の
MOSFETを配置することができる。ただし、しきい値電圧
の異なるMOSFETを実現する第2の手段は基板バイアス電
源の電圧値を変える必要があるので、そのための動作電
位供給線が必要になる。
【００９７】図22にその実施例を示す。半導体集積回路
LSI220は、SOI構造の相補型MOSFETにより構成された論
理ゲートを列状に配置した例である。図中で論理ゲー
ト、例えばg221、g222は矩形で表している。g221のよう
に、網掛けの矩形は、低しきい値電圧のMOSFETで構成さ
れた論理ゲートを、g222のように、白色の矩形は、高し
きい値電圧のMOSFETで構成された論理ゲートである。
LSI220は、SOI構造の相補型MOSFETにより構成された論
理ゲートを列状に配置した例である。図中で論理ゲー
ト、例えばg221、g222は矩形で表している。g221のよう
に、網掛けの矩形は、低しきい値電圧のMOSFETで構成さ
れた論理ゲートを、g222のように、白色の矩形は、高し
きい値電圧のMOSFETで構成された論理ゲートである。
【００９８】また、低しきい値電圧のpチャネルMOSFET
の基板バイアス電位供給線Vbp221、高しきい値電圧のp
チャネルMOSFETの基板バイアス電位供給線Vbp222、低し
きい値電圧のnチャネルMOSFETの基板バイアス電位供給
線Vbn221、低しきい値電圧のnチャネルMOSFETの基板バ
イアス電位供給線Vbn221がそれぞれ列と平行に配線され
ている。
の基板バイアス電位供給線Vbp221、高しきい値電圧のp
チャネルMOSFETの基板バイアス電位供給線Vbp222、低し
きい値電圧のnチャネルMOSFETの基板バイアス電位供給
線Vbn221、低しきい値電圧のnチャネルMOSFETの基板バ
イアス電位供給線Vbn221がそれぞれ列と平行に配線され
ている。
【００９９】なお、本図に於いては、MOSFETのソース電
極の電位給電線は省略した。 スルーホールTH221、TH22
2などににより、電位供給線と基板を接続され、各ゲー
トを構成するMOSFETの基板のバイアス電源が供給されて
いる。ここで、図のように、列と平行のバイアス電位供
給線を、しきい値の種類数（ただし、相補型MOSFETの場
合は、pチャネルMOSFET用とnチャネルMOSFET用の電位供
給線が夫々必要である）配線しておき、MOSFETのしきい
値電圧によって、スルーホールを打ち分けることによ
り、異なったしきい値電圧のMOSFETを任意の場所に配置
することができる。
極の電位給電線は省略した。 スルーホールTH221、TH22
2などににより、電位供給線と基板を接続され、各ゲー
トを構成するMOSFETの基板のバイアス電源が供給されて
いる。ここで、図のように、列と平行のバイアス電位供
給線を、しきい値の種類数（ただし、相補型MOSFETの場
合は、pチャネルMOSFET用とnチャネルMOSFET用の電位供
給線が夫々必要である）配線しておき、MOSFETのしきい
値電圧によって、スルーホールを打ち分けることによ
り、異なったしきい値電圧のMOSFETを任意の場所に配置
することができる。
【０１００】つまり、本発明において、基板バイアス電
源を変えることによってMOSFETのしきい値電圧を変える
手段を用いた場合、面積の増加が少ないことから、SOI
デバイス構造を用いることが、より好適である。
源を変えることによってMOSFETのしきい値電圧を変える
手段を用いた場合、面積の増加が少ないことから、SOI
デバイス構造を用いることが、より好適である。
【０１０１】次に、以上述べた本発明の半導体集積回路
を設計するために必要なセルライブラリを記憶した記憶
媒体の実施例について説明する。実施例の説明の前に、
まずセルおよびセルライブラリの簡単な説明を以下に述
べる。通常、半導体集積回路を設計する際には、予め設
計されたセルと呼ばれる小規模な論理機能を有する部
品を用いる。セルは、内部の回路要素とその接続、レイ
アウトパターン等を予め設計し、形状、外部との接続用
の端子位置、論理機能、ディレイ特性、消費電力特性な
どの情報をセルライブラリとして登録しておく。セルラ
イブラリ記憶した記憶媒体を配布することにより、すで
に設計され動作が保証された部品を多くの半導体集積回
路の設計に用いることが可能となる。
を設計するために必要なセルライブラリを記憶した記憶
媒体の実施例について説明する。実施例の説明の前に、
まずセルおよびセルライブラリの簡単な説明を以下に述
べる。通常、半導体集積回路を設計する際には、予め設
計されたセルと呼ばれる小規模な論理機能を有する部
品を用いる。セルは、内部の回路要素とその接続、レイ
アウトパターン等を予め設計し、形状、外部との接続用
の端子位置、論理機能、ディレイ特性、消費電力特性な
どの情報をセルライブラリとして登録しておく。セルラ
イブラリ記憶した記憶媒体を配布することにより、すで
に設計され動作が保証された部品を多くの半導体集積回
路の設計に用いることが可能となる。
【０１０２】図10に本発明のセルライブラリを記憶した
記憶媒体の例を示す。図10の例では、3種のインバータ
セルが登録されたライブラリを記憶した例である。セル
に関する情報として、本実施例では、セルの名称、寸
法、ゲート長、ピン、ディレイ特性、リーク電流、しき
い値電圧、機能等が書かれている。c101は標準のインバ
ータセル、c102は、MOSFETのゲート幅Wを倍にしたセル
である。
記憶媒体の例を示す。図10の例では、3種のインバータ
セルが登録されたライブラリを記憶した例である。セル
に関する情報として、本実施例では、セルの名称、寸
法、ゲート長、ピン、ディレイ特性、リーク電流、しき
い値電圧、機能等が書かれている。c101は標準のインバ
ータセル、c102は、MOSFETのゲート幅Wを倍にしたセル
である。
【０１０３】従来技術では、このように同一機能のセル
を複数用意する場合は、ゲート幅Wを変え、ディレイ特
性を変えたセルを用意していた。 c103は、c102と同じ
ゲート幅W、同じ寸法を持っているが、ディレイ特性お
よび消費電力特性のみが異なるセルである。つまり、c1
03がMOSFETのしきい値電圧が低いMOSFETにより構成され
たセル、つまりリーク電流が大きくディレイが小さいセ
ルである。上に述べたような本発明の半導体集積回路装
置を設計、製造するためには、図10に示すライブラリが
必要になる。例えば、本発明の半導体集積回路装置の製
造工程において、しきい値電圧が異なるMOSFETを使用す
る場合、選択的に不純物を追加する工程やゲート酸化膜
の厚さを場所によって変えるための工程において、特別
なマスクパターンが必要になることは上述した。
を複数用意する場合は、ゲート幅Wを変え、ディレイ特
性を変えたセルを用意していた。 c103は、c102と同じ
ゲート幅W、同じ寸法を持っているが、ディレイ特性お
よび消費電力特性のみが異なるセルである。つまり、c1
03がMOSFETのしきい値電圧が低いMOSFETにより構成され
たセル、つまりリーク電流が大きくディレイが小さいセ
ルである。上に述べたような本発明の半導体集積回路装
置を設計、製造するためには、図10に示すライブラリが
必要になる。例えば、本発明の半導体集積回路装置の製
造工程において、しきい値電圧が異なるMOSFETを使用す
る場合、選択的に不純物を追加する工程やゲート酸化膜
の厚さを場所によって変えるための工程において、特別
なマスクパターンが必要になることは上述した。
【０１０４】このマスクパターンを作る際に、設計され
た集積回路のセルおよび配線のレイアウト情報、セルの
接続情報、および、どのセルがどのしきい値のMOSFETに
より構成されているかを認識できる情報が必要である。
各セルのMOSFETのしきい値電圧に関する情報は、本発明
のセルライブラリを記憶した記憶媒体に格納されている
ので、この情報を用いることで、上記したマスクパター
ンを作ることができる。この意味において、セルライブ
ラリを記憶した記憶媒体でなく、セルおよび配線の接続
関係いわゆるネットリストを記憶した記憶媒体におい
て、しきい値電圧の異なるMOSFETを認識できる情報を持
つことも本発明から容易に類推でき、本発明に含まれ
る。
た集積回路のセルおよび配線のレイアウト情報、セルの
接続情報、および、どのセルがどのしきい値のMOSFETに
より構成されているかを認識できる情報が必要である。
各セルのMOSFETのしきい値電圧に関する情報は、本発明
のセルライブラリを記憶した記憶媒体に格納されている
ので、この情報を用いることで、上記したマスクパター
ンを作ることができる。この意味において、セルライブ
ラリを記憶した記憶媒体でなく、セルおよび配線の接続
関係いわゆるネットリストを記憶した記憶媒体におい
て、しきい値電圧の異なるMOSFETを認識できる情報を持
つことも本発明から容易に類推でき、本発明に含まれ
る。
【０１０５】なお、本実施例では、インバータセルを示
したが、このほかAND、OR、NAND、NOR、セレクタ、フリ
ップフロップ等のセルでも同様に実施することができ、
本発明を実施するセルの種類は、特に限定されるもので
はない。
したが、このほかAND、OR、NAND、NOR、セレクタ、フリ
ップフロップ等のセルでも同様に実施することができ、
本発明を実施するセルの種類は、特に限定されるもので
はない。
【０１０６】次に、上記ライブラリを記憶した記憶媒体
を用いた設計方法の例を説明する。
を用いた設計方法の例を説明する。
【０１０７】図23は、図10のセルライブラリを記憶した
記憶媒体を用いて、論理設計を行う過程を示している。
図で、矩形の箱step230〜step232は処理、黒い矢印は処
理の流れ、白抜きの矢印はデータの流れを示している。
論理記述LOG230は、例えばVHDL等の上位論理記述言語で
書かれたものである。論理記述LOG230を読み込み、論理
最適化処理step230を行う。
記憶媒体を用いて、論理設計を行う過程を示している。
図で、矩形の箱step230〜step232は処理、黒い矢印は処
理の流れ、白抜きの矢印はデータの流れを示している。
論理記述LOG230は、例えばVHDL等の上位論理記述言語で
書かれたものである。論理記述LOG230を読み込み、論理
最適化処理step230を行う。
【０１０８】論理最適化処理step230は、テクノロジー
に依存しない最適化処理であり、例えば論理をブール式
で表現してブール式の項数を最小化する等の処理であ
る。この時、ディレイ推定処理step231により推定した
ディレイをもとに、最適化処理を行う。その後、セル割
り当て処理step232を行う。これは、セルライブラリLIB
230を読み込み、テクノロジーに依存しない論理を、実
際のセルに割り当てる処理である。
に依存しない最適化処理であり、例えば論理をブール式
で表現してブール式の項数を最小化する等の処理であ
る。この時、ディレイ推定処理step231により推定した
ディレイをもとに、最適化処理を行う。その後、セル割
り当て処理step232を行う。これは、セルライブラリLIB
230を読み込み、テクノロジーに依存しない論理を、実
際のセルに割り当てる処理である。
【０１０９】ここでは、ディレイ計算処理step233およ
び消費電力計算処理step234を繰り返し実行し、最適な
セル割り当てを行い、ネットリストnet230を出力する。
セル割り当て処理が、本発明の設計方法の特徴的な処理
であるため、図中に詳細な例を示した。この例では、
今、AからDの経路の一部のセル割り当ての実行中であ
る。既にAからB、CからDの経路のセル割り当てが完了
し、それぞれのディレイが3.22nsec、1.70secであると
する。BからCの論理がC=not(B)で表現されているとする
と、このブール式はインバーターに割り付けられるべき
事が分かる。AからDまでの経路の目標ディレイを5nsec
とすると、インバーターのディレイは、0.08以下である
必要がある。
び消費電力計算処理step234を繰り返し実行し、最適な
セル割り当てを行い、ネットリストnet230を出力する。
セル割り当て処理が、本発明の設計方法の特徴的な処理
であるため、図中に詳細な例を示した。この例では、
今、AからDの経路の一部のセル割り当ての実行中であ
る。既にAからB、CからDの経路のセル割り当てが完了
し、それぞれのディレイが3.22nsec、1.70secであると
する。BからCの論理がC=not(B)で表現されているとする
と、このブール式はインバーターに割り付けられるべき
事が分かる。AからDまでの経路の目標ディレイを5nsec
とすると、インバーターのディレイは、0.08以下である
必要がある。
【０１１０】このとき、同一の機能つまりインバータセ
ルであり、しきい値電圧が異なるために、ディレイ値が
異なるセルc102およびc103が存在することが、セルライ
ブラリLIB230を読み込んだ結果として、わかっている。
ここで、それぞれのセルを用いた場合のディレイと省電
力を計算し、その結果、低しきい値電圧のセルc103が選
択される。
ルであり、しきい値電圧が異なるために、ディレイ値が
異なるセルc102およびc103が存在することが、セルライ
ブラリLIB230を読み込んだ結果として、わかっている。
ここで、それぞれのセルを用いた場合のディレイと省電
力を計算し、その結果、低しきい値電圧のセルc103が選
択される。
【０１１１】図24を用いて、上記ライブラリを記憶した
記憶媒体を用いた別の設計方法の例を説明する。図24
は、図10のセルライブラリを記憶した記憶媒体を用い
て、論理設計を行う過程を示している。図23と同じく矩
形の箱step240〜step244は処理、黒い矢印は処理の流
れ、白抜きの矢印はデータの流れを示している。論理記
述LOG240を読み込み、論理最適化処理step240を行う。
これは図23におけるstep230と同様である。その後、高
しきい値セルのみを用いたセル割り当て処理step241を
行う。
記憶媒体を用いた別の設計方法の例を説明する。図24
は、図10のセルライブラリを記憶した記憶媒体を用い
て、論理設計を行う過程を示している。図23と同じく矩
形の箱step240〜step244は処理、黒い矢印は処理の流
れ、白抜きの矢印はデータの流れを示している。論理記
述LOG240を読み込み、論理最適化処理step240を行う。
これは図23におけるstep230と同様である。その後、高
しきい値セルのみを用いたセル割り当て処理step241を
行う。
【０１１２】図23の実施例同様に、ディレイおよび消費
電力計算処理step242を繰り返し実行し、高しきい値セ
ルのみを使用するという限定のもとで最適なセル割り当
てを行う。その後、配置配線処理step243を行う。さら
に、配置配線後の実際の配線長を考慮に入れ、ディレイ
および消費電力計算処理step242を行った結果、より精
度の高い計算結果が得られる。その結果、ディレイ違反
経路が存在した場合に、違反経路上のセルを同一機能で
低しきい値MOSFETのセルに置き換える処理step244を行
い、レイアウト情報が付加されたネットリストnet240を
出力する。これにより、周囲のレイアウトを変更せずに
違反を解消できるという利点がある。
電力計算処理step242を繰り返し実行し、高しきい値セ
ルのみを使用するという限定のもとで最適なセル割り当
てを行う。その後、配置配線処理step243を行う。さら
に、配置配線後の実際の配線長を考慮に入れ、ディレイ
および消費電力計算処理step242を行った結果、より精
度の高い計算結果が得られる。その結果、ディレイ違反
経路が存在した場合に、違反経路上のセルを同一機能で
低しきい値MOSFETのセルに置き換える処理step244を行
い、レイアウト情報が付加されたネットリストnet240を
出力する。これにより、周囲のレイアウトを変更せずに
違反を解消できるという利点がある。
【０１１３】また、図24の実施例とは逆に、低しきい値
MOSFETセルのみを用いて、セル割り当てと配置配線を行
い、その後にディレイ計算を行った結果、ディレイ余裕
が存在した場合に、ディレイに余裕のある経路上のセル
を高しきい値MOSFETのセルに置き換える方法も考えられ
る。
MOSFETセルのみを用いて、セル割り当てと配置配線を行
い、その後にディレイ計算を行った結果、ディレイ余裕
が存在した場合に、ディレイに余裕のある経路上のセル
を高しきい値MOSFETのセルに置き換える方法も考えられ
る。
【０１１４】次に、約8000セルからなる半導体集積回路
に、本発明を実施した例について説明する。本実施例で
は、ゲート長0.25μmの相補型MOSFETをVdd=1.6V、Vss=0
Vで動作させた例である。
に、本発明を実施した例について説明する。本実施例で
は、ゲート長0.25μmの相補型MOSFETをVdd=1.6V、Vss=0
Vで動作させた例である。
【０１１５】図18は、横軸にサイクルタイム（最大経路
ディレイ）をとり、縦軸にそのディレイ値の経路に含ま
れるセル数をとったグラフである。セルが複数の経路に
含まれる場合は、最も大きなディレイ値の経路に含まれ
るとする。実線(1)は、一律に高しきい値電圧(0.15V)の
MOSFETを使用した場合、太い実線(2)は、本発明を実施
した結果で、高しきい値電圧(0.15V)、低しきい値電圧
(-0.05V)とした場合、薄い実線(3)は、一律低しきい値
電圧(-0.05V)のMOSFETを使用した場合を示している。実
線(1)は最大5nsecの経路が存在するが、(2),(3)では、
最大3.95nsecであり、両方とも高速化されていることが
わかる。
ディレイ）をとり、縦軸にそのディレイ値の経路に含ま
れるセル数をとったグラフである。セルが複数の経路に
含まれる場合は、最も大きなディレイ値の経路に含まれ
るとする。実線(1)は、一律に高しきい値電圧(0.15V)の
MOSFETを使用した場合、太い実線(2)は、本発明を実施
した結果で、高しきい値電圧(0.15V)、低しきい値電圧
(-0.05V)とした場合、薄い実線(3)は、一律低しきい値
電圧(-0.05V)のMOSFETを使用した場合を示している。実
線(1)は最大5nsecの経路が存在するが、(2),(3)では、
最大3.95nsecであり、両方とも高速化されていることが
わかる。
【０１１６】しかし、(3)のように一律しきい値を下げ
た場合は、ディレイ値が小さい領域も高速化されてお
り、(1)の分布を左に平行移動した形になっている。こ
のことは、高しきい値電圧のMOSFETを用いても目標サイ
クル以内に収まっている経路のセルも高速化し、無駄に
電力を消費していることを示している。
た場合は、ディレイ値が小さい領域も高速化されてお
り、(1)の分布を左に平行移動した形になっている。こ
のことは、高しきい値電圧のMOSFETを用いても目標サイ
クル以内に収まっている経路のセルも高速化し、無駄に
電力を消費していることを示している。
【０１１７】一方、本発明の実施結果である(2)では、
ディレイの小さい領域では、(1)の分布と殆ど変化せず
に、3.95nsec〜5nsecの範囲のみを左に圧縮した形にな
っている。つまり、無駄な電力を消費せずに高速化でき
ていることを示している。
ディレイの小さい領域では、(1)の分布と殆ど変化せず
に、3.95nsec〜5nsecの範囲のみを左に圧縮した形にな
っている。つまり、無駄な電力を消費せずに高速化でき
ていることを示している。
【０１１８】図17は、横軸にサイクルタイム（最大経路
ディレイ）をとり、縦軸にリーク電流による消費電力を
とったグラフである。本回路は、一律に高しきい値電圧
(0.15V)のMOSFETを使用した場合には、サイクルタイム5
nsec(200MHz)で動作する回路である。消費電力の値は、
一律に高しきい値電圧(0.15V)のMOSFETで構成した場合
の消費電力を1として、正規化してある。
ディレイ）をとり、縦軸にリーク電流による消費電力を
とったグラフである。本回路は、一律に高しきい値電圧
(0.15V)のMOSFETを使用した場合には、サイクルタイム5
nsec(200MHz)で動作する回路である。消費電力の値は、
一律に高しきい値電圧(0.15V)のMOSFETで構成した場合
の消費電力を1として、正規化してある。
【０１１９】図中で、三角印で示したのは、一律にしき
い値電圧を下げた場合の結果で、丸印で示したのが本発
明により2種のしきい値電圧のMOSFETの使用を実施した
結果である。各プロット点の横にしきい値電圧を示し
た。例えば、本発明では、低しきい値電圧を-0.05V、高
しきい値電圧を0.15Vとし、2種のしきい値電圧のMOSFET
を使用した場合には、サイクルタイムは3.95nsec(253MH
z)まで高速化でき、消費電力は約20になる。
い値電圧を下げた場合の結果で、丸印で示したのが本発
明により2種のしきい値電圧のMOSFETの使用を実施した
結果である。各プロット点の横にしきい値電圧を示し
た。例えば、本発明では、低しきい値電圧を-0.05V、高
しきい値電圧を0.15Vとし、2種のしきい値電圧のMOSFET
を使用した場合には、サイクルタイムは3.95nsec(253MH
z)まで高速化でき、消費電力は約20になる。
【０１２０】一方、一律にしきい値電圧を-0.05Vにした
場合は、サイクルタイムは、同様に3.95nsecになるが、
消費電力は60以上になってしまう。また、例えば、リー
ク電流による消費電力を10以内に押さえるという条件で
は、一律にしきい値電圧を変える場合はサイクルタイム
4.33nsec(231MHz)であるが、本発明によれば、サイクル
タイム4.07nsec(246MHz)まで高速に動作できることがわ
かる。
場合は、サイクルタイムは、同様に3.95nsecになるが、
消費電力は60以上になってしまう。また、例えば、リー
ク電流による消費電力を10以内に押さえるという条件で
は、一律にしきい値電圧を変える場合はサイクルタイム
4.33nsec(231MHz)であるが、本発明によれば、サイクル
タイム4.07nsec(246MHz)まで高速に動作できることがわ
かる。
【０１２１】また、図17において、本発明を実施した場
合の、低しきい値電圧MOSFETの比率は、低しきい値電圧
0.1Vの時は6%、低しきい値電圧0.05Vの時は15%、低しき
い値電圧0.0Vの時は23%、低しきい値電圧-0.05Vの時は3
0%となる。しきい値電圧を下げた場合のMOSFETのリーク
電流は指数関数的に増加するために、しきい値を下げる
MOSFETの比率は30%程度以内が望ましい。適切な消費電
力に抑えるためには、10%以内に抑えることが、より好
適である。本発明によれば、低しきい値電圧にするMOSF
ETを最小限にすることが可能であり、全体のMOSFETに対
する低しきい値MOSFETの比率が30%以内であることも、
本発明の特徴である。
合の、低しきい値電圧MOSFETの比率は、低しきい値電圧
0.1Vの時は6%、低しきい値電圧0.05Vの時は15%、低しき
い値電圧0.0Vの時は23%、低しきい値電圧-0.05Vの時は3
0%となる。しきい値電圧を下げた場合のMOSFETのリーク
電流は指数関数的に増加するために、しきい値を下げる
MOSFETの比率は30%程度以内が望ましい。適切な消費電
力に抑えるためには、10%以内に抑えることが、より好
適である。本発明によれば、低しきい値電圧にするMOSF
ETを最小限にすることが可能であり、全体のMOSFETに対
する低しきい値MOSFETの比率が30%以内であることも、
本発明の特徴である。
【０１２２】上記実施例から、本発明を実施することに
より、高速に動作させるアクティブ動作時においても、
MOSFETのリーク電流による消費電力の増加を最小限に抑
えた上で、高い動作速度の半導体集積回路装置が得られ
ることが明らかである。
より、高速に動作させるアクティブ動作時においても、
MOSFETのリーク電流による消費電力の増加を最小限に抑
えた上で、高い動作速度の半導体集積回路装置が得られ
ることが明らかである。
【０１２３】図28に、本発明の半導体集積回路をマイク
ロプロセッサに適用した例について示す。図28は、マイ
クロプロセッサの主な構成ブロックを示しており、その
内部のセルの配置を矩形で模式的に表している。
ロプロセッサに適用した例について示す。図28は、マイ
クロプロセッサの主な構成ブロックを示しており、その
内部のセルの配置を矩形で模式的に表している。
【０１２４】図28の例では、構成ブロックは、CPU(中央
演算装置)、FPU（浮動小数点演算ユニット）、キャッシ
ュ（内臓メモリ）、BSC（バス制御）、DMA（ダイレクト
メモリアクセス）、CPG（クロック制御）、INT（割込み
制御）等である。書くブロック内のセルのうち網掛けを
施したものは低しきい値、白抜きのものは高しきい値の
セルである。例えば、タイミングクリティカルな経路が
多く存在する、CPU、FPU、キャッシュ等は低しきい値の
セルの数が多いことが分かる。またタイミングに余裕の
あるブロックINT等は、低しきい値のセルの割合が少な
い。このように、本発明によれば、単にブロック毎にし
きい値電圧を変えるのでなく、同一のブロックにおいて
も、必要に応じ低しきい値のMOSFETと高しきい値のMOSF
ETを適宜使い分け、かつ、低しきいのMOSFETの使用を最
小限に抑えることが可能であり、高速動作と低消費電力
を同時に実現することが可能になる。
演算装置)、FPU（浮動小数点演算ユニット）、キャッシ
ュ（内臓メモリ）、BSC（バス制御）、DMA（ダイレクト
メモリアクセス）、CPG（クロック制御）、INT（割込み
制御）等である。書くブロック内のセルのうち網掛けを
施したものは低しきい値、白抜きのものは高しきい値の
セルである。例えば、タイミングクリティカルな経路が
多く存在する、CPU、FPU、キャッシュ等は低しきい値の
セルの数が多いことが分かる。またタイミングに余裕の
あるブロックINT等は、低しきい値のセルの割合が少な
い。このように、本発明によれば、単にブロック毎にし
きい値電圧を変えるのでなく、同一のブロックにおいて
も、必要に応じ低しきい値のMOSFETと高しきい値のMOSF
ETを適宜使い分け、かつ、低しきいのMOSFETの使用を最
小限に抑えることが可能であり、高速動作と低消費電力
を同時に実現することが可能になる。
【０１２５】また、本発明は、アクティブ時の高速動作
と低リーク電流を実現するものであるが、スタンバイ時
に基板バイアス電源を制御することにより、しきい値を
上げる公知の技術と組み合わせることも可能である。
と低リーク電流を実現するものであるが、スタンバイ時
に基板バイアス電源を制御することにより、しきい値を
上げる公知の技術と組み合わせることも可能である。
【０１２６】以上説明してきた実施例においては、しき
い値電圧の異なる2種類のMOSFETを用いる場合を主に説
明したが、3種類以上のしきい値電圧のMOSFETを混在さ
せることも容易に実施可能であり、本発明に含まれる。
い値電圧の異なる2種類のMOSFETを用いる場合を主に説
明したが、3種類以上のしきい値電圧のMOSFETを混在さ
せることも容易に実施可能であり、本発明に含まれる。
【０１２７】
【発明の効果】以上説明したように本発明によれば、あ
る一定の動作状態で同一の機能ブロックにおいてでさえ
も、しきい値電圧の異なるMOSFETを適宜選択して、半導
体集積回路装置を構成することにより、 アクティブ動
作時にMOSFETのリーク電流による消費電力の増加を抑え
た上で、高速に動作動作可能な半導体集積回路装置が得
られる。
る一定の動作状態で同一の機能ブロックにおいてでさえ
も、しきい値電圧の異なるMOSFETを適宜選択して、半導
体集積回路装置を構成することにより、 アクティブ動
作時にMOSFETのリーク電流による消費電力の増加を抑え
た上で、高速に動作動作可能な半導体集積回路装置が得
られる。
【図１】本発明の半導体集積回路装置の代表的な実施例
の論理ゲート回路図。
の論理ゲート回路図。
【図２】本発明の半導体集積回路装置の別の実施例の論
理ゲート回路図。
理ゲート回路図。
【図３】本発明の半導体集積回路装置の別の実施例の論
理ゲート回路。
理ゲート回路。
【図４】本発明の半導体集積回路装置の別の実施例の論
理ゲート回路図。
理ゲート回路図。
【図５】本発明の半導体集積回路装置の実勢例における
論理ゲートの配置図。
論理ゲートの配置図。
【図６】ゲート長としきい値電圧の関係を示す図。
【図７】本発明の半導体集積回路装置の実勢例における
ウェル領域の構成図。
ウェル領域の構成図。
【図８】本発明の半導体集積回路装置の実施例における
デバイス構造断面図。
デバイス構造断面図。
【図９】本発明の半導体集積回路装置の別の実勢例にお
けるウェル領域の構成図。
けるウェル領域の構成図。
【図１０】本発明のセルライブラリを記憶した記憶媒体
の実施例。
の実施例。
【図１１】一般的な信号経路のディレイ値の分布の例を
示す図。
示す図。
【図１２】本発明の半導体集積回路装置の実施例のMOSF
ET回路図。
ET回路図。
【図１３】本発明の半導体集積回路装置の別の実施例の
MOSFET回路。
MOSFET回路。
【図１４】本発明の半導体集積回路装置の別の実施例の
MOSFET回路図。
MOSFET回路図。
【図１５】本発明の半導体集積回路装置の実施例のレイ
アウト図。
アウト図。
【図１６】本発明の半導体集積回路装置の別の実施例の
レイアウト図。
レイアウト図。
【図１７】本発明の実施例でのディレイと消費電力の関
係を示す図。
係を示す図。
【図１８】本発明の実施例でのディレイ値の分布を示す
図。
図。
【図１９】本発明の半導体集積回路装置の実施例の論理
ゲート回路図。
ゲート回路図。
【図２０】本発明の半導体集積回路装置の実施例の論理
ゲート回路図。
ゲート回路図。
【図２１】本発明の半導体集積回路装置のパストランジ
スタと相補型MOSFETが混在した実施例のMOSFET回路図。
スタと相補型MOSFETが混在した実施例のMOSFET回路図。
【図２２】本発明をSOIデバイス構造を用いて実施した
場合の半導体集積回路装置のレイアウト図。
場合の半導体集積回路装置のレイアウト図。
【図２３】本発明の半導体集積回路の設計方法の実施例
を示す図。
を示す図。
【図２４】本発明を半導体集積回路の設計方法の別の実
施例を示す図。
施例を示す図。
【図２５】本発明の半導体集積回路装置の実施例におけ
るデバイス構造断面図。
るデバイス構造断面図。
【図２６】本発明の半導体集積回路装置の別の実施例に
おけるデバイス構造断面図。
おけるデバイス構造断面図。
【図２７】本発明の半導体集積回路装置の別の実施例に
おけるデバイス構造断面図。
おけるデバイス構造断面図。
【図２８】本発明の半導体集積回路装置をマイクロプロ
セッサに適用した実施例の図。
セッサに適用した実施例の図。
g11〜 g222 ・・・・・ 論理ゲート gg191、gg192、gg201、gg202 ・・・・・ 論理ゲート群 f11〜f14、f121〜f143、f191〜f203 ・・・・・ フリップ
フロップ LSI50、LSI70、LSI90 ・・・・・ 半導体集積回路 well71〜well74 ・・・・・ ウェル領域 darea121〜darea124、diff801〜diff2704 ・・・・・ ソー
ス・ドレイン領域 ox801〜ox2704 ・・・・・ ゲート酸化膜 gate121〜gate2704 ・・・・・ ゲート電極 row91〜row98 ・・・・・ 論理ゲート列 pw91〜pw94、pw121、pw151、pw152、802 ・・・・・ pウェ
ル領域 nw91〜nw95、nw121、nw151、nw152、803 ・・・・・ nウェ
ル領域 wire91〜wire94、Vdd、Vss、Vdd121、Vdd131,Vdd141、V
ss121、vss131、Vss141、 Vbp1〜 Vbp222、Vbn1〜Vbn22
2 ・・・・・ 動作電位供給線 c101〜c103 ・・・・・ セル nd1、nd2、nd131〜nd141〜nd143、nd211〜nd212 ・・・・・
ノード pm1〜pm2703 ・・・・・ pチャネルMOSFET nm1〜nm2704 ・・・・・ nチャネルMOSFET inv1、inv2、inv131、inv211 ・・・・・ インバータ論理
ゲート NAND131、NAND141〜NAND143 ・・・・・ NAND論理ゲート term121〜term124 ・・・・・ 端子 TH121,TH122、TH151〜TH154、TH221、TH222 ・・・・・ ス
ルーホール c131、c132、c141、c142、c191、c201 ・・・・・ 論理ゲ
ート回路 step230〜step232、 step240〜step244 ・・・・・ 処理ス
テップ LOG230、LOG240 ・・・・・ 論理記述 LIB230、LIB230 ・・・・・ セルライブラリ net230、net240 ・・・・・ ネットリスト。
フロップ LSI50、LSI70、LSI90 ・・・・・ 半導体集積回路 well71〜well74 ・・・・・ ウェル領域 darea121〜darea124、diff801〜diff2704 ・・・・・ ソー
ス・ドレイン領域 ox801〜ox2704 ・・・・・ ゲート酸化膜 gate121〜gate2704 ・・・・・ ゲート電極 row91〜row98 ・・・・・ 論理ゲート列 pw91〜pw94、pw121、pw151、pw152、802 ・・・・・ pウェ
ル領域 nw91〜nw95、nw121、nw151、nw152、803 ・・・・・ nウェ
ル領域 wire91〜wire94、Vdd、Vss、Vdd121、Vdd131,Vdd141、V
ss121、vss131、Vss141、 Vbp1〜 Vbp222、Vbn1〜Vbn22
2 ・・・・・ 動作電位供給線 c101〜c103 ・・・・・ セル nd1、nd2、nd131〜nd141〜nd143、nd211〜nd212 ・・・・・
ノード pm1〜pm2703 ・・・・・ pチャネルMOSFET nm1〜nm2704 ・・・・・ nチャネルMOSFET inv1、inv2、inv131、inv211 ・・・・・ インバータ論理
ゲート NAND131、NAND141〜NAND143 ・・・・・ NAND論理ゲート term121〜term124 ・・・・・ 端子 TH121,TH122、TH151〜TH154、TH221、TH222 ・・・・・ ス
ルーホール c131、c132、c141、c142、c191、c201 ・・・・・ 論理ゲ
ート回路 step230〜step232、 step240〜step244 ・・・・・ 処理ス
テップ LOG230、LOG240 ・・・・・ 論理記述 LIB230、LIB230 ・・・・・ セルライブラリ net230、net240 ・・・・・ ネットリスト。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 平木 充 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (26)
- 【請求項１】半導体基体に形成されたスイッチング素子
によって構成された論理ゲートを有し、少なくとも1つ
または複数の入力信号に対し、前記論理ゲートにより所
定の処理を行い、少なくとも1つまたは複数の信号を出
力する半導体集積回路装置であり、前記スイッチング素
子には、低しきい値電圧のスイッチング素子と高しきい
値電圧のスイッチング素子の少なくとも2種以上のスイ
ッチング素子があり、前記信号の伝播する経路が複数存
在し、第1の経路の論理ゲートを構成するスイッチング
素子のしきい値電圧と、第2の信号経路の論理ゲートを
構成するスイッチング素子のしきい値電圧が異なる事を
特徴とする半導体集積回路装置。 - 【請求項２】半導体基体に形成されたスイッチング素子
によって構成された論理ゲートを有し、少なくとも1つ
または複数の入力信号に対し、前記論理ゲートにより所
定の処理を行い、少なくとも1つまたは複数の信号を出
力する半導体集積回路装置であり、前記スイッチング素
子には、低しきい値電圧のスイッチング素子と高しきい
値電圧のスイッチング素子の少なくとも2種以上のスイ
ッチング素子があり、前記信号の伝播する1つの経路上
に、低しきい値電圧のスイッチング素子により構成され
た論理ゲートと高しきい値電圧のスイッチング素子によ
り構成された論理ゲートが混在する事を特徴とする半導
体集積回路装置。 - 【請求項３】半導体基体に形成されたスイッチング素子
によって構成された論理ゲートを有し、少なくとも1つ
または複数の入力信号に対し、前記論理ゲートにより所
定の処理を行い、少なくとも1つまたは複数の信号を出
力する半導体集積回路装置であり、前記スイッチング素
子には、低しきい値電圧のスイッチング素子と高しきい
値電圧のスイッチング素子の少なくとも2種以上のスイ
ッチング素子があり、第1のノードから第2のノードへの
信号経路と、第2のノードから第3のノードへの経路およ
び第2のノードから第4のノードへの経路に分岐するよう
な信号経路が存在し、第1のノードから第2のノードまで
の経路上の全論理ゲート数に対する低しきい値のスイッ
チング素子により構成される論理ゲート数の比率が、第
2のノードから第3のノードまでの経路および第2のノー
ドから第4のノードまでの経路上の全論理ゲート数に対
する低しきい値のスイッチング素子により構成される論
理ゲート数の比率より高い事を特徴とする半導体集積回
路装置。 - 【請求項４】半導体基体に形成されたスイッチング素子
によって構成された論理ゲートを有し、少なくとも1つ
または複数の入力信号に対し、前記論理ゲートにより所
定の処理を行い、少なくとも1つまたは複数の信号を出
力する半導体集積回路装置であり、前記スイッチング素
子には、低しきい値電圧のスイッチング素子と高しきい
値電圧のスイッチング素子の少なくとも2種以上のスイ
ッチング素子があり、第1のノードから第2のノードへの
信号経路および第3のノードから第2のノードへの経路お
よび第2のノードから第4のノードへの経路が存在し、第
2のノードから第4のノードまでの経路上の全論理ゲート
数に対する低しきい値のスイッチング素子により構成さ
れる論理ゲート数の比率が、第1のノードから第2のノー
ドまでの経路および第3のノードから第2のノードまでの
経路上の全論理ゲート数に対する低しきい値のスイッチ
ング素子により構成される論理ゲート数の比率より高い
事を特徴とする半導体集積回路装置。 - 【請求項５】前記信号の伝播する経路とは、第1の経路
として、半導体集積回路の入力ピンから信号が最初に到
達する、状態保持回路の入力ピンまでの経路、第2の経
路として、状態保持回路の出力ピンから次に信号が到達
する状態保持回路の入力ピンまでの経路、第3の経路と
して、状態保持回路の出力ピンから他の状態保持回路を
経由せずに信号が到達する半導体集積回路の出力ピンま
での経路の3種類の経路、または、前記3種類の経路の部
分経路であることを特徴とする請求項1から4記載のうち
のいずれかに記載の半導体集積回路装置。 - 【請求項６】半導体基体に形成されたスイッチング素子
によって構成された論理ゲートを有し、少なくとも1つ
または複数の入力信号に対し、前記論理ゲートにより所
定の処理を行い、少なくとも1つまたは複数の信号を出
力する半導体集積回路装置であり、少なくとも第1、第2
の状態保持回路および第1、第2、第3、第4のスイッチン
グ素子を有し、 第1の動作電位点が給電される第1動作電位供給線、第2
の動作点電位が給電される第2の動作電位供給線および
第1、第2のノードを有し、 前記第1の状態保持回路の出力ピンまたは半導体集積回
路の入力ピンが、直接、または、1つまたは複数の論理
ゲートを経由し、前記第1および前記第2のスイッチング
素子のゲート電極に接続され、 前記第1のスイッチング素子は、前記第1の動作電位点と
前記第1のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第2のスイッチング素子は、前記第2の動作電位点と
前記第1のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第1のノードが、前記第3および前記第4のスイッチ
ング素子のゲート電極に接続され、 前記第3のスイッチング素子は、前記第1の動作電位点と
前記第2のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第4のスイッチング素子は、前記第2の動作電位点と
前記第2のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 さらに、前記第2のノードは、直接、または、1つまたは
複数の論理ゲートを経由し、前記第2の状態保持回路の
入力ピンまたは半導体集積回路の出力ピンに接続され、 前記第1のスイッチング素子と前記第3のスイッチング素
子のしきい値電圧が異なる、または、前記第2のスイッ
チング素子と前記第4のスイッチング素子のしきい値電
圧が異なることを特徴とする半導体集積回路装置。 - 【請求項７】半導体基体に形成されたスイッチング素子
によって構成された論理ゲートを有し、少なくとも1つ
または複数の入力信号に対し、前記論理ゲートにより所
定の処理を行い、少なくとも1つまたは複数の信号を出
力する半導体集積回路装置であり、少なくとも第1、第
2、第3の状態保持回路および第1、第2、第3、第4、第
5、第6のスイッチング素子を有し、 第1の動作電位点が給電される第1動作電位供給線、第2
の動作点電位が給電される第2の動作電位供給線および
第1、第2、第3のノードを有し、前記第1の状態保持回路
の出力ピンまたは半導体集積回路の入力ピンが、直接、
または、1つまたは複数の論理ゲートを経由し、前記第1
および前記第2のスイッチング素子のゲート電極に接続
され、 前記第1のスイッチング素子は、前記第1の動作電位点と
前記第1のノードの間にソース・ドレイン経路を持つよ
うに接続されており、前記第2のスイッチング素子は、
前記第2の動作電位点と前記第1のノードの間にソース・
ドレイン経路を持つように接続されており、前記第1の
ノードが、前記第3、第4、第5、第6のスイッチング素子
のゲート電極に接続され、 前記第3のスイッチング素子は、前記第1の動作電位点と
前記第2のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第4のスイッチング素子は、前記第2の動作電位点と
前記第2のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第5のスイッチング素子は、前記第1の動作電位点と
前記第3のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第6のスイッチング素子は、前記第2の動作電位点と
前記第3のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 さらに、前記第2のノードは、直接、または、1つまたは
複数の論理ゲートを経由し、前記第2の状態保持回路の
入力ピンまたは半導体集積回路の出力ピンに接続され、 さらに、前記第3のノードは、直接、または、1つまたは
複数の論理ゲートを経由し、前記第3の状態保持回路の
入力ピンまたは半導体集積回路の出力ピンに接続され、 前記第3のスイッチング素子のしきい値電圧が前記第1の
スイッチング素子のしきい値電圧より高い、または、前
記第4のスイッチング素子のしきい値電圧が前記第2のス
イッチング素子のしきい値電圧より高いことを特徴とす
る半導体集積回路装置。 - 【請求項８】半導体基体に形成されたスイッチング素子
によって構成された論理ゲートを有し、少なくとも1つ
または複数の入力信号に対し、前記論理ゲートにより所
定の処理を行い、少なくとも1つまたは複数の信号を出
力する半導体集積回路装置であり、 少なくとも第1、第2、第3の状態保持回路および第1、第
2、第3、第4、第5、第6、第7、第8のスイッチング素子
を有し、 第1の動作電位点が給電される第1の動作点電位供給線、
第2の動作点電位が給電される第2の動作電位供給線およ
び第1、第2、第3のノードを有し、 前記第1の状態保持回路の出力ピンまたは半導体集積回
路の入力ピンが、直接、または、1つまたは複数の論理
ゲートを経由し、前記第1および前記第2のスイッチング
素子のゲート電極に接続され、 前記第1のスイッチング素子は、前記第1の動作電位点と
前記第1のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第2のスイッチング素子は、前記第2の動作電位点と
前記第1のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第2の状態保持回路の出力ピンまたは半導体集積回
路の入力ピンが、直接、または、1つまたは複数の論理
ゲートを経由し、前記第3および前記第4のスイッチング
素子のゲート電極に接続され、 前記第3のスイッチング素子は、前記第1の動作電位点と
前記第2のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第4のスイッチング素子は、前記第2の動作電位点と
前記第2のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第1のノードが、前記第5および前記第6のスイッチ
ング素子のゲート電極に接続され、 前記第2のノードが、前記第7および前記第8のスイッチ
ング素子のゲート電極に接続され、 前記第5および第７のスイッチング素子は、前記第1の動
作電位点と前記第3のノードの間にソース・ドレイン経
路を持つように接続されており、 前記第6および第8のスイッチング素子は、前記第2の動
作電位点と前記第3のノードの間にソース・ドレイン経
路を持つように接続されており、 さらに、前記第3のノードは、直接、または、1つまたは
複数の論理ゲートを経由し、前記第3の状態保持回路の
入力ピンまたは半導体集積回路の出力ピンに接続され、 前記第1のスイッチング素子のしきい値電圧が前記第5ま
たは前記第7のスイッチング素子のしきい値電圧より高
い、または、前記第2のスイッチング素子のしきい値電
圧が前記第6または前記第8のスイッチング素子のしきい
値電圧より高いことを特徴とする半導体集積回路装置。 - 【請求項９】半導体基体に形成されたスイッチング素子
によって構成された論理ゲートを有し、少なくとも1つ
または複数の入力信号に対し、前記論理ゲートにより所
定の処理を行い、少なくとも1つまたは複数の信号を出
力する半導体集積回路装置であり、 少なくとも第1、第2、第3の状態保持回路および第1、第
2、第3、第4、第5、第6のスイッチング素子を有し、 第1の動作電位点が給電される第1動作電位供給線、第2
の動作点電位が給電される第2の動作電位供給線および
第1、第2、第3のノードを有し、 複数の論理ゲートを直列に接続した第1、第2の論理ゲー
ト群を有し、 前記第1の状態保持回路の出力ピンまたは半導体集積回
路の入力ピンが、直接、または、1つまたは複数の論理
ゲートを経由し、前記第1のスイッチング素子のゲート
電極および前記第2のスイッチング素子のゲート電極に
接続され、 前記第1のスイッチング素子は、前記第1の動作電位点と
第1のノードの間にソース・ドレイン経路を持つように
接続されており、 前記第2のスイッチング素子は、前記第1のノードと前記
第2の動作電位点の間にソース・ドレイン経路を持つよ
うに接続されており、 前記第1のノードが、前記第3、第4、第5、第6のスイッ
チング素子のゲート電極に接続され、 前記第3のスイッチング素子は、前記第1の動作電位点と
前記第2のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第4のスイッチング素子は、前記第2のノードと前記
第2の動作電位点の間にソース・ドレイン経路を持つよ
うに接続されており、 前記第5のスイッチング素子は、前記第1の動作電位点と
前記第3のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第6のスイッチング素子は、前記第3のノードと前記
第2の動作電位点の間にソース・ドレイン経路を持つよ
うに接続されており、 さらに、前記第2のノードは、前記第1の論理ゲート群を
経由し、前記第2の状態保持回路の入力ピンに接続さ
れ、 さらに、前記第3のノードは、前記第2の論理ゲート群を
経由し、前記第3の状態保持回路の入力ピンに接続さ
れ、 前記第1の論理ゲート群は、前記第2の論理ゲート群より
論理ゲート段数が多く、 前記第5のスイッチング素子のしきい値電圧が前記第1お
よび第3のスイッチング素子のしきい値電圧より高い、
または、前記第6のスイッチング素子のしきい値電圧が
前記第2および第4のスイッチング素子のしきい値電圧よ
り高いことを特徴とする半導体集積回路装置。 - 【請求項１０】半導体基体に形成されたスイッチング素
子によって構成された論理ゲートを有し、少なくとも1
つまたは複数の入力信号に対し、前記論理ゲートにより
所定の処理を行い、少なくとも1つまたは複数の信号を
出力する半導体集積回路装置であり、 少なくとも第1、第2、第3の状態保持回路および第1、第
2、第3、第4、第5、第6、第7、第8のスイッチング素子
を有し、 第1の動作電位点が給電される第1の動作点電位供給線、
第2の動作点電位が給電される第2の動作電位供給線およ
び第1、第2、第3のノードを有し、 複数の論理ゲートを直列に接続した第1、第2の論理ゲー
ト群を有し、 前記第1の状態保持回路の出力ピンが、前記第1の論理ゲ
ート群を経由し、前記第1および前記第2のスイッチング
素子のゲート電極に接続され、 前記第1のスイッチング素子は、前記第1の動作電位点と
前記第1のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第2のスイッチング素子は、前記第2の動作電位点と
前記第1のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第2の状態保持回路の出力ピンが、前記第1の論理ゲ
ート群を経由し、前記第3および前記第4のスイッチング
素子のゲート電極に接続され、 前記第3のスイッチング素子は、前記第1の動作電位点と
前記第2のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第4のスイッチング素子は、前記第2の動作電位点と
前記第2のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第1のノードが、前記第5および前記第6のスイッチ
ング素子のゲート電極に接続され、 前記第2のノードが、前記第7および前記第8のスイッチ
ング素子のゲート電極に接続され、 前記第5および第７のスイッチング素子は、前記第1の動
作電位点と前記第3のノードの間にソース・ドレイン経
路を持つように接続されており、 前記第6および第8のスイッチング素子は、前記第2の動
作電位点と前記第3のノードの間にソース・ドレイン経
路を持つように接続されており、 さらに、前記第3のノードは、直接、または、1つまたは
複数の論理ゲートを経由し、前記第3の状態保持回路の
入力ピンまたは半導体集積回路の出力ピンに接続され、
前記第1の論理ゲート群は、前記第2の論理ゲート群より
論理ゲート段数が多く、 前記第3のスイッチング素子のしきい値電圧が前記第1お
よび第5または第7のスイッチング素子のしきい値電圧よ
り高い、または、前記第4のスイッチング素子のしきい
値電圧が前記第2および第6または第8のスイッチング素
子のしきい値電圧より高いことを特徴とする半導体集積
回路装置。 - 【請求項１１】半導体基体に形成されたスイッチング素
子によって構成された論理ゲートを有し、少なくとも1
つまたは複数の入力信号に対し、前記論理ゲートにより
所定の処理を行い、少なくとも1つまたは複数の信号を
出力する半導体集積回路装置であり、 少なくとも第1、第2、第3のスイッチング素子を有し、 第1の動作電位点が給電される第1の動作点電位供給線、
第2の動作点電位が給電される第2の動作電位供給線およ
び第1、第2、第3のノードを有し、 前記第1のノードが前記第1のスイッチング素子のゲート
電極に接続され、 前記第2のノードが前記第1のスイッチング素子のドレイ
ン電極に接続され、 前記第1のスイッチング素子のソース電極が前記第2およ
び第3のスイッチング素子のゲート電極に接続され、 前記第2のスイッチング素子は、前記第1の動作電位点と
前記第3のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第3のスイッチング素子は、前記第2の動作電位点と
前記第3のノードの間にソース・ドレイン経路を持つよ
うに接続されており、 前記第1および第2のノードに信号が入力され、前記第3
のノードから信号を出力する構成をなし、 前記第1のスイッチング素子のしきい値電圧が前記第2お
よび第3のスイッチング素子のしきい値電圧より低いこ
とを特徴とする半導体集積回路装置。 - 【請求項１２】前記しきい値電圧が異なるスイッチング
素子を構成する手段として、前記スイッチング素子のゲ
ート酸化膜下の半導体基板の不純物濃度を変えることを
特徴とする請求項1から11のうちのいずれかに記載の半
導体集積回路装置。 - 【請求項１３】前記しきい値電圧が異なるスイッチング
素子を構成する手段として、前記スイッチング素子の基
板に供給するバイアス電圧値を変えることを特徴とする
請求項1から11のうちのいずれかに記載の半導体集積回
路装置。 - 【請求項１４】前記しきい値電圧が異なるスイッチング
素子を構成する手段として、前記スイッチング素子のゲ
ート酸化膜厚寸法を変えることを特徴とする請求項１か
ら11のうちのいずれかに記載の半導体集積回路装置。 - 【請求項１５】前記しきい値電圧が異なるスイッチング
素子を構成する手段として、前記スイッチング素子のゲ
ート長を変えることを特徴とする請求項1から11のうち
のいずれかに記載の半導体集積回路装置。 - 【請求項１６】前記しきい値電圧が異なるスイッチング
素子を構成する手段として、前記スイッチング素子のゲ
ート酸化膜下の半導体基板の不純物濃度を変える第1の
手段および前記スイッチング素子の基板に供給するバイ
アス電圧値を変える第2の手段および前記スイッチング
素子のゲート酸化膜厚寸法を変える第3の手段および前
記スイッチング素子のゲート長を変える第4の手段のう
ち、複数の手段を組み合せることを特徴とする請求項1
から11のうちのいずれかに記載の半導体集積回路装置。 - 【請求項１７】前記論理ゲートを1次元の列状に配置
し、複数の列を列と直交方向に並べることにより、前記
論理ゲートを2次元的に配置した半導体集積回路装置で
あって、使用するスイッチング素子のしきい値電圧の種
類と同じ数の列と平行な基板バイアス動作電位供給線を
有することを特徴とする請求項13記載の半導体集積回路
装置。 - 【請求項１８】互いに絶縁された複数のウェル領域を有
し、前記しきい値電圧が異なるスイッチング素子は異な
るウェル領域上に構成されるることを特徴とする、請求
項13記載の半導体集積回路装置。 - 【請求項１９】前記論理ゲートを1次元の列状に配置
し、複数の列を列と直交方向に並べることにより、前記
論理ゲートを2次元的に配置した半導体集積回路装置で
あって、同一のしきい値電圧のスイッチング素子により
構成される論理ゲートを同一の列上に配置し、列に沿っ
た同一のウェル領域上に構成し、基板バイアス電源を供
給するために列と平行な動作電位供給線を有することを
特徴とする請求項18記載の半導体集積回路装置。 - 【請求項２０】隣接する複数の列の論理ゲートが、同一
のしきい値電圧のスイッチング素子により構成される場
合、前記複数の列に渡り、ウェル領域を共有することを
特徴とする請求項19記載の半導体集積回路装置。 - 【請求項２１】予め設計された特定の論理機能を有する
論理回路部品すなわちセルについて、上記セル毎の機
能、形状、ディレイ、消費電力等を記述したセルライブ
ラリを記憶した記憶媒体であって、 同一の機能と同一
の形状をもち、しきい値電圧の異なるスイッチング素子
により構成されたことにより、ディレイおよび消費電力
が異なった少なくとも2種類以上のセルが登録されてい
るセルライブラリを記憶することを特徴とするセルライ
ブラリを記憶した記憶媒体。 - 【請求項２２】特許請求項21記載のセルライブラリを記
憶した記憶媒体を用い、特許請求項1から20のうちのい
ずれかに記載の半導体集積回路装置を設計する設計方法
であり、少なくとも、消費電力および信号経路のディレ
イを計算するステップと、上記消費電力および信号経路
のディレイを計算するステップによる計算結果を用い、
同一の機能と同一の形状をもち、しきい値電圧の異なる
スイッチング素子により構成された少なくとも2種類以
上のセルの中から1つのセルを選択し、論理回路に割り
当てるステップを含むことを特徴とする半導体集積回路
の設計方法。 - 【請求項２３】特許請求項21記載のセルライブラリを記
憶した記憶媒体を用い、特許請求項1から20記載の半導
体集積回路装置を設計する設計方法であり、少なくと
も、高しきい値のスイッチング素子により構成されたセ
ルのみを用いて論理回路を設計するステップと、消費電
力および信号経路のディレイを計算するステップと、上
記高しきい値のスイッチング素子により構成されたセル
のみを用いて設計された論理回路の一部を、同一機能と
同一形状を持つ低しきい値のスイッチング素子により構
成されたセルに置き換えるステップを含むことを特徴と
する半導体集積回路の設計方法。 - 【請求項２４】信号経路中にラッチ回路、フリップフロ
ップ回路、信号出力端子、あるいは信号入力端子の少な
くとも一つを含む回路を複数有し、 上記回路の間の信号経路中には閾値の異なる複数のトラ
ンジスタを有することを特徴とする半導体集積回路。 - 【請求項２５】信号経経路中にクロック信号により制御
される第１の回路を複数有し、 上記第１の回路の間の信号経路中には閾値の異なる複数
のトランジスタを含む第２の回路を有することを特徴と
する半導体集積回路。 - 【請求項２６】信号経経路中にクロック信号により制御
される第１の回路を複数有し、 上記第１の回路の間の信号経路中には閾値の異なる複数
のトランジスタからなる第２の回路を有する半導体集積
回路装置の設計方法であって、 上記第１の回路相互間の信号遅延時間が、所定目標値を
超えないように、上記第２の回路を構成するトランジス
タの閾値を設定することを特徴とする半導体集積回路の
設計方法。
Priority Applications (17)
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|---|---|---|---|
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| TW091124090A TW536809B (en) | 1997-12-26 | 1998-12-10 | Semiconductor integrated circuit device and designing method for semiconductor integrated circuit device |
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| US09/582,327 US6380764B1 (en) | 1997-12-26 | 1998-12-16 | Semiconductor integrated circuit device, recording medium stored with cell library, and method for designing semiconductor integrated circuit |
| KR10-2003-7016302A KR20040023618A (ko) | 1997-12-26 | 1998-12-16 | 셀 라이브러리를 기억한 기억 매체 및 반도체 집적 회로의설계 방법 |
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| KR1020007007129A KR100592864B1 (ko) | 1997-12-26 | 1998-12-16 | 반도체 집적 회로 장치 |
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| US10/084,435 US6769110B2 (en) | 1997-12-26 | 2002-02-28 | Semiconductor integrated circuit device, storage medium on which cell library is stored and designing method for semiconductor integrated circuit |
| US10/827,291 US7129741B2 (en) | 1997-12-26 | 2004-04-20 | Semiconductor integrated circuit device, storage medium on which cell library is stored and designing method for semiconductor integrated circuit |
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| WO (1) | WO1999034512A1 (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1168205A2 (en) * | 2000-06-29 | 2002-01-02 | Kabushiki Kaisha Toshiba | Automatic circuit generation apparatus and method, and computer program product for executing the method |
| EP1170865A2 (en) * | 2000-06-20 | 2002-01-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, logic operation circuit, and flip flop |
| WO2003012872A1 (fr) * | 2001-07-31 | 2003-02-13 | Hitachi, Ltd. | Dispositif a circuit integre a semi-conducteur |
| US6653868B2 (en) | 2001-07-17 | 2003-11-25 | Renesas Technology Corporation | Semiconductor integrated circuit, method and program for designing the semiconductor integrated circuit |
| US6831483B2 (en) | 2000-05-19 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor |
| JP2005503668A (ja) * | 2001-09-18 | 2005-02-03 | ザイリンクス インコーポレイテッド | プログラマブルデバイスの一部にウェルバイアスを選択的にかけるための構造および方法 |
| JP2005197428A (ja) * | 2004-01-07 | 2005-07-21 | Toshiba Microelectronics Corp | 半導体集積回路 |
| US7005906B2 (en) | 2003-03-28 | 2006-02-28 | Hitachi, Ltd. | Semiconductor integrated-circuit device and method to speed-up CMOS circuit |
| JP2006059894A (ja) * | 2004-08-18 | 2006-03-02 | Fujitsu Ltd | 半導体集積回路のレイアウト方法及びレイアウト・プログラム |
| US7129549B2 (en) | 2003-08-11 | 2006-10-31 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2007148952A (ja) * | 2005-11-30 | 2007-06-14 | Renesas Technology Corp | 半導体集積回路 |
| JP2007312288A (ja) * | 2006-05-22 | 2007-11-29 | Denso Corp | Ａ／ｄ変換回路 |
| JP2008004259A (ja) * | 2007-07-31 | 2008-01-10 | Hitachi Ltd | 半導体集積回路 |
| US7379318B2 (en) | 2004-04-06 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
| JP2009158836A (ja) * | 2007-12-27 | 2009-07-16 | Fujitsu Microelectronics Ltd | 半導体装置のセルレイアウト方法 |
| US7823111B2 (en) | 2007-03-30 | 2010-10-26 | Panasonic Corporation | Semiconductor integrated circuit device, semiconductor integrated circuit design method, and semiconductor integrated circuit design apparatus |
| JP2010263659A (ja) * | 2010-07-30 | 2010-11-18 | Renesas Electronics Corp | 半導体集積回路 |
| US7893712B1 (en) | 2009-09-10 | 2011-02-22 | Xilinx, Inc. | Integrated circuit with a selectable interconnect circuit for low power or high performance operation |
| JP2014241421A (ja) * | 2010-07-21 | 2014-12-25 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | トランジスタ・デバイス、集積回路デバイス、集積回路の設計方法および製造方法 |
| US8987868B1 (en) | 2009-02-24 | 2015-03-24 | Xilinx, Inc. | Method and apparatus for programmable heterogeneous integration of stacked semiconductor die |
| US9000490B2 (en) | 2013-04-19 | 2015-04-07 | Xilinx, Inc. | Semiconductor package having IC dice and voltage tuners |
| US9015023B2 (en) | 2010-05-05 | 2015-04-21 | Xilinx, Inc. | Device specific configuration of operating voltage |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7005893B1 (en) * | 1999-07-19 | 2006-02-28 | University Of Southern California | High-performance clock-powered logic |
| JP2001189423A (ja) * | 1999-12-28 | 2001-07-10 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP3762856B2 (ja) * | 2000-05-30 | 2006-04-05 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2001358578A (ja) * | 2000-06-15 | 2001-12-26 | Fujitsu Ltd | パストランジスタ回路、パストランジスタ回路の設計方法、論理回路最適化装置、論理回路最適化方法および論理回路最適化プログラムを記録したコンピュータ読み取り可能な記録媒体 |
| SE518797C2 (sv) * | 2000-07-19 | 2002-11-19 | Ericsson Telefon Ab L M | Effekt-LDMOS-transistor innefattande ett flertal parallellkopplade transistorsegment med olika tröskelspänningar |
| JP2002083931A (ja) * | 2000-09-08 | 2002-03-22 | Nec Corp | 半導体集積回路装置 |
| JP2002299454A (ja) | 2001-04-02 | 2002-10-11 | Toshiba Corp | 論理回路設計方法、論理回路設計装置及び論理回路マッピング方法 |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| US20070226628A1 (en) * | 2002-02-20 | 2007-09-27 | Communispace Corporation | System for supporting a virtual community |
| US7093208B2 (en) * | 2003-05-12 | 2006-08-15 | International Business Machines Corporation | Method for tuning a digital design for synthesized random logic circuit macros in a continuous design space with optional insertion of multiple threshold voltage devices |
| US6946903B2 (en) * | 2003-07-28 | 2005-09-20 | Elixent Limited | Methods and systems for reducing leakage current in semiconductor circuits |
| JP2005083895A (ja) * | 2003-09-09 | 2005-03-31 | Matsushita Electric Ind Co Ltd | 半導体装置のテスト方法 |
| WO2005050712A2 (en) * | 2003-11-18 | 2005-06-02 | Halliburton Energy Services, Inc. | High-temperature memory systems |
| JP4267476B2 (ja) * | 2004-02-16 | 2009-05-27 | 株式会社東芝 | 半導体集積回路の設計方法、設計装置および検査装置 |
| US20050225376A1 (en) * | 2004-04-08 | 2005-10-13 | Ati Technologies, Inc. | Adaptive supply voltage body bias apparatus and method thereof |
| JP4117275B2 (ja) * | 2004-08-17 | 2008-07-16 | エルピーダメモリ株式会社 | 半導体集積回路 |
| US7185294B2 (en) * | 2004-09-23 | 2007-02-27 | Verisilicon Holdings, Co Ltd | Standard cell library having globally scalable transistor channel length |
| US8490043B2 (en) | 2005-05-06 | 2013-07-16 | Tela Innovations, Inc. | Standard cells having transistors annotated for gate-length biasing |
| US7441211B1 (en) | 2005-05-06 | 2008-10-21 | Blaze Dfm, Inc. | Gate-length biasing for digital circuit optimization |
| US7340712B2 (en) | 2005-06-01 | 2008-03-04 | International Business Machines Corporation | System and method for creating a standard cell library for reduced leakage and improved performance |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| USRE48965E1 (en) * | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US7890891B2 (en) * | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US8225261B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining contact grid in dynamic array architecture |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US8225239B2 (en) | 2006-03-09 | 2012-07-17 | Tela Innovations, Inc. | Methods for defining and utilizing sub-resolution features in linear topology |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US8245180B2 (en) | 2006-03-09 | 2012-08-14 | Tela Innovations, Inc. | Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
| US8247846B2 (en) | 2006-03-09 | 2012-08-21 | Tela Innovations, Inc. | Oversized contacts and vias in semiconductor chip defined by linearly constrained topology |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| JP2007311535A (ja) * | 2006-05-18 | 2007-11-29 | Matsushita Electric Ind Co Ltd | セル配置方法 |
| JP4191214B2 (ja) * | 2006-08-01 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体装置 |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US20080293449A1 (en) * | 2007-05-24 | 2008-11-27 | Stephen Barlow | Method and system for partitioning a device into domains to optimize power consumption |
| JP2009088387A (ja) * | 2007-10-02 | 2009-04-23 | Renesas Technology Corp | 半導体装置 |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US9411390B2 (en) | 2008-02-11 | 2016-08-09 | Nvidia Corporation | Integrated circuit device having power domains and partitions based on use case power optimization |
| US8103989B2 (en) * | 2008-02-26 | 2012-01-24 | International Business Machines Corporation | Method and system for changing circuits in an integrated circuit |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US9423846B2 (en) | 2008-04-10 | 2016-08-23 | Nvidia Corporation | Powered ring to maintain IO state independent of the core of an integrated circuit device |
| US8607177B2 (en) * | 2008-04-10 | 2013-12-10 | Nvidia Corporation | Netlist cell identification and classification to reduce power consumption |
| JP5599395B2 (ja) | 2008-07-16 | 2014-10-01 | テラ イノヴェイションズ インコーポレイテッド | 動的アレイアーキテクチャにおけるセル位相整合及び配置の方法及びその実施 |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8176459B2 (en) * | 2008-12-10 | 2012-05-08 | Oracle America, Inc. | System and method for selecting gates in a logic block |
| US8151224B1 (en) * | 2008-12-29 | 2012-04-03 | Altera Corporation | Method of designing integrated circuits including providing an option to select a mask layer set |
| US8631377B2 (en) * | 2009-05-14 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for designing cell rows with differing cell heights |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| US20110156167A1 (en) * | 2009-12-30 | 2011-06-30 | Tela Innovations, Inc. | Methods for Consumption of Timing Margin to Reduce Power Utilization in Integrated Circuitry and Device Implementing the Same |
| US8035419B2 (en) * | 2009-12-31 | 2011-10-11 | Broadcom Corporation | High-speed standard cells designed using a deep-submicron physical effect |
| US8924902B2 (en) * | 2010-01-06 | 2014-12-30 | Qualcomm Incorporated | Methods and circuits for optimizing performance and power consumption in a design and circuit employing lower threshold voltage (LVT) devices |
| US8468488B1 (en) * | 2010-05-28 | 2013-06-18 | Golden Gate Technology, Inc. | Methods of automatically placing and routing for timing improvement |
| US20110320997A1 (en) * | 2010-06-24 | 2011-12-29 | Lsi Corporation | Delay-Cell Footprint-Compatible Buffers |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| US8610176B2 (en) * | 2011-01-11 | 2013-12-17 | Qualcomm Incorporated | Standard cell architecture using double poly patterning for multi VT devices |
| US9471395B2 (en) | 2012-08-23 | 2016-10-18 | Nvidia Corporation | Processor cluster migration techniques |
| US8947137B2 (en) | 2012-09-05 | 2015-02-03 | Nvidia Corporation | Core voltage reset systems and methods with wide noise margin |
| US9348402B2 (en) * | 2013-02-19 | 2016-05-24 | Qualcomm Incorporated | Multiple critical paths having different threshold voltages in a single processor core |
| US10664565B2 (en) * | 2017-05-19 | 2020-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and system of expanding set of standard cells which comprise a library |
| KR102446164B1 (ko) * | 2017-12-26 | 2022-09-22 | 삼성전자주식회사 | 부하 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법 |
| US10817634B2 (en) | 2018-01-19 | 2020-10-27 | Synopsys, Inc. | Machine-learning circuit optimization using quantized prediction functions |
| JP2022022804A (ja) | 2020-07-07 | 2022-02-07 | キオクシア株式会社 | 半導体装置 |
| CN113781354B (zh) * | 2021-09-18 | 2023-09-22 | 北京环境特性研究所 | 图像噪点抑制方法、装置、计算设备及存储介质 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8303536A (nl) * | 1983-10-14 | 1985-05-01 | Philips Nv | Geintegreerde schakeling op grote schaal welke verdeeld is in isochrone gebieden, werkwijze voor het machinaal ontwerpen van zo een geintegreerde schakeling, en werkwijze voor het machinaal testen van zo een geintegreerde schakeling. |
| JPH0673363B2 (ja) * | 1984-07-02 | 1994-09-14 | 株式会社東芝 | システムｌｓｉの設計方法 |
| JPH05218850A (ja) | 1992-02-03 | 1993-08-27 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
| US5486774A (en) * | 1991-11-26 | 1996-01-23 | Nippon Telegraph And Telephone Corporation | CMOS logic circuits having low and high-threshold voltage transistors |
| US5614847A (en) * | 1992-04-14 | 1997-03-25 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| KR100321013B1 (ko) * | 1992-11-02 | 2002-06-20 | 요트.게.아. 롤페즈 | 동기식디지탈전자회로와그설계및작동방법 |
| US5654898A (en) * | 1993-05-10 | 1997-08-05 | Cascade Design Automation Corporation | Timing-driven integrated circuit layout through device sizing |
| US5430675A (en) * | 1993-05-24 | 1995-07-04 | Matsushita Electronics Corporation | An EEPROM Circuit, a memory device having the EEPROM circuit and an IC card having the EEPROM circuit |
| JP3144967B2 (ja) * | 1993-11-08 | 2001-03-12 | 株式会社日立製作所 | 半導体集積回路およびその製造方法 |
| EP0653843A3 (en) * | 1993-11-17 | 1996-05-01 | Hewlett Packard Co | CMOS circuits with adaptive voltage threshold. |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| US5822214A (en) * | 1994-11-02 | 1998-10-13 | Lsi Logic Corporation | CAD for hexagonal architecture |
| US6272668B1 (en) * | 1994-12-14 | 2001-08-07 | Hyundai Electronics America, Inc. | Method for cell swapping to improve pre-layout to post-layout timing |
| JP3537569B2 (ja) * | 1995-02-27 | 2004-06-14 | 松下電器産業株式会社 | 差動増幅装置 |
| JP3557275B2 (ja) | 1995-03-29 | 2004-08-25 | 株式会社ルネサステクノロジ | 半導体集積回路装置及びマイクロコンピュータ |
| US5594368A (en) * | 1995-04-19 | 1997-01-14 | Kabushiki Kaisha Toshiba | Low power combinational logic circuit |
| US5880967A (en) * | 1995-05-01 | 1999-03-09 | Synopsys, Inc. | Minimization of circuit delay and power through transistor sizing |
| US5636130A (en) * | 1995-07-05 | 1997-06-03 | Sun Microsystems, Inc. | Method of determining signal propagation delay through circuit elements |
| US5774367A (en) * | 1995-07-24 | 1998-06-30 | Motorola, Inc. | Method of selecting device threshold voltages for high speed and low power |
| JPH09205148A (ja) * | 1996-01-24 | 1997-08-05 | Toshiba Corp | 半導体集積回路装置 |
| US6035106A (en) * | 1997-04-28 | 2000-03-07 | Xilinx, Inc. | Method and system for maintaining hierarchy throughout the integrated circuit design process |
| DE69730775T2 (de) * | 1996-05-22 | 2005-09-29 | Nippon Telegraph And Telephone Corp. | Logische Schaltung und zugehöriges Herstellungsverfahren |
| US5933050A (en) * | 1996-05-22 | 1999-08-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor circuit |
| JP3008849B2 (ja) * | 1996-05-27 | 2000-02-14 | 日本電気株式会社 | 半導体集積回路の設計方法および装置 |
| US5831864A (en) * | 1996-10-31 | 1998-11-03 | Trustees Of Princeton University | Design tools for high-level synthesis of a low-power data path |
| US6209123B1 (en) * | 1996-11-01 | 2001-03-27 | Motorola, Inc. | Methods of placing transistors in a circuit layout and semiconductor device with automatically placed transistors |
| US6006024A (en) * | 1996-11-01 | 1999-12-21 | Motorola, Inc. | Method of routing an integrated circuit |
| US5984510A (en) * | 1996-11-01 | 1999-11-16 | Motorola Inc. | Automatic synthesis of standard cell layouts |
| US5983007A (en) * | 1996-11-25 | 1999-11-09 | Lucent Technologies Inc. | Low power circuits through hazard pulse suppression |
| JPH10163330A (ja) * | 1996-12-03 | 1998-06-19 | Nec Corp | レイアウト考慮遅延最適化装置および方法 |
| JPH10163843A (ja) * | 1996-12-04 | 1998-06-19 | Toshiba Corp | 組み合わせ論理回路及びその設計方法 |
| US6038381A (en) * | 1997-11-25 | 2000-03-14 | Synopsys, Inc. | Method and system for determining a signal that controls the application of operands to a circuit-implemented function for power savings |
| JP4300598B2 (ja) * | 1998-06-30 | 2009-07-22 | ソニー株式会社 | 半導体回路の設計方法および製造方法 |
-
1997
- 1997-12-26 JP JP35927797A patent/JP3777768B2/ja not_active Expired - Lifetime
-
1998
- 1998-12-10 TW TW091111042A patent/TW536808B/zh not_active IP Right Cessation
- 1998-12-10 TW TW091124090A patent/TW536809B/zh not_active IP Right Cessation
- 1998-12-10 TW TW089114774A patent/TW457695B/zh not_active IP Right Cessation
- 1998-12-10 MY MYPI98005591A patent/MY133109A/en unknown
- 1998-12-10 TW TW090114045A patent/TW529156B/zh not_active IP Right Cessation
- 1998-12-10 TW TW087120480A patent/TW437054B/zh not_active IP Right Cessation
- 1998-12-16 US US09/582,327 patent/US6380764B1/en not_active Expired - Lifetime
- 1998-12-16 CN CN2007101121200A patent/CN101060325B/zh not_active Expired - Lifetime
- 1998-12-16 WO PCT/JP1998/005688 patent/WO1999034512A1/ja active IP Right Grant
- 1998-12-16 KR KR10-2003-7016302A patent/KR20040023618A/ko not_active Application Discontinuation
- 1998-12-16 CN CNB988126710A patent/CN1329989C/zh not_active Expired - Lifetime
- 1998-12-16 EP EP98961366A patent/EP1058386A4/en not_active Withdrawn
- 1998-12-16 KR KR1020007007129A patent/KR100592864B1/ko not_active IP Right Cessation
-
2002
- 2002-02-28 US US10/084,435 patent/US6769110B2/en not_active Expired - Lifetime
-
2004
- 2004-04-20 US US10/827,291 patent/US7129741B2/en not_active Expired - Lifetime
-
2007
- 2007-12-31 HK HK07114343.8A patent/HK1109248A1/xx not_active IP Right Cessation
Cited By (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6831483B2 (en) | 2000-05-19 | 2004-12-14 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, and design data recording medium therefor |
| US6859917B2 (en) | 2000-05-19 | 2005-02-22 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
| US6842045B2 (en) | 2000-05-19 | 2005-01-11 | Renesas Technology Corp. | Semiconductor integrated circuit having high-speed and low-power logic gates with common transistor substrate potentials, design methods thereof, and related program recording medium |
| EP1170865A3 (en) * | 2000-06-20 | 2003-07-23 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, logic operation circuit, and flip flop |
| US6750680B2 (en) * | 2000-06-20 | 2004-06-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, logic operation circuit, and flip flop |
| EP1170865A2 (en) * | 2000-06-20 | 2002-01-09 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit, logic operation circuit, and flip flop |
| EP1168205A3 (en) * | 2000-06-29 | 2002-06-05 | Kabushiki Kaisha Toshiba | Automatic circuit generation apparatus and method, and computer program product for executing the method |
| EP1168205A2 (en) * | 2000-06-29 | 2002-01-02 | Kabushiki Kaisha Toshiba | Automatic circuit generation apparatus and method, and computer program product for executing the method |
| US6653868B2 (en) | 2001-07-17 | 2003-11-25 | Renesas Technology Corporation | Semiconductor integrated circuit, method and program for designing the semiconductor integrated circuit |
| US6934923B2 (en) | 2001-07-17 | 2005-08-23 | Renesas Technology Corporation | Semiconductor integrated circuit, method and program for designing the semiconductor integrated circuit |
| WO2003012872A1 (fr) * | 2001-07-31 | 2003-02-13 | Hitachi, Ltd. | Dispositif a circuit integre a semi-conducteur |
| JP2005503668A (ja) * | 2001-09-18 | 2005-02-03 | ザイリンクス インコーポレイテッド | プログラマブルデバイスの一部にウェルバイアスを選択的にかけるための構造および方法 |
| US7005906B2 (en) | 2003-03-28 | 2006-02-28 | Hitachi, Ltd. | Semiconductor integrated-circuit device and method to speed-up CMOS circuit |
| US7129549B2 (en) | 2003-08-11 | 2006-10-31 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2005197428A (ja) * | 2004-01-07 | 2005-07-21 | Toshiba Microelectronics Corp | 半導体集積回路 |
| US7379318B2 (en) | 2004-04-06 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
| JP2006059894A (ja) * | 2004-08-18 | 2006-03-02 | Fujitsu Ltd | 半導体集積回路のレイアウト方法及びレイアウト・プログラム |
| JP2007148952A (ja) * | 2005-11-30 | 2007-06-14 | Renesas Technology Corp | 半導体集積回路 |
| US7814343B2 (en) | 2005-11-30 | 2010-10-12 | Renesas Technology Corp. | Semiconductor integrated circuit for reducing power consumption and enhancing processing speed |
| JP4702179B2 (ja) * | 2006-05-22 | 2011-06-15 | 株式会社デンソー | Ａ／ｄ変換回路 |
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| US7823111B2 (en) | 2007-03-30 | 2010-10-26 | Panasonic Corporation | Semiconductor integrated circuit device, semiconductor integrated circuit design method, and semiconductor integrated circuit design apparatus |
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| US8987868B1 (en) | 2009-02-24 | 2015-03-24 | Xilinx, Inc. | Method and apparatus for programmable heterogeneous integration of stacked semiconductor die |
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