JP2006059894A - 半導体集積回路のレイアウト方法及びレイアウト・プログラム - Google Patents
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Abstract
【解決手段】電源配線の抵抗による電源電圧降下により遅延時間が許容遅延時間よりも長くなったセル、即ち、速度不足となったセルを閾値の低いトランジスタで構成した同一機能、同一サイズのセルと自動交換する。
【選択図】 図2
Description
2…セル配置・配線面
3〜6…等電圧線
7…CPU
8…メモリ
9…入力手段
10…ディスプレイ
11…ネットリスト格納手段
12…セル・ライブラリ
13…チップ・レイアウト・データ格納手段
14…電源電圧降下マップ格納手段
15…タイミング・マージン不足パス情報格納手段
16…セル初期配置プログラム格納手段
17…配線プログラム格納手段
18…消費電力見積もりプログラム格納手段
19…電源電圧降下解析プログラム格納手段
20…遅延計算・タイミング解析プログラム格納手段
21…セル遅延時間適否判定プログラム格納手段
22…セル交換コマンド作成プログラム格納手段
23…セル交換プログラム格納手段
Claims (4)
- 所定情報に基づいて、セルの自動配置・配線を行う工程と、
電源電圧降下により遅延時間が許容遅延時間より長くなるセルを自動抽出し、該セルを閾値の低いトランジスタで構成した同一機能、同一サイズのセルと自動交換する工程を含む
ことを特徴とする半導体集積回路のレイアウト方法。 - 前記セルの自動配置・配線の結果に基づいて、消費電力の見積もりを行う工程と、
前記セルの自動配置・配線の結果と前記消費電力の見積もりの結果を用いて電源電圧降下解析を行う工程と、
前記電源電圧降下解析の結果を用いてタイミング解析を行い、タイミング・マージン不足パスを抽出する工程と、
前記タイミング・マージン不足パス内のセルの中から、前記電源電圧降下により遅延時間が許容遅延時間より長くなるセルの自動抽出を行う工程を含む
ことを特徴とする請求項1記載の半導体集積回路のレイアウト方法。 - 所定情報に基づいて、セルの自動配置・配線を行う工程と、
電源電圧降下により遅延時間が許容遅延時間より長くなるセルを自動抽出し、該セルを閾値の低いトランジスタで構成した同一機能、同一サイズのセルと自動交換する工程を、
コンピュータに実行させるプログラムを含むことを特徴とする半導体集積回路のレイアウト・プログラム。 - 前記セルの自動配置・配線の結果に基づいて、消費電力の見積もりを行う工程と、
前記セルの自動配置・配線の結果と前記消費電力の見積もりの結果を用いて電源電圧降下解析を行う工程と、
前記電源電圧降下解析の結果を用いてタイミング解析を行い、タイミング・マージン不足パスを抽出する工程と、
前記タイミング・マージン不足パス内のセルの中から、前記電源電圧降下により遅延時間が許容遅延時間より長くなるセルの自動抽出を行う工程を、
コンピュータに実行させるプログラムを含むことを特徴とする請求項3記載の半導体集積回路のレイアウト・プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004238039A JP2006059894A (ja) | 2004-08-18 | 2004-08-18 | 半導体集積回路のレイアウト方法及びレイアウト・プログラム |
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---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009003669A (ja) * | 2007-06-21 | 2009-01-08 | Nec Electronics Corp | 半導体集積回路の電源変動検証装置及び方法並びにそのプログラム |
JP2010231631A (ja) * | 2009-03-27 | 2010-10-14 | Fujitsu Semiconductor Ltd | 設計支援プログラム、設計支援装置、および設計支援方法 |
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-
2004
- 2004-08-18 JP JP2004238039A patent/JP2006059894A/ja active Pending
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