JP3008849B2 - 半導体集積回路の設計方法および装置 - Google Patents
半導体集積回路の設計方法および装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
配置配線を含めて設計する方法および装置に関し、特
に、遅延時間を考慮して設計を行う半導体集積回路の設
計方法および装置に関する。
配置配線を含めて設計する方法および装置に関し、特
に、遅延時間を考慮して設計を行う半導体集積回路の設
計方法および装置に関する。
【０００２】
【従来の技術】半導体集積回路（以下、ＩＣ：Integrat
ed circuitと称する）、特に、ＬＳＩ（Large Scale In
tegrated circuit）には、大規模化を実現するために小
型化が要求され、また、大規模化されたＩＣを用いるソ
フトウェアも大規模化することからその動作に高速性が
要求されるため、これらの小型化および高速動作性の要
求は年々高くなる一方であり、ＩＣ設計を行う場合には
最も重要な要素となっている。
ed circuitと称する）、特に、ＬＳＩ（Large Scale In
tegrated circuit）には、大規模化を実現するために小
型化が要求され、また、大規模化されたＩＣを用いるソ
フトウェアも大規模化することからその動作に高速性が
要求されるため、これらの小型化および高速動作性の要
求は年々高くなる一方であり、ＩＣ設計を行う場合には
最も重要な要素となっている。
【０００３】設計されるＩＣの動作周波数は各配線経路
それぞれの遅延時間のうちの長いものにより決定されて
しまう。例えば、全ての配線経路の遅延時間が１０ｎｓ
ｅｃ以内であるならば、作製されるＩＣは１００ＭＨｚ
で動作可能となるが、配線経路のうちの１つでも遅延時
間が２０ｎｓｅｃのものがあった場合にはＩＣ全体の動
作周波数は５０ＭＨｚとなってしまう。
それぞれの遅延時間のうちの長いものにより決定されて
しまう。例えば、全ての配線経路の遅延時間が１０ｎｓ
ｅｃ以内であるならば、作製されるＩＣは１００ＭＨｚ
で動作可能となるが、配線経路のうちの１つでも遅延時
間が２０ｎｓｅｃのものがあった場合にはＩＣ全体の動
作周波数は５０ＭＨｚとなってしまう。
【０００４】現在、ＩＣの設計をする場合、設計時間を
短縮するためにＣＡＤ（Computer-Aided Design）が多
く用いられている。ＣＡＤによる設計手法としてはセル
ベース方式が一般的であり、複数のセルをそれぞれの機
能に応じて配置し、この後、各セル間を接続する配線経
路が決定される。
短縮するためにＣＡＤ（Computer-Aided Design）が多
く用いられている。ＣＡＤによる設計手法としてはセル
ベース方式が一般的であり、複数のセルをそれぞれの機
能に応じて配置し、この後、各セル間を接続する配線経
路が決定される。
【０００５】ＣＡＤによる設計では、複数セルの配置お
よび配線経路の決定において、上述した理由からＩＣを
小型化することと動作速度を保証することが優先され、
チップ面積を最小とし、配線長を最小とするとともに各
配線経路の遅延時間が短くなるように決定される。
よび配線経路の決定において、上述した理由からＩＣを
小型化することと動作速度を保証することが優先され、
チップ面積を最小とし、配線長を最小とするとともに各
配線経路の遅延時間が短くなるように決定される。
【０００６】この後、各配線経路におけるそれぞれの遅
延時間を求められ、要求される遅延時間内であるかを確
認し、要求される遅延時間を超える配線経路があった場
合には再度配置配線が行われる。
延時間を求められ、要求される遅延時間内であるかを確
認し、要求される遅延時間を超える配線経路があった場
合には再度配置配線が行われる。
【０００７】上記の配線経路の遅延時間を考慮して設計
を行う従来技術として特開平７−１４９２７号公報に開
示されたものがある。
を行う従来技術として特開平７−１４９２７号公報に開
示されたものがある。
【０００８】上記公報に開示されたものは、設計コスト
の低減を目的とし、遅延時間がそれぞれ異なる複数の遅
延セルを用いて遅延時間の調整を行うものである。具体
的には、各セルの配置を決定し、配線経路を決定した後
に所定の信号経路の遅延時間を求めて該遅延時間が要求
される均等性を満たしているかを判定する。この判定の
結果、所定の信号経路の遅延時間が要求される均等性を
満たしていない場合には遅延セルを挿入し、交換し、ま
たは削除することにより所定の信号経路における信号を
同時に到達させるものである。
の低減を目的とし、遅延時間がそれぞれ異なる複数の遅
延セルを用いて遅延時間の調整を行うものである。具体
的には、各セルの配置を決定し、配線経路を決定した後
に所定の信号経路の遅延時間を求めて該遅延時間が要求
される均等性を満たしているかを判定する。この判定の
結果、所定の信号経路の遅延時間が要求される均等性を
満たしていない場合には遅延セルを挿入し、交換し、ま
たは削除することにより所定の信号経路における信号を
同時に到達させるものである。
【０００９】
【発明が解決しようとする課題】従来のＣＡＤによる設
計においては、各配線経路の遅延時間のうち、要求され
る遅延時間を超える配線経路があった場合には再度配置
配線が行われるため、設計に時間がかかるという問題点
があった。
計においては、各配線経路の遅延時間のうち、要求され
る遅延時間を超える配線経路があった場合には再度配置
配線が行われるため、設計に時間がかかるという問題点
があった。
【００１０】特開平７−１４９２７号公報に開示された
ものは、要求される遅延時間を超える配線経路のみを修
正するものであり、行われる修正が、遅延させることを
目的とする遅延時間が異なる複数の遅延セルを挿入し、
交換し、または削除することにより所定の信号経路にお
ける信号を同時とするものである。このため、修正の方
向としてはＩＣの面積を拡大し、遅延時間を長くするも
のであることから、製造されるＩＣを小型化することが
できず、配線経路の遅延時間を小さくすることができな
いという問題点がある。
ものは、要求される遅延時間を超える配線経路のみを修
正するものであり、行われる修正が、遅延させることを
目的とする遅延時間が異なる複数の遅延セルを挿入し、
交換し、または削除することにより所定の信号経路にお
ける信号を同時とするものである。このため、修正の方
向としてはＩＣの面積を拡大し、遅延時間を長くするも
のであることから、製造されるＩＣを小型化することが
できず、配線経路の遅延時間を小さくすることができな
いという問題点がある。
【００１１】さらに、遅延時間が短いものについては修
正が可能であるが、遅延時間が長い場合には修正を行う
ことができず、再度配置配線が必要となり設計時間が長
いものとなるという問題点がある。
正が可能であるが、遅延時間が長い場合には修正を行う
ことができず、再度配置配線が必要となり設計時間が長
いものとなるという問題点がある。
【００１２】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、ＩＣの面積を
大きくすることなく遅延時間を短くすることができると
ともに設計時間を短縮することのできる半導体集積回路
の設計方法および装置を実現することを目的とする。
る問題点に鑑みてなされたものであって、ＩＣの面積を
大きくすることなく遅延時間を短くすることができると
ともに設計時間を短縮することのできる半導体集積回路
の設計方法および装置を実現することを目的とする。
【００１３】本発明の半導体集積回路の設計方法では、
途中に一個のトランジスタを有する複数の配線経路を持
つ半導体集積回路の設計方法において、所定に閾値以上
のトランジスタを用いて配置配線設計した後、各々の配
線経路の遅延時間を算定し、所定の遅延時間を超える配
線経路について、その中のトランジスタの閾値を下げる
ように補正することを特徴とする。
途中に一個のトランジスタを有する複数の配線経路を持
つ半導体集積回路の設計方法において、所定に閾値以上
のトランジスタを用いて配置配線設計した後、各々の配
線経路の遅延時間を算定し、所定の遅延時間を超える配
線経路について、その中のトランジスタの閾値を下げる
ように補正することを特徴とする。
【００１４】この場合、所定の遅延時間を超える配線経
路について、該配線経路内のトランジスタの閾値を下げ
ることにより遅延時間を短縮する修正を行うとともに、
各配線経路における消費電流を算定し、所定の消費電流
を超える配線経路についてその中のトランジスタの閾値
を上げるように補正することとしてもよい。
路について、該配線経路内のトランジスタの閾値を下げ
ることにより遅延時間を短縮する修正を行うとともに、
各配線経路における消費電流を算定し、所定の消費電流
を超える配線経路についてその中のトランジスタの閾値
を上げるように補正することとしてもよい。
【００１５】本発明の半導体集積回路の設計装置は、記
憶装置と、表示装置と、入力装置と、前記入力装置に入
力されたネットリストの内容及び前記記憶装置に格納さ
れたプログラム及び格納するデータに基づいて動作し、
前記表示装置への表示内容の出力及び半導体集積回路を
構成するトランジスタの配置及び配線を設計する制御装
置からなる半導体集積回路の設計装置において、前記制
御装置は配置配線を設計した後に、各配線経路の遅延時
間が予め定められた所定値以内であるかを確認して前記
表示装置に表示させ、この後、修正を行う旨の入力が前
記入力装置になされると、該所定値を超える遅延時間の
配線経路についてトランジスタの閾値を下げることによ
り遅延時間を短縮させる修正を行うことを特徴とする。
憶装置と、表示装置と、入力装置と、前記入力装置に入
力されたネットリストの内容及び前記記憶装置に格納さ
れたプログラム及び格納するデータに基づいて動作し、
前記表示装置への表示内容の出力及び半導体集積回路を
構成するトランジスタの配置及び配線を設計する制御装
置からなる半導体集積回路の設計装置において、前記制
御装置は配置配線を設計した後に、各配線経路の遅延時
間が予め定められた所定値以内であるかを確認して前記
表示装置に表示させ、この後、修正を行う旨の入力が前
記入力装置になされると、該所定値を超える遅延時間の
配線経路についてトランジスタの閾値を下げることによ
り遅延時間を短縮させる修正を行うことを特徴とする。
【００１６】
【００１７】この場合、制御装置は所定値を超える遅延
時間の配線経路について、該配線経路内のトランジスタ
の閾値電圧を下げることにより遅延時間を短縮する修正
を行った後に各配線における消費電流を算定し、所定値
の消費電流を超える配線経路について、該配線経路内の
トランジスタの閾値電圧を上げることにより消費電流を
減少させる修正を行うこととしてもよい。
時間の配線経路について、該配線経路内のトランジスタ
の閾値電圧を下げることにより遅延時間を短縮する修正
を行った後に各配線における消費電流を算定し、所定値
の消費電流を超える配線経路について、該配線経路内の
トランジスタの閾値電圧を上げることにより消費電流を
減少させる修正を行うこととしてもよい。
【００１８】「作用」上記のように構成される本発明に
おいては、規格を満たさない遅延時間の配線経路があっ
た場合、従来のように配置配線設計を再度行うことはな
く、規格を満たさない遅延時間の配線経路のみ修正を行
うので、再設計時間が短縮される。
おいては、規格を満たさない遅延時間の配線経路があっ
た場合、従来のように配置配線設計を再度行うことはな
く、規格を満たさない遅延時間の配線経路のみ修正を行
うので、再設計時間が短縮される。
【００１９】遅延時間を短縮するために行われる方法と
しては、ＭＯＳトランジスタの閾値電圧を変更するだけ
で、配置については変更しないので、面積が大きくなる
ことはない。
しては、ＭＯＳトランジスタの閾値電圧を変更するだけ
で、配置については変更しないので、面積が大きくなる
ことはない。
【００２０】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
面を参照して説明する。
【００２１】図１は本発明によるＩＣの設計装置の一実
施例の構成を示すブロック図、図２はその動作を示すフ
ローチャート、図３乃至図８のそれぞれは本実施例にお
ける動作を説明するための図である。
施例の構成を示すブロック図、図２はその動作を示すフ
ローチャート、図３乃至図８のそれぞれは本実施例にお
ける動作を説明するための図である。
【００２２】本実施例はＭＯＳ型トランジスタによるＩ
Ｃの設計を行うときのものであり、記憶装置１０１、制
御装置１０２、入力装置１０３および表示装置１０４に
より構成されている。記憶装置１０１は制御装置１０２
の処理手順およびＩＣの配線配置設計に必要なデータベ
ースを記憶している。制御装置１０２は記憶装置１０１
に格納されている処理手順に従って動作するもので、表
示装置１０４の表示内容を生成し、かつ、ＩＣ設計者に
よる入力装置１０３への入力内容に応じて配置配線デー
タを生成する。本実施例の場合には上記のようにＭＯＳ
型のトランジスタによるＩＣ設計であるために、記憶装
置１０１より読み出されるプログラムおよびデータベー
スはそれに適したものとされ、図２に示すフローチャー
トはそれに沿ったものである。
Ｃの設計を行うときのものであり、記憶装置１０１、制
御装置１０２、入力装置１０３および表示装置１０４に
より構成されている。記憶装置１０１は制御装置１０２
の処理手順およびＩＣの配線配置設計に必要なデータベ
ースを記憶している。制御装置１０２は記憶装置１０１
に格納されている処理手順に従って動作するもので、表
示装置１０４の表示内容を生成し、かつ、ＩＣ設計者に
よる入力装置１０３への入力内容に応じて配置配線デー
タを生成する。本実施例の場合には上記のようにＭＯＳ
型のトランジスタによるＩＣ設計であるために、記憶装
置１０１より読み出されるプログラムおよびデータベー
スはそれに適したものとされ、図２に示すフローチャー
トはそれに沿ったものである。
【００２３】本実施例の動作について図２のフローチャ
ートを参照して説明する。図２は本実施例における制御
装置１０２の制御動作を示すものである。
ートを参照して説明する。図２は本実施例における制御
装置１０２の制御動作を示すものである。
【００２４】ＩＣ設計者は動作開始時に所望の機能を有
する回路の接続情報であるネットリストを入力装置１０
３へ入力する。その際、高い閾値電圧のＭＯＳ型トラン
ジスタのデータを登録する。制御装置１０２では該入力
を受け付け（ステップＳ２０１）、該受け付けたネット
リストに基づいてセルを配置し、各セル間を接続する配
線を設計する（ステップＳ２０２）。
する回路の接続情報であるネットリストを入力装置１０
３へ入力する。その際、高い閾値電圧のＭＯＳ型トラン
ジスタのデータを登録する。制御装置１０２では該入力
を受け付け（ステップＳ２０１）、該受け付けたネット
リストに基づいてセルを配置し、各セル間を接続する配
線を設計する（ステップＳ２０２）。
【００２５】次に、設計した配置配線による回路の各部
の動作タイミングを検証し（ステップＳ２０３）、続い
て、検証した動作タイミングにより回路が正常に動作す
るかをチェックする（ステップＳ２０４）。
の動作タイミングを検証し（ステップＳ２０３）、続い
て、検証した動作タイミングにより回路が正常に動作す
るかをチェックする（ステップＳ２０４）。
【００２６】ステップＳ２０４でのチェックの結果、回
路が正常に動作しないことが確認された場合にはステッ
プＳ２０２へ戻って再度配置配線を行う。また、回路が
正常に動作することが確認された場合には作成した全て
の配線経路の遅延時間を求め（ステップＳ２０５）、各
配線経路の遅延時間が規格内であるかを確認する（ステ
ップＳ２０６）。
路が正常に動作しないことが確認された場合にはステッ
プＳ２０２へ戻って再度配置配線を行う。また、回路が
正常に動作することが確認された場合には作成した全て
の配線経路の遅延時間を求め（ステップＳ２０５）、各
配線経路の遅延時間が規格内であるかを確認する（ステ
ップＳ２０６）。
【００２７】上記の配線経路の遅延時間の確認動作につ
いて図３を参照して説明する。
いて図３を参照して説明する。
【００２８】図３は作製されるＩＣ内部の概略構成を示
すブロック図である。信号保持手段として用いられる複
数の入力側フリップフロップ回路３０１および出力側フ
リップフロップ回路３０３の間には、複数のトランジス
タを含む組み合せ回路３０２が設けられ、入力側フリッ
プフロップ回路３０１と出力側フリップフロップ回路３
０３を通る信号は組み合せ回路３０２を構成する複数の
トランジスタによってスイッチングされる。入力側フリ
ップフロップ回路３０１と出力側フリップフロップ回路
３０３のそれぞれを接続するパスである配線経路はそれ
ぞれ異なるものであり各配線経路の遅延時間も定まらな
いものである。図３には遅延時間がそれぞれ異なるｔ1
〜ｔ3である３種類の配線経路が示されている。
すブロック図である。信号保持手段として用いられる複
数の入力側フリップフロップ回路３０１および出力側フ
リップフロップ回路３０３の間には、複数のトランジス
タを含む組み合せ回路３０２が設けられ、入力側フリッ
プフロップ回路３０１と出力側フリップフロップ回路３
０３を通る信号は組み合せ回路３０２を構成する複数の
トランジスタによってスイッチングされる。入力側フリ
ップフロップ回路３０１と出力側フリップフロップ回路
３０３のそれぞれを接続するパスである配線経路はそれ
ぞれ異なるものであり各配線経路の遅延時間も定まらな
いものである。図３には遅延時間がそれぞれ異なるｔ1
〜ｔ3である３種類の配線経路が示されている。
【００２９】ＩＣ設計においては、製造されるＩＣをク
ロックレートである時間ｔ0で動作させるためには、各
配線経路の遅延時間ｔ1〜ｔ3の全てがクロックレートで
ある時間ｔ0以内であることが必要となり、ステップＳ
２０６では各配線経路の遅延時間が所定のクロックレー
ト内であるかを確認する。また、所定の配線経路につい
ては遅延時間を一定に揃えることがネットリストに記述
されていることもあり、この場合には時間ｔ0以内であ
るとともに到達時間が等しいことも条件となる。
ロックレートである時間ｔ0で動作させるためには、各
配線経路の遅延時間ｔ1〜ｔ3の全てがクロックレートで
ある時間ｔ0以内であることが必要となり、ステップＳ
２０６では各配線経路の遅延時間が所定のクロックレー
ト内であるかを確認する。また、所定の配線経路につい
ては遅延時間を一定に揃えることがネットリストに記述
されていることもあり、この場合には時間ｔ0以内であ
るとともに到達時間が等しいことも条件となる。
【００３０】ステップＳ２０６にて各配線経路の遅延時
間が規格内であることが確認された場合には、製造され
るＩＣがネットリストに示される電気的な特性を満足す
るものであるかを確認した後に（ステップＳ２１１）、
設計した配置配線データを出力する（ステップＳ２１
３）。この後、該配置配線データによる回路を実際にす
るためのマスクパターンを作製して（ステップＳ２１
４）終了する。ステップＳ２１１にて製造されるＩＣが
ネットリストに示される電気的な特性を満足しないこと
が確認された場合の動作については後述する。
間が規格内であることが確認された場合には、製造され
るＩＣがネットリストに示される電気的な特性を満足す
るものであるかを確認した後に（ステップＳ２１１）、
設計した配置配線データを出力する（ステップＳ２１
３）。この後、該配置配線データによる回路を実際にす
るためのマスクパターンを作製して（ステップＳ２１
４）終了する。ステップＳ２１１にて製造されるＩＣが
ネットリストに示される電気的な特性を満足しないこと
が確認された場合の動作については後述する。
【００３１】ステップＳ２０６にて遅延時間が規格外の
配線経路があることが確認された場合には、配置配線を
再度行うか否かをＩＣ設計者に確認する表示を表示装置
１０４に行わせ、ＩＣ設計者に指示入力を促す（ステッ
プＳ２０７）。
配線経路があることが確認された場合には、配置配線を
再度行うか否かをＩＣ設計者に確認する表示を表示装置
１０４に行わせ、ＩＣ設計者に指示入力を促す（ステッ
プＳ２０７）。
【００３２】ステップＳ２０７にてＩＣ設計者より配置
配線を再度行う旨の入力がなされた場合にはステップＳ
２０２に戻って上記動作を繰返す。また、配置配線を行
わない旨の入力がなされた場合には遅延時間が規格外の
配線経路を全て抽出し（ステップＳ２０８）、該抽出し
た配線経路内のトランジスタの閾値電圧を変更する（ス
テップＳ２０９）。
配線を再度行う旨の入力がなされた場合にはステップＳ
２０２に戻って上記動作を繰返す。また、配置配線を行
わない旨の入力がなされた場合には遅延時間が規格外の
配線経路を全て抽出し（ステップＳ２０８）、該抽出し
た配線経路内のトランジスタの閾値電圧を変更する（ス
テップＳ２０９）。
【００３３】上記のステップＳ２０８およびステップＳ
２０９で行われる動作について図４乃至図６を参照して
説明する。
２０９で行われる動作について図４乃至図６を参照して
説明する。
【００３４】図４および図５のそれぞれは、自動配置配
線により設計された配線経路の遅延時間分布の一例を示
す図であり、図６はＭＯＳ型トランジスタの閾値電圧を
下げることによりその遅延時間が短縮される様子を示す
図である。
線により設計された配線経路の遅延時間分布の一例を示
す図であり、図６はＭＯＳ型トランジスタの閾値電圧を
下げることによりその遅延時間が短縮される様子を示す
図である。
【００３５】本実施例は、図４中の遅延時間が時間ｔ0
を超える配線経路を抽出し、これを図５に示すように遅
延時間が時間ｔ0以内に収まるように修正するものであ
る。
を超える配線経路を抽出し、これを図５に示すように遅
延時間が時間ｔ0以内に収まるように修正するものであ
る。
【００３６】本実施例はＭＯＳ型トランジスタを用いる
ものであり、遅延時間を短縮するための方法として、ト
ランジスタの閾値電圧を低くすることが用いられる。図
６に示されるＭＯＳ型トランジスタにおいては０．１
［Ｖ」低くする毎に約６％遅延時間が短縮されており、
一般的には０．１［Ｖ」低くする毎に５％〜８％遅延時
間が短縮される。
ものであり、遅延時間を短縮するための方法として、ト
ランジスタの閾値電圧を低くすることが用いられる。図
６に示されるＭＯＳ型トランジスタにおいては０．１
［Ｖ」低くする毎に約６％遅延時間が短縮されており、
一般的には０．１［Ｖ」低くする毎に５％〜８％遅延時
間が短縮される。
【００３７】ステップＳ２０９では、上記の現象を利用
して各配線経路の遅延時間が時間ｔ0内となるように各
配線経路のトランジスタの閾値電圧を下げる。この後、
閾値電圧を変更したトランジスタの回路動作をシミュレ
ートし（ステップＳ２１０）、該シミュレート結果によ
り製造されるＩＣがネットリストに示される電気的な特
性を満足するものであるかを確認する（ステップＳ２１
１）。
して各配線経路の遅延時間が時間ｔ0内となるように各
配線経路のトランジスタの閾値電圧を下げる。この後、
閾値電圧を変更したトランジスタの回路動作をシミュレ
ートし（ステップＳ２１０）、該シミュレート結果によ
り製造されるＩＣがネットリストに示される電気的な特
性を満足するものであるかを確認する（ステップＳ２１
１）。
【００３８】ステップＳ２１１にて確認される電気的な
特性としては様々なものがあるが、本実施例では上記の
ようにトランジスタの閾値電圧を下げることにより遅延
時間を短縮することが行われるので、消費電流の確認が
特に重要となる。これは、ＭＯＳ型トランジスタの場合
には低閾値化するに伴ってリーク電流が増加し、消費電
流が増加するためである。
特性としては様々なものがあるが、本実施例では上記の
ようにトランジスタの閾値電圧を下げることにより遅延
時間を短縮することが行われるので、消費電流の確認が
特に重要となる。これは、ＭＯＳ型トランジスタの場合
には低閾値化するに伴ってリーク電流が増加し、消費電
流が増加するためである。
【００３９】図７はＭＯＳ型トランジスタを低閾値化し
たときのリーク電流が増加する様子を示す図である。図
に示されるように閾値電圧を０．２［Ｖ」から０．１
［Ｖ」としたときに約１μＡ増加し、閾値電圧を０．１
［Ｖ」以下とすると指数関数的に増大する。
たときのリーク電流が増加する様子を示す図である。図
に示されるように閾値電圧を０．２［Ｖ」から０．１
［Ｖ」としたときに約１μＡ増加し、閾値電圧を０．１
［Ｖ」以下とすると指数関数的に増大する。
【００４０】ステップＳ２１１にて製造されるＩＣが電
気的な特性を満足するものであることが確認された場合
には設計した配置配線データを出力し（ステップＳ２１
３）、該配置配線データによる回路をレイアウトするた
めのマスクパターンを作製して（ステップＳ２１４）終
了する。ステップＳ２１１にて製造されるＩＣが電気的
な特性を満足するものではないことが確認された場合に
は、トランジスタの設計変更または配置配線の再設計の
いずれを行うかをＩＣ設計者に確認する表示を表示装置
１０４に行わせ、ＩＣ設計者に指示入力を促す（ステッ
プＳ２１２）。この結果ＩＣ設計者により配置配線を再
度行う旨の指示入力がなされた場合にはステップＳ２０
２へ戻り、トランジスタの設計を再度行う旨の指示入力
がなされた場合にはステップＳ２０８へ戻って上記の各
動作を繰り返す。
気的な特性を満足するものであることが確認された場合
には設計した配置配線データを出力し（ステップＳ２１
３）、該配置配線データによる回路をレイアウトするた
めのマスクパターンを作製して（ステップＳ２１４）終
了する。ステップＳ２１１にて製造されるＩＣが電気的
な特性を満足するものではないことが確認された場合に
は、トランジスタの設計変更または配置配線の再設計の
いずれを行うかをＩＣ設計者に確認する表示を表示装置
１０４に行わせ、ＩＣ設計者に指示入力を促す（ステッ
プＳ２１２）。この結果ＩＣ設計者により配置配線を再
度行う旨の指示入力がなされた場合にはステップＳ２０
２へ戻り、トランジスタの設計を再度行う旨の指示入力
がなされた場合にはステップＳ２０８へ戻って上記の各
動作を繰り返す。
【００４１】なお、ステップＳ２０４、Ｓ２１２におけ
る確認の結果行われる配置配線やトランジスタ再設計に
おいては、一度作成した結果を踏まえて行われる。
る確認の結果行われる配置配線やトランジスタ再設計に
おいては、一度作成した結果を踏まえて行われる。
【００４２】また、トランジスタを再設計する場合も同
様である。トランジスタを再設計する場合、少なくとも
遅延時間特性はクリアされているため、ステップＳ２０
８で行われる規格外の配線経路の抽出およびステップＳ
２０９にて行われるトランジスタの閾値電圧の変更は、
規格外となった原因に基いて前回とは異なる観点から行
われる。例えば、先に説明したような消費電流の点から
規格外となった場合にはステップＳ２０８では消費電流
の大きな配線経路が抽出され、ステップＳ２０９ではト
ランジスタの閾値電圧を上げることが行われる。
様である。トランジスタを再設計する場合、少なくとも
遅延時間特性はクリアされているため、ステップＳ２０
８で行われる規格外の配線経路の抽出およびステップＳ
２０９にて行われるトランジスタの閾値電圧の変更は、
規格外となった原因に基いて前回とは異なる観点から行
われる。例えば、先に説明したような消費電流の点から
規格外となった場合にはステップＳ２０８では消費電流
の大きな配線経路が抽出され、ステップＳ２０９ではト
ランジスタの閾値電圧を上げることが行われる。
【００４３】上記のように構成される本実施例において
は、ステップＳ２０９にて修正を行った場合には、作成
される配置配線データはトランジスタの閾値電圧を変更
する旨の情報を含むものとなる。
は、ステップＳ２０９にて修正を行った場合には、作成
される配置配線データはトランジスタの閾値電圧を変更
する旨の情報を含むものとなる。
【００４４】ＭＯＳ型トランジスタの閾値電圧は、ゲー
トに注入されるイオン量により決定される。閾値電圧が
異なるトランジスタが混在するＩＣを作製する場合に
は、ステップＳ２１４にて閾値電圧がそれぞれ異なるト
ランジスタを作製するために複数のマスクパターンが作
製される。
トに注入されるイオン量により決定される。閾値電圧が
異なるトランジスタが混在するＩＣを作製する場合に
は、ステップＳ２１４にて閾値電圧がそれぞれ異なるト
ランジスタを作製するために複数のマスクパターンが作
製される。
【００４５】図８はステップＳ２１４にて複数のマスク
パターンを作製する状態を説明するための図である。図
８（ａ）に示すマスクパターン８０１は、ステップＳ２
０９において修正動作が行われず、トランジスタのゲー
トに照射されるイオンの量が等しい場合のものである。
図８（ａ）に示すマスクパターン８０１には１２個の孔
が形成されているが、このうちの所定の３個のトランジ
スタについて閾値を異ならせる必要が生じた場合には、
図８（ｂ）および図８（ｃ）にそれぞれ示す２つのマス
クパターン８０２，８０３が作製され、それぞれ異なる
時間によるイオン照射に用いられる。
パターンを作製する状態を説明するための図である。図
８（ａ）に示すマスクパターン８０１は、ステップＳ２
０９において修正動作が行われず、トランジスタのゲー
トに照射されるイオンの量が等しい場合のものである。
図８（ａ）に示すマスクパターン８０１には１２個の孔
が形成されているが、このうちの所定の３個のトランジ
スタについて閾値を異ならせる必要が生じた場合には、
図８（ｂ）および図８（ｃ）にそれぞれ示す２つのマス
クパターン８０２，８０３が作製され、それぞれ異なる
時間によるイオン照射に用いられる。
【００４６】本実施例は上述したように所定の配線経路
の遅延時間を短縮することができ、また、この短縮作業
が所定の配線経路に対する部分的な修正とすることが可
能となっているために、配置配線設計ににかかる時間を
短くすることができ、マスクパターンの作製を含めたＩ
Ｃ設計時間を短くすることができた。
の遅延時間を短縮することができ、また、この短縮作業
が所定の配線経路に対する部分的な修正とすることが可
能となっているために、配置配線設計ににかかる時間を
短くすることができ、マスクパターンの作製を含めたＩ
Ｃ設計時間を短くすることができた。
【００４７】
【発明の効果】本発明は以上説明したように、規格を満
たさない遅延時間の配線経路のみが修正されるため、Ｉ
Ｃの面積を大きくすることなく遅延時間を短くすること
ができる、これにより設計時間を短縮することができる
効果がある。また、セルベースについて変更を行い、部
分的な修正が行われることから、クリティカルなパスを
極力保護することができる効果がある。
たさない遅延時間の配線経路のみが修正されるため、Ｉ
Ｃの面積を大きくすることなく遅延時間を短くすること
ができる、これにより設計時間を短縮することができる
効果がある。また、セルベースについて変更を行い、部
分的な修正が行われることから、クリティカルなパスを
極力保護することができる効果がある。
【図１】本発明によるＩＣの設計装置の一実施例の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１に示した実施例の動作を示すフローチャー
トである。
トである。
【図３】作製されるＩＣ内部の概略構成を示すブロック
図である。
図である。
【図４】配線経路の遅延時間分布の一例を示す図であ
る。
る。
【図５】配線経路の遅延時間分布の一例を示す図であ
る。
る。
【図６】ＭＯＳ型トランジスタの閾値電圧を下げること
によりその遅延時間が短縮される様子を示す図である。
によりその遅延時間が短縮される様子を示す図である。
【図７】ＭＯＳ型トランジスタを低閾値化したときのリ
ーク電流が増加する様子を示す図である。
ーク電流が増加する様子を示す図である。
【図８】図２中のステップＳ２１４にて複数のマスクパ
ターンを作製する状態を説明するための図である。
ターンを作製する状態を説明するための図である。
１０１ 記憶装置 １０２ 制御装置 １０３ 入力装置 １０４ 表示装置 ３０１ 入力側フリップフロップ回路 ３０２ 組み合せ回路 ３０３ 出力側フリップフロップ回路 ８０１〜８０３ マスクパターン Ｓ２０１〜Ｓ２１４ ステップ
Claims (4)
- 【請求項１】 途中に一個以上のトランジスタを有す
る複数の配線経路を持つ半導体集積回路の設計方法にお
いて、 所定の閾値以上のトランジスタを用いて配置配線設計し
た後、各々の配線経路の遅延時間を算定し、所定の遅延
時間を超える配線経路について、その中のトランジスタ
の閾値を下げるように補正することを特徴とする半導体
集積回路の設計方法。 - 【請求項２】 請求項１記載の半導体集積回路の設計
方法において、 所定の遅延時間を超える配線経路について、該配線経路
内のトランジスタの閾値を下げることにより遅延時間を
短縮する修正を行うとともに、各配線経路における消費
電流を算定し、所定の消費電流を超える配線経路につい
てその中のトランジスタの閾値を上げるように補正する
ことを特徴とする半導体集積回路の設計方法。 - 【請求項３】 記憶装置と、表示装置と、入力装置
と、前記入力装置に入力されたネットリストの内容及び
前記記憶装置に格納されたプログラム及び格納するデー
タに基づいて動作し、前記表示装置への表示内容の出力
及び半導体集積回路を構成するトランジスタの配置及び
配線を設計する制御装置からなる半導体集積回路の設計
装置において、 前記制御装置は配置配線を設計した後に、各配線経路の
遅延時間が予め定められた所定値以内であるかを確認し
て前記表示装置に表示させ、この後、修正を行う旨の入
力が前記入力装置になされると、該所定値を超える遅延
時間の配線経路についてトランジスタの閾値を下げるこ
とにより遅延時間を短縮させる修正を行うことを特徴と
する半導体集積回路の設計装置。 - 【請求項４】 請求項３記載の半導体集積回路の設計
装置において、 制御装置は所定値を超える遅延時間の配線経路につい
て、該配線経路内のトランジスタの閾値電圧をさげるこ
とにより遅延時間を短縮する修正を行った後に各配線に
おける消費電流を算定し、所定の消費電流を超える配線
経路について、該配線経路内のトランジスタの閾値電圧
を上げることにより消費電流を減少させる修正を行うこ
とを特徴とする半導体集積回路の設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131978A JP3008849B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体集積回路の設計方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8131978A JP3008849B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体集積回路の設計方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09319775A JPH09319775A (ja) | 1997-12-12 |
| JP3008849B2 true JP3008849B2 (ja) | 2000-02-14 |
Family
ID=15070688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8131978A Expired - Fee Related JP3008849B2 (ja) | 1996-05-27 | 1996-05-27 | 半導体集積回路の設計方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3008849B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3777768B2 (ja) | 1997-12-26 | 2006-05-24 | 株式会社日立製作所 | 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法 |
| JP2005353677A (ja) * | 2004-06-08 | 2005-12-22 | Fujitsu Ltd | ディレイ値調整方法および半導体集積回路 |
| JP4748689B2 (ja) * | 2008-02-13 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法 |
| JP5267154B2 (ja) * | 2009-01-23 | 2013-08-21 | 日本電気株式会社 | 半導体集積回路の回路遅延検証装置、方法およびプログラム |
| JP2010268006A (ja) * | 2010-08-20 | 2010-11-25 | Hitachi Ltd | 半導体集積回路 |
-
1996
- 1996-05-27 JP JP8131978A patent/JP3008849B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09319775A (ja) | 1997-12-12 |
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|---|---|---|---|
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