JP2012124518A - 電力用半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 239000012212 insulator Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 403
- 238000004519 manufacturing process Methods 0.000 description 101
- 239000004020 conductor Substances 0.000 description 55
- 239000011229 interlayer Substances 0.000 description 41
- 238000001312 dry etching Methods 0.000 description 29
- 239000000758 substrate Substances 0.000 description 29
- 238000005468 ion implantation Methods 0.000 description 28
- 238000005229 chemical vapour deposition Methods 0.000 description 26
- 238000000137 annealing Methods 0.000 description 19
- 238000002347 injection Methods 0.000 description 15
- 239000007924 injection Substances 0.000 description 15
- 238000010438 heat treatment Methods 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 239000005368 silicate glass Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【解決手段】pベース層2の表面からn−層1の第1の主面に対して垂直方向で、n−層1内に達する位置まで形成され、その後n−層1の第1の主面に対して水平方向で、片側に所定の長さ延出した底部3dを有したL字形のトレンチゲート21を備え、さらに所定の隣合うL字形のトレンチゲート21の底部21dの延出方向が対向するようにして、それぞれの底部21dの間隔が、n−層1の第1の主面に対して垂直方向に形成されている部分の間隔より狭くなるようにしたことを特徴とする。
【選択図】図20
Description
この発明の実施の形態1について、図面に基づいて説明する。図1は、この発明の実施の形態1に係る電力用半導体装置であるトレンチゲート型IGBTの概略断面図である。図1において、第1導電型の第1の半導体層であるn−層1の第1の主面(図中における上側の面)上には、第2導電型の第2の半導体層であるpベース層2が設けられている。
この発明の実施の形態2について、図面に基づいて説明する。図20は、この発明の実施の形態2に係る電力用半導体装置であるトレンチゲート型IGBTの概略断面図である。図20において、実施の形態1で示した図1と相違する点は、L字形のトレンチゲートの構成が異なる点である。実施の形態1では、底部3dも含めて、L字形のトレンチゲート3を、トレンチ3aと、このトレンチ3aの内面に設けられたゲート絶縁膜3bと、さらにこのゲート絶縁膜3bの内部を埋めるように設けられたゲート電極3cにより構成していた。これに対し、実施の形態2に係るL字形のトレンチゲート21は、底部を酸化物などの絶縁体からなる底部21dとし、n−層1の第1の主面に対して垂直方向に形成される部分は、実施の形態1と同様に、トレンチ21aと、このトレンチ21aの内面に設けられた酸化膜からなるゲート絶縁膜21bと、さらにこのゲート絶縁膜21bの内部を埋めるように設けられたゲート電極21cにより構成されている。また実施の形態1と同様に、L字形のトレンチゲート21の底部21dは、この底部21dの延出側にある隣のL字形のトレンチゲート21の底部21dと、その延出方向が対向するように設けられている。これにより所定の隣合うL字形のトレンチゲート21の底部21dの間隔(図中Aで示す。)は、n−層1の第1の主面に対して垂直方向に形成されている部分の間隔(図中Bで示す。)より狭くなる。なお、図20において、実施の形態1の図1に示したものと同一または相当するものについては、同じ符号を付して、説明は省略する。
この発明の実施の形態3について、図面に基づいて説明する。図34は、この発明の実施の形態3に係る電力用半導体装置であるトレンチゲート型IGBTの概略断面図である。図34において、実施の形態1と相違する点は、トレンチ31aと、このトレンチ31aの内面に設けられた酸化膜からなるゲート絶縁膜31bと、さらにこのゲート絶縁膜31bの内部を埋めるように設けられたゲート電極31cとからなるT字形のトレンチゲート31を設けた点である。このT字形のトレンチゲート31は、pベース層2の表面からn−層1の第1の主面に対して垂直方向で、n−層1内に達する位置まで設けられ、その下部にn−層1の第1の主面に対して水平方向で、両側に所定の長さ延出した底部31dを有している。またT字型のトレンチゲート31の底部31dは、この底部31dの延出側にあるT字型のトレンチゲート31の底部31dと、その延出方向が対向するように設けられている。これにより、所定の隣合うT字形のトレンチゲート31の底部31dの間隔(図中Aで示す。)は、n−層1の第1の主面に対して垂直方向に形成さている部分の間隔(図中Bで示す。)より狭くなる。また、この実施の形態3において、n+エミッタ領域4は、pベース層2の表面内に、T字形のトレンチゲート31の両側に隣接して設けられている。なお図34において、実施の形態1の図1に示したものと同一のものには、同じ符号を付し、説明は省略する。
実施の形態3においては、底部31dも含めて、T字形のトレンチゲート31を、トレンチ31aと、このトレンチ31aの内面に設けられたゲート絶縁膜31bと、さらにこのゲート絶縁膜31bの内部を埋めるように設けられたゲート電極31cにより構成していたが、この底部31dを、図52に示すように実施の形態2における酸化物などの絶縁体からなる底部41dとし、n−層1の第1の主面に対して垂直方向に形成される部分を、実施の形態3と同様に、トレンチ41aと、このトレンチ41aの内面に設けられた酸化膜からなるゲート絶縁膜41bと、さらにこのゲート絶縁膜41bの内部を埋めるように設けられたゲート電極41cとして構成してもよい。
この発明の実施の形態5について、図面に基づいて説明する。図53は、この発明の実施の形態5に係る電力用半導体装置であるトレンチゲート型IGBTの概略断面図である。図53において、第1導電型の第1の半導体層であるn−層1の第1の主面(図中における上側の面)上には、第2導電型の第2の半導体層であるpベース層2が設けられている。
この発明の実施の形態6について、図面に基づいて説明する。図64は、この発明の実施の形態6に係る電力用半導体装置であるプレーナ型IGBTの概略断面図である。図64において、プレーナ型IGBTは、第1導電型の第1の半導体層であるn−層61の第1の主面(図中における上側の面)の表面内には、第2導電型の第1の半導体領域であるpベース領域62が選択的に設けられ、さらにpベース領域62の表面内には、第1導電型の第2の半導体領域であるn+エミッタ領域63が選択的に設けられている。
実施の形態6によれば、実施の形態1で示したL字形のトレンチゲート3の構成に相当するL字形のエミッタトレンチ64をプレーナ型IGBTに適用したものを示したが、図70に示すように、L字形のエミッタトレンチ64を、実施の形態2で示したL字形のトレンチゲート21に相当するL字形のエミッタトレンチ71としてもよい。この場合、L字形のエミッタトレンチ71を構成するトレンチ71a、トレンチ絶縁膜71b、トレンチ電極71cおよび底部71dは、実施の形態2で示したL字形のトレンチゲート21を構成するトレンチ21a、ゲート絶縁膜21b、ゲート電極21cおよび底部21dにそれぞれ対応するものである。この実施の形態7によれば、実施の形態6と同等の動作および効果が得られ、また実施の形態6に比して製造工程が簡略化される効果も得られる。製造方法については、実施の形態2および実施の形態6で示した製造方法を組合わせることにより得ることができる。なお実施の形態7の図69で示した符号のうち、実施の形態6の図63で示したものと同一または相当するものについては、同じ符号を付している。
実施の形態6によれば、実施の形態1で示したL字形のトレンチゲート3の構成に相当するL字形のエミッタトレンチ64をプレーナ型IGBTに適用したものを示したが、図71に示すように、L字形のエミッタトレンチ64を、実施の形態3で示したT字形のトレンチゲート31に相当するT字形のエミッタトレンチ72としてもよい。この場合、T字形のエミッタトレンチ72を構成するトレンチ72a、トレンチ絶縁膜72bおよびトレンチ電極72cは、実施の形態3で示したT字形のトレンチゲート31を構成するトレンチ31a、ゲート絶縁膜31bおよびゲート電極31cにそれぞれ対応するものである。またこの実施の形態8においては、pベース領域62およびn+エミッタ領域63は、T字形のエミッタトレンチ72の両側に隣接して設けられる。またゲート酸化膜65およびゲート電極66は、T字形のエミッタトレンチ72の両側にあるn−層61、pベース領域62および一部のn+エミッタ領域63の上に設けられる。そしてこの実施の形態8によれば、実施の形態6と同等の動作および効果が得られる。製造方法については、実施の形態3および実施の形態6で示した製造方法を組合わせることにより得ることができる。なお実施の形態8の図71で示した符号のうち、実施の形態6の図64で示したものと同一または相当するものについては、同じ符号を付している。
実施の形態8によれば、実施の形態3で示したT字形のトレンチゲート31の構成に相当するT字形のエミッタトレンチ72をプレーナ型IGBTに適用したものを示したが、図72に示すように、L字形のエミッタトレンチ64を、実施の形態4で示したT字形のトレンチゲート41に相当するT字形のエミッタトレンチ73としてもよい。この場合、T字形のエミッタトレンチ73を構成するトレンチ73a、トレンチ絶縁膜73b、トレンチ電極73cおよび底部73dは、実施の形態4で示したT字形のトレンチゲート41を構成するトレンチ41a、ゲート絶縁膜41b、ゲート電極41cおよび底部41dにそれぞれ対応するものである。またこの実施の形態9においては、実施の形態8と同様に、pベース領域62およびn+エミッタ領域63は、T字形のエミッタトレンチ73の両側に隣接して設けられる。またゲート酸化膜65およびゲート電極66は、T字形のエミッタトレンチ73の両側にあるn−層61、pベース領域62および一部のn+エミッタ領域63の上に設けられる。そしてこの実施の形態9によれば、実施の形態6と同等の動作および効果が得られる。また実施の形態8に比して製造工程が簡略化される効果も得られる。製造方法については、実施の形態2、3および実施の形態6で示した製造方法を組合わせることにより得ることができる。なお実施の形態9の図72で示した符号のうち、実施の形態6の図64で示したものと同一または相当するものについては、同じ符号を付している。
Claims (3)
- 第1の主面と第2の主面とを有する第1導電型の第1の半導体層と、
前記第1導電型の第1の半導体層の前記第1の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた、トレンチと、このトレンチの内面に設けられたトレンチ絶縁膜と、このトレンチ絶縁膜の内部を埋めるように設けられたトレンチ電極を有するエミッタトレンチと、
前記エミッタトレンチに隣接して前記第1導電型の第1の半導体層の表面内に選択的に設けられた第2導電型の第1の半導体領域と、
前記エミッタトレンチに隣接して前記第2導電型の第1の半導体領域の表面内に選択的に設けられた第1導電型の第2の半導体領域と、
前記第1導電型の第1の半導体層、前記第2導電型の第1の半導体領域および一部の前記第1導電型の第2の半導体領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第1の主面上に設けられ、かつ前記第1導電型の第2の半導体領域および前記トレンチ電極と電気的に接続された第1の主電極と、
前記第2の主面上に設けられた第2導電型の第2の半導体層と、
前記第2導電型の第2の半導体層上に形成された第2の主電極とを備え、
前記エミッタトレンチは、前記第1導電型の第2の半導体領域の表面から前記第1の主面に対して垂直方向に前記第1導電型の第1の半導体層内まで形成され、その下部に前記第1の主面に対して平行方向で、片側に所定の長さ延出した底部を備えたL字形のエミッタトレンチであり、所定の隣合う前記L字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、
前記第2導電型の第1の半導体領域と前記第1導電型の第2の半導体領域は、前記L字形のエミッタトレンチの前記底部が延出している側のみに設けられている
ことを特徴とする電力用半導体装置。 - 請求項1に記載の電力用半導体装置であって、
少なくとも前記L字形のエミッタトレンチの前記底部は絶縁体であることを特徴とする電力用半導体装置。 - 第1の主面と第2の主面とを有する第1導電型の第1の半導体層と、
前記第1導電型の第1の半導体層の前記第1の主面から内部に、その底部が達するように設けられ、かつ所定の隣合う前記底部の間隔が、前記底部以外の間隔より狭くなるように設けられた絶縁体からなるエミッタトレンチと、
前記エミッタトレンチに隣接して前記第1導電型の第1の半導体層の表面内に選択的に設けられた第2導電型の第1の半導体領域と、
前記エミッタトレンチに隣接して前記第2導電型の第1の半導体領域の表面内に選択的に設けられた第1導電型の第2の半導体領域と、
前記第1導電型の第1の半導体層、前記第2導電型の第1の半導体領域および一部の前記第1導電型の第2の半導体領域の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第1の主面上に設けられ、かつ前記第1導電型の第2の半導体領域と電気的に接続された第1の主電極と、
前記第2の主面上に設けられた第2導電型の第2の半導体層と、
前記第2導電型の第2の半導体層上に形成された第2の主電極とを備え、
前記エミッタトレンチは、前記第1導電型の第2の半導体領域の表面から前記第1の主面に対して垂直方向に前記第1導電型の第1の半導体層内まで形成され、その下部に前記第1の主面に対して平行方向で、片側に所定の長さ延出した底部を備えたL字形のエミッタトレンチであり、所定の隣合う前記L字形のエミッタトレンチの前記底部の延出方向が対向するように設けられており、
前記第2導電型の第1の半導体領域と前記第1導電型の第2の半導体領域は、前記L字形のエミッタトレンチの前記底部が延出している側のみに設けられている
ことを特徴とする電力用半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012030200A JP5461599B2 (ja) | 2012-02-15 | 2012-02-15 | 電力用半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012030200A JP5461599B2 (ja) | 2012-02-15 | 2012-02-15 | 電力用半導体装置 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006232130A Division JP4979309B2 (ja) | 2006-08-29 | 2006-08-29 | 電力用半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012124518A true JP2012124518A (ja) | 2012-06-28 |
JP5461599B2 JP5461599B2 (ja) | 2014-04-02 |
Family
ID=46505576
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012030200A Active JP5461599B2 (ja) | 2012-02-15 | 2012-02-15 | 電力用半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5461599B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9178028B2 (en) | 2013-07-16 | 2015-11-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5396087A (en) * | 1992-12-14 | 1995-03-07 | North Carolina State University | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up |
JPH098304A (ja) * | 1995-06-19 | 1997-01-10 | Siemens Ag | 良好な導通特性を備えたmos半導体素子 |
JPH09270513A (ja) * | 1996-03-29 | 1997-10-14 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート型半導体装置およびその製造方法 |
JPH10294461A (ja) * | 1997-04-21 | 1998-11-04 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート形半導体素子 |
JPH11195784A (ja) * | 1997-12-26 | 1999-07-21 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート形半導体素子 |
JP2001085688A (ja) * | 1999-09-14 | 2001-03-30 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Mis半導体装置およびその製造方法 |
JP2003204064A (ja) * | 2001-09-07 | 2003-07-18 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧トランジスタを作製する方法 |
JP2007129098A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
-
2012
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5396087A (en) * | 1992-12-14 | 1995-03-07 | North Carolina State University | Insulated gate bipolar transistor with reduced susceptibility to parasitic latch-up |
JPH098304A (ja) * | 1995-06-19 | 1997-01-10 | Siemens Ag | 良好な導通特性を備えたmos半導体素子 |
JPH09270513A (ja) * | 1996-03-29 | 1997-10-14 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート型半導体装置およびその製造方法 |
JPH10294461A (ja) * | 1997-04-21 | 1998-11-04 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート形半導体素子 |
JPH11195784A (ja) * | 1997-12-26 | 1999-07-21 | Toyota Central Res & Dev Lab Inc | 絶縁ゲート形半導体素子 |
JP2001085688A (ja) * | 1999-09-14 | 2001-03-30 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2002158356A (ja) * | 2000-11-21 | 2002-05-31 | Fuji Electric Co Ltd | Mis半導体装置およびその製造方法 |
JP2003204064A (ja) * | 2001-09-07 | 2003-07-18 | Power Integrations Inc | 多層拡張ドレイン構造を有する高電圧トランジスタを作製する方法 |
JP2007129098A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9178028B2 (en) | 2013-07-16 | 2015-11-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
US9276076B2 (en) | 2013-07-16 | 2016-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
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JP5461599B2 (ja) | 2014-04-02 |
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