JP2002175053A - アクティブマトリクス型表示装置およびこれを用いた携帯端末 - Google Patents
アクティブマトリクス型表示装置およびこれを用いた携帯端末Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】
【課題】 デュアルゲート構造のＴＦＴは、フロントゲ
ート電極とバックゲート電極とを接続するためにコンタ
クトエリアを設ける必要があるため、素子を構成するた
めの必要面積が大きくなる。 【解決手段】 駆動回路一体型のポリシリコンＴＦＴ−
アクティブマトリクス型液晶表示装置において、小振幅
の信号を扱う回路および電源電圧を扱う回路の少なくと
も一方の回路、あるいは小振幅の信号を扱う回路の一
部、例えばサンプリングラッチ回路１３２もしくは電源
電圧を扱う回路の一部、例えば対向電極電圧発生回路１
９についてはデュアルゲート構造のＴＦＴを用いて作成
し、それ以外の回路についてはトップゲート構造もしく
はボトムゲート構造のＴＦＴを用いて作成するようにす
る。
ート電極とバックゲート電極とを接続するためにコンタ
クトエリアを設ける必要があるため、素子を構成するた
めの必要面積が大きくなる。 【解決手段】 駆動回路一体型のポリシリコンＴＦＴ−
アクティブマトリクス型液晶表示装置において、小振幅
の信号を扱う回路および電源電圧を扱う回路の少なくと
も一方の回路、あるいは小振幅の信号を扱う回路の一
部、例えばサンプリングラッチ回路１３２もしくは電源
電圧を扱う回路の一部、例えば対向電極電圧発生回路１
９についてはデュアルゲート構造のＴＦＴを用いて作成
し、それ以外の回路についてはトップゲート構造もしく
はボトムゲート構造のＴＦＴを用いて作成するようにす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型表示装置およびこれを用いた携帯端末に関し、特
に画素がマトリクス状に配置されてなる表示エリア部と
同一基板上に駆動回路を一体形成してなるいわゆる駆動
回路一体型のアクティブマトリクス型表示装置およびこ
れを表示部として用いた携帯端末に関する。
クス型表示装置およびこれを用いた携帯端末に関し、特
に画素がマトリクス状に配置されてなる表示エリア部と
同一基板上に駆動回路を一体形成してなるいわゆる駆動
回路一体型のアクティブマトリクス型表示装置およびこ
れを表示部として用いた携帯端末に関する。
【０００２】
【従来の技術】近年、携帯電話機やＰＤＡ(Personal Di
gital Assistants)などの携帯端末の普及がめざまし
い。これら携帯端末の急速な普及の要因の一つとして、
その出力表示部として搭載されている液晶表示装置が挙
げられる。その理由は、液晶表示装置が原理的に駆動す
るための電力を要しない特性を持ち、低消費電力の表示
デバイスであるためである。
gital Assistants)などの携帯端末の普及がめざまし
い。これら携帯端末の急速な普及の要因の一つとして、
その出力表示部として搭載されている液晶表示装置が挙
げられる。その理由は、液晶表示装置が原理的に駆動す
るための電力を要しない特性を持ち、低消費電力の表示
デバイスであるためである。
【０００３】ところで、画素のスイッチング素子として
ポリシリコンＴＦＴ(Thin Film Transistor；薄膜トラ
ンジスタ)を用いてなるアクティブマトリクス型表示装
置では、画素がマトリクス状に配置されてなる表示エリ
ア部と同一基板上に、ポリシリコンＴＦＴを用いた駆動
回路を一体的に形成する傾向にある。このポリシリコン
ＴＦＴを用いた駆動回路一体型のアクティブマトリクス
型表示装置は、小型、高精細、高信頼性を可能にする技
術して非常に有望なものである。ポリシリコンＴＦＴ
は、アモルファスシリコンＴＦＴに比べて２桁前後大き
い移動度をもつため、表示エリア部と同一基板上への駆
動回路の一体形成を可能にしている。
ポリシリコンＴＦＴ(Thin Film Transistor；薄膜トラ
ンジスタ)を用いてなるアクティブマトリクス型表示装
置では、画素がマトリクス状に配置されてなる表示エリ
ア部と同一基板上に、ポリシリコンＴＦＴを用いた駆動
回路を一体的に形成する傾向にある。このポリシリコン
ＴＦＴを用いた駆動回路一体型のアクティブマトリクス
型表示装置は、小型、高精細、高信頼性を可能にする技
術して非常に有望なものである。ポリシリコンＴＦＴ
は、アモルファスシリコンＴＦＴに比べて２桁前後大き
い移動度をもつため、表示エリア部と同一基板上への駆
動回路の一体形成を可能にしている。
【０００４】一方、ポリシリコンＴＦＴは、単結晶シリ
コントランジスタに比べると、移動度が小さく、かつし
きい値電圧Ｖｔｈが大きく、しかもそのばらつきが大き
いため、スピードの速い回路や低電圧の回路が構成でき
ない、という問題点を持っている。しきい値電圧Ｖｔｈ
のばらつきの大きさは、特に特性の一致したトランジス
タ対を必要とする差動回路の構成を困難にしてしまうた
め、回路設計上、非常に大きな問題となる。
コントランジスタに比べると、移動度が小さく、かつし
きい値電圧Ｖｔｈが大きく、しかもそのばらつきが大き
いため、スピードの速い回路や低電圧の回路が構成でき
ない、という問題点を持っている。しきい値電圧Ｖｔｈ
のばらつきの大きさは、特に特性の一致したトランジス
タ対を必要とする差動回路の構成を困難にしてしまうた
め、回路設計上、非常に大きな問題となる。
【０００５】しきい値電圧Ｖｔｈのばらつきは、ＴＦＴ
のバックゲート電位がハイインピーダンスであることに
関係している。すなわち、従来のＴＦＴは、ボトムゲー
ト構造かトップゲート構造のいずかのゲート構造となっ
ているため、トランジスタのバックゲートがハイインピ
ーダンスとなり、しきい値電圧Ｖｔｈのばらつきを大き
くしている。したがって、このような特性を持つＴＦＴ
を用いて低電圧回路や小信号振幅回路などを作成するこ
とは非常に難しくなる。
のバックゲート電位がハイインピーダンスであることに
関係している。すなわち、従来のＴＦＴは、ボトムゲー
ト構造かトップゲート構造のいずかのゲート構造となっ
ているため、トランジスタのバックゲートがハイインピ
ーダンスとなり、しきい値電圧Ｖｔｈのばらつきを大き
くしている。したがって、このような特性を持つＴＦＴ
を用いて低電圧回路や小信号振幅回路などを作成するこ
とは非常に難しくなる。
【０００６】これに対して、トランジスタのバックゲー
ト側にもゲート電極を設け、これをフロント側のゲート
電極に接続した構造、即ち図８に示すように、ソース領
域１０１とドレイン領域１０２との間のチャネル領域１
０３を挟んで一対のゲート電極（フロントゲート電極１
０４およびバックゲート電極１０５）を配置し、これら
ゲート電極１０４，１０５をコンタクト部１０６にて相
互に接続した構造（以下、この構造をデュアルゲート構
造と称す）が提案されている。このデュアルゲート構造
のＴＦＴは、しきい値電圧Ｖｔｈのばらつきを小さく抑
えることができる利点を持っている。
ト側にもゲート電極を設け、これをフロント側のゲート
電極に接続した構造、即ち図８に示すように、ソース領
域１０１とドレイン領域１０２との間のチャネル領域１
０３を挟んで一対のゲート電極（フロントゲート電極１
０４およびバックゲート電極１０５）を配置し、これら
ゲート電極１０４，１０５をコンタクト部１０６にて相
互に接続した構造（以下、この構造をデュアルゲート構
造と称す）が提案されている。このデュアルゲート構造
のＴＦＴは、しきい値電圧Ｖｔｈのばらつきを小さく抑
えることができる利点を持っている。
【０００７】
【発明が解決しようとする課題】しかしながら、デュア
ルゲート構造のＴＦＴでは、図８から明らかなように、
一対のゲート電極１０４，１０５を接続するためのコン
タクト部１０６を含むコンタクトエリアを設ける必要が
あるため、素子を構成するための必要面積が大きくな
る。したがって、デュアルゲート構造のＴＦＴを用いて
駆動回路を作成した場合に、非常に大きな回路面積が必
要になり、結果として、表示装置の額縁（表示エリア部
の周辺エリア）が大きくなってしまう。
ルゲート構造のＴＦＴでは、図８から明らかなように、
一対のゲート電極１０４，１０５を接続するためのコン
タクト部１０６を含むコンタクトエリアを設ける必要が
あるため、素子を構成するための必要面積が大きくな
る。したがって、デュアルゲート構造のＴＦＴを用いて
駆動回路を作成した場合に、非常に大きな回路面積が必
要になり、結果として、表示装置の額縁（表示エリア部
の周辺エリア）が大きくなってしまう。
【０００８】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、駆動回路一体型のポ
リシリコンＴＦＴ構造において、狭額縁化を可能とした
アクティブマトリクス型表示装置およびこれを表示部と
して用いた携帯端末を提供することにある。
であり、その目的とするところは、駆動回路一体型のポ
リシリコンＴＦＴ構造において、狭額縁化を可能とした
アクティブマトリクス型表示装置およびこれを表示部と
して用いた携帯端末を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、電気光学素子を有する画素がマトリク
ス状に配置されてなる表示エリア部と共に、対で動作す
るトランジスタを含むトランジスタ回路を同一基板上に
一体形成してなるアクティブマトリクス型表示装置にお
いて、上記トランジスタ回路を、チャネルを挟んで配置
されかつ相互に接続された一対のゲートを有するデュア
ルゲート構造の薄膜トランジスタで作成した構成を採っ
ている。また、小振幅の信号を扱う第１の回路と電源電
圧を扱う第２の回路とを表示エリア部と共に同一基板上
に一体形成してなるアクティブマトリクス型表示装置に
おいて、第１，第２の回路の少なくとも一方の回路を、
チャネルを挟んで配置されかつ相互に接続された一対の
ゲートを有するデュアルゲート構造の薄膜トランジスタ
で作成した構成を採っている。そして、これらアクティ
ブマトリクス型表示装置は、携帯端末の表示部として用
いられる。
に、本発明では、電気光学素子を有する画素がマトリク
ス状に配置されてなる表示エリア部と共に、対で動作す
るトランジスタを含むトランジスタ回路を同一基板上に
一体形成してなるアクティブマトリクス型表示装置にお
いて、上記トランジスタ回路を、チャネルを挟んで配置
されかつ相互に接続された一対のゲートを有するデュア
ルゲート構造の薄膜トランジスタで作成した構成を採っ
ている。また、小振幅の信号を扱う第１の回路と電源電
圧を扱う第２の回路とを表示エリア部と共に同一基板上
に一体形成してなるアクティブマトリクス型表示装置に
おいて、第１，第２の回路の少なくとも一方の回路を、
チャネルを挟んで配置されかつ相互に接続された一対の
ゲートを有するデュアルゲート構造の薄膜トランジスタ
で作成した構成を採っている。そして、これらアクティ
ブマトリクス型表示装置は、携帯端末の表示部として用
いられる。
【００１０】上記構成のアクティブマトリクス型表示装
置あるいはこれを用いた携帯端末において、対で動作す
るトランジスタを含むトランジスタ回路あるいは小振幅
の信号を扱う回路をデュアルゲート構造の薄膜トランジ
スタで作成することで、しきい値電圧Ｖｔｈのばらつき
を小さく抑え、高信頼性の回路を構成する。一方、電源
電圧を扱う回路をデュアルゲート構造の薄膜トランジス
タで作成することで、電流能力の高い回路を構成する。
置あるいはこれを用いた携帯端末において、対で動作す
るトランジスタを含むトランジスタ回路あるいは小振幅
の信号を扱う回路をデュアルゲート構造の薄膜トランジ
スタで作成することで、しきい値電圧Ｖｔｈのばらつき
を小さく抑え、高信頼性の回路を構成する。一方、電源
電圧を扱う回路をデュアルゲート構造の薄膜トランジス
タで作成することで、電流能力の高い回路を構成する。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明に係
る表示装置の構成例を示す概略構成図である。ここで
は、例えば、各画素の電気光学素子として液晶セルを用
いたアクティブマトリクス型液晶表示装置に適用した場
合を例に採って説明するものとする。
て図面を参照して詳細に説明する。図１は、本発明に係
る表示装置の構成例を示す概略構成図である。ここで
は、例えば、各画素の電気光学素子として液晶セルを用
いたアクティブマトリクス型液晶表示装置に適用した場
合を例に採って説明するものとする。
【００１２】図１において、透明絶縁基板、例えばガラ
ス基板１１上には、液晶セルを含む画素がマトリクス状
（行列状）に多数配置されてなる表示エリア部１２と共
に、Ｈドライバ（水平駆動回路）１３とＶドライバ（垂
直駆動回路）１４とが実装されている。ガラス基板１１
は、能動素子（例えば、トランジスタ）を含む多数の画
素回路がマトリクス状に配置形成される第１の基板と、
この第１の基板と所定の間隙をもって対向して配置され
る第２の基板とによって構成される。そして、これら第
１，第２の基板間に液晶が封入される。
ス基板１１上には、液晶セルを含む画素がマトリクス状
（行列状）に多数配置されてなる表示エリア部１２と共
に、Ｈドライバ（水平駆動回路）１３とＶドライバ（垂
直駆動回路）１４とが実装されている。ガラス基板１１
は、能動素子（例えば、トランジスタ）を含む多数の画
素回路がマトリクス状に配置形成される第１の基板と、
この第１の基板と所定の間隙をもって対向して配置され
る第２の基板とによって構成される。そして、これら第
１，第２の基板間に液晶が封入される。
【００１３】図２に、表示エリア部１２の具体的な構成
の一例を示す。ここでは、図面の簡略化のために、３行
（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の
画素配列の場合を例に採って示している。図２におい
て、表示エリア部１２には、垂直走査ライン…，２１ｎ
−１，２１ｎ，２１ｎ＋１，…と、データライン…，２
２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…とがマ
トリクス状に配線され、それらの交点部分に単位画素２
３が配置されている。
の一例を示す。ここでは、図面の簡略化のために、３行
（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の
画素配列の場合を例に採って示している。図２におい
て、表示エリア部１２には、垂直走査ライン…，２１ｎ
−１，２１ｎ，２１ｎ＋１，…と、データライン…，２
２ｍ−２，２２ｍ−１，２２ｍ，２２ｍ＋１，…とがマ
トリクス状に配線され、それらの交点部分に単位画素２
３が配置されている。
【００１４】単位画素２３は、画素トランジスタである
ポリシリコン薄膜トランジスタＴＦＴ、液晶セルＬＣお
よび保持容量Ｃｓを有する構成となっている。ここで、
液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される
画素電極（一方の電極）とこれに対向して形成される対
向電極（他方の電極）との間で発生する容量を意味す
る。
ポリシリコン薄膜トランジスタＴＦＴ、液晶セルＬＣお
よび保持容量Ｃｓを有する構成となっている。ここで、
液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される
画素電極（一方の電極）とこれに対向して形成される対
向電極（他方の電極）との間で発生する容量を意味す
る。
【００１５】薄膜トランジスタＴＦＴは、ゲート電極が
垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，
…に接続され、ソース電極がデータライン…，２２ｍ−
２，２２ｍ−１，２２ｍ，２２ｍ＋１，…に接続されて
いる。液晶セルＬＣは、画素電極が薄膜トランジスタＴ
ＦＴのドレイン電極に接続され、対向電極が共通ライン
２４に接続されている。保持容量Ｃｓは、薄膜トランジ
スタＴＦＴのドレイン電極と共通ライン２４との間に接
続されている。共通ライン２４には、対向電極電圧（コ
モン電圧）Ｖｃｏｍが与えられる。
垂直走査ライン…，２１ｎ−１，２１ｎ，２１ｎ＋１，
…に接続され、ソース電極がデータライン…，２２ｍ−
２，２２ｍ−１，２２ｍ，２２ｍ＋１，…に接続されて
いる。液晶セルＬＣは、画素電極が薄膜トランジスタＴ
ＦＴのドレイン電極に接続され、対向電極が共通ライン
２４に接続されている。保持容量Ｃｓは、薄膜トランジ
スタＴＦＴのドレイン電極と共通ライン２４との間に接
続されている。共通ライン２４には、対向電極電圧（コ
モン電圧）Ｖｃｏｍが与えられる。
【００１６】垂直走査ライン…，２１ｎ−１，２１ｎ，
２１ｎ＋１，…の各一端は、図１に示すＶドライバ１４
の対応する行の各出力端にそれぞれ接続される。Ｖドラ
イバ１４は、例えばシフトレジスタによって構成され、
垂直スタートパルスＶＳＴに応答して動作を開始し、垂
直転送クロックＶＣＫに同期して順次垂直選択パルスを
発生して垂直走査ライン…，２１ｎ−１，２１ｎ，２１
ｎ＋１，…に与えることによって垂直走査を行う。
２１ｎ＋１，…の各一端は、図１に示すＶドライバ１４
の対応する行の各出力端にそれぞれ接続される。Ｖドラ
イバ１４は、例えばシフトレジスタによって構成され、
垂直スタートパルスＶＳＴに応答して動作を開始し、垂
直転送クロックＶＣＫに同期して順次垂直選択パルスを
発生して垂直走査ライン…，２１ｎ−１，２１ｎ，２１
ｎ＋１，…に与えることによって垂直走査を行う。
【００１７】データライン…，２２ｍ−２，２２ｍ−
１，２２ｍ，２２ｍ＋１，…は、各一端が図１に示すＨ
ドライバ１３の対応する列の各出力端にそれぞれ接続さ
れる。Ｈドライバ１３は、図１から明らかなように、シ
フトレジスタ１３１、サンプリングラッチ回路（データ
信号入力回路）１３２、線順次化ラッチ回路１３３およ
びＤＡ変換回路１３５を有するディジタルインターフェ
ースドライバ構成となっており、表示エリア部１２に対
して例えばその上辺に沿って配置されている。
１，２２ｍ，２２ｍ＋１，…は、各一端が図１に示すＨ
ドライバ１３の対応する列の各出力端にそれぞれ接続さ
れる。Ｈドライバ１３は、図１から明らかなように、シ
フトレジスタ１３１、サンプリングラッチ回路（データ
信号入力回路）１３２、線順次化ラッチ回路１３３およ
びＤＡ変換回路１３５を有するディジタルインターフェ
ースドライバ構成となっており、表示エリア部１２に対
して例えばその上辺に沿って配置されている。
【００１８】再び図１において、ガラス基板１１上には
さらに、Ｈドライバ１３およびＶドライバ１４と同様
に、クロックＩ／Ｆ（インターフェース）回路１５、同
期信号Ｉ／Ｆ回路１６、タイミング発生回路１７、基準
電圧発生回路１８、対向電極電圧発生回路１９および電
源電圧変換回路２０が表示エリア部１２と共に一体形成
されている。これら各回路１３〜２０は、表示エリア部
１２と共に、その各画素トランジスタと同じポリシリコ
ンＴＦＴを用いて作成される。
さらに、Ｈドライバ１３およびＶドライバ１４と同様
に、クロックＩ／Ｆ（インターフェース）回路１５、同
期信号Ｉ／Ｆ回路１６、タイミング発生回路１７、基準
電圧発生回路１８、対向電極電圧発生回路１９および電
源電圧変換回路２０が表示エリア部１２と共に一体形成
されている。これら各回路１３〜２０は、表示エリア部
１２と共に、その各画素トランジスタと同じポリシリコ
ンＴＦＴを用いて作成される。
【００１９】クロックＩ／Ｆ回路１５は、基板外部から
与えられるマスタークロックＭＣＫを取り込み、このマ
スタークロックＭＣＫをタイミング発生回路１７に与え
る。同期信号Ｉ／Ｆ回路１６は、基板外部から与えられ
る水平同期信号ＨＤおよび垂直同期信号ＶＤを取り込
み、これら同期信号ＨＤ，ＶＤをタイミング発生回路１
７に与える。
与えられるマスタークロックＭＣＫを取り込み、このマ
スタークロックＭＣＫをタイミング発生回路１７に与え
る。同期信号Ｉ／Ｆ回路１６は、基板外部から与えられ
る水平同期信号ＨＤおよび垂直同期信号ＶＤを取り込
み、これら同期信号ＨＤ，ＶＤをタイミング発生回路１
７に与える。
【００２０】タイミング発生回路１７は、クロックＩ／
Ｆ回路１５から与えられるマスタークロックＭＣＫや、
同期信号Ｉ／Ｆ回路１６から与えられる水平同期信号Ｈ
Ｄおよび垂直同期信号ＶＤに基づいて、先述した垂直ス
タートパルスＶＳＴ、垂直転送クロックＶＣＫ、水平ス
タートパルスＨＳＴ、水平転送クロックＨＣＫ等の各種
のタイミング信号を発生する。
Ｆ回路１５から与えられるマスタークロックＭＣＫや、
同期信号Ｉ／Ｆ回路１６から与えられる水平同期信号Ｈ
Ｄおよび垂直同期信号ＶＤに基づいて、先述した垂直ス
タートパルスＶＳＴ、垂直転送クロックＶＣＫ、水平ス
タートパルスＨＳＴ、水平転送クロックＨＣＫ等の各種
のタイミング信号を発生する。
【００２１】基準電圧発生回路１８は、Ｈドライバ１３
の基準電圧選択型ＤＡ変換回路１３４に付随する回路で
あり、入力画像データのビット数に対応した階調数分の
基準電圧を発生し、基準電圧選択型ＤＡ変換回路１３４
に対して供給する。対向電極電圧発生回路１９は、液晶
セルの対向電極に各画素共通に印加するための対向電極
電圧（コモン電圧）Ｖｃｏｍを発生し、この対向電極電
圧Ｖｃｏｍを図２の共通ライン２４に与える。
の基準電圧選択型ＤＡ変換回路１３４に付随する回路で
あり、入力画像データのビット数に対応した階調数分の
基準電圧を発生し、基準電圧選択型ＤＡ変換回路１３４
に対して供給する。対向電極電圧発生回路１９は、液晶
セルの対向電極に各画素共通に印加するための対向電極
電圧（コモン電圧）Ｖｃｏｍを発生し、この対向電極電
圧Ｖｃｏｍを図２の共通ライン２４に与える。
【００２２】電源電圧変換回路２０は、基板外部から与
えられる単一の直流電源電圧を、電圧値の異なる複数種
類の直流電圧に変換し、これら直流電圧を各回路部に供
給する。一例として、Ｈドライバ１３では、ロジック部
とアナログ部とで異なる直流電源電圧が用いられ、また
画素に情報を書き込むＶドライバ１４では、Ｈドライバ
１３側よりも絶対値の大きい直流電源電圧が用いられる
ことになる。
えられる単一の直流電源電圧を、電圧値の異なる複数種
類の直流電圧に変換し、これら直流電圧を各回路部に供
給する。一例として、Ｈドライバ１３では、ロジック部
とアナログ部とで異なる直流電源電圧が用いられ、また
画素に情報を書き込むＶドライバ１４では、Ｈドライバ
１３側よりも絶対値の大きい直流電源電圧が用いられる
ことになる。
【００２３】上記構成のアクティブマトリクス型液晶表
示装置において、Ｈドライバ１３、Ｖドライバ１４、ク
ロックＩ／Ｆ回路１５、同期信号Ｉ／Ｆ回路１６および
タイミング発生回路１７は、小振幅の信号を扱う回路で
ある。図示していないが、ＣＰＵＩ／Ｆ回路なども小振
幅の信号を扱う回路として挙げられる。これら小振幅の
信号を扱う回路は、トランジスタのしきい値電圧Ｖｔｈ
のばらつきをできるだけ抑えたい回路である。一方、基
準電圧発生回路１８、対向電極電圧発生回路１９および
電源電圧変換回路２０は、電源電圧を扱う回路である。
これら電源電圧を扱う回路は、トランジスタの電流能力
をできるだけ高めたい回路である。
示装置において、Ｈドライバ１３、Ｖドライバ１４、ク
ロックＩ／Ｆ回路１５、同期信号Ｉ／Ｆ回路１６および
タイミング発生回路１７は、小振幅の信号を扱う回路で
ある。図示していないが、ＣＰＵＩ／Ｆ回路なども小振
幅の信号を扱う回路として挙げられる。これら小振幅の
信号を扱う回路は、トランジスタのしきい値電圧Ｖｔｈ
のばらつきをできるだけ抑えたい回路である。一方、基
準電圧発生回路１８、対向電極電圧発生回路１９および
電源電圧変換回路２０は、電源電圧を扱う回路である。
これら電源電圧を扱う回路は、トランジスタの電流能力
をできるだけ高めたい回路である。
【００２４】そこで、本実施形態に係るアクティブマト
リクス型液晶表示装置では、小振幅の信号を扱う回路お
よび電源電圧を扱う回路の少なくとも一方の回路、ある
いは小振幅の信号を扱う回路のうちの一部の回路もしく
は電源電圧を扱う回路のうちの一部の回路についてはデ
ュアルゲート構造のＴＦＴを用いて作成し、それ以外の
回路についてはトップゲート構造もしくはボトムゲート
構造のＴＦＴを用いて作成するようにする。
リクス型液晶表示装置では、小振幅の信号を扱う回路お
よび電源電圧を扱う回路の少なくとも一方の回路、ある
いは小振幅の信号を扱う回路のうちの一部の回路もしく
は電源電圧を扱う回路のうちの一部の回路についてはデ
ュアルゲート構造のＴＦＴを用いて作成し、それ以外の
回路についてはトップゲート構造もしくはボトムゲート
構造のＴＦＴを用いて作成するようにする。
【００２５】デュアルゲート構造のＴＦＴは、しきい値
電圧Ｖｔｈのばらつきが小さいという優れた特性を持つ
ことから、このデュアルゲートＴＦＴを用いてトランジ
スタ回路を形成することで、当該回路の信頼性を高める
ことができるため、小振幅の信号を扱う回路、特に対で
動作するトランジスタ、即ち特性がほぼ等しい一対のト
ランジスタを含む回路、例えば差動回路やカレントミラ
ー回路の作成に用いて有用なものとなる。
電圧Ｖｔｈのばらつきが小さいという優れた特性を持つ
ことから、このデュアルゲートＴＦＴを用いてトランジ
スタ回路を形成することで、当該回路の信頼性を高める
ことができるため、小振幅の信号を扱う回路、特に対で
動作するトランジスタ、即ち特性がほぼ等しい一対のト
ランジスタを含む回路、例えば差動回路やカレントミラ
ー回路の作成に用いて有用なものとなる。
【００２６】ただし、デュアルゲート構造のＴＦＴの場
合、フロントゲート電極とバックゲート電極とを接続す
るためのコンタクトエリアを設ける必要があり、素子を
形成するために必要な面積が大きくなることから、デュ
アルゲートＴＦＴを用いて全ての回路を作成したので
は、回路規模が膨大なものとなってしまう。したがっ
て、小振幅の信号を扱う回路のうち、対で動作するトラ
ンジスタを含む回路など、必要最小限の回路については
デュアルゲートＴＦＴを用いて作成し、他の回路につい
ては必要面積が小さくて済むトップゲート構造もしくは
ボトムゲート構造のＴＦＴを用いて作成するようにす
る。これにより、回路規模を大きくすることなく、しき
い値電圧Ｖｔｈのばらつきの小さい、信頼性の高い回路
を構成することができる。
合、フロントゲート電極とバックゲート電極とを接続す
るためのコンタクトエリアを設ける必要があり、素子を
形成するために必要な面積が大きくなることから、デュ
アルゲートＴＦＴを用いて全ての回路を作成したので
は、回路規模が膨大なものとなってしまう。したがっ
て、小振幅の信号を扱う回路のうち、対で動作するトラ
ンジスタを含む回路など、必要最小限の回路については
デュアルゲートＴＦＴを用いて作成し、他の回路につい
ては必要面積が小さくて済むトップゲート構造もしくは
ボトムゲート構造のＴＦＴを用いて作成するようにす
る。これにより、回路規模を大きくすることなく、しき
い値電圧Ｖｔｈのばらつきの小さい、信頼性の高い回路
を構成することができる。
【００２７】また、デュアルゲート構造のＴＦＴは、平
面的には小面積でありながら、より大きなサイズのトラ
ンジスタを構成しているのと等価であり、電流能力が大
であるという特長を持っていることから、このデュアル
ゲートＴＦＴを用いて電源電圧を扱う回路を作成するこ
とで、当該回路の電流能力を高めることができる。ただ
し、上述した場合と同様に、デュアルゲートＴＦＴを用
いて全ての回路を作成したのでは、回路規模が膨大なも
のとなってしまうため、必要最小限の回路についてはデ
ュアルゲートＴＦＴを用いて作成し、他の回路について
はトップゲート構造もしくはボトムゲート構造のＴＦＴ
を用いて作成することで、回路規模を大きくすることな
く、電流能力の高い回路を構成することができる。
面的には小面積でありながら、より大きなサイズのトラ
ンジスタを構成しているのと等価であり、電流能力が大
であるという特長を持っていることから、このデュアル
ゲートＴＦＴを用いて電源電圧を扱う回路を作成するこ
とで、当該回路の電流能力を高めることができる。ただ
し、上述した場合と同様に、デュアルゲートＴＦＴを用
いて全ての回路を作成したのでは、回路規模が膨大なも
のとなってしまうため、必要最小限の回路についてはデ
ュアルゲートＴＦＴを用いて作成し、他の回路について
はトップゲート構造もしくはボトムゲート構造のＴＦＴ
を用いて作成することで、回路規模を大きくすることな
く、電流能力の高い回路を構成することができる。
【００２８】ここで、ボトムゲート構造のＴＦＴ、トッ
プゲート構造のＴＦＴおよびデュアルゲート構造のＴＦ
Ｔの各具体的な構造について、図３を用いて説明する。
図３において、（Ａ）がボトムゲート構造のＴＦＴの断
面構造を、（Ｂ）がトップゲート構造のＴＦＴの断面構
造を、（Ｃ）がデュアルゲート構造のＴＦＴの断面構造
をそれぞれ示している。
プゲート構造のＴＦＴおよびデュアルゲート構造のＴＦ
Ｔの各具体的な構造について、図３を用いて説明する。
図３において、（Ａ）がボトムゲート構造のＴＦＴの断
面構造を、（Ｂ）がトップゲート構造のＴＦＴの断面構
造を、（Ｃ）がデュアルゲート構造のＴＦＴの断面構造
をそれぞれ示している。
【００２９】先ず、ボトムゲート構造のＴＦＴでは、図
３（Ａ）に示すように、ガラス基板３１の上にゲート電
極３２が形成され、その上にゲート絶縁膜３３を介して
チャネル領域（ポリシリコン層）３４が形成され、その
上にさらに層間絶縁膜３５が形成されている。そして、
ゲート電極３２の側方のゲート絶縁膜３３上には、ソー
ス領域３６およびドレイン領域３７が形成され、これら
領域３６，３７にはソース電極３８およびドレイン電極
３９がそれぞれ層間絶縁膜３５を通して接続され、それ
らの上に絶縁膜４０が形成された構造となっている。
３（Ａ）に示すように、ガラス基板３１の上にゲート電
極３２が形成され、その上にゲート絶縁膜３３を介して
チャネル領域（ポリシリコン層）３４が形成され、その
上にさらに層間絶縁膜３５が形成されている。そして、
ゲート電極３２の側方のゲート絶縁膜３３上には、ソー
ス領域３６およびドレイン領域３７が形成され、これら
領域３６，３７にはソース電極３８およびドレイン電極
３９がそれぞれ層間絶縁膜３５を通して接続され、それ
らの上に絶縁膜４０が形成された構造となっている。
【００３０】次に、トップゲート構造のＴＦＴでは、図
３（Ｂ）に示すように、ガラス基板４１の上にチャネル
領域（ポリシリコン層）４２が形成され、その上にゲー
ト絶縁膜４３を介してゲート電極４４が形成され、さら
にその上に層間絶縁膜４５が形成されている。そして、
チャネル領域４２の側方のガラス基板４１上には、ソー
ス領域４６およびドレイン領域４７が形成され、これら
領域４６，４７にはソース電極４８およびドレイン電極
４９がそれぞれ層間絶縁膜４５を通して接続され、それ
らの上に絶縁膜５０が形成された構造となっている。
３（Ｂ）に示すように、ガラス基板４１の上にチャネル
領域（ポリシリコン層）４２が形成され、その上にゲー
ト絶縁膜４３を介してゲート電極４４が形成され、さら
にその上に層間絶縁膜４５が形成されている。そして、
チャネル領域４２の側方のガラス基板４１上には、ソー
ス領域４６およびドレイン領域４７が形成され、これら
領域４６，４７にはソース電極４８およびドレイン電極
４９がそれぞれ層間絶縁膜４５を通して接続され、それ
らの上に絶縁膜５０が形成された構造となっている。
【００３１】最後に、デュアルゲート構造のＴＦＴで
は、図３（Ｃ）に示すように、ガラス基板５１上にフロ
ントゲート電極５２が形成され、その上にゲート絶縁膜
５３を介してチャネル領域（ポリシリコン層）５４が形
成され、その上にさらに層間絶縁膜５５が形成されてい
る。さらに、フロントゲート電極５２上には、チャネル
層５４および層間絶縁膜５５を挟んでバックゲート電極
５６が形成されている。そして、フロントゲート電極５
２の側方のゲート絶縁膜５３上には、ソース領域５７お
よびドレイン領域５８が形成され、これら領域５７，５
８にはソース電極５９およびドレイン電極６０がそれぞ
れ層間絶縁膜５５を通して接続され、それらの上に絶縁
膜６１が形成された構造となっている。
は、図３（Ｃ）に示すように、ガラス基板５１上にフロ
ントゲート電極５２が形成され、その上にゲート絶縁膜
５３を介してチャネル領域（ポリシリコン層）５４が形
成され、その上にさらに層間絶縁膜５５が形成されてい
る。さらに、フロントゲート電極５２上には、チャネル
層５４および層間絶縁膜５５を挟んでバックゲート電極
５６が形成されている。そして、フロントゲート電極５
２の側方のゲート絶縁膜５３上には、ソース領域５７お
よびドレイン領域５８が形成され、これら領域５７，５
８にはソース電極５９およびドレイン電極６０がそれぞ
れ層間絶縁膜５５を通して接続され、それらの上に絶縁
膜６１が形成された構造となっている。
【００３２】次に、小振幅の信号を扱う回路の具体例と
して、例えば差動回路を用いるサンプリングラッチ回路
（図１のサンプリングラッチ回路１３２に相当）につい
て、その具体的な構成例を図４に示す。
して、例えば差動回路を用いるサンプリングラッチ回路
（図１のサンプリングラッチ回路１３２に相当）につい
て、その具体的な構成例を図４に示す。
【００３３】本例に係るサンプリングラッチ回路は、各
々のゲートおよびドレインがそれぞれ共通に接続された
ＮｃｈＭＯＳトランジスタＱｎ１１およびＰｃｈＭＯＳ
トランジスタＱｐ１１からなるＣＭＯＳインバータ７１
と、各々のゲートおよびドレインがそれぞれ共通に接続
されたＮｃｈＭＯＳトランジスタＱｎ１２およびＰｃｈ
ＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバー
タ７２とが並列に接続されてなるコンパレータ構成とな
っている。
々のゲートおよびドレインがそれぞれ共通に接続された
ＮｃｈＭＯＳトランジスタＱｎ１１およびＰｃｈＭＯＳ
トランジスタＱｐ１１からなるＣＭＯＳインバータ７１
と、各々のゲートおよびドレインがそれぞれ共通に接続
されたＮｃｈＭＯＳトランジスタＱｎ１２およびＰｃｈ
ＭＯＳトランジスタＱｐ１２からなるＣＭＯＳインバー
タ７２とが並列に接続されてなるコンパレータ構成とな
っている。
【００３４】ここで、ＣＭＯＳインバータ７１の入力端
（ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通
接続点）とＣＭＯＳインバータ７２の出力端（ＭＯＳト
ランジスタＱｎ１２，Ｑｐ１２のドレイン共通接続点）
とが接続され、さらにＣＭＯＳインバータ７２の入力端
（ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通
接続点）とＣＭＯＳインバータ７１の出力端（ＭＯＳト
ランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点）
とが接続されている。
（ＭＯＳトランジスタＱｎ１１，Ｑｐ１１のゲート共通
接続点）とＣＭＯＳインバータ７２の出力端（ＭＯＳト
ランジスタＱｎ１２，Ｑｐ１２のドレイン共通接続点）
とが接続され、さらにＣＭＯＳインバータ７２の入力端
（ＭＯＳトランジスタＱｎ１２，Ｑｐ１２のゲート共通
接続点）とＣＭＯＳインバータ７１の出力端（ＭＯＳト
ランジスタＱｎ１１，Ｑｐ１１のドレイン共通接続点）
とが接続されている。
【００３５】また、ＣＭＯＳインバータ７１の入力端に
はスイッチＳＷ１を介して信号源７３からデータ信号が
入力され、ＣＭＯＳインバータ７２の入力端にはスイッ
チＳＷ２を介して電圧源７４から比較電圧が与えられ
る。ＣＭＯＳインバータ７１，７２の電源側共通接続点
は、スイッチＳＷ３を介して電源ＶＤＤに接続されてい
る。スイッチＳＷ１，ＳＷ２は、サンプリングパルス
（図１のシフトレジスタ１３１から供給される）によっ
て直接スイッチング制御され、スイッチＳＷ３はインバ
ータ７５を経たサンプリングパルスの反転パルスによっ
てスイッチング制御される。
はスイッチＳＷ１を介して信号源７３からデータ信号が
入力され、ＣＭＯＳインバータ７２の入力端にはスイッ
チＳＷ２を介して電圧源７４から比較電圧が与えられ
る。ＣＭＯＳインバータ７１，７２の電源側共通接続点
は、スイッチＳＷ３を介して電源ＶＤＤに接続されてい
る。スイッチＳＷ１，ＳＷ２は、サンプリングパルス
（図１のシフトレジスタ１３１から供給される）によっ
て直接スイッチング制御され、スイッチＳＷ３はインバ
ータ７５を経たサンプリングパルスの反転パルスによっ
てスイッチング制御される。
【００３６】CＭＯＳインバータ７１のゲート接続点、
即ちノードＡの電位は、インバータ７６で反転されて次
段の線順次化ラッチ回路（図１の線順次化ラッチ回路１
３３に相当）に供給される。ＣＭＯＳインバータ７２の
ゲート共通接続点、即ちノードＢの電位は、インバータ
７７で反転されて次段の線順次化ラッチ回路に供給され
る。
即ちノードＡの電位は、インバータ７６で反転されて次
段の線順次化ラッチ回路（図１の線順次化ラッチ回路１
３３に相当）に供給される。ＣＭＯＳインバータ７２の
ゲート共通接続点、即ちノードＢの電位は、インバータ
７７で反転されて次段の線順次化ラッチ回路に供給され
る。
【００３７】上記構成のサンプリングラッチ回路におい
て、ＣＭＯＳインバータ７１とＣＭＯＳインバータ７２
とが差動回路によるコンパレータを構成しており、した
がってＮｃｈＭＯＳトランジスタＱｎ１１とＮｃｈＭＯ
ＳトランジスタＱｎ１２とが対で動作し、ＰｃｈＭＯＳ
トランジスタＱｐ１１とＰｃｈＭＯＳトランジスタＱｐ
１２とが対で動作する。
て、ＣＭＯＳインバータ７１とＣＭＯＳインバータ７２
とが差動回路によるコンパレータを構成しており、した
がってＮｃｈＭＯＳトランジスタＱｎ１１とＮｃｈＭＯ
ＳトランジスタＱｎ１２とが対で動作し、ＰｃｈＭＯＳ
トランジスタＱｐ１１とＰｃｈＭＯＳトランジスタＱｐ
１２とが対で動作する。
【００３８】このように、差動回路など対で動作するト
ランジスタ回路では、トランジスタ対として特性が等し
いものを用いる必要がある。そこで、差動回路構成のコ
ンパレータを用いたサンプリングラッチ回路において、
ＣＭＯＳインバータ７１のＭＯＳトランジスタＱｎ１
１，Ｑｐ１１およびＣＭＯＳインバータ７２のＭＯＳト
ランジスタＱｎ１２，Ｑｐ１２を、しきい値電圧Ｖｔｈ
のばらつきが小さいデュアルゲート構造のＴＦＴを用い
て構成することで、回路の信頼性を高めることができる
とともに、安定した動作をさせることが可能となる。
ランジスタ回路では、トランジスタ対として特性が等し
いものを用いる必要がある。そこで、差動回路構成のコ
ンパレータを用いたサンプリングラッチ回路において、
ＣＭＯＳインバータ７１のＭＯＳトランジスタＱｎ１
１，Ｑｐ１１およびＣＭＯＳインバータ７２のＭＯＳト
ランジスタＱｎ１２，Ｑｐ１２を、しきい値電圧Ｖｔｈ
のばらつきが小さいデュアルゲート構造のＴＦＴを用い
て構成することで、回路の信頼性を高めることができる
とともに、安定した動作をさせることが可能となる。
【００３９】なお、本例では、サンプリングラッチ回路
において、ＣＭＯＳインバータ７１のＭＯＳトランジス
タＱｎ１１，Ｑｐ１１およびＣＭＯＳインバータ７２の
ＭＯＳトランジスタＱｎ１２，Ｑｐ１２を、デュアルゲ
ート構造のＴＦＴを用いて構成するとしたが、これに限
られるものではなく、スイッチＳＷ１，ＳＷ２として用
いられるトランジスタについても、デュアルゲート構造
のＴＦＴを用いて構成することで、回路の信頼性を高め
ることができるとともに、安定した動作をさせることが
可能となる。
において、ＣＭＯＳインバータ７１のＭＯＳトランジス
タＱｎ１１，Ｑｐ１１およびＣＭＯＳインバータ７２の
ＭＯＳトランジスタＱｎ１２，Ｑｐ１２を、デュアルゲ
ート構造のＴＦＴを用いて構成するとしたが、これに限
られるものではなく、スイッチＳＷ１，ＳＷ２として用
いられるトランジスタについても、デュアルゲート構造
のＴＦＴを用いて構成することで、回路の信頼性を高め
ることができるとともに、安定した動作をさせることが
可能となる。
【００４０】次に、電源電圧を扱う回路の具体例とし
て、例えば対向電極電圧発生回路（図１の対向電極電圧
発生回路１９に相当）について、その具体的な構成例を
図５に示す。
て、例えば対向電極電圧発生回路（図１の対向電極電圧
発生回路１９に相当）について、その具体的な構成例を
図５に示す。
【００４１】本例に係る対向電極電圧発生回路は、正側
電源電圧ＶＣＣと負側電源電圧ＶＳＳとを一定の周期で
スイッチングして出力するスイッチ回路８１と、このス
イッチ回路８１の出力電圧ＶＡのＤＣレベルを変換して
対向電極電圧Ｖｃｏｍとして出力するＤＣレベル変換回
路８２とからなる構成となっている。
電源電圧ＶＣＣと負側電源電圧ＶＳＳとを一定の周期で
スイッチングして出力するスイッチ回路８１と、このス
イッチ回路８１の出力電圧ＶＡのＤＣレベルを変換して
対向電極電圧Ｖｃｏｍとして出力するＤＣレベル変換回
路８２とからなる構成となっている。
【００４２】スイッチ回路８１は、正側電源電圧ＶＣＣ
を入力とする例えばＮｃｈＭＯＳトランジスタスイッチ
Ｑｎ２１と、負側電源電圧ＶＳＳを入力とするＮｃｈＭ
ＯＳトランジスタスイッチＱｎ２２とからなり、これら
トランジスタＱｎ２１，Ｑｎ２２が互いに逆相の制御パ
ルスφ１，φ２によってスイッチングされることによ
り、正側電源電圧ＶＣＣと負側電源電圧ＶＳＳとを一定
の周期で交互に出力する構成となっている。これによ
り、スイッチ回路８１からは振幅ＶＳＳ〜ＶＣＣの電圧
ＶＡが出力される。
を入力とする例えばＮｃｈＭＯＳトランジスタスイッチ
Ｑｎ２１と、負側電源電圧ＶＳＳを入力とするＮｃｈＭ
ＯＳトランジスタスイッチＱｎ２２とからなり、これら
トランジスタＱｎ２１，Ｑｎ２２が互いに逆相の制御パ
ルスφ１，φ２によってスイッチングされることによ
り、正側電源電圧ＶＣＣと負側電源電圧ＶＳＳとを一定
の周期で交互に出力する構成となっている。これによ
り、スイッチ回路８１からは振幅ＶＳＳ〜ＶＣＣの電圧
ＶＡが出力される。
【００４３】ＤＣレベル変換回路８２は、スイッチ回路
８１の振幅ＶＳＳ〜ＶＣＣの出力電圧ＶＡを、例えば振
幅ＶＳＳ−ΔＶ〜ＶＣＣ−ΔＶの直流電圧にレベル変換
して対向電極電圧Ｖｃｏｍとして出力する。このＤＣレ
ベル変換回路８２としては、種々の回路構成のものが考
えられるが、コンデンサおよびＤＣ電圧発生回路からな
る回路構成がシンプルなものとして一般的に用いられ
る。
８１の振幅ＶＳＳ〜ＶＣＣの出力電圧ＶＡを、例えば振
幅ＶＳＳ−ΔＶ〜ＶＣＣ−ΔＶの直流電圧にレベル変換
して対向電極電圧Ｖｃｏｍとして出力する。このＤＣレ
ベル変換回路８２としては、種々の回路構成のものが考
えられるが、コンデンサおよびＤＣ電圧発生回路からな
る回路構成がシンプルなものとして一般的に用いられ
る。
【００４４】上記構成の対向電極電圧発生回路におい
て、ＭＯＳトランジスタＱｎ２１，Ｑｎ２２は直接電源
電圧ＶＣＣ，ＶＳＳを扱うことから電流能力が要求され
る。そこで、これらＭＯＳトランジスタＱｎ２１，Ｑｎ
２２を、電流能力が大きいデュアルゲート構造のＴＦＴ
を用いて構成することで、回路の電流能力を高めること
ができる。
て、ＭＯＳトランジスタＱｎ２１，Ｑｎ２２は直接電源
電圧ＶＣＣ，ＶＳＳを扱うことから電流能力が要求され
る。そこで、これらＭＯＳトランジスタＱｎ２１，Ｑｎ
２２を、電流能力が大きいデュアルゲート構造のＴＦＴ
を用いて構成することで、回路の電流能力を高めること
ができる。
【００４５】続いて、電源電圧を扱う回路の他の具体例
として、電源電圧変換回路（図１の電源電圧変換回路２
０に相当）について、その具体的な構成例を図６に示
す。本例に係る電源電圧変換回路は、チャージポンプ型
ＤＣ−ＤＣコンバータである。図６において、（Ａ）は
負電圧発生タイプを、（Ｂ）は昇圧タイプをそれぞれ示
している。
として、電源電圧変換回路（図１の電源電圧変換回路２
０に相当）について、その具体的な構成例を図６に示
す。本例に係る電源電圧変換回路は、チャージポンプ型
ＤＣ−ＤＣコンバータである。図６において、（Ａ）は
負電圧発生タイプを、（Ｂ）は昇圧タイプをそれぞれ示
している。
【００４６】図６（Ａ）において、単一の直流電源電圧
ＶＣＣを与える電源とグランドとの間には、ＰｃｈＭＯ
ＳトランジスタＱｐ３１とＮｃｈＭＯＳトランジスタＱ
ｎ３１とが直列に接続され、かつ各ゲートが共通に接続
されてＣＭＯＳインバータ８３を構成している。このＣ
ＭＯＳインバータ８３のゲート共通接続点には、パルス
発生源８４から所定の周波数のスイッチングパルスが印
加される。
ＶＣＣを与える電源とグランドとの間には、ＰｃｈＭＯ
ＳトランジスタＱｐ３１とＮｃｈＭＯＳトランジスタＱ
ｎ３１とが直列に接続され、かつ各ゲートが共通に接続
されてＣＭＯＳインバータ８３を構成している。このＣ
ＭＯＳインバータ８３のゲート共通接続点には、パルス
発生源８４から所定の周波数のスイッチングパルスが印
加される。
【００４７】ＣＭＯＳインバータ８３のドレイン共通接
続点には、コンデンサＣ１１の一端が接続されている。
コンデンサＣ１１の他端には、ＮｃｈＭＯＳトランジス
タＱｎ３２のドレインおよびＰｃｈＭＯＳトランジスタ
Ｑｐ３２のソースがそれぞれ接続されている。ＮｃｈＭ
ＯＳトランジスタＱｎ３２のソースとグランドとの間に
は、負荷コンデンサＣ１２が接続されている。ＰｃｈＭ
ＯＳトランジスタＱｐ３２のドレインは接地されてい
る。
続点には、コンデンサＣ１１の一端が接続されている。
コンデンサＣ１１の他端には、ＮｃｈＭＯＳトランジス
タＱｎ３２のドレインおよびＰｃｈＭＯＳトランジスタ
Ｑｐ３２のソースがそれぞれ接続されている。ＮｃｈＭ
ＯＳトランジスタＱｎ３２のソースとグランドとの間に
は、負荷コンデンサＣ１２が接続されている。ＰｃｈＭ
ＯＳトランジスタＱｐ３２のドレインは接地されてい
る。
【００４８】ＣＭＯＳインバータ８３のゲート共通接続
点には、コンデンサＣ１３の一端が接続されている。コ
ンデンサＣ１３の他端には、ダイオードＤ１１のアノー
ド、ＮｃｈＭＯＳトランジスタＱｎ３２およびＰｃｈＭ
ＯＳトランジスタＱｐ３２の各ゲートがそれぞれ接続さ
れている。ダイオードＤ１１のカソードは接地されてい
る。
点には、コンデンサＣ１３の一端が接続されている。コ
ンデンサＣ１３の他端には、ダイオードＤ１１のアノー
ド、ＮｃｈＭＯＳトランジスタＱｎ３２およびＰｃｈＭ
ＯＳトランジスタＱｐ３２の各ゲートがそれぞれ接続さ
れている。ダイオードＤ１１のカソードは接地されてい
る。
【００４９】図６（Ｂ）に示す昇圧タイプの電源電圧変
換回路においても、基本的な回路構成については同じで
ある。すなわち、図６（Ｂ）において、スイッチングト
ランジスタ（ＭＯＳトランジスタＱｐ３２，Ｑｎ３２）
が、図６（Ａ）の回路のＭＯＳトランジスタＱｎ３３，
Ｑｐ３３と逆導電型となるとともに、ダイオードＤ１１
がコンデンサＣ１１の他端と電源（ＶＣＣ）との間に接
続された構成となっており、この点が図６（Ａ）の回路
と構成上相違するのみである。
換回路においても、基本的な回路構成については同じで
ある。すなわち、図６（Ｂ）において、スイッチングト
ランジスタ（ＭＯＳトランジスタＱｐ３２，Ｑｎ３２）
が、図６（Ａ）の回路のＭＯＳトランジスタＱｎ３３，
Ｑｐ３３と逆導電型となるとともに、ダイオードＤ１１
がコンデンサＣ１１の他端と電源（ＶＣＣ）との間に接
続された構成となっており、この点が図６（Ａ）の回路
と構成上相違するのみである。
【００５０】上記構成の電源電圧変換回路において、電
源電圧ＶＣＣ，ＶＳＳ（本例では、グランド）を扱うＭ
ＯＳトランジスタＱｐ３１，Ｑｎ３１や、スイッチング
トランジスタＱｐ３２，Ｑｎ３２（Ｑｎ３３，Ｑｐ３
３）を、電流能力が大きいデュアルゲート構造のＴＦＴ
を用いて構成することで、回路の電流能力を高めること
ができる。
源電圧ＶＣＣ，ＶＳＳ（本例では、グランド）を扱うＭ
ＯＳトランジスタＱｐ３１，Ｑｎ３１や、スイッチング
トランジスタＱｐ３２，Ｑｎ３２（Ｑｎ３３，Ｑｐ３
３）を、電流能力が大きいデュアルゲート構造のＴＦＴ
を用いて構成することで、回路の電流能力を高めること
ができる。
【００５１】ここでは、小振幅の信号を扱う回路として
サンプリングラッチ回路を、電源電圧を扱う回路として
対向電極電圧発生回路および電源電圧変換回路をそれぞ
れ例にとって具体的な回路構成について説明したが、こ
れらは一例に過ぎず、図１に示した他の回路について
も、デュアルゲート構造のＴＦＴを用いて構成する回路
の対象としても良いことは勿論である。
サンプリングラッチ回路を、電源電圧を扱う回路として
対向電極電圧発生回路および電源電圧変換回路をそれぞ
れ例にとって具体的な回路構成について説明したが、こ
れらは一例に過ぎず、図１に示した他の回路について
も、デュアルゲート構造のＴＦＴを用いて構成する回路
の対象としても良いことは勿論である。
【００５２】上述したように、駆動回路一体型のポリシ
リコンＴＦＴ−アクティブマトリクス型液晶表示装置に
おいて、小振幅の信号を扱う回路および電源電圧を扱う
回路の少なくとも一方、あるいは小振幅の信号を扱う回
路の一部もしくは電源電圧を扱う回路の一部については
デュアルゲート構造のＴＦＴを用いて作成し、それ以外
の回路についてはトップゲート構造もしくはボトムゲー
ト構造のＴＦＴを用いて作成することにより、しきい値
電圧Ｖｔｈのばらつきを抑えた、高信頼性の回路や、電
流能力を高めた回路を構成できる。
リコンＴＦＴ−アクティブマトリクス型液晶表示装置に
おいて、小振幅の信号を扱う回路および電源電圧を扱う
回路の少なくとも一方、あるいは小振幅の信号を扱う回
路の一部もしくは電源電圧を扱う回路の一部については
デュアルゲート構造のＴＦＴを用いて作成し、それ以外
の回路についてはトップゲート構造もしくはボトムゲー
ト構造のＴＦＴを用いて作成することにより、しきい値
電圧Ｖｔｈのばらつきを抑えた、高信頼性の回路や、電
流能力を高めた回路を構成できる。
【００５３】また、小振幅の信号を扱う各回路や電源電
圧を扱う各回路についても、表示エリア部１２と共に同
一基板上に一体形成したことにより、インターフェース
端子数が少なくて済むため、セットの小型化、低コスト
化、ＩＣ端子数の削減、ノイズ低減などが可能となり、
しかもデュアルゲート構造のＴＦＴとトップゲート構造
もしくはボトムゲート構造のＴＦＴとの併用により、回
路規模を抑えることができるため、狭額縁の駆動回路一
体型表示装置を実現できる。
圧を扱う各回路についても、表示エリア部１２と共に同
一基板上に一体形成したことにより、インターフェース
端子数が少なくて済むため、セットの小型化、低コスト
化、ＩＣ端子数の削減、ノイズ低減などが可能となり、
しかもデュアルゲート構造のＴＦＴとトップゲート構造
もしくはボトムゲート構造のＴＦＴとの併用により、回
路規模を抑えることができるため、狭額縁の駆動回路一
体型表示装置を実現できる。
【００５４】なお、上記実施形態では、アクティブマト
リクス型液晶表示装置に適用した場合を例に採って説明
したが、これに限定されるものではなく、エレクトロル
ミネッセンス（ＥＬ）素子を各画素の電気光学素子とし
て用いたＥＬ表示装置などの他のアクティブマトリクス
型表示装置にも同様に適用可能である。
リクス型液晶表示装置に適用した場合を例に採って説明
したが、これに限定されるものではなく、エレクトロル
ミネッセンス（ＥＬ）素子を各画素の電気光学素子とし
て用いたＥＬ表示装置などの他のアクティブマトリクス
型表示装置にも同様に適用可能である。
【００５５】また、上記実施形態に係るアクティブマト
リクス型液晶表示装置に代表されるアクティブマトリク
ス型表示装置は、パーソナルコンピュータ、ワードプロ
セッサ等のＯＡ機器やテレビジョン受像機などのディス
プレイとして用いられる外、特に装置本体の小型化、コ
ンパクト化が進められている携帯電話機やＰＤＡなどの
携帯端末の表示部として用いて好適なものである。
リクス型液晶表示装置に代表されるアクティブマトリク
ス型表示装置は、パーソナルコンピュータ、ワードプロ
セッサ等のＯＡ機器やテレビジョン受像機などのディス
プレイとして用いられる外、特に装置本体の小型化、コ
ンパクト化が進められている携帯電話機やＰＤＡなどの
携帯端末の表示部として用いて好適なものである。
【００５６】図７は、本発明が適用される携帯端末、例
えば携帯電話機の構成の概略を示す外観図である。
えば携帯電話機の構成の概略を示す外観図である。
【００５７】本例に係る携帯電話機は、装置筐体９１の
前面側に、スピーカ部９２、表示部９３、操作部９４お
よびマイク部９５が上部側から順に配置された構成とな
っている。かかる構成の携帯電話機において、表示部９
３には例えば液晶表示装置が用いられ、この液晶表示装
置として、先述した実施形態に係るアクティブマトリク
ス型液晶表示装置が用いられる。
前面側に、スピーカ部９２、表示部９３、操作部９４お
よびマイク部９５が上部側から順に配置された構成とな
っている。かかる構成の携帯電話機において、表示部９
３には例えば液晶表示装置が用いられ、この液晶表示装
置として、先述した実施形態に係るアクティブマトリク
ス型液晶表示装置が用いられる。
【００５８】このように、携帯電話機などの携帯端末に
おいて、先述した実施形態に係るアクティブマトリクス
型液晶表示装置を表示部９３として用いることにより、
当該液晶表示装置が狭額縁で、その各構成回路が性能の
優れた特性を持つため、端末本体の性能向上と共に、小
型化、低コスト化が可能になる。
おいて、先述した実施形態に係るアクティブマトリクス
型液晶表示装置を表示部９３として用いることにより、
当該液晶表示装置が狭額縁で、その各構成回路が性能の
優れた特性を持つため、端末本体の性能向上と共に、小
型化、低コスト化が可能になる。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
アクティブマトリクス型表示装置あるいはこれを表示部
として用いた携帯端末において、小振幅の信号を扱う回
路および電源電圧を扱う回路の少なくとも一方の回路、
あるいは小振幅の信号を扱う回路の一部もしくは電源電
圧を扱う回路の一部についてはデュアルゲート構造のＴ
ＦＴを用いて作成し、それ以外の回路についてはトップ
ゲート構造もしくはボトムゲート構造のＴＦＴを用いて
作成することにより、回路規模を大きくすることなく、
しきい値電圧Ｖｔｈのばらつきを抑えた回路や、電流能
力を高めた回路を構成できる。
アクティブマトリクス型表示装置あるいはこれを表示部
として用いた携帯端末において、小振幅の信号を扱う回
路および電源電圧を扱う回路の少なくとも一方の回路、
あるいは小振幅の信号を扱う回路の一部もしくは電源電
圧を扱う回路の一部についてはデュアルゲート構造のＴ
ＦＴを用いて作成し、それ以外の回路についてはトップ
ゲート構造もしくはボトムゲート構造のＴＦＴを用いて
作成することにより、回路規模を大きくすることなく、
しきい値電圧Ｖｔｈのばらつきを抑えた回路や、電流能
力を高めた回路を構成できる。
【図１】本発明の一実施形態に係るアクティブマトリク
ス型液晶表示装置の構成例を示す概略構成図である。
ス型液晶表示装置の構成例を示す概略構成図である。
【図２】液晶表示装置の表示エリア部の構成例を示す回
路図である。
路図である。
【図３】ＴＦＴの断面構造図であり、（Ａ）はボトムゲ
ートの場合構造を、（Ｂ）はトップゲート構造の場合
を、（Ｃ）はデュアルゲート構造の場合をそれぞれ示し
ている。
ートの場合構造を、（Ｂ）はトップゲート構造の場合
を、（Ｃ）はデュアルゲート構造の場合をそれぞれ示し
ている。
【図４】サンプリングラッチ回路の具体的な構成例を示
す回路図である。
す回路図である。
【図５】対向電極電圧発生回路の具体的な構成例を示す
ブロック図である。
ブロック図である。
【図６】電源電圧変換回路の具体的な構成例を示す回路
図である。
図である。
【図７】本発明に係る携帯端末である携帯電話機の構成
の概略を示す外観図である。
の概略を示す外観図である。
【図８】デュアルゲート構造のＴＦＴの平面パターン図
である。
である。
１１，３１，４１，５１…ガラス基板、１２…表示エリ
ア部、１３…Ｈドライバ（水平駆動回路）、１４…Ｖド
ライバ（垂直駆動回路）、１５…クロックＩ／Ｆ回路、
１６…同期信号Ｉ／Ｆ回路、１７…タイミング発生回
路、１８…基準電圧発生回路、１９…対向電極電圧発生
回路、２０…電源電圧変換回路、２３…単位画素、３
２，４４…ゲート電極、５２…フロントゲート電極、５
６…バックゲート電極、１３１…シフトレジスタ、１３
２…サンプリングラッチ回路、１３３…線順次化ラッチ
回路、１３４…基準電圧選択型ＤＡ変換回路
ア部、１３…Ｈドライバ（水平駆動回路）、１４…Ｖド
ライバ（垂直駆動回路）、１５…クロックＩ／Ｆ回路、
１６…同期信号Ｉ／Ｆ回路、１７…タイミング発生回
路、１８…基準電圧発生回路、１９…対向電極電圧発生
回路、２０…電源電圧変換回路、２３…単位画素、３
２，４４…ゲート電極、５２…フロントゲート電極、５
６…バックゲート電極、１３１…シフトレジスタ、１３
２…サンプリングラッチ回路、１３３…線順次化ラッチ
回路、１３４…基準電圧選択型ＤＡ変換回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１２Ｂ ６１４ ６１７Ｌ Ｆターム(参考） 2H092 GA59 JA26 JA37 JA38 JB13 JB38 JB46 JB57 JB63 JB69 KA04 KA07 NA22 NA27 2H093 NA16 NA53 NC15 NC21 NC22 NC23 NC25 NC26 NC34 NC35 ND31 ND60 NG01 5C006 AC02 AF83 AF84 BB16 BC06 BC20 BF25 BF34 BF43 EC13 FA41 5C094 AA13 AA15 AA25 AA53 AA56 BA03 BA27 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EA10 EB02 FA01 FA02 FB12 FB14 FB15 GA10 5F110 AA04 BB02 BB04 CC01 CC05 EE30 GG02 GG13 NN78
Claims (18)
- 【請求項１】 電気光学素子を有する画素がマトリクス
状に配置されてなる表示エリア部と共に、対で動作する
トランジスタを含むトランジスタ回路を同一基板上に一
体的に形成してなり、 前記トランジスタ回路が、チャネルを挟んで配置されか
つ相互に接続された一対のゲートを有するデュアルゲー
ト構造の薄膜トランジスタで作成されていることを特徴
とするアクティブマトリクス型表示装置。 - 【請求項２】 前記表示エリア部と共に同一基板上に形
成され、入力画像データを順次サンプリングしてラッチ
するサンプリングラッチ回路を含む水平駆動回路を有
し、 前記トランジスタ回路は、前記サンプリングラッチ回路
を構成する差動回路であることを特徴とする請求項１記
載のアクティブマトリクス型表示装置。 - 【請求項３】 前記電気光学素子が液晶セルであること
を特徴とする請求項１記載のアクティブマトリクス型表
示装置。 - 【請求項４】 前記電気光学素子がエレクトロルミネッ
センス素子であることを特徴とする請求項１記載のアク
ティブマトリクス型表示装置。 - 【請求項５】 電気光学素子を有する画素がマトリクス
状に配置されてなる表示エリア部と共に、小振幅の信号
を扱う第１の回路と電源電圧を扱う第２の回路とを同一
基板上に一体的に形成してなり、 前記第１，第２の回路の少なくとも一方の回路が、チャ
ネルを挟んで配置されかつ相互に接続された一対のゲー
トを有するデュアルゲート構造の薄膜トランジスタで作
成されていることを特徴とするアクティブマトリクス型
表示装置。 - 【請求項６】 前記第１の回路は、外部からデータ信
号、マスタークロック信号あるいは同期信号を取り込む
回路であることを特徴とする請求項５記載のアクティブ
マトリクス型表示装置。 - 【請求項７】 前記表示エリア部と共に同一基板上に形
成され、入力される画像データを順次サンプリングして
ラッチするサンプリングラッチ回路を含む水平駆動回路
を有し、 前記第１の回路は、前記サンプリングラッチ回路を構成
する差動回路であることを特徴とする請求項５記載のア
クティブマトリクス型表示装置。 - 【請求項８】 前記第２の回路は、単一の直流電圧を電
圧値の異なる複数の直流電圧に変換する電源電圧変換回
路であることを特徴とする請求項５記載のアクティブマ
トリクス型表示装置。 - 【請求項９】 前記表示エリア部と共に同一基板上に形
成され、入力画像データを順次サンプリングしてラッチ
するサンプリングラッチ回路と、前記サンプリングラッ
チ回路の各ラッチデータを線順次化する線順次化ラッチ
回路と、前記線順次化ラッチ回路で線順次化されたディ
ジタル画像データをアナログ画像信号に変換する基準電
圧選択型ＤＡ変換回路とを含む水平駆動回路を有し、 前記第２の回路は、基準電圧選択型ＤＡ変換回路で用い
る複数の基準電圧を発生する基準電圧発生回路であるこ
とを特徴とする請求項５記載のアクティブマトリクス型
表示装置。 - 【請求項１０】 前記電気光学素子が液晶セルであるこ
とを特徴とする請求項５記載のアクティブマトリクス型
表示装置。 - 【請求項１１】 前記第２の回路は、前記表示エリア部
と共に同一基板上に形成され、前記液晶セルの対向電極
に印加する電圧を発生する対向電極電圧発生回路である
ことを特徴とする請求項１０記載のアクティブマトリク
ス型表示装置。 - 【請求項１２】 前記電気光学素子がエレクトロルミネ
ッセンス素子であることを特徴とする請求項５記載のア
クティブマトリクス型表示装置。 - 【請求項１３】 表示部として、 電気光学素子を有する画素がマトリクス状に配置されて
なる表示エリア部と共に、対で動作するトランジスタを
含むトランジスタ回路を同一基板上に一体的に形成して
なり、 前記トランジスタ回路が、チャネルを挟んで配置されか
つ相互に接続された一対のゲートを有するデュアルゲー
ト構造の薄膜トランジスタで作成されたアクティブマト
リクス型表示装置を用いたことを特徴とする携帯端末。 - 【請求項１４】 前記アクティブマトリクス型表示装置
は、前記電気光学素子として液晶セルを用いた液晶表示
装置であることを特徴とする請求項１３記載の携帯端
末。 - 【請求項１５】 前記アクティブマトリクス型表示装置
は、前記電気光学素子としてエレクトロルミネッセンス
素子を用いたエレクトロルミネッセンス表示装置である
ことを特徴とする請求項１４記載の携帯端末。 - 【請求項１６】 表示部として、 電気光学素子を有する画素がマトリクス状に配置されて
なる表示エリア部と共に、小振幅の信号を扱う第１の回
路と電源電圧を扱う第２の回路とを同一基板上に一体的
に形成してなり、 前記第１，第２の回路の少なくとも一方の回路が、チャ
ネルを挟んで配置されかつ相互に接続された一対のゲー
トを有するデュアルゲート構造の薄膜トランジスタで作
成されたアクティブマトリクス型表示装置を用いたこと
を特徴とする携帯端末。 - 【請求項１７】 前記アクティブマトリクス型表示装置
は、前記電気光学素子として液晶セルを用いた液晶表示
装置であることを特徴とする請求項１６記載の携帯端
末。 - 【請求項１８】 前記アクティブマトリクス型表示装置
は、前記電気光学素子としてエレクトロルミネッセンス
素子を用いたエレクトロルミネッセンス表示装置である
ことを特徴とする請求項１６記載の携帯端末。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372355A JP2002175053A (ja) | 2000-12-07 | 2000-12-07 | アクティブマトリクス型表示装置およびこれを用いた携帯端末 |
| PCT/JP2001/010687 WO2002047061A1 (fr) | 2000-12-06 | 2001-12-06 | Circuit generateur d'horloge destine a un affichage et affichage comprenant ce dernier |
| US10/182,600 US6894674B2 (en) | 2000-12-06 | 2001-12-06 | Timing generation circuit for display apparatus and display apparatus incorporating the same |
| CN 200810096964 CN101329848B (zh) | 2000-12-06 | 2001-12-06 | 显示装置定时信号产生电路和包括该定时信号产生电路的显示装置 |
| CNB018077471A CN100433100C (zh) | 2000-12-06 | 2001-12-06 | 显示装置定时信号产生电路和包括该定时信号产生电路的显示装置 |
| EP01999936A EP1343134A4 (en) | 2000-12-06 | 2001-12-06 | TIME CONTROL GENERATION CIRCUIT FOR A DISPLAY AND DISPLAY THEREOF |
| KR1020027010025A KR100865542B1 (ko) | 2000-12-06 | 2001-12-06 | 표시장치용 타이밍 발생회로 및 이것을 탑재한 표시장치 |
| US11/086,433 US7432906B2 (en) | 2000-12-06 | 2005-03-23 | Timing generation circuit for display apparatus and display apparatus incorporating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000372355A JP2002175053A (ja) | 2000-12-07 | 2000-12-07 | アクティブマトリクス型表示装置およびこれを用いた携帯端末 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002175053A true JP2002175053A (ja) | 2002-06-21 |
Family
ID=18841912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000372355A Pending JP2002175053A (ja) | 2000-12-06 | 2000-12-07 | アクティブマトリクス型表示装置およびこれを用いた携帯端末 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002175053A (ja) |
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| US8174469B2 (en) | 2005-05-05 | 2012-05-08 | Qualcomm Mems Technologies, Inc. | Dynamic driver IC and display panel configuration |
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| JP2015130512A (ja) * | 2010-05-20 | 2015-07-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| JP2016184763A (ja) * | 2009-08-07 | 2016-10-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2000
- 2000-12-07 JP JP2000372355A patent/JP2002175053A/ja active Pending
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