JP4147480B2 - データ転送回路及びフラットディスプレイ装置 - Google Patents
データ転送回路及びフラットディスプレイ装置 Download PDFInfo
- Publication number
- JP4147480B2 JP4147480B2 JP2003192626A JP2003192626A JP4147480B2 JP 4147480 B2 JP4147480 B2 JP 4147480B2 JP 2003192626 A JP2003192626 A JP 2003192626A JP 2003192626 A JP2003192626 A JP 2003192626A JP 4147480 B2 JP4147480 B2 JP 4147480B2
- Authority
- JP
- Japan
- Prior art keywords
- latch
- power supply
- supply voltage
- latch unit
- result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates
- H03K3/356156—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates with synchronous operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0408—Integration of the drivers onto the display substrate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0294—Details of sampling or holding circuits arranged for use in a driver for data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の属する技術分野】
本発明は、データ転送回路及びフラットディスプレイ装置に関し、例えば絶縁基板上に駆動回路を一体に形成した液晶表示装置に適用することができる。本発明は、第1ラッチ部のラッチ結果の反転出力のみ、又は非反転出力のみ第2ラッチ部にデータ転送するようにし、少なくともこの第2ラッチ部にデータ転送する期間の間、第1ラッチ部の電源電圧を立ち上げることにより、TFT等による構成において、データ転送に係る構成を簡略化することができるようにする。
【0002】
【従来の技術】
近年、例えばPDA、携帯電話等の携帯端末装置に適用されるフラットディスプレイ装置である液晶表示装置においては、液晶表示パネルを構成する絶縁基板であるガラス基板上に、液晶表示パネルの駆動回路を一体に構成するものが提供されるようになされている。
【0003】
すなわち図3は、この種の液晶表示装置を示すブロック図である。この液晶表示装置1は、液晶セル2、この液晶セル2のスイッチイング素子であるポリシリコンTFT(Thin Film Transistor:薄膜トランジスタ)3、図示しない保持容量とにより各画素が形成され、この各画素をマトリックス状に配置して矩形形状による表示部4が形成される。この液晶表示装置1では、このようにして表示部4に形成される各画素へのカラーフィルタの配置により、水平方向に、赤色、緑色、青色の画素R、G、Bを順次循環的に繰り返し、これら赤色、緑色、青色の画素R、G、Bを1組とした240組により水平方向の画素が形成されて表示部4が形成される。この液晶表示装置1では、これら赤色、緑色、青色の画素R、G、Bの階調を指示する各6ビットの階調データR0〜R5、G0〜G5、B0〜B5が同時並列的にラスタ走査の順序により入力され、この階調データD1(R0〜R5、G0〜G5、B0〜B5)により各画素を駆動して所望の画像を表示するようになされている。
【0004】
液晶表示装置1においては、この表示部4の信号線SL及びゲート線SGがそれぞれ水平駆動回路5及び垂直駆動回路6に接続され、水平駆動回路5は、階調データD1に基づいて各信号線SLに対応する画素の駆動信号を出力し、垂直駆動回路6は、この水平駆動回路5による信号線SLへの駆動信号の出力に対応してゲート線SGの制御によりライン単位で表示部4の画素を選択する。これにより液晶表示装置1では、これら水平駆動回路5及び垂直駆動回路6により表示部4の各画素を駆動して所望の画像を表示するようになされている。
【0005】
具体的に、水平駆動回路5は、例えば特開2000−242209号公報に開示されているように、複数の基準電圧V0〜V63を階調データに応じて選択することにより、階調データD1をディジタルアナログ変換処理して駆動信号を生成するようになされている。すなわち水平駆動回路5は、水平方向への画素の配置に対応して設けられてなるサンプリングラッチ回路(SL)8により順次循環的に階調データD1の対応するビットR0〜R5、G0〜G5、B0〜B5をサンプリングすることにより、この階調データD1を1ライン単位でまとめ、対応する基準電圧セレクタ9に出力する。基準電圧発生回路10は、階調データD1の各階調に対応する複数の基準電圧V0〜V63を生成して出力する。基準電圧セレクタ9は、それぞれサンプリングラッチ回路8の出力データにより、この基準電圧発生回路10から出力される基準電圧V0〜V63を選択することにより、対応する階調データD1をディジタルアナログ変換処理してなる駆動信号を出力する。バッファ回路11は、この駆動信号を対応する信号線SLに出力する。
【0006】
図4は、このようにして構成される水平駆動回路5において、サンプリングラッチ回路8の1ビット分の構成を示す接続図である。サンプリングラッチ回路8においては、対応する画素の水平方向の位置に対応するタイミングにより第1ラッチ部21で階調データD1をラッチして保持した後、垂直ブランキング期間に設定された所定のタイミングで第1ラッチ部21のラッチ結果を第2ラッチ部22に転送して出力し、これにより階調データをライン単位でまとめて基準電圧セレクタ9に出力する。ここでこの種のサンプリングラッチ回路8等を構成する低温ポリシリコンTFT等の絶縁基板上に形成されるアクティブ素子においては、その特性にばらつきが大きい。このためサンプリングラッチ回路8においては、ラッチ結果の反転出力、非反転出力を出力する、いわゆる両相出力により第2ラッチ部22にラッチ結果を出力し、第1ラッチ部21及び第2ラッチ部22間で安定かつ確実にラッチ結果をデータ転送するようになされている。
【0007】
すなわちこのサンプリングラッチ回路8において、第1ラッチ部21は、ゲート及びドレインがそれぞれ共通に接続されたNチャンネルMOS(以下、NMOSと呼ぶ)トランジスタQ1及びPチャンネルMOS(以下、PMOSと呼ぶ)トランジスタQ2からなるCMOSインバータと、同様に、ゲート及びドレインがそれぞれ共通に接続されたNMOSトランジスタQ3及びPMOSトランジスタQ4からなるCMOSインバータとが電源電圧VCCの正側電源ラインと電圧VSSの負側電源ラインとの間に並列に設けられる。第1ラッチ部21は、トランジスタQ1及びQ2によるインバータ出力が、トランジスタQ3及びQ4によるインバータに入力され、またサンプリングパルスspの反転信号xspにより動作するPMOSトランジスタQ5を介して、トランジスタQ3及びQ4によるインバータ出力が、トランジスタQ1及びQ2によるインバータに入力され、さらにサンプリングパルスspにより動作するPMOSトランジスタQ6を介して、トランジスタQ1及びQ2によるインバータに階調データD1が入力される。
【0008】
これによりサンプリングラッチ回路8は、トランジスタQ1〜Q6により比較器構成のCMOSラッチセルが形成され、図5(A)〜(D)により示すように、サンプリングパルスspにより階調データD1をラッチするようになされ、このラッチのタイミングが対応する画素の水平方向の位置に応じて設定されるようになされている。
【0009】
サンプリングラッチ回路8は、この第1ラッチ部21によるラッチ結果の反転出力、非反転出力をそれぞれ転送スイッチ24、25を介して第2ラッチ部22に入力する。ここでこの転送スイッチ24、25は、例えば水平ブランキング期間の立ち上がりのタイミングでオン状態に切り換わる(図9(E))。
【0010】
第2ラッチ部22は、NMOSトランジスタQ7及びPMOSトランジスタQ8からなるCMOSインバータと、NMOSトランジスタQ9及びPMOSトランジスタQ10からなるCMOSインバータとによりラッチセルが形成され、転送スイッチ24、25を介して入力されるラッチ結果の反転出力、非反転出力がそれぞれトランジスタQ7、Q8によるCMOSインバータ、トランジスタQ9、Q10によるCMOSインバータに入力される。これによりサンプリングラッチ回路8は、水平ブランキング期間の立ち上がりのタイミングで、第1ラッチ部21のラッチ結果をデータ転送して第2ラッチ部22でラッチし(図5(F))、このラッチ結果をインバータ26より出力するようになされている。なお第2ラッチ部22においては、正側電源及び負側電源の設定により、続く基準電圧セレクタ9における処理に適するように、ラッチ出力をレベルシフトさせて出力する場合もある。
【0011】
【特許文献1】
特開2000−242209号公報
【0012】
【発明が解決しようとする課題】
ところでこのように両相によりラッチ結果等をデータ転送する場合、単相によるデータ転送に比して、構成が煩雑になる問題がある。このようなデータ転送に係る構成を簡略化することができれば、その分、全体構成を簡略化し得、この種の表示装置においては、いわゆる狭額縁化することができる。また消費電力も少なくすることができる。
【0013】
本発明は以上の点を考慮してなされたもので、TFT等による構成において、データ転送に係る構成を簡略化することができるデータ転送回路及びフラットディスプレイ装置を提案しようとするものである。
【0014】
【課題を解決するための手段】
かかる課題を解決するため請求項1の発明においては、入力データを第1ラッチ部でラッチし、第1ラッチ部のラッチ結果を第2の電源電圧で動作する第2ラッチ部にデータ転送してラッチするデータ転送回路に適用して、第1ラッチ部を第1の電源電圧で動作させて入力データをラッチした後、第1ラッチ部のラッチ結果の反転出力のみ、又はラッチ結果の非反転出力のみ第2ラッチ部にデータ転送すると共に、少なくとも第1ラッチ部のラッチ結果を第2ラッチ部にデータ転送する期間の間、前記第1ラッチ部の電源電圧を第1の電源電圧から前記第2の電源電圧へ切り換え、前記第2の電源電圧が第1の電源電圧より高い電圧であるようにする。
【0015】
また請求項2の発明においては、フラットディスプレイ装置に適用して、階調データを順次循環的にサンプリングし、階調データを対応する列に振り分ける複数のラッチ回路と、ラッチ回路のラッチ結果により対応する列への出力信号レベルを設定するディジタルアナログ変換回路とを有し、各ラッチ回路は、第1ラッチ部を第1の電源電圧で動作させて階調データをラッチした後、第1ラッチ部のラッチ結果の反転出力のみ、又は第1ラッチ部のラッチ結果の非反転出力のみ第2の電源電圧で動作する第2ラッチ部にデータ転送すると共に、少なくとも第1ラッチ部のラッチ結果を第2ラッチ部にデータ転送する期間の間、前記第1ラッチ部の電源電圧を第1の電源電圧から前記第2の電源電圧へ切り換え、前記第2の電源電圧が第1の電源電圧より高い電圧である
【0016】
請求項1又は請求項2の構成によれば、反転出力、非反転出力の双方によりラッチ結果をデータ転送する場合に比して構成を簡略化することができる。またデータ転送におけるマージンを拡大することができ、この拡大したマージンによりラッチ結果の反転出力のみ、又はラッチ結果の非反転出力のみ第2ラッチ部にデータ転送することによるマージンの減少を補い、安定かつ確実にラッチ結果をデータ転送することができる。
【0018】
【発明の実施の形態】
以下、適宜図面を参照しながら本発明の実施の形態を詳述する。
【0019】
(1)第1の実施の形態
図1は、図4との対比により、本発明の実施の形態に係る液晶表示装置に適用されるサンプリングラッチ回路の1ビット分の構成を示す接続図である。この実施の形態に係る液晶表示装置においては、このサンプリングラッチ回路38の構成が異なる点を除いて、図3、図4について上述した液晶表示装置1と同一に構成されることにより、重複した説明は省略する。
【0020】
このサンプリングラッチ回路38においては、水平方向における画素の配置に対応するタイミングで第1ラッチ部41により階調データD1をラッチした後、水平ブランキング期間の所定のタイミングで、この第1ラッチ部41によるラッチ結果を第2ラッチ部42に転送してラッチし、続く基準電圧セレクタ9に出力する。このサンプリングラッチ回路38は、これら第1ラッチ部41から第2ラッチ部42へのラッチ結果のデータ転送を単相により実行し、また単相によりデータ転送して不足するマージンを電源電圧の立ち上げにより確保する。
【0021】
すなわちこのサンプリングラッチ回路38において、第1ラッチ部41は、NMOSトランジスタQ11及びPMOSトランジスタQ12からなるCMOSインバータ、NMOSトランジスタQ13及びPMOSトランジスタQ14からなるCMOSインバータとが正側電源VHと負側電源VSSとの間に並列に設けられる。第1ラッチ部41は、トランジスタQ11及びQ12によるインバータ出力が、トランジスタQ13及びQ14によるインバータに入力され、またサンプリングパルスspによりオフ動作するスイッチ回路44を介して、トランジスタQ11及びQ12によるインバータ入力が、トランジスタQ13及びQ14によるインバータに入力され、さらにサンプリングパルスspによりオン動作するNMOSトランジスタQ15を介して、トランジスタQ11及びQ12によるインバータに階調データD1が入力される。
【0022】
これによりサンプリングラッチ回路38は、トランジスタQ11〜Q15によりCMOSラッチセルが形成され、図2(A)〜(C)により示すように、サンプリングパルスspによりスイッチ回路44をオフ状態に設定して階調データD1を取り込んだ後、スイッチ回路44をオン状態に設定して取り込んだ階調データD1を保持するようになされ、これらラッチに係るタイミングが対応する画素の水平方向の位置に応じて設定されるようになされている。
【0023】
さらに第1ラッチ部41は、スイッチ回路47による電源の選択により、これらラッチに係る処理が、前段の回路に係る電源電圧と等しい電圧2.9〔V〕の電源VDD1に設定された状態で実行される。また第2ラッチ部42にラッチ結果をデータ転送する直前で、ラッチ時に比して電圧の高い電圧5.8〔V〕の電源VDD2が選択され、データ転送を完了すると、元の電源VDD1が選択される。これによりこのサンプリングラッチ回路38では、少なくとも第1ラッチ部41から第2ラッチ部42にラッチ結果をデータ転送する期間の間、第1ラッチ部41の電源電圧を立ち上げ、ラッチ結果を単相でデータ転送することにより低下するマージンを確保するようになされている。
【0024】
第1ラッチ部41は、これにより転送スイッチ45を介して水平ブランキング期間の所定のタイミングで、ラッチ結果の振幅を拡大して第2ラッチ部42に転送し、この実施の形態では、このデータ転送に供するラッチ結果に反転出力が適用されるようになされている(図2(C)〜(E))。
【0025】
第2ラッチ部42は、NMOSトランジスタQ16及びPMOSトランジスタQ17からなるCMOSインバータ、NMOSトランジスタQ18及びPMOSトランジスタQ19からなるCMOSインバータとが正側電源VDD2と負側電源VLとの間に並列に設けられ、これらのCMOSインバータにより比較器回路構成のラッチセルが形成され、このラッチセルに転送スイッチ45の出力が供給される。これにより第2ラッチ部42は、第1ラッチ部41のラッチ結果をラッチするようになされ、このラッチ結果をインバータ46を介して出力するようになされている。
【0026】
さらに第2ラッチ部42は、この負側電源VLの設定により、基準電圧セレクタ9における処理に適するように、ラッチ出力をレベルシフトさせて出力するようになされている。
【0027】
(2)実施の形態の動作
以上の構成において、この液晶表示装置では(図3)、表示に供する各画素の階調を示すデータの連続による階調データD1が水平駆動回路5に入力され、ここでこの階調データD1がサンプリングラッチ回路38により順次サンプリングされてライン単位でまとめられ、続く基準電圧セレクタ9により各階調データに応じた基準電圧V0〜V63が選択される。液晶表示装置1では、この基準電圧V0〜V63の選択により各画素を駆動する駆動信号が生成され、この駆動信号が信号線SLにより表示部4に供給され、垂直駆動回路6により選択された画素にこの駆動信号が印加される。これにより液晶表示装置1では、表示部4の各画素を対応する階調データD1により駆動して所望の画像を表示する。
【0028】
このようにして表示部4を駆動する水平駆動回路5において、このように階調データD1を順次循環的にサンプリングするサンプリングラッチ回路38では(図1)、階調データD1の各ビットが対応するタイミングで第1のラッチ部41でラッチされた後、水平ブランキング期間の所定のタイミングで、各ビット、各サンプリングラッチ回路38で同時並列的に第2ラッチ部42に転送されてラッチされ、このラッチ結果が基準電圧セレクタ9に出力される。これにより液晶表示装置1では、階調データD1がライン単位でまとめられ、基準電圧セレクタ9によりディジタルアナログ変換処理される。
【0029】
サンプリングラッチ回路38では、このような第1ラッチ部41から第2ラッチ部42へのデータ転送が、ラッチ結果の反転出力により実行され、これにより単相によりラッチ結果をデータ転送して、両相によりデータ転送する場合に比して、構成が簡略化される。具体的に、このようなデータ転送に係る転送スイッチにおいては、最低でもインバータ構成に係る2個のトランジスタが必要となる。これに対してこのように単相によりデータ転送する場合、この実施の形態では240組×3(赤色、緑色、青色分)×6ビット分の転送スイッチを省略し得、これにより両相によりデータ転送する場合に比して4320×2個のトランジスタを省略することができる。これによりこの液晶表示装置では、構成を簡略化して消費電力を低減することができ、さらにはいわゆる狭額縁化することができる。
【0030】
またこのようにしてデータ転送する期間の間、第1ラッチ部41においては、電源電圧が立ち上げられ、これにより単相によりラッチ結果をデータ転送する際に低下するマージンが確保される。これにより液晶表示装置では、単相によりラッチ結果をデータ転送するようにして、安定かつ確実にラッチ結果を第2ラッチ部42にデータ転送することができる。
【0031】
(3)実施の形態の効果
以上の構成によれば、第1ラッチ部のラッチ結果の反転出力のみ第2ラッチ部にデータ転送するようにし、少なくともこの第2ラッチ部にデータ転送する期間の間、第1ラッチ部の電源電圧を立ち上げることにより、TFTによる構成において、データ伝送に係る構成を簡略化することができる。
【0032】
(4)他の実施の形態
なお上述の実施の形態においては、第1ラッチ部のラッチ結果の反転出力のみ第2ラッチ部にデータ転送する場合について述べたが、本発明はこれに限らず、ラッチ結果の非反転出力のみ第2ラッチ部にデータ転送する場合にも広く適用することができる。
【0033】
また上述の実施の形態においては、ガラス基板上に表示部等を作成してなるTFT液晶に本発明を適用する場合について述べたが、本発明はこれに限らず、CGS(Continuous Grain Silicon)液晶等、各種の液晶表示装置、さらにはEL(Electro Luminescence)表示装置等、種々のフラットディスプレイ装置に広く適用することができる。
【0034】
また上述の実施の形態においては、液晶表示装置に適用して、絶縁基板に形成した低温ポリシリコンTFTによるアクティブ素子により第1及び第2ラッチ部を構成する場合について述べたが、本発明はこれに限らず、絶縁基板上に形成される各種アクティブ素子により第1及び第2ラッチ部を構成してデータ転送するデータ転送回路に広く適用することができる。
【0035】
【発明の効果】
上述のように本発明によれば、第1ラッチ部のラッチ結果の反転出力のみ、又は非反転出力のみ第2ラッチ部にデータ転送するようにし、少なくともこの第2ラッチ部にデータ転送する期間の間、第1ラッチ部の電源電圧を立ち上げることにより、TFT等による構成において、データ伝送に係る構成を簡略化することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るサンプリングラッチ回路を示す接続図である。
【図2】図1のサンプリングラッチ回路の動作の説明に供するタイムチャートである。
【図3】液晶表示装置の構成を示すブロック図である。
【図4】従来の液晶表示装置に適用されるサンプリングラッチ回路を示す接続図である。
【図5】図4のサンプリングラッチ回路の動作の説明に供するタイムチャートである。
【符号の説明】
1……液晶表示装置、8、38……サンプリングラッチ回路、9……基準電圧セレクタ、10……基準電圧発生回路、21、41……第1ラッチ部、22、42……第2ラッチ部
Claims (2)
- 入力データを第1ラッチ部でラッチし、所望のタイミングで前記第1ラッチ部のラッチ結果を第2の電源電圧で動作する第2ラッチ部にデータ転送してラッチするデータ転送回路において、
前記第1ラッチ部を第1の電源電圧で動作させて前記入力データをラッチした後、
前記第1ラッチ部のラッチ結果の反転出力のみ、又は前記ラッチ結果の非反転出力のみ前記第2ラッチ部にデータ転送すると共に、
少なくとも前記第1ラッチ部のラッチ結果を前記第2ラッチ部にデータ転送する期間の間、前記第1ラッチ部の電源電圧を前記第1の電源電圧から前記第2の電源電圧へ切り換え、
前記第2の電源電圧が前記第1の電源電圧より高い電圧である
ことを特徴とするデータ転送回路。 - 各画素の明るさを示す階調データを順次入力し、所定の表示部に前記階調データによる画像を表示するフラットディスプレイ装置において、
前記階調データを順次循環的にサンプリングし、前記階調データを対応する列に振り分ける複数のラッチ回路と、
前記ラッチ回路のラッチ結果により前記対応する列への出力信号レベルを設定するディジタルアナログ変換回路とを有し、
前記各ラッチ回路は、
それぞれ対応するタイミングにより前記階調データを第1ラッチ部でラッチし、所望のタイミングで前記複数のラッチ回路で同時並列的に、前記第1ラッチ部のラッチ結果を第2の電源電圧で動作する第2ラッチ部にデータ転送して前記ディジタルアナログ変換回路に出力し、
前記第1ラッチ部を第1の電源電圧で動作させて前記階調データをラッチした後、
前記第1ラッチ部のラッチ結果の反転出力のみ、又は前記ラッチ結果の非反転出力のみ前記第2ラッチ部にデータ転送すると共に、
少なくとも前記第1ラッチ部のラッチ結果を前記第2ラッチ部にデータ転送する期間の間、前記第1ラッチ部の電源電圧を前記第1の電源電圧から前記第2の電源電圧へ切り換え、
前記第2の電源電圧が前記第1の電源電圧より高い電圧である
ことを特徴とするフラットディスプレイ装置。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003192626A JP4147480B2 (ja) | 2003-07-07 | 2003-07-07 | データ転送回路及びフラットディスプレイ装置 |
EP04747370A EP1643482B1 (en) | 2003-07-07 | 2004-07-06 | Data transferring circuit and flat display device |
PCT/JP2004/009902 WO2005004102A1 (ja) | 2003-07-07 | 2004-07-06 | データ転送回路及びフラットディスプレイ装置 |
CNB2004800193583A CN100440300C (zh) | 2003-07-07 | 2004-07-06 | 数据传送电路和平面显示设备 |
KR1020057025079A KR101080197B1 (ko) | 2003-07-07 | 2004-07-06 | 데이터 전송회로 및 평면 디스플레이 장치 |
US10/561,870 US8817055B2 (en) | 2003-07-07 | 2004-07-06 | Data transfer circuit and flat display device |
TW093120397A TWI284755B (en) | 2003-07-07 | 2004-07-07 | Data transferring circuit and flat display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003192626A JP4147480B2 (ja) | 2003-07-07 | 2003-07-07 | データ転送回路及びフラットディスプレイ装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005031112A JP2005031112A (ja) | 2005-02-03 |
JP2005031112A5 JP2005031112A5 (ja) | 2005-09-02 |
JP4147480B2 true JP4147480B2 (ja) | 2008-09-10 |
Family
ID=33562413
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003192626A Expired - Fee Related JP4147480B2 (ja) | 2003-07-07 | 2003-07-07 | データ転送回路及びフラットディスプレイ装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US8817055B2 (ja) |
EP (1) | EP1643482B1 (ja) |
JP (1) | JP4147480B2 (ja) |
KR (1) | KR101080197B1 (ja) |
CN (1) | CN100440300C (ja) |
TW (1) | TWI284755B (ja) |
WO (1) | WO2005004102A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1717783B1 (en) | 2005-04-28 | 2015-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Data latch circuit, driving method of the data latch circuit, and display device |
JP2007112734A (ja) * | 2005-10-19 | 2007-05-10 | Chugai Pharmaceut Co Ltd | 抗cdcp1抗体を含有する癌細胞増殖抑制剤 |
JP2008033241A (ja) * | 2006-07-04 | 2008-02-14 | Seiko Epson Corp | 電気泳動装置、電気泳動装置の駆動方法、電子機器 |
CN103646635B (zh) * | 2011-06-10 | 2016-04-06 | 晨星软件研发(深圳)有限公司 | 电平移位器与升压驱动电路 |
KR101333519B1 (ko) * | 2012-04-30 | 2013-11-27 | 엘지디스플레이 주식회사 | 액정표시장치 및 그 구동 방법 |
CN107799089B (zh) | 2017-12-13 | 2021-02-09 | 京东方科技集团股份有限公司 | 像素电路和显示装置 |
CN110930930A (zh) * | 2019-12-26 | 2020-03-27 | 信利(仁寿)高端显示科技有限公司 | 一种低功耗的像素锁存电路和显示装置 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS581884A (ja) | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | スタティックramの電源供給方式 |
JPS6038920A (ja) | 1983-08-11 | 1985-02-28 | Mitsubishi Electric Corp | ラツチ回路 |
JPS62265812A (ja) | 1986-05-13 | 1987-11-18 | Mitsubishi Electric Corp | ラツチ回路 |
JPH0275219A (ja) | 1988-09-09 | 1990-03-14 | Fujitsu Ltd | ラッチ回路 |
JP2767858B2 (ja) * | 1989-02-09 | 1998-06-18 | ソニー株式会社 | 液晶ディスプレイ装置 |
US5239510A (en) | 1991-11-25 | 1993-08-24 | At&T Bell Laboratories | Multiple voltage supplies for field programmable gate arrays and the like |
JPH11184440A (ja) * | 1997-12-25 | 1999-07-09 | Sony Corp | 液晶表示装置の駆動回路 |
JP4389284B2 (ja) * | 1999-02-01 | 2009-12-24 | ソニー株式会社 | ラッチ回路およびこれを搭載した液晶表示装置 |
TW461180B (en) * | 1998-12-21 | 2001-10-21 | Sony Corp | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
JP4576648B2 (ja) | 1998-12-21 | 2010-11-10 | ソニー株式会社 | 液晶表示装置 |
JP4576652B2 (ja) * | 1999-02-18 | 2010-11-10 | ソニー株式会社 | 液晶表示装置 |
TW554323B (en) * | 2000-05-29 | 2003-09-21 | Toshiba Corp | Liquid crystal display device and data latching circuit |
JP2001356741A (ja) * | 2000-06-14 | 2001-12-26 | Sanyo Electric Co Ltd | レベルシフタ及びそれを用いたアクティブマトリクス型表示装置 |
US6351173B1 (en) * | 2000-08-25 | 2002-02-26 | Texas Instruments Incorporated | Circuit and method for an integrated level shifting latch |
TW526465B (en) * | 2001-04-27 | 2003-04-01 | Toshiba Corp | Display apparatus, digital/analog converting circuit and digital/analog converting method |
JP2003084733A (ja) * | 2001-07-04 | 2003-03-19 | Sharp Corp | 表示装置および携帯機器 |
TW554558B (en) * | 2001-07-16 | 2003-09-21 | Semiconductor Energy Lab | Light emitting device |
JP3758545B2 (ja) * | 2001-10-03 | 2006-03-22 | 日本電気株式会社 | サンプリングレベル変換回路と2相及び多相展開回路並びに表示装置 |
JP4480944B2 (ja) * | 2002-03-25 | 2010-06-16 | シャープ株式会社 | シフトレジスタおよびそれを用いる表示装置 |
JP4679812B2 (ja) * | 2002-11-07 | 2011-05-11 | シャープ株式会社 | 走査方向制御回路および表示装置 |
-
2003
- 2003-07-07 JP JP2003192626A patent/JP4147480B2/ja not_active Expired - Fee Related
-
2004
- 2004-07-06 EP EP04747370A patent/EP1643482B1/en not_active Expired - Fee Related
- 2004-07-06 KR KR1020057025079A patent/KR101080197B1/ko not_active IP Right Cessation
- 2004-07-06 CN CNB2004800193583A patent/CN100440300C/zh not_active Expired - Fee Related
- 2004-07-06 US US10/561,870 patent/US8817055B2/en not_active Expired - Fee Related
- 2004-07-06 WO PCT/JP2004/009902 patent/WO2005004102A1/ja active Application Filing
- 2004-07-07 TW TW093120397A patent/TWI284755B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
CN1820300A (zh) | 2006-08-16 |
KR20060029634A (ko) | 2006-04-06 |
EP1643482B1 (en) | 2013-03-13 |
TWI284755B (en) | 2007-08-01 |
JP2005031112A (ja) | 2005-02-03 |
KR101080197B1 (ko) | 2011-11-07 |
EP1643482A4 (en) | 2008-12-17 |
EP1643482A1 (en) | 2006-04-05 |
US20070109282A1 (en) | 2007-05-17 |
TW200515044A (en) | 2005-05-01 |
CN100440300C (zh) | 2008-12-03 |
US8817055B2 (en) | 2014-08-26 |
WO2005004102A1 (ja) | 2005-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7006114B2 (en) | Display driving apparatus and display apparatus using same | |
KR100527157B1 (ko) | 표시장치, 그 구동회로 및 구동방법 | |
US20050184979A1 (en) | Liquid crystal display device | |
US20070063759A1 (en) | Level shift circuit, display apparatus, and portable terminal | |
JP2002335153A (ja) | パルス出力回路、シフトレジスタ、および表示装置 | |
JP2004094058A (ja) | 液晶表示装置および液晶表示装置の駆動方法 | |
JP4158658B2 (ja) | 表示ドライバ及び電気光学装置 | |
KR100566605B1 (ko) | 액정표시장치의 데이터 구동회로 및 그 구동방법 | |
KR20170045441A (ko) | 게이트 구동 회로 및 이를 포함하는 표시 장치 | |
US8228320B2 (en) | Integrated circuit device, electro-optical device, and electronic apparatus | |
JP4757388B2 (ja) | 画像表示装置およびその駆動方法 | |
JP4016184B2 (ja) | データ処理回路、表示装置および携帯端末 | |
US20040130542A1 (en) | Display device and electronic apparatus | |
JP4147480B2 (ja) | データ転送回路及びフラットディスプレイ装置 | |
TWI745757B (zh) | 源極驅動器及複合準位轉換電路 | |
JP4235900B2 (ja) | フラットディスプレイ装置 | |
KR20020053772A (ko) | 액정 표시 장치 | |
JP2008225494A (ja) | 表示ドライバ及び電気光学装置 | |
US20100053125A1 (en) | Display driver integrated circuit apparatus and method of operating the same | |
KR100616711B1 (ko) | 액정표시장치의 구동회로 | |
JP4085324B2 (ja) | ラッチ、ラッチの駆動方法、フラットディスプレイ装置 | |
JP2013101285A (ja) | 液晶表示装置 | |
JP2004118183A (ja) | 液晶表示装置および液晶表示装置の駆動方法 | |
JP3856232B2 (ja) | 遅延時間補正回路、ビデオデータ処理回路及びフラットディスプレイ装置 | |
JP2005031522A (ja) | フラットディスプレイ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050304 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080327 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080415 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080529 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080611 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4147480 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |