JP4264607B2 - コンパレータおよびこれを駆動系に用いた表示装置、並びにコンパレータの駆動方法 - Google Patents
コンパレータおよびこれを駆動系に用いた表示装置、並びにコンパレータの駆動方法 Download PDFInfo
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- Manipulation Of Pulses (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、コンパレータおよびこれを駆動系に用いた表示装置、並びにコンパレータの駆動方法に関し、特に比較出力信号として比較入力信号よりも高レベルの信号を導出する昇圧タイプのコンパレータおよびこれを駆動系を構成する回路の一部に用いた液晶ディスプレイやＥＬ(electroluminescence；エレクトロルミネセンス) ディスプレイに代表される表示装置、並びに当該コンパレータの駆動方法に関する。
【０００２】
【従来の技術】
ＭＯＳ ＬＳＩのプロセス世代が進み、ＭＯＳ ＬＳＩの電源電圧が低下していくと、当該ＬＳＩの出力電圧も低下していく。一例として、液晶ディスプレイにおいて、その周辺回路をＬＳＩ化した場合を考えると、ＬＳＩ化された周辺回路から液晶ディスプレイの駆動系に与えられる駆動パルスや表示データのレベルが低下してくる。しかしながら、液晶への画質の要求を満たすためには、現状では、液晶に対して５Ｖ程度の電圧を印加することが必要である。
【０００３】
また、画素のスイッチング素子等としてＴＦＴ（thin film transistor；薄膜トランジスタ）を用いた液晶ディスプレイにおいては、ＴＦＴの特性から５Ｖを液晶に印加するためには、ＴＦＴで構成されるドライバや画素トランジスタ等の駆動電圧として１０Ｖ程度が必要になる。すなわち、外部からの小振幅の表示データをＴＦＴ動作レベルにするためのレベルシフタやコンパレータ等を、液晶パネル（画素部を形成した透明絶縁基板）上に搭載（オンパネル化）することが必要になる。
【０００４】
ところが、レベルシフタやコンパレータ等をオンパネル化した場合、特にＴＦＴの場合に顕著ではあるが、隣接（あるいは近接）するトランジスタの特性がばらつくという問題があり、それらのバラツキによって入力信号の振幅をあるレベル以上にする必要がある。
【０００５】
一方、携帯型の機器に使われている液晶パネルの場合は特に低消費電力化が必要であり、通常のレベルシフタを液晶パネルに搭載すると消費電力が大きくなるため、低消費電力化の工夫も必要である。このレベルシフタとして、例えば、昇圧タイプのコンパレータが用いられる。
【０００６】
ところで、コンパレータは２つ以上の入力信号を比較し、信号レベルの大小に応じて高レベル（以下、“Ｈ”レベルと称す）／低レベル（以下、“Ｌ”レベルと称す）の比較結果を出力する回路であり、少なくとも２個のトランジスタを用いて入力信号レベルを比較する方式が一般的である。そして、これらの回路方式は、基本的に、隣接するトランジスタの閾値電圧Ｖｔｈやドレイン‐ソース電流Ｉｄｓ等の特性がほとんど同じであることを前提としている。しかしながら、実際は、隣接するトランジスタの特性に多少の違いが存在し、これが原因で最小比較電圧を大きく設定することになっている。
【０００７】
図１３に、昇圧タイプのコンパレータの従来例を示す。この従来例に係るコンパレータは、グランドと電源Ｖｄｄ間に直列に接続されたＮｃｈＭＯＳトランジスタＱ１０１およびＰｃｈＭＯＳトランジスタＱ１０２と、同様にグランドと電源Ｖｄｄ間に直列に接続されたＮｃｈＭＯＳトランジスタＱ１０３およびＰｃｈＭＯＳトランジスタＱ１０４とを有し、ＭＯＳトランジスタＱ１０２のゲート電極がＭＯＳトランジスタＱ１０３，Ｑ１０４のドレイン共通接続点Ｓに接続され、ＭＯＳトランジスタＱ１０４のゲート電極がＭＯＳトランジスタＱ１０１，Ｑ１０２のドレイン共通接続点Ｔに接続された回路構成となっている。
【０００８】
上記の回路構成において、ＭＯＳトランジスタＱ１０１のゲート電極にはスイッチＳＷ１０１を介して比較入力データＶｉｎが与えられ、ＭＯＳトランジスタＱ１０３のゲート電極にはスイッチＳＷ１０２を介して比較基準レベルＶｒｅｆが与えられる。また、スイッチＳＷ１０１，ＳＷ１０２は、同じタイミングパルスφｓによってオン（閉）／オフ（開）駆動される。そして、ＭＯＳトランジスタＱ１０３，Ｑ１０４のドレイン共通接続点Ｓから比較出力Ｖｏｕｔが導出されるようになっている。図４に、タイミングパルスφｓ、比較入力データＶｉｎおよび比較出力データＶｏｕｔのタイミング関係を示す。
【０００９】
【発明が解決しようとする課題】
上記構成の従来例に係るコンパレータでは、ＮｃｈＭＯＳトランジスタＱ１０１とＮｃｈＭＯＳトランジスタＱ１０３の特性に差があれば、２つの入力信号（即ち、比較入力データＶｉｎと比較基準レベルＶｒｅｆ）のレベル差が小さい場合、コンパレーションエラーを起こす。また、比較基準レベルＶｒｅｆとして、通常、比較入力データＶｉｎの“Ｈ”レベルと“Ｌ”レベルの中間値が設定されているため、ＭＯＳトランジスタＱ１０１，Ｑ１０３に貫通電流が流れる。したがって、この昇圧タイプのコンパレータを液晶ディスプレイの駆動系に用いた場合には、当該コンパレータを水平方向の画素ごとに表示データのビット数分だけ設けることになるため、消費電力が増大することになる。
【００１０】
一例として、表示データが２ビットの場合を考えると、水平方向の画素数が１００であれば２００（＝１００×２）個、またカラー方式ではドット数としてＲ（赤），Ｇ（緑），Ｂ（青）が必要なためさらに３倍の個数、即ち合計６００個のコンパレータが必要になる。すなわち、表示データのビット数が増えれば、その分だけコンパレータの数も増え、したがって消費電力が増える。なお、１個のコンパレータで代用した場合、膨大な容量を駆動するコンパレータになるため、消費電力が増大する。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ＭＯＳトランジスタの閾値電圧Ｖｔｈの絶対値バラツキに対して安定した動作が可能でかつＶｔｈバラツキに対する許容範囲が広く、しかも低消費電力化が可能なコンパレータおよびこれを駆動系に用いた表示装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によるコンパレータは、１つのＭＯＳ型トランジスタと、比較基準信号と比較入力信号とを選択的に入力することによって前記ＭＯＳ型トランジスタのソース電極に対して比較基準信号および比較入力信号を時系列で入力する切り換えスイッチと、電源と前記ＭＯＳ型トランジスタのドレイン電極との間に接続され、当該ドレイン電極に微小電流を流す電流供給手段と、ＭＯＳ型トランジスタのゲート電極と直流電位点との間に接続され、前記ＭＯＳ型トランジスタの定常状態でのゲート電圧を保持するコンデンサと、ＭＯＳ型トランジスタのゲート電極とドレイン電極との間に接続され、前記切り換えスイッチが前記比較基準信号を選択するときにオン状態になるスイッチ手段とを備え、前記微小電流は、前記比較入力信号のレベルと前記ＭＯＳ型トランジスタのゲート電圧の誤差とスピードとのトレードオフで決定される構成となっている。また、本発明による表示装置は、液晶ディスプレイやＥＬディスプレイ等であって、その駆動系を構成する回路の一部として、上記構成のコンパレータを用いている。
【００１３】
また、本発明によるコンパレータの駆動方法は、１つのＭＯＳ型トランジスタと、電源と前記ＭＯＳ型トランジスタのドレイン電極との間に接続され、当該ドレイン電極に比較入力信号のレベルと前記ＭＯＳ型トランジスタのゲート電圧の誤差とスピードとのトレードオフで決定される微小電流を供給する電流供給手段と、ＭＯＳ型トランジスタのゲート電極と直流電位点との間に接続され、ＭＯＳ型トランジスタの定常状態でのゲート電圧を保持するコンデンサと、ＭＯＳ型トランジスタのゲート電極とドレイン電極との間に接続されたスイッチ手段とを備えたコンパレータにおいて、先ず、ＭＯＳ型トランジスタのソース電極に比較基準信号を与えると同時にあるいはそれ以前に、スイッチ手段をオン状態としてＭＯＳ型トランジスタのゲート電極とドレイン電極とを短絡し、次いで、ＭＯＳ型トランジスタのソース電極に前記比較入力信号を与えると同時にあるいはそれ以前に、スイッチ手段をオフ状態としてＭＯＳ型トランジスタのドレイン電極の電位を比較結果として導出するようにする。
【００１４】
上記構成のコンパレータおよびこれを駆動系に用いた表示装置において、先ずプリセット期間では、ＭＯＳ型トランジスタのソース電極に比較基準信号が与えられるとともに、スイッチ手段がオン状態となることで、ＭＯＳ型トランジスタのチャネルポテンシャルがソース電位（比較基準信号）とほぼ同じになるような電圧がコンデンサに保持される。次にコンパレーション期間では、ＭＯＳ型トランジスタのソース電極に比較入力信号が与えられるとともに、スイッチ手段がオフ状態となることで、ＭＯＳ型トランジスタによってそのゲート電位に対するソース電位の比較、即ちコンデンサの保持電圧（比較基準信号）に対する比較入力信号の比較が行われる。そして、その比較結果は、ＭＯＳ型トランジスタのドレイン電極に現れる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１実施形態に係る昇圧タイプのコンパレータの構成例を示す回路図である。
【００１６】
図１において、第１実施形態に係る昇圧タイプのコンパレータ１０は、１つのＮｃｈＭＯＳトランジスタＱ１１を用いた構成となっている。このＭＯＳトランジスタＱ１１の入力側のソース電極には、２入力の切り換えスイッチＳＷ１１の出力端が接続されている。この切り換えスイッチＳＷ１１は、比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａを時系列で入力する入力手段として機能する。
【００１７】
すなわち、切り換えスイッチＳＷ１１は、比較基準レベルＶｒｅｆを一方の入力（ａ入力）、比較入力データＶｄａｔａを他方の入力（ｂ入力）とし、先ず切り換えパルスφｓ１が与えられると比較基準レベルＶｒｅｆを選択し、切り換えパルスφｓ１に代わって切り換えパルスφｓ２が与えられると比較入力データＶｄａｔａを選択する。ここで、比較基準レベルＶｒｅｆは、比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値に設定されている。
【００１８】
ＭＯＳトランジスタＱ１１のドレイン電極と電源Ｖｄｄとの間には抵抗素子Ｒ１１が接続されている。この抵抗素子Ｒ１１は、ＭＯＳトランジスタＱ１１のドレイン電極に電流を供給（即ち、流入あるいは流出）する電流供給手段として機能し、ドレイン電極に微小電流が流れるようにその抵抗値が設定されている。ＭＯＳトランジスタＱ１１のドレイン電極からは、“Ｈ”レベルまたは“Ｌ”レベルの比較出力Ｖｏｕｔが導出される。
【００１９】
ＭＯＳトランジスタＱ１１のゲート電極と直流電位点（本例では、グランド）との間には、電圧保持手段としてのコンデンサＣ１１が接続されている。また、ＭＯＳトランジスタＱ１１のゲート電極とドレイン電極との間には、スイッチＳＷ１２が接続されている。このスイッチＳＷ１２は、切り換えパルスφｓ１が与えられたときにオン（閉）状態となり、ＭＯＳトランジスタＱ１１のゲート電極とドレイン電極間を短絡する。
【００２０】
次に、上記構成の第１実施形態に係る昇圧タイプのコンパレータ１０の回路動作について、図２のタイミングチャートを用いて図３の等価回路図を参照しつつ説明する。なお、図３（ａ）は図２のタイミングチャートにおける期間ｔ０、同図（ｂ）は期間ｔ１、同図（ｃ）は期間ｔ２における図１の等価回路である。また、図４（ａ），（ｂ），（ｃ）に、図２の期間ｔ１，ｔ２（入力Ｌｏ），ｔ２（入力Ｈｉ）でのＭＯＳトランジスタＱ１１のポテンシャル分布を示す。
【００２１】
先ず、期間ｔ０では、切り換えパルスφｓ１，φｓ２のいずれも発生しないことから、切り換えスイッチＳＷ１１は比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａのいずれも選択せず、またスイッチＳＷ１２はオフ（開）の状態にある。このとき、ＭＯＳトランジスタＱ１１はそのソース電極がフローティング状態にあることからオフ状態となる。この状態では、ＭＯＳトランジスタＱ１１のドレイン電極には電流は流れない。
【００２２】
この初期状態から、切り換えパルスφｓ１が“Ｌ”レベルから“Ｈ”レベルに遷移すると、プリセット期間ｔ１となる。このプリセット期間ｔ１では、切り換えパルスφｓ１が与えられることにより、切り換えスイッチＳＷ１１が比較基準レベルＶｒｅｆを選択し、ＭＯＳトランジスタＱ１１のソース電極に与える。すると、ＭＯＳトランジスタＱ１１がオン状態となり、電源Ｖｄｄから抵抗素子Ｒ１１を通してＭＯＳトランジスタＱ１１のドレイン電極へ、さらにソース電極側へ流れる。
【００２３】
このとき、ＭＯＳトランジスタＱ１１のドレイン電極へは微小電流が流れるように、抵抗素子Ｒ１１の抵抗値によって制限されている。また同時に、切り換えパルスφｓ１が与えられることでスイッチＳＷ１２がオン状態にあることから、ＭＯＳトランジスタＱ１１のゲート電極はそのドレイン電極と短絡されて、ドレイン電極と同電位となっている。
【００２４】
ＭＯＳトランジスタＱ１１の定常状態では、そのゲート電圧Ｖｇ（＝ドレイン電圧Ｖｄ）は、下記の式から明らかなように、チャネルポテンシャルφｃｈがソース電圧Ｖｓと等しくなるような電圧になる。
φｃｈ＝Ｖｇ−Ｖｔｈ≒Ｖｓ ……（１）
∴Ｖｇ＝Ｖｄ≒Ｖｓ＋Ｖｔｈ ……（２）
ここで、Ｖｔｈは、ＭＯＳトランジスタＱ１１のドレイン変調、バックゲート効果等を含む実効閾値電圧である。
【００２５】
このＭＯＳトランジスタＱ１１のゲート電圧Ｖｇは、コンデンサＣ１１に保持電圧Ｖｓｔｏとして保持される。すなわち、コンデンサＣ１１の保持電圧Ｖｓｔｏは、ＭＯＳトランジスタＱ１１のチャネルポテンシャルがそのソース電位とほぼ同じになるような電圧である。以上により、プリセットが完了する。図５に、ＭＯＳトランジスタＱ１１のゲート電圧Ｖｇに対するチャネルポテンシャルφｃｈの特性を示す。
【００２６】
次に、切り換えパルスφｓ１が“Ｈ”レベルから“Ｌ”レベルに遷移し、代わって切り換えパルスφｓ２が“Ｌ”レベルから“Ｈ”レベルに遷移すると、コンパレーション期間ｔ２となる。このコンパレーション期間ｔ２では、切り換えスイッチＳＷ１１は比較基準レベルＶｒｅｆに代えて比較入力データＶｄａｔａを選択し、ＭＯＳトランジスタＱ１１のソース電極に与える。また、スイッチＳＷ１２はオフ状態となる。
【００２７】
このとき、ＭＯＳトランジスタＱ１１のゲート電圧Ｖｇとして、プリセット状態で比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値がチャネルポテンシャルφｃｈとなるような保持電圧ＶｓｔｏがコンデンサＣ１１によって保持されている。このため、比較入力データＶｄａｔａが“Ｈ”レベルであれば、ＭＯＳトランジスタＱ１１はそのソース電位が“Ｈ”レベルとなるためオフ状態となり、ドレイン電極には電流が流れない。したがって、ＭＯＳトランジスタＱ１１のドレイン電位、即ち比較出力ＶｏｕｔはＶｄｄレベルとなる。
【００２８】
逆に、比較入力データＶｄａｔａが“Ｌ”レベルであれば、ＭＯＳトランジスタＱ１１はそのソース電位が“Ｌ”レベルとなるためオン状態となる。したがって、ＭＯＳトランジスタＱ１１のドレイン電位、即ち比較出力Ｖｏｕｔは入力電位（比較入力データＶｄａｔａの“Ｌ”レベル）と等しくなる。なお、切り換えパルスφｓ２の立ち下がりタイミングにおける比較出力Ｖｏｕｔの論理（“Ｈ”レベル／“Ｌ”レベル）が比較結果となる。
【００２９】
上述したように、第１実施形態に係るコンパレータ１０では、１つのＭＯＳトランジスタＱ１１を用い、このＭＯＳトランジスタＱ１１のドレイン電極と電源Ｖｄｄとの間に抵抗素子Ｒ１１を、そのゲート電極と直流電位点との間にコンデンサＣ１１をそれぞれ接続するとともに、ゲート電極とドレイン電極との間にスイッチＳＷ１２を接続した構成とする一方、ＭＯＳトランジスタＱ１１のソース電極に対して比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａを時系列で入力して比較を行うようにしたことにより、ＭＯＳトランジスタＱ１１に貫通電流が流れないため消費電流はすくなく、またＭＯＳトランジスタＱ１１の閾値電圧Ｖｔｈの絶対値バラツキに対して安定した動作が可能となる。
【００３０】
すなわち、式（２）からわかるように、ＭＯＳトランジスタＱ１１の閾値電圧Ｖｔｈがばらついても、必ずそれを補正するコンデンサＣ１１の保持電圧Ｖｓｔｏでゲート電圧Ｖｇがプリセットされるため、ＭＯＳトランジスタＱ１１の閾値電圧Ｖｔｈの絶対値バラツキに対して強いものとなる。しかも、２つのＭＯＳトランジスタによる比較ではなく、１つのＭＯＳトランジスタＱ１１を用いた構成であるため、原理的に、ＭＯＳトランジスタの閾値電圧Ｖｔｈ等の相対バラツキ（オフセット）の影響がない。したがって、比較基準レベルＶｒｅｆに対する比較入力データＶｄａｔａのレベル差が小さくても、コンパレーションエラーを起こすことなく、コンパレーション動作を実行できる。
【００３１】
なお、ＭＯＳトランジスタＱ１１のドレイン電極に流れる電流は、抵抗素子Ｒ１１の抵抗値で調整できるが、式（２）の精度を上げるためには、電流を極力少なくすることになる。しかしながら、比較出力Ｖｏｕｔが“Ｈ”レベルのときの充電時間が大きくなるため、実際には、比較入力データＶｄａｔａのレベルと式（２）の誤差とスピードとのトレードオフで決定することになる。
【００３２】
また、上記実施形態では、入力信号（比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａ）の切り換えと、スイッチＳＷ１２の切り換えを同じタイミングで行うとしたが、必ずしも同時である必要はなく、スイッチＳＷ１２の切り換えが入力信号の切り換えと同時もしくはそれ以前に行われるタイミング関係にあれば良い。
【００３３】
図６は、本発明の第２実施形態に係る昇圧タイプのコンパレータの構成例を示す回路図である。
【００３４】
図６において、第２実施形態に係る昇圧タイプのコンパレータ２０も、第１実施形態の場合と同様に、１つのＮｃｈＭＯＳトランジスタＱ２１を用いた構成となっている。このＭＯＳトランジスタＱ２１の入力側のソース電極には、２入力の切り換えスイッチＳＷ２１の出力端が接続されている。この切り換えスイッチＳＷ２１は、比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａを時系列で入力する入力手段として機能する。
【００３５】
すなわち、切り換えスイッチＳＷ２１は、比較基準レベルＶｒｅｆを一方の入力（ａ入力）、比較入力データＶｄａｔａを他方の入力（ｂ入力）とし、先ず切り換えパルスφｓ１が与えられると比較基準レベルＶｒｅｆを選択し、切り換えパルスφｓ１に代わって切り換えパルスφｓ２が与えられると比較入力データＶｄａｔａを選択する。ここで、比較基準レベルＶｒｅｆは、比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値に設定されている。
【００３６】
ＭＯＳトランジスタＱ２１のドレイン電極と電源Ｖｄｄとの間には抵抗素子Ｒ２１が接続されている。この抵抗素子Ｒ２１は、ＭＯＳトランジスタＱ２１のドレイン電極に電流を供給（即ち、流入あるいは流出）する電流供給手段として機能し、ドレイン電極に微小電流が流れるようにその抵抗値が設定されている。ＭＯＳトランジスタＱ２１のドレイン電極からは、“Ｈ”レベルまたは“Ｌ”レベルの比較結果が導出される。
【００３７】
ＭＯＳトランジスタＱ２１のゲート電極と直流電位点（本例では、グランド）との間には、電圧保持手段としてのコンデンサＣ２１が接続されている。また、ＭＯＳトランジスタＱ２１のゲート電極とドレイン電極との間には、スイッチＳＷ２２が接続されている。このスイッチＳＷ２２は、切り換えパルスφｓ１が与えられたときにオン状態となり、ＭＯＳトランジスタＱ２１のゲート電極とドレイン電極間を短絡する。
【００３８】
また、ＭＯＳトランジスタＱ２１のゲート電極には、スイッチＳＷ２３を介してラッチ回路２１の入力端が接続されている。スイッチＳＷ２３は、切り換えパルスφｓ２が与えられたときにオン状態となり、ＭＯＳトランジスタＱ２１による比較結果をラッチ回路２１に供給する。ラッチ回路２１は、互いに逆方向で並列に接続された、即ち入力端が相手の出力端に、出力端が相手の入力端にそれぞれ接続された２つのインバータ２２，２３によって構成されている。
【００３９】
次に、上記構成の第２実施形態に係る昇圧タイプのコンパレータ２０の回路動作について、図７のタイミングチャートを用いて説明する。
【００４０】
先ず、期間ｔ０では、切り換えパルスφｓ１，φｓ２のいずれも発生しないことから、切り換えスイッチＳＷ２１は比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａのいずれも選択せず、またスイッチＳＷ２２はオフ状態にある。このとき、ＭＯＳトランジスタＱ２１はそのソース電極がフローティング状態にあることからオフとなる。この状態では、ＭＯＳトランジスタＱ２１のドレイン電極には電流は流れない。
【００４１】
この初期状態から、切り換えパルスφｓ１が“Ｌ”レベルから“Ｈ”レベルに遷移すると、プリセット期間ｔ１となる。このプリセット期間ｔ１では、切り換えスイッチＳＷ２１が切り換えパルスφｓ１に応答して比較基準レベルＶｒｅｆを選択し、ＭＯＳトランジスタＱ２１のソース電極に与える。すると、ＭＯＳトランジスタＱ２１がオン状態となり、電源Ｖｄｄから抵抗素子Ｒ２１を通してＭＯＳトランジスタＱ２１のドレイン電極へ、さらにソース電極側へ流れる。
【００４２】
このとき、ＭＯＳトランジスタＱ２１のドレイン電極へは微小電流が流れるように、抵抗素子Ｒ２１の抵抗値によって制限されている。また、スイッチＳＷ２２が切り換えパルスφｓ１に応答してオン状態にあることから、ＭＯＳトランジスタＱ２１のゲート電極はそのドレイン電極と短絡されて、ドレイン電極と同電位となっている。
【００４３】
ＭＯＳトランジスタＱ２１の定常状態では、そのゲート電圧Ｖｇ（＝ドレイン電圧Ｖｄ）は、先述した式（２）から明らかなように、チャネルポテンシャルφｃｈがソース電圧Ｖｓと等しくなるような電圧になる。このＭＯＳトランジスタＱ２１のゲート電圧Ｖｇは、コンデンサＣ２１に保持電圧Ｖｓｔｏとして保持される。以上により、プリセットが完了する。
【００４４】
次に、切り換えパルスφｓ１が“Ｈ”レベルから“Ｌ”レベルに遷移し、代わって切り換えパルスφｓ２が“Ｌ”レベルから“Ｈ”レベルに遷移すると、コンパレーション期間ｔ２となる。このコンパレーション期間ｔ２では、切り換えスイッチＳＷ２１は比較基準レベルＶｒｅｆに代えて比較入力データＶｄａｔａを選択し、ＭＯＳトランジスタＱ２１のソース電極に与える。また、スイッチＳＷ２２はオフ状態となり、スイッチＳＷ２３はオン状態となる。
【００４５】
このとき、ＭＯＳトランジスタＱ２１のゲート電圧Ｖｇとして、プリセット状態で比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値がチャネルポテンシャルφｃｈとなるような保持電圧ＶｓｔｏがコンデンサＣ２１によって保持されている。このため、比較入力データＶｄａｔａが“Ｈ”レベルであれば、ＭＯＳトランジスタＱ２１はそのソース電位が“Ｈ”レベルとなるためオフ状態となり、ドレイン電極には電流が流れない。したがって、ＭＯＳトランジスタＱ２１のドレイン電位、即ち比較出力ＶｏｕｔはＶｄｄレベルとなる。
【００４６】
逆に、比較入力データＶｄａｔａが“Ｌ”レベルであれば、ＭＯＳトランジスタＱ２１はそのソース電位が“Ｌ”レベルとなるためオン状態となる。したがって、ＭＯＳトランジスタＱ２１のドレイン電位は入力電位（比較入力データＶｄａｔａの“Ｌ”レベル）と等しくなる。なお、切り換えパルスφｓ２の立ち下がりタイミングにおけるＭＯＳトランジスタ２１のドレイン電位の論理（“Ｈ”レベル／“Ｌ”レベル）が比較結果となる。
【００４７】
この比較結果は、切り換えパルスφｓ２が与えられるとオン状態となるスイッチＳＷ２３を通してラッチ回路２１に供給され、当該ラッチ回路２１によって保持される。なお、ラッチ回路２１は、切り換えパルスφｓ２が“Ｈ”レベルとなるコンパレーション期間でのみＭＯＳトランジスタＱ２１のドレイン電極に対して接続されることになる。
【００４８】
上述したように、第２実施形態に係るコンパレータ２０では、１つのＭＯＳトランジスタＱ２１を用いて時系列比較を行うことに伴う第１実施形態での作用効果に加え、ＭＯＳトランジスタＱ２１のドレイン電極に対してスイッチＳＷ２３を介してラッチ回路２１を接続し、ＭＯＳトランジスタＱ２１のドレイン電位である比較結果をラッチ回路２１でラッチするようにしたことにより、電位変動のない比較出力Ｖｏｕｔを得ることができる。
【００４９】
すなわち、後段にラッチ回路２１を設けない第１実施形態の構成を考えた場合に、コンパレーション期間（切り換えパルスφｓ１又はφｓ２が“Ｈ”レベルの期間）以外は、抵抗素子Ｒ２１を通してＭＯＳトランジスタＱ２１のドレイン電極に微小電流が流れるため、図２のタイミングチャートの比較出力Ｖｏｕｔの波形から明らかなように、ＭＯＳトランジスタＱ２１のドレイン電位である出力電位が高くなる。もちろん、スイッチを設けて電源との間を遮断することにより、この出力電位の変動をなくすことができるが、この場合でも、ＭＯＳトランジスタのリーク電流等で出力電位が変わる可能性は残る。
【００５０】
これに対して、後段にラッチ回路２１を設けて比較結果をラッチすることにより、コンパレーション期間以外で抵抗素子Ｒ２１を通してＭＯＳトランジスタＱ２１のドレイン電極に微小電流が流れることに伴って、ＭＯＳトランジスタＱ２１のドレイン電位に電位変動が起きてもその影響を受けることはなく、したがって、図７のタイミングチャートの比較出力Ｖｏｕｔの波形から明らかなように、比較結果を“Ｈ”レベル／“Ｌ”レベルにラッチ回路２１で固定できる。
【００５１】
図８は、本発明の第３実施形態に係る昇圧タイプのコンパレータの構成例を示す回路図である。本実施形態に係るコンパレータも、１つのＭＯＳトランジスタを用いて時系列比較を行うとともに、後段にラッチ回路を設けた基本的な回路構成については第２実施形態に係るコンパレータ２０の場合と同じである。
【００５２】
図８において、ＮｃｈＭＯＳトランジスタＱ３１の入力側のソース電極には、２入力の切り換えスイッチＳＷ３１の出力端が接続されている。この切り換えスイッチＳＷ３１は、比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａを時系列で入力する入力手段として機能する。
【００５３】
すなわち、切り換えスイッチＳＷ３１は、比較基準レベルＶｒｅｆを一方の入力（ａ入力）、比較入力データＶｄａｔａを他方の入力（ｂ入力）とし、先ず切り換えパルスφｓ１が与えられると比較基準レベルＶｒｅｆを選択し、切り換えパルスφｓ１に代わって切り換えパルスφｓ２が与えられると比較入力データＶｄａｔａを選択する。ここで、比較基準レベルＶｒｅｆは、比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値に設定されている。
【００５４】
ＭＯＳトランジスタＱ３１のドレイン電極と電源Ｖｄｄとの間には、スイッチＳＷ３２および抵抗素子Ｒ３１が直列に接続され、同様に、スイッチＳＷ３３および抵抗素子Ｒ３２が直列に接続されている。すなわち、スイッチＳＷ３２および抵抗素子Ｒ３１の直列接続回路とスイッチＳＷ３３および抵抗素子Ｒ３２の直列接続回路とは並列に接続された関係となっている。そして、抵抗素子Ｒ３１，Ｒ３２としては、ほぼ等しい抵抗値のものが用いられる。
【００５５】
また、スイッチＳＷ３２は切り換えパルスφｓ１が与えられたときにオン状態となり、スイッチＳＷ３３は切り換えパルスφｓ２が与えられたときにオン状態となる。抵抗素子Ｒ３１，Ｒ３２は、スイッチＳＷ３２，ＳＷ３３がオン状態のときに、ＭＯＳトランジスタＱ３１のドレイン電極に電流を供給（即ち、流入あるいは流出）する電流供給手段として機能し、ドレイン電極に微小電流が流れるように各抵抗値が設定されている。ＭＯＳトランジスタＱ３１のドレイン電極からは、“Ｈ”レベルまたは“Ｌ”レベルの比較結果が導出される。
【００５６】
ＭＯＳトランジスタＱ３１のゲート電極と直流電位点（本例では、グランド）との間には、電圧保持手段としてのコンデンサＣ３１が接続されている。また、ＭＯＳトランジスタＱ３１のゲート電極とドレイン電極との間には、スイッチＳＷ３４が接続されている。このスイッチＳＷ３４は、切り換えパルスφｓ１が与えられたときにオン状態となり、ＭＯＳトランジスタＱ３１のゲート電極とドレイン電極間を短絡する。
【００５７】
また、ＭＯＳトランジスタＱ３１のゲート電極には、スイッチＳＷ３５を介してラッチ回路３１の入力端が接続されている。スイッチＳＷ３５は、切り換えパルスφｓ２が与えられたときにオン状態となり、ＭＯＳトランジスタＱ３１による比較結果をラッチ回路３１に供給する。
【００５８】
ラッチ回路３１は、互いに逆方向で並列に接続された、即ち入力端が相手の出力端に、出力端が相手の入力端にそれぞれ接続された２つのインバータ３２，３３によって構成されている。このラッチ回路３１の電流パス中の例えばインバータ３２の入力端とインバータ３３の出力端との間にはスイッチＳＷ３６が接続されている。このスイッチＳＷ３６は、切り換えパルスφｓ２が消滅したときにオフ状態となってラッチ回路３１の電流パスをカットする。
【００５９】
上記構成の第３実施形態に係るコンパレータ３０において、１つのＭＯＳトランジスタＱ３１で時系列比較を行うための動作は、基本的には、第１，第２実施形態に係るコンパレータ１０，２０の場合と同じである。そして、ＭＯＳトランジスタＱ３１のドレイン電極には、切り換えパルスφｓ１または切り換えパルスφｓ２が与えられたときに、抵抗素子Ｒ３１または抵抗素子Ｒ３２によって微小電流が供給される。
【００６０】
すなわち、第１，第２実施形態に係るコンパレータ１０，２０の場合のように抵抗素子Ｒ１１，Ｒ２１を通して常時微小電流が供給されるのではなく、ＭＯＳトランジスタＱ３１のドレイン電極には、切り換えパルスφｓ１またはφｓ２が与えられたときにのみ、抵抗素子Ｒ３１またはＲ３２を通して微小電流が供給される。このように、比較動作に必要な期間でのみＭＯＳトランジスタＱ３１のドレイン電極に微小電流を供給するようにすることで、無駄な電力消費がなくなるため、低消費電力化が可能となる。
【００６１】
さらに、ラッチ回路３１において、その電流パス中に当該パスを選択的にカットするスイッチＳＷ３６を設け、このスイッチＳＷ３６を切り換えパルスφｓ２でオン／オフ制御するようにしたことにより、比較結果をラッチする必要がある期間（本例では、切り換えパルスφｓ２が“Ｈ”レベルの期間）でのみラッチ回路３１に電流が流れ、それ以外の不要きな期間では流れないため、さらなる低消費電力化が可能となる。
【００６２】
なお、本実施形態では、スイッチＳＷ３２および抵抗素子Ｒ３１の直列接続回路とスイッチＳＷ３３および抵抗素子Ｒ３２の直列接続回路とを並列に接続し、抵抗素子Ｒ３１，Ｒ３２としてほぼ等しい抵抗値のものを用いるとともに、スイッチＳＷ３２，ＳＷ３３を切り換えパルスφｓ１，φｓ２によってオン／オフ制御する構成とすることで、コンパレーション動作に必要な期間でのみＭＯＳトランジスタＱ３１のドレイン電極に微小電流を供給するとしたが、この回路構成に限られるものではない。
【００６３】
すなわち、例えば図９に示すように、電源とＭＯＳトランジスタＱ３１のドレイン電極との間に、抵抗素子Ｒ３１およびスイッチＳＷ３２を直列に接続し、切り換えパルスφｓ１，φｓ２を２入力とするＯＲゲート３４の論理和出力によってスイッチＳＷ３２をオン／オフ制御する回路構成を採ることによっても、コンパレーション動作に必要な期間でのみＭＯＳトランジスタＱ３１のドレイン電極に微小電流を供給するようにすることができる。
【００６４】
図１０は、例えば第３実施形態に係るコンパレータ３０の構成（図８を参照）において、スイッチＳＷ３１〜ＳＷ３６や抵抗Ｒ３１，Ｒ３２をＭＯＳ型トランジスタで構成した場合の具体的な構成例を示す回路図であり、図中、図８と同等部分には同一符号を付して示してある。
【００６５】
図１０において、切り換えスイッチＳＷ３１は、各ソース電極がＮｃｈＭＯＳトランジスタＱ３１のドレイン電極に接続された２つのＮｃｈＭＯＳトランジスタＱ４１，Ｑ４２から構成されている。そして、ＭＯＳトランジスタＱ４１は、比較基準レベルＶｒｅｆをドレイン入力とし、切り換えパルスφｓ１をゲート入力としている。また、ＭＯＳトランジスタＱ４１は、比較入力データＶｄａｔａをドレイン入力とし、切り換えパルスφｓ２をゲート入力としている。
【００６６】
スイッチＳＷ３２および抵抗素子Ｒ３１、並びにスイッチＳＷ３３および抵抗素子Ｒ３２は、互いに並列に接続されたＰｃｈＭＯＳトランジスタＱ４３，Ｑ４４によって構成されている。すなわち、ＭＯＳトランジスタＱ４３はスイッチＳＷ３２および抵抗素子Ｒ３１の機能を持ち、ＭＯＳトランジスタＱ４４はスイッチＳＷ３３および抵抗素子Ｒ３２の機能を持っている。そして、ＭＯＳトランジスタＱ４３，Ｑ４４は、切り換えパルスφｓ１，φｓ２の反転パルスφｓ１ｘ，φｓ２ｘをそれぞれゲート入力としている。
【００６７】
スイッチＳＷ３４は、互いに並列に接続されたＮｃｈＭＯＳトランジスタＱ４５およびＰｃｈＭＯＳトランジスタＱ４６、即ちＣ‐ＭＯＳトランジスタを使ったトランスミッションゲート構成となっている。同様に、スイッチＳＷ３５は互いに並列に接続されたＮｃｈＭＯＳトランジスタＱ４７およびＰｃｈＭＯＳトランジスタＱ４８を使ったトランスミッションゲート構成、スイッチＳＷ３６は互いに並列に接続されたＮｃｈＭＯＳトランジスタＱ４９およびＰｃｈＭＯＳトランジスタＱ５０を使ったトランスミッションゲート構成となっている。
【００６８】
このように、スイッチＳＷ３１〜ＳＷ３６や抵抗Ｒ３１，Ｒ３２をＭＯＳ型トランジスタで構成することにより、トランジスタ数は若干多くなるものの、同一の製造プロセスにて簡単に作製できることになる。しかも、比較入力データＶｄａｔａの振幅レベルが０．５Ｖ程度であっても、回路動作上、何ら問題ないことが本発明者によって確認されている。
【００６９】
以上説明した本発明の第１、第２または第３実施形態に係る昇圧タイプのコンパレータは、例えば、各画素のスイッチング素子としてポリシリコンＴＦＴが２次元マトリクス状に配置された透明絶縁基板上に、デジタルインターフェース駆動回路をポリシリコンＴＦＴで画素部と一体形成してなるアクティブマトリクス型液晶ディスプレイにおいて、その駆動系を構成する回路の一部、例えば水平駆動系のレベルシフタとして用いられる。
【００７０】
図１１に、かかるアクティブマトリクス型液晶ディスプレイの構成の一例を示す。図１１において、アクティブマトリクス型液晶ディスプレイは、画素５１が行列状に配置されてなる表示領域５２と、この表示領域５２の各画素５１を行単位で選択する垂直ドライバ５３と、この垂直ドライバ５３によって選択された行の各画素５１に対して画像信号を点順次あるいは線順次にて書き込む水平ドライバ５４とを有し、これらを同一の透明絶縁基板（液晶パネル）５５上に搭載した構成となっている。
【００７１】
表示領域５２において、複数行分のゲート線５６と複数列分の信号線５７とがマトリクス状に配線され、その各交差部に画素５１が配置されている。この画素５１は、ゲート電極がゲート線５６に、ソース電極（又は、ドレイン電極）が信号線５７にそれぞれ接続された画素トランジスタＴＦＴと、この画素トランジスタＴＦＴのドレイン電極（又は、ソース電極）に画素電極が接続された液晶セルＬＣと、画素トランジスタＴＦＴのドレイン電極（又は、ソース電極）に一方の電極が接続された保持容量Ｃｓとを有する構成となっている。
【００７２】
図１２は、水平ドライバ５４の具体的な構成の一例を示すブロック図である。同図から明らかなように、水平ドライバ５４は、シフトレジスタ５４１、レベルシフタ５４２、データサンプリング回路５４３およびデジタル／アナログ変換器（ＤＡＣ）５４４を有する構成となっている。
【００７３】
この水平ドライバ５４において、シフトレジスタ５４１は、レベルシフタ５４２を通して水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ１，ＨＣＫ２に同期してシフト動作を行い、各転送段から順にサンプリングパルスを発生する。レベルシフタ５４２は、水平スタートパルスＨＳＴのレベルをシフトしてシフトレジスタ５４１に供給する。
【００７４】
データサンプリング回路５４３は、Ｒ，Ｇ，Ｂに対応した表示データｄａｔａ（Ｒ０〜１，Ｇ０〜１，Ｂ０〜１）を、シフトレジスタ５４１から与えられるサンプリングパルスによってサンプリングする。デジタル／アナログ変換器５４４は、データサンプリング回路５４３においてサンプリングされた表示データｄａｔａをアナログ信号に変換し、信号線５７を通して各画素５１に供給する。
【００７５】
上記構成のアクティブマトリクス型液晶ディスプレイにおいて、水平ドライバ５４のレベルシフタ５４２として、先述した本発明の第１、第２または第３実施形態に係る昇圧タイプのコンパレータが用いられるのである。このように、Ｖｔｈ絶対値バラツキに対して安定動作が可能で、かつ原理的にＶｔｈ等の相対バラツキ（オフセット）の影響がなく、しかも消費電力が少ないコンパレータを、水平ドライバ５４のレベルシフタ５４２として用いることにより、低振幅（低レベル）の水平スタートパルスＨＳＴにも対応でき、しかも低消費電力のアクティブマトリクス型液晶ディスプレイを実現できることになる。
【００７６】
ここでは、本発明の第１、第２または第３実施形態に係る昇圧タイプのコンパレータを、水平ドライバ５４のレベルシフタ５４２として用いる場合を例に採って説明したが、これに限られるものではなく、駆動系全般においてコンパレータを必要とする回路部分、例えばデータサンプリング回路５４３において各信号線５７（図１１を参照）ごとに配されるコンパレータとして用いることも可能である。
【００７７】
データサンプリング回路５４３は、表示データｄａｔａをある比較基準電圧と比較するコンパレータと、このコンパレータの比較出力データをラッチするデータラッチとを有し、これらが信号線５７ごとに設けられた構成となっている。かかる構成のデータサンプリング回路５４３において、信号線５７ごとに配されるコンパレータとして、本発明の第１、第２または第３実施形態に係る昇圧タイプのコンパレータが用いられる。
【００７８】
このように、データサンプリング回路５４３では、信号線５７ごとにコンパレータが配されることから、コンパレータは水平画素数×ビット数分だけ配置されることになり、その数は膨大なものとなる。したがって、データサンプリング回路５４３のコンパレータとして、本発明の第１、第２または第３実施形態に係るコンパレータ、即ち消費電力の少ないコンパレータを用いることにより、全てのコンパレータにおいてより確実なコンパレーション動作を行うことができ、しかも装置全体の消費電力を大幅に低減できるため、特に携帯型の液晶ディスプレイに有用なものとなる。
【００７９】
なお、上述した適用例では、本発明の第１、第２または第３実施形態に係るコンパレータを、液晶ディスプレイの駆動系を構成する回路の一部として用いた場合を例に採って説明したが、画素の表示素子として有機ＥＬ素子を用いたＥＬディスプレイの駆動系を構成する回路の一部として、さらには液晶ディスプレイやＥＬディスプレイに代表される表示装置の駆動系に限らず、コンパレータを用いる回路系全般に適用可能である。
【００８０】
【発明の効果】
以上説明したように、本発明によれば、１つのＭＯＳ型トランジスタを用い、このＭＯＳ型トランジスタによって比較基準信号に対して比較入力信号を時系列で比較するようにしたことにより、Ｖｔｈ絶対値バラツキに対して安定した動作が可能になるとともに、低消費電力化が可能となり、また２つのトランジスタによる比較でないことから、原理的にＶｔｈ等の相対バラツキ（オフセット）の影響がないため、比較入力信号の信号レベルが小さくても、コンパレーションエラーを起こすことなくコンパレーション動作を実行でき、しかもシンプルな回路構成のため高歩留りとなる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るコンパレータの構成例を示す回路図である。
【図２】第１実施形態の回路動作を説明するためのタイミングチャートである。
【図３】第１実施形態の回路動作を説明するための等価回路図である。
【図４】第１実施形態の回路動作を説明するためのＭＯＳトランジスタのポテンシャル図である。
【図５】ＭＯＳトランジスタのゲート電圧に対するチャネルポテンシャルの特性図である。
【図６】本発明の第２実施形態に係るコンパレータの構成例を示す回路図である。
【図７】第２実施形態の回路動作を説明するためのタイミングチャートである。
【図８】本発明の第３実施形態に係るコンパレータの構成例を示す回路図である。
【図９】第３実施形態に係るコンパレータの変形例を示す回路図である。
【図１０】第３実施形態に係るコンパレータの具体的な構成例を示す回路図である。
【図１１】アクティブマトリクス型液晶ディスプレイの一例を示す構成図である。
【図１２】アクティブマトリクス型液晶ディスプレイの水平ドライバの具体的な構成を示すブロック図である。
【図１３】従来例を示す回路図である。
【図１４】従来例の回路動作を説明するためのタイミングチャートである。
【符号の説明】
１０，２０，３０，３０′…コンパレータ、２１，３１…ラッチ回路、５１…画素、５３…垂直ドライバ、５４…水平ドライバ、５４２…シフトレジスタ、５４３…データサンプリング回路
【発明の属する技術分野】
本発明は、コンパレータおよびこれを駆動系に用いた表示装置、並びにコンパレータの駆動方法に関し、特に比較出力信号として比較入力信号よりも高レベルの信号を導出する昇圧タイプのコンパレータおよびこれを駆動系を構成する回路の一部に用いた液晶ディスプレイやＥＬ(electroluminescence；エレクトロルミネセンス) ディスプレイに代表される表示装置、並びに当該コンパレータの駆動方法に関する。
【０００２】
【従来の技術】
ＭＯＳ ＬＳＩのプロセス世代が進み、ＭＯＳ ＬＳＩの電源電圧が低下していくと、当該ＬＳＩの出力電圧も低下していく。一例として、液晶ディスプレイにおいて、その周辺回路をＬＳＩ化した場合を考えると、ＬＳＩ化された周辺回路から液晶ディスプレイの駆動系に与えられる駆動パルスや表示データのレベルが低下してくる。しかしながら、液晶への画質の要求を満たすためには、現状では、液晶に対して５Ｖ程度の電圧を印加することが必要である。
【０００３】
また、画素のスイッチング素子等としてＴＦＴ（thin film transistor；薄膜トランジスタ）を用いた液晶ディスプレイにおいては、ＴＦＴの特性から５Ｖを液晶に印加するためには、ＴＦＴで構成されるドライバや画素トランジスタ等の駆動電圧として１０Ｖ程度が必要になる。すなわち、外部からの小振幅の表示データをＴＦＴ動作レベルにするためのレベルシフタやコンパレータ等を、液晶パネル（画素部を形成した透明絶縁基板）上に搭載（オンパネル化）することが必要になる。
【０００４】
ところが、レベルシフタやコンパレータ等をオンパネル化した場合、特にＴＦＴの場合に顕著ではあるが、隣接（あるいは近接）するトランジスタの特性がばらつくという問題があり、それらのバラツキによって入力信号の振幅をあるレベル以上にする必要がある。
【０００５】
一方、携帯型の機器に使われている液晶パネルの場合は特に低消費電力化が必要であり、通常のレベルシフタを液晶パネルに搭載すると消費電力が大きくなるため、低消費電力化の工夫も必要である。このレベルシフタとして、例えば、昇圧タイプのコンパレータが用いられる。
【０００６】
ところで、コンパレータは２つ以上の入力信号を比較し、信号レベルの大小に応じて高レベル（以下、“Ｈ”レベルと称す）／低レベル（以下、“Ｌ”レベルと称す）の比較結果を出力する回路であり、少なくとも２個のトランジスタを用いて入力信号レベルを比較する方式が一般的である。そして、これらの回路方式は、基本的に、隣接するトランジスタの閾値電圧Ｖｔｈやドレイン‐ソース電流Ｉｄｓ等の特性がほとんど同じであることを前提としている。しかしながら、実際は、隣接するトランジスタの特性に多少の違いが存在し、これが原因で最小比較電圧を大きく設定することになっている。
【０００７】
図１３に、昇圧タイプのコンパレータの従来例を示す。この従来例に係るコンパレータは、グランドと電源Ｖｄｄ間に直列に接続されたＮｃｈＭＯＳトランジスタＱ１０１およびＰｃｈＭＯＳトランジスタＱ１０２と、同様にグランドと電源Ｖｄｄ間に直列に接続されたＮｃｈＭＯＳトランジスタＱ１０３およびＰｃｈＭＯＳトランジスタＱ１０４とを有し、ＭＯＳトランジスタＱ１０２のゲート電極がＭＯＳトランジスタＱ１０３，Ｑ１０４のドレイン共通接続点Ｓに接続され、ＭＯＳトランジスタＱ１０４のゲート電極がＭＯＳトランジスタＱ１０１，Ｑ１０２のドレイン共通接続点Ｔに接続された回路構成となっている。
【０００８】
上記の回路構成において、ＭＯＳトランジスタＱ１０１のゲート電極にはスイッチＳＷ１０１を介して比較入力データＶｉｎが与えられ、ＭＯＳトランジスタＱ１０３のゲート電極にはスイッチＳＷ１０２を介して比較基準レベルＶｒｅｆが与えられる。また、スイッチＳＷ１０１，ＳＷ１０２は、同じタイミングパルスφｓによってオン（閉）／オフ（開）駆動される。そして、ＭＯＳトランジスタＱ１０３，Ｑ１０４のドレイン共通接続点Ｓから比較出力Ｖｏｕｔが導出されるようになっている。図４に、タイミングパルスφｓ、比較入力データＶｉｎおよび比較出力データＶｏｕｔのタイミング関係を示す。
【０００９】
【発明が解決しようとする課題】
上記構成の従来例に係るコンパレータでは、ＮｃｈＭＯＳトランジスタＱ１０１とＮｃｈＭＯＳトランジスタＱ１０３の特性に差があれば、２つの入力信号（即ち、比較入力データＶｉｎと比較基準レベルＶｒｅｆ）のレベル差が小さい場合、コンパレーションエラーを起こす。また、比較基準レベルＶｒｅｆとして、通常、比較入力データＶｉｎの“Ｈ”レベルと“Ｌ”レベルの中間値が設定されているため、ＭＯＳトランジスタＱ１０１，Ｑ１０３に貫通電流が流れる。したがって、この昇圧タイプのコンパレータを液晶ディスプレイの駆動系に用いた場合には、当該コンパレータを水平方向の画素ごとに表示データのビット数分だけ設けることになるため、消費電力が増大することになる。
【００１０】
一例として、表示データが２ビットの場合を考えると、水平方向の画素数が１００であれば２００（＝１００×２）個、またカラー方式ではドット数としてＲ（赤），Ｇ（緑），Ｂ（青）が必要なためさらに３倍の個数、即ち合計６００個のコンパレータが必要になる。すなわち、表示データのビット数が増えれば、その分だけコンパレータの数も増え、したがって消費電力が増える。なお、１個のコンパレータで代用した場合、膨大な容量を駆動するコンパレータになるため、消費電力が増大する。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、ＭＯＳトランジスタの閾値電圧Ｖｔｈの絶対値バラツキに対して安定した動作が可能でかつＶｔｈバラツキに対する許容範囲が広く、しかも低消費電力化が可能なコンパレータおよびこれを駆動系に用いた表示装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によるコンパレータは、１つのＭＯＳ型トランジスタと、比較基準信号と比較入力信号とを選択的に入力することによって前記ＭＯＳ型トランジスタのソース電極に対して比較基準信号および比較入力信号を時系列で入力する切り換えスイッチと、電源と前記ＭＯＳ型トランジスタのドレイン電極との間に接続され、当該ドレイン電極に微小電流を流す電流供給手段と、ＭＯＳ型トランジスタのゲート電極と直流電位点との間に接続され、前記ＭＯＳ型トランジスタの定常状態でのゲート電圧を保持するコンデンサと、ＭＯＳ型トランジスタのゲート電極とドレイン電極との間に接続され、前記切り換えスイッチが前記比較基準信号を選択するときにオン状態になるスイッチ手段とを備え、前記微小電流は、前記比較入力信号のレベルと前記ＭＯＳ型トランジスタのゲート電圧の誤差とスピードとのトレードオフで決定される構成となっている。また、本発明による表示装置は、液晶ディスプレイやＥＬディスプレイ等であって、その駆動系を構成する回路の一部として、上記構成のコンパレータを用いている。
【００１３】
また、本発明によるコンパレータの駆動方法は、１つのＭＯＳ型トランジスタと、電源と前記ＭＯＳ型トランジスタのドレイン電極との間に接続され、当該ドレイン電極に比較入力信号のレベルと前記ＭＯＳ型トランジスタのゲート電圧の誤差とスピードとのトレードオフで決定される微小電流を供給する電流供給手段と、ＭＯＳ型トランジスタのゲート電極と直流電位点との間に接続され、ＭＯＳ型トランジスタの定常状態でのゲート電圧を保持するコンデンサと、ＭＯＳ型トランジスタのゲート電極とドレイン電極との間に接続されたスイッチ手段とを備えたコンパレータにおいて、先ず、ＭＯＳ型トランジスタのソース電極に比較基準信号を与えると同時にあるいはそれ以前に、スイッチ手段をオン状態としてＭＯＳ型トランジスタのゲート電極とドレイン電極とを短絡し、次いで、ＭＯＳ型トランジスタのソース電極に前記比較入力信号を与えると同時にあるいはそれ以前に、スイッチ手段をオフ状態としてＭＯＳ型トランジスタのドレイン電極の電位を比較結果として導出するようにする。
【００１４】
上記構成のコンパレータおよびこれを駆動系に用いた表示装置において、先ずプリセット期間では、ＭＯＳ型トランジスタのソース電極に比較基準信号が与えられるとともに、スイッチ手段がオン状態となることで、ＭＯＳ型トランジスタのチャネルポテンシャルがソース電位（比較基準信号）とほぼ同じになるような電圧がコンデンサに保持される。次にコンパレーション期間では、ＭＯＳ型トランジスタのソース電極に比較入力信号が与えられるとともに、スイッチ手段がオフ状態となることで、ＭＯＳ型トランジスタによってそのゲート電位に対するソース電位の比較、即ちコンデンサの保持電圧（比較基準信号）に対する比較入力信号の比較が行われる。そして、その比較結果は、ＭＯＳ型トランジスタのドレイン電極に現れる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１実施形態に係る昇圧タイプのコンパレータの構成例を示す回路図である。
【００１６】
図１において、第１実施形態に係る昇圧タイプのコンパレータ１０は、１つのＮｃｈＭＯＳトランジスタＱ１１を用いた構成となっている。このＭＯＳトランジスタＱ１１の入力側のソース電極には、２入力の切り換えスイッチＳＷ１１の出力端が接続されている。この切り換えスイッチＳＷ１１は、比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａを時系列で入力する入力手段として機能する。
【００１７】
すなわち、切り換えスイッチＳＷ１１は、比較基準レベルＶｒｅｆを一方の入力（ａ入力）、比較入力データＶｄａｔａを他方の入力（ｂ入力）とし、先ず切り換えパルスφｓ１が与えられると比較基準レベルＶｒｅｆを選択し、切り換えパルスφｓ１に代わって切り換えパルスφｓ２が与えられると比較入力データＶｄａｔａを選択する。ここで、比較基準レベルＶｒｅｆは、比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値に設定されている。
【００１８】
ＭＯＳトランジスタＱ１１のドレイン電極と電源Ｖｄｄとの間には抵抗素子Ｒ１１が接続されている。この抵抗素子Ｒ１１は、ＭＯＳトランジスタＱ１１のドレイン電極に電流を供給（即ち、流入あるいは流出）する電流供給手段として機能し、ドレイン電極に微小電流が流れるようにその抵抗値が設定されている。ＭＯＳトランジスタＱ１１のドレイン電極からは、“Ｈ”レベルまたは“Ｌ”レベルの比較出力Ｖｏｕｔが導出される。
【００１９】
ＭＯＳトランジスタＱ１１のゲート電極と直流電位点（本例では、グランド）との間には、電圧保持手段としてのコンデンサＣ１１が接続されている。また、ＭＯＳトランジスタＱ１１のゲート電極とドレイン電極との間には、スイッチＳＷ１２が接続されている。このスイッチＳＷ１２は、切り換えパルスφｓ１が与えられたときにオン（閉）状態となり、ＭＯＳトランジスタＱ１１のゲート電極とドレイン電極間を短絡する。
【００２０】
次に、上記構成の第１実施形態に係る昇圧タイプのコンパレータ１０の回路動作について、図２のタイミングチャートを用いて図３の等価回路図を参照しつつ説明する。なお、図３（ａ）は図２のタイミングチャートにおける期間ｔ０、同図（ｂ）は期間ｔ１、同図（ｃ）は期間ｔ２における図１の等価回路である。また、図４（ａ），（ｂ），（ｃ）に、図２の期間ｔ１，ｔ２（入力Ｌｏ），ｔ２（入力Ｈｉ）でのＭＯＳトランジスタＱ１１のポテンシャル分布を示す。
【００２１】
先ず、期間ｔ０では、切り換えパルスφｓ１，φｓ２のいずれも発生しないことから、切り換えスイッチＳＷ１１は比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａのいずれも選択せず、またスイッチＳＷ１２はオフ（開）の状態にある。このとき、ＭＯＳトランジスタＱ１１はそのソース電極がフローティング状態にあることからオフ状態となる。この状態では、ＭＯＳトランジスタＱ１１のドレイン電極には電流は流れない。
【００２２】
この初期状態から、切り換えパルスφｓ１が“Ｌ”レベルから“Ｈ”レベルに遷移すると、プリセット期間ｔ１となる。このプリセット期間ｔ１では、切り換えパルスφｓ１が与えられることにより、切り換えスイッチＳＷ１１が比較基準レベルＶｒｅｆを選択し、ＭＯＳトランジスタＱ１１のソース電極に与える。すると、ＭＯＳトランジスタＱ１１がオン状態となり、電源Ｖｄｄから抵抗素子Ｒ１１を通してＭＯＳトランジスタＱ１１のドレイン電極へ、さらにソース電極側へ流れる。
【００２３】
このとき、ＭＯＳトランジスタＱ１１のドレイン電極へは微小電流が流れるように、抵抗素子Ｒ１１の抵抗値によって制限されている。また同時に、切り換えパルスφｓ１が与えられることでスイッチＳＷ１２がオン状態にあることから、ＭＯＳトランジスタＱ１１のゲート電極はそのドレイン電極と短絡されて、ドレイン電極と同電位となっている。
【００２４】
ＭＯＳトランジスタＱ１１の定常状態では、そのゲート電圧Ｖｇ（＝ドレイン電圧Ｖｄ）は、下記の式から明らかなように、チャネルポテンシャルφｃｈがソース電圧Ｖｓと等しくなるような電圧になる。
φｃｈ＝Ｖｇ−Ｖｔｈ≒Ｖｓ ……（１）
∴Ｖｇ＝Ｖｄ≒Ｖｓ＋Ｖｔｈ ……（２）
ここで、Ｖｔｈは、ＭＯＳトランジスタＱ１１のドレイン変調、バックゲート効果等を含む実効閾値電圧である。
【００２５】
このＭＯＳトランジスタＱ１１のゲート電圧Ｖｇは、コンデンサＣ１１に保持電圧Ｖｓｔｏとして保持される。すなわち、コンデンサＣ１１の保持電圧Ｖｓｔｏは、ＭＯＳトランジスタＱ１１のチャネルポテンシャルがそのソース電位とほぼ同じになるような電圧である。以上により、プリセットが完了する。図５に、ＭＯＳトランジスタＱ１１のゲート電圧Ｖｇに対するチャネルポテンシャルφｃｈの特性を示す。
【００２６】
次に、切り換えパルスφｓ１が“Ｈ”レベルから“Ｌ”レベルに遷移し、代わって切り換えパルスφｓ２が“Ｌ”レベルから“Ｈ”レベルに遷移すると、コンパレーション期間ｔ２となる。このコンパレーション期間ｔ２では、切り換えスイッチＳＷ１１は比較基準レベルＶｒｅｆに代えて比較入力データＶｄａｔａを選択し、ＭＯＳトランジスタＱ１１のソース電極に与える。また、スイッチＳＷ１２はオフ状態となる。
【００２７】
このとき、ＭＯＳトランジスタＱ１１のゲート電圧Ｖｇとして、プリセット状態で比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値がチャネルポテンシャルφｃｈとなるような保持電圧ＶｓｔｏがコンデンサＣ１１によって保持されている。このため、比較入力データＶｄａｔａが“Ｈ”レベルであれば、ＭＯＳトランジスタＱ１１はそのソース電位が“Ｈ”レベルとなるためオフ状態となり、ドレイン電極には電流が流れない。したがって、ＭＯＳトランジスタＱ１１のドレイン電位、即ち比較出力ＶｏｕｔはＶｄｄレベルとなる。
【００２８】
逆に、比較入力データＶｄａｔａが“Ｌ”レベルであれば、ＭＯＳトランジスタＱ１１はそのソース電位が“Ｌ”レベルとなるためオン状態となる。したがって、ＭＯＳトランジスタＱ１１のドレイン電位、即ち比較出力Ｖｏｕｔは入力電位（比較入力データＶｄａｔａの“Ｌ”レベル）と等しくなる。なお、切り換えパルスφｓ２の立ち下がりタイミングにおける比較出力Ｖｏｕｔの論理（“Ｈ”レベル／“Ｌ”レベル）が比較結果となる。
【００２９】
上述したように、第１実施形態に係るコンパレータ１０では、１つのＭＯＳトランジスタＱ１１を用い、このＭＯＳトランジスタＱ１１のドレイン電極と電源Ｖｄｄとの間に抵抗素子Ｒ１１を、そのゲート電極と直流電位点との間にコンデンサＣ１１をそれぞれ接続するとともに、ゲート電極とドレイン電極との間にスイッチＳＷ１２を接続した構成とする一方、ＭＯＳトランジスタＱ１１のソース電極に対して比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａを時系列で入力して比較を行うようにしたことにより、ＭＯＳトランジスタＱ１１に貫通電流が流れないため消費電流はすくなく、またＭＯＳトランジスタＱ１１の閾値電圧Ｖｔｈの絶対値バラツキに対して安定した動作が可能となる。
【００３０】
すなわち、式（２）からわかるように、ＭＯＳトランジスタＱ１１の閾値電圧Ｖｔｈがばらついても、必ずそれを補正するコンデンサＣ１１の保持電圧Ｖｓｔｏでゲート電圧Ｖｇがプリセットされるため、ＭＯＳトランジスタＱ１１の閾値電圧Ｖｔｈの絶対値バラツキに対して強いものとなる。しかも、２つのＭＯＳトランジスタによる比較ではなく、１つのＭＯＳトランジスタＱ１１を用いた構成であるため、原理的に、ＭＯＳトランジスタの閾値電圧Ｖｔｈ等の相対バラツキ（オフセット）の影響がない。したがって、比較基準レベルＶｒｅｆに対する比較入力データＶｄａｔａのレベル差が小さくても、コンパレーションエラーを起こすことなく、コンパレーション動作を実行できる。
【００３１】
なお、ＭＯＳトランジスタＱ１１のドレイン電極に流れる電流は、抵抗素子Ｒ１１の抵抗値で調整できるが、式（２）の精度を上げるためには、電流を極力少なくすることになる。しかしながら、比較出力Ｖｏｕｔが“Ｈ”レベルのときの充電時間が大きくなるため、実際には、比較入力データＶｄａｔａのレベルと式（２）の誤差とスピードとのトレードオフで決定することになる。
【００３２】
また、上記実施形態では、入力信号（比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａ）の切り換えと、スイッチＳＷ１２の切り換えを同じタイミングで行うとしたが、必ずしも同時である必要はなく、スイッチＳＷ１２の切り換えが入力信号の切り換えと同時もしくはそれ以前に行われるタイミング関係にあれば良い。
【００３３】
図６は、本発明の第２実施形態に係る昇圧タイプのコンパレータの構成例を示す回路図である。
【００３４】
図６において、第２実施形態に係る昇圧タイプのコンパレータ２０も、第１実施形態の場合と同様に、１つのＮｃｈＭＯＳトランジスタＱ２１を用いた構成となっている。このＭＯＳトランジスタＱ２１の入力側のソース電極には、２入力の切り換えスイッチＳＷ２１の出力端が接続されている。この切り換えスイッチＳＷ２１は、比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａを時系列で入力する入力手段として機能する。
【００３５】
すなわち、切り換えスイッチＳＷ２１は、比較基準レベルＶｒｅｆを一方の入力（ａ入力）、比較入力データＶｄａｔａを他方の入力（ｂ入力）とし、先ず切り換えパルスφｓ１が与えられると比較基準レベルＶｒｅｆを選択し、切り換えパルスφｓ１に代わって切り換えパルスφｓ２が与えられると比較入力データＶｄａｔａを選択する。ここで、比較基準レベルＶｒｅｆは、比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値に設定されている。
【００３６】
ＭＯＳトランジスタＱ２１のドレイン電極と電源Ｖｄｄとの間には抵抗素子Ｒ２１が接続されている。この抵抗素子Ｒ２１は、ＭＯＳトランジスタＱ２１のドレイン電極に電流を供給（即ち、流入あるいは流出）する電流供給手段として機能し、ドレイン電極に微小電流が流れるようにその抵抗値が設定されている。ＭＯＳトランジスタＱ２１のドレイン電極からは、“Ｈ”レベルまたは“Ｌ”レベルの比較結果が導出される。
【００３７】
ＭＯＳトランジスタＱ２１のゲート電極と直流電位点（本例では、グランド）との間には、電圧保持手段としてのコンデンサＣ２１が接続されている。また、ＭＯＳトランジスタＱ２１のゲート電極とドレイン電極との間には、スイッチＳＷ２２が接続されている。このスイッチＳＷ２２は、切り換えパルスφｓ１が与えられたときにオン状態となり、ＭＯＳトランジスタＱ２１のゲート電極とドレイン電極間を短絡する。
【００３８】
また、ＭＯＳトランジスタＱ２１のゲート電極には、スイッチＳＷ２３を介してラッチ回路２１の入力端が接続されている。スイッチＳＷ２３は、切り換えパルスφｓ２が与えられたときにオン状態となり、ＭＯＳトランジスタＱ２１による比較結果をラッチ回路２１に供給する。ラッチ回路２１は、互いに逆方向で並列に接続された、即ち入力端が相手の出力端に、出力端が相手の入力端にそれぞれ接続された２つのインバータ２２，２３によって構成されている。
【００３９】
次に、上記構成の第２実施形態に係る昇圧タイプのコンパレータ２０の回路動作について、図７のタイミングチャートを用いて説明する。
【００４０】
先ず、期間ｔ０では、切り換えパルスφｓ１，φｓ２のいずれも発生しないことから、切り換えスイッチＳＷ２１は比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａのいずれも選択せず、またスイッチＳＷ２２はオフ状態にある。このとき、ＭＯＳトランジスタＱ２１はそのソース電極がフローティング状態にあることからオフとなる。この状態では、ＭＯＳトランジスタＱ２１のドレイン電極には電流は流れない。
【００４１】
この初期状態から、切り換えパルスφｓ１が“Ｌ”レベルから“Ｈ”レベルに遷移すると、プリセット期間ｔ１となる。このプリセット期間ｔ１では、切り換えスイッチＳＷ２１が切り換えパルスφｓ１に応答して比較基準レベルＶｒｅｆを選択し、ＭＯＳトランジスタＱ２１のソース電極に与える。すると、ＭＯＳトランジスタＱ２１がオン状態となり、電源Ｖｄｄから抵抗素子Ｒ２１を通してＭＯＳトランジスタＱ２１のドレイン電極へ、さらにソース電極側へ流れる。
【００４２】
このとき、ＭＯＳトランジスタＱ２１のドレイン電極へは微小電流が流れるように、抵抗素子Ｒ２１の抵抗値によって制限されている。また、スイッチＳＷ２２が切り換えパルスφｓ１に応答してオン状態にあることから、ＭＯＳトランジスタＱ２１のゲート電極はそのドレイン電極と短絡されて、ドレイン電極と同電位となっている。
【００４３】
ＭＯＳトランジスタＱ２１の定常状態では、そのゲート電圧Ｖｇ（＝ドレイン電圧Ｖｄ）は、先述した式（２）から明らかなように、チャネルポテンシャルφｃｈがソース電圧Ｖｓと等しくなるような電圧になる。このＭＯＳトランジスタＱ２１のゲート電圧Ｖｇは、コンデンサＣ２１に保持電圧Ｖｓｔｏとして保持される。以上により、プリセットが完了する。
【００４４】
次に、切り換えパルスφｓ１が“Ｈ”レベルから“Ｌ”レベルに遷移し、代わって切り換えパルスφｓ２が“Ｌ”レベルから“Ｈ”レベルに遷移すると、コンパレーション期間ｔ２となる。このコンパレーション期間ｔ２では、切り換えスイッチＳＷ２１は比較基準レベルＶｒｅｆに代えて比較入力データＶｄａｔａを選択し、ＭＯＳトランジスタＱ２１のソース電極に与える。また、スイッチＳＷ２２はオフ状態となり、スイッチＳＷ２３はオン状態となる。
【００４５】
このとき、ＭＯＳトランジスタＱ２１のゲート電圧Ｖｇとして、プリセット状態で比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値がチャネルポテンシャルφｃｈとなるような保持電圧ＶｓｔｏがコンデンサＣ２１によって保持されている。このため、比較入力データＶｄａｔａが“Ｈ”レベルであれば、ＭＯＳトランジスタＱ２１はそのソース電位が“Ｈ”レベルとなるためオフ状態となり、ドレイン電極には電流が流れない。したがって、ＭＯＳトランジスタＱ２１のドレイン電位、即ち比較出力ＶｏｕｔはＶｄｄレベルとなる。
【００４６】
逆に、比較入力データＶｄａｔａが“Ｌ”レベルであれば、ＭＯＳトランジスタＱ２１はそのソース電位が“Ｌ”レベルとなるためオン状態となる。したがって、ＭＯＳトランジスタＱ２１のドレイン電位は入力電位（比較入力データＶｄａｔａの“Ｌ”レベル）と等しくなる。なお、切り換えパルスφｓ２の立ち下がりタイミングにおけるＭＯＳトランジスタ２１のドレイン電位の論理（“Ｈ”レベル／“Ｌ”レベル）が比較結果となる。
【００４７】
この比較結果は、切り換えパルスφｓ２が与えられるとオン状態となるスイッチＳＷ２３を通してラッチ回路２１に供給され、当該ラッチ回路２１によって保持される。なお、ラッチ回路２１は、切り換えパルスφｓ２が“Ｈ”レベルとなるコンパレーション期間でのみＭＯＳトランジスタＱ２１のドレイン電極に対して接続されることになる。
【００４８】
上述したように、第２実施形態に係るコンパレータ２０では、１つのＭＯＳトランジスタＱ２１を用いて時系列比較を行うことに伴う第１実施形態での作用効果に加え、ＭＯＳトランジスタＱ２１のドレイン電極に対してスイッチＳＷ２３を介してラッチ回路２１を接続し、ＭＯＳトランジスタＱ２１のドレイン電位である比較結果をラッチ回路２１でラッチするようにしたことにより、電位変動のない比較出力Ｖｏｕｔを得ることができる。
【００４９】
すなわち、後段にラッチ回路２１を設けない第１実施形態の構成を考えた場合に、コンパレーション期間（切り換えパルスφｓ１又はφｓ２が“Ｈ”レベルの期間）以外は、抵抗素子Ｒ２１を通してＭＯＳトランジスタＱ２１のドレイン電極に微小電流が流れるため、図２のタイミングチャートの比較出力Ｖｏｕｔの波形から明らかなように、ＭＯＳトランジスタＱ２１のドレイン電位である出力電位が高くなる。もちろん、スイッチを設けて電源との間を遮断することにより、この出力電位の変動をなくすことができるが、この場合でも、ＭＯＳトランジスタのリーク電流等で出力電位が変わる可能性は残る。
【００５０】
これに対して、後段にラッチ回路２１を設けて比較結果をラッチすることにより、コンパレーション期間以外で抵抗素子Ｒ２１を通してＭＯＳトランジスタＱ２１のドレイン電極に微小電流が流れることに伴って、ＭＯＳトランジスタＱ２１のドレイン電位に電位変動が起きてもその影響を受けることはなく、したがって、図７のタイミングチャートの比較出力Ｖｏｕｔの波形から明らかなように、比較結果を“Ｈ”レベル／“Ｌ”レベルにラッチ回路２１で固定できる。
【００５１】
図８は、本発明の第３実施形態に係る昇圧タイプのコンパレータの構成例を示す回路図である。本実施形態に係るコンパレータも、１つのＭＯＳトランジスタを用いて時系列比較を行うとともに、後段にラッチ回路を設けた基本的な回路構成については第２実施形態に係るコンパレータ２０の場合と同じである。
【００５２】
図８において、ＮｃｈＭＯＳトランジスタＱ３１の入力側のソース電極には、２入力の切り換えスイッチＳＷ３１の出力端が接続されている。この切り換えスイッチＳＷ３１は、比較基準レベルＶｒｅｆおよび比較入力データＶｄａｔａを時系列で入力する入力手段として機能する。
【００５３】
すなわち、切り換えスイッチＳＷ３１は、比較基準レベルＶｒｅｆを一方の入力（ａ入力）、比較入力データＶｄａｔａを他方の入力（ｂ入力）とし、先ず切り換えパルスφｓ１が与えられると比較基準レベルＶｒｅｆを選択し、切り換えパルスφｓ１に代わって切り換えパルスφｓ２が与えられると比較入力データＶｄａｔａを選択する。ここで、比較基準レベルＶｒｅｆは、比較入力データＶｄａｔａの“Ｈ”レベルと“Ｌ”レベルの中間値に設定されている。
【００５４】
ＭＯＳトランジスタＱ３１のドレイン電極と電源Ｖｄｄとの間には、スイッチＳＷ３２および抵抗素子Ｒ３１が直列に接続され、同様に、スイッチＳＷ３３および抵抗素子Ｒ３２が直列に接続されている。すなわち、スイッチＳＷ３２および抵抗素子Ｒ３１の直列接続回路とスイッチＳＷ３３および抵抗素子Ｒ３２の直列接続回路とは並列に接続された関係となっている。そして、抵抗素子Ｒ３１，Ｒ３２としては、ほぼ等しい抵抗値のものが用いられる。
【００５５】
また、スイッチＳＷ３２は切り換えパルスφｓ１が与えられたときにオン状態となり、スイッチＳＷ３３は切り換えパルスφｓ２が与えられたときにオン状態となる。抵抗素子Ｒ３１，Ｒ３２は、スイッチＳＷ３２，ＳＷ３３がオン状態のときに、ＭＯＳトランジスタＱ３１のドレイン電極に電流を供給（即ち、流入あるいは流出）する電流供給手段として機能し、ドレイン電極に微小電流が流れるように各抵抗値が設定されている。ＭＯＳトランジスタＱ３１のドレイン電極からは、“Ｈ”レベルまたは“Ｌ”レベルの比較結果が導出される。
【００５６】
ＭＯＳトランジスタＱ３１のゲート電極と直流電位点（本例では、グランド）との間には、電圧保持手段としてのコンデンサＣ３１が接続されている。また、ＭＯＳトランジスタＱ３１のゲート電極とドレイン電極との間には、スイッチＳＷ３４が接続されている。このスイッチＳＷ３４は、切り換えパルスφｓ１が与えられたときにオン状態となり、ＭＯＳトランジスタＱ３１のゲート電極とドレイン電極間を短絡する。
【００５７】
また、ＭＯＳトランジスタＱ３１のゲート電極には、スイッチＳＷ３５を介してラッチ回路３１の入力端が接続されている。スイッチＳＷ３５は、切り換えパルスφｓ２が与えられたときにオン状態となり、ＭＯＳトランジスタＱ３１による比較結果をラッチ回路３１に供給する。
【００５８】
ラッチ回路３１は、互いに逆方向で並列に接続された、即ち入力端が相手の出力端に、出力端が相手の入力端にそれぞれ接続された２つのインバータ３２，３３によって構成されている。このラッチ回路３１の電流パス中の例えばインバータ３２の入力端とインバータ３３の出力端との間にはスイッチＳＷ３６が接続されている。このスイッチＳＷ３６は、切り換えパルスφｓ２が消滅したときにオフ状態となってラッチ回路３１の電流パスをカットする。
【００５９】
上記構成の第３実施形態に係るコンパレータ３０において、１つのＭＯＳトランジスタＱ３１で時系列比較を行うための動作は、基本的には、第１，第２実施形態に係るコンパレータ１０，２０の場合と同じである。そして、ＭＯＳトランジスタＱ３１のドレイン電極には、切り換えパルスφｓ１または切り換えパルスφｓ２が与えられたときに、抵抗素子Ｒ３１または抵抗素子Ｒ３２によって微小電流が供給される。
【００６０】
すなわち、第１，第２実施形態に係るコンパレータ１０，２０の場合のように抵抗素子Ｒ１１，Ｒ２１を通して常時微小電流が供給されるのではなく、ＭＯＳトランジスタＱ３１のドレイン電極には、切り換えパルスφｓ１またはφｓ２が与えられたときにのみ、抵抗素子Ｒ３１またはＲ３２を通して微小電流が供給される。このように、比較動作に必要な期間でのみＭＯＳトランジスタＱ３１のドレイン電極に微小電流を供給するようにすることで、無駄な電力消費がなくなるため、低消費電力化が可能となる。
【００６１】
さらに、ラッチ回路３１において、その電流パス中に当該パスを選択的にカットするスイッチＳＷ３６を設け、このスイッチＳＷ３６を切り換えパルスφｓ２でオン／オフ制御するようにしたことにより、比較結果をラッチする必要がある期間（本例では、切り換えパルスφｓ２が“Ｈ”レベルの期間）でのみラッチ回路３１に電流が流れ、それ以外の不要きな期間では流れないため、さらなる低消費電力化が可能となる。
【００６２】
なお、本実施形態では、スイッチＳＷ３２および抵抗素子Ｒ３１の直列接続回路とスイッチＳＷ３３および抵抗素子Ｒ３２の直列接続回路とを並列に接続し、抵抗素子Ｒ３１，Ｒ３２としてほぼ等しい抵抗値のものを用いるとともに、スイッチＳＷ３２，ＳＷ３３を切り換えパルスφｓ１，φｓ２によってオン／オフ制御する構成とすることで、コンパレーション動作に必要な期間でのみＭＯＳトランジスタＱ３１のドレイン電極に微小電流を供給するとしたが、この回路構成に限られるものではない。
【００６３】
すなわち、例えば図９に示すように、電源とＭＯＳトランジスタＱ３１のドレイン電極との間に、抵抗素子Ｒ３１およびスイッチＳＷ３２を直列に接続し、切り換えパルスφｓ１，φｓ２を２入力とするＯＲゲート３４の論理和出力によってスイッチＳＷ３２をオン／オフ制御する回路構成を採ることによっても、コンパレーション動作に必要な期間でのみＭＯＳトランジスタＱ３１のドレイン電極に微小電流を供給するようにすることができる。
【００６４】
図１０は、例えば第３実施形態に係るコンパレータ３０の構成（図８を参照）において、スイッチＳＷ３１〜ＳＷ３６や抵抗Ｒ３１，Ｒ３２をＭＯＳ型トランジスタで構成した場合の具体的な構成例を示す回路図であり、図中、図８と同等部分には同一符号を付して示してある。
【００６５】
図１０において、切り換えスイッチＳＷ３１は、各ソース電極がＮｃｈＭＯＳトランジスタＱ３１のドレイン電極に接続された２つのＮｃｈＭＯＳトランジスタＱ４１，Ｑ４２から構成されている。そして、ＭＯＳトランジスタＱ４１は、比較基準レベルＶｒｅｆをドレイン入力とし、切り換えパルスφｓ１をゲート入力としている。また、ＭＯＳトランジスタＱ４１は、比較入力データＶｄａｔａをドレイン入力とし、切り換えパルスφｓ２をゲート入力としている。
【００６６】
スイッチＳＷ３２および抵抗素子Ｒ３１、並びにスイッチＳＷ３３および抵抗素子Ｒ３２は、互いに並列に接続されたＰｃｈＭＯＳトランジスタＱ４３，Ｑ４４によって構成されている。すなわち、ＭＯＳトランジスタＱ４３はスイッチＳＷ３２および抵抗素子Ｒ３１の機能を持ち、ＭＯＳトランジスタＱ４４はスイッチＳＷ３３および抵抗素子Ｒ３２の機能を持っている。そして、ＭＯＳトランジスタＱ４３，Ｑ４４は、切り換えパルスφｓ１，φｓ２の反転パルスφｓ１ｘ，φｓ２ｘをそれぞれゲート入力としている。
【００６７】
スイッチＳＷ３４は、互いに並列に接続されたＮｃｈＭＯＳトランジスタＱ４５およびＰｃｈＭＯＳトランジスタＱ４６、即ちＣ‐ＭＯＳトランジスタを使ったトランスミッションゲート構成となっている。同様に、スイッチＳＷ３５は互いに並列に接続されたＮｃｈＭＯＳトランジスタＱ４７およびＰｃｈＭＯＳトランジスタＱ４８を使ったトランスミッションゲート構成、スイッチＳＷ３６は互いに並列に接続されたＮｃｈＭＯＳトランジスタＱ４９およびＰｃｈＭＯＳトランジスタＱ５０を使ったトランスミッションゲート構成となっている。
【００６８】
このように、スイッチＳＷ３１〜ＳＷ３６や抵抗Ｒ３１，Ｒ３２をＭＯＳ型トランジスタで構成することにより、トランジスタ数は若干多くなるものの、同一の製造プロセスにて簡単に作製できることになる。しかも、比較入力データＶｄａｔａの振幅レベルが０．５Ｖ程度であっても、回路動作上、何ら問題ないことが本発明者によって確認されている。
【００６９】
以上説明した本発明の第１、第２または第３実施形態に係る昇圧タイプのコンパレータは、例えば、各画素のスイッチング素子としてポリシリコンＴＦＴが２次元マトリクス状に配置された透明絶縁基板上に、デジタルインターフェース駆動回路をポリシリコンＴＦＴで画素部と一体形成してなるアクティブマトリクス型液晶ディスプレイにおいて、その駆動系を構成する回路の一部、例えば水平駆動系のレベルシフタとして用いられる。
【００７０】
図１１に、かかるアクティブマトリクス型液晶ディスプレイの構成の一例を示す。図１１において、アクティブマトリクス型液晶ディスプレイは、画素５１が行列状に配置されてなる表示領域５２と、この表示領域５２の各画素５１を行単位で選択する垂直ドライバ５３と、この垂直ドライバ５３によって選択された行の各画素５１に対して画像信号を点順次あるいは線順次にて書き込む水平ドライバ５４とを有し、これらを同一の透明絶縁基板（液晶パネル）５５上に搭載した構成となっている。
【００７１】
表示領域５２において、複数行分のゲート線５６と複数列分の信号線５７とがマトリクス状に配線され、その各交差部に画素５１が配置されている。この画素５１は、ゲート電極がゲート線５６に、ソース電極（又は、ドレイン電極）が信号線５７にそれぞれ接続された画素トランジスタＴＦＴと、この画素トランジスタＴＦＴのドレイン電極（又は、ソース電極）に画素電極が接続された液晶セルＬＣと、画素トランジスタＴＦＴのドレイン電極（又は、ソース電極）に一方の電極が接続された保持容量Ｃｓとを有する構成となっている。
【００７２】
図１２は、水平ドライバ５４の具体的な構成の一例を示すブロック図である。同図から明らかなように、水平ドライバ５４は、シフトレジスタ５４１、レベルシフタ５４２、データサンプリング回路５４３およびデジタル／アナログ変換器（ＤＡＣ）５４４を有する構成となっている。
【００７３】
この水平ドライバ５４において、シフトレジスタ５４１は、レベルシフタ５４２を通して水平スタートパルスＨＳＴが与えられると、水平クロックＨＣＫ１，ＨＣＫ２に同期してシフト動作を行い、各転送段から順にサンプリングパルスを発生する。レベルシフタ５４２は、水平スタートパルスＨＳＴのレベルをシフトしてシフトレジスタ５４１に供給する。
【００７４】
データサンプリング回路５４３は、Ｒ，Ｇ，Ｂに対応した表示データｄａｔａ（Ｒ０〜１，Ｇ０〜１，Ｂ０〜１）を、シフトレジスタ５４１から与えられるサンプリングパルスによってサンプリングする。デジタル／アナログ変換器５４４は、データサンプリング回路５４３においてサンプリングされた表示データｄａｔａをアナログ信号に変換し、信号線５７を通して各画素５１に供給する。
【００７５】
上記構成のアクティブマトリクス型液晶ディスプレイにおいて、水平ドライバ５４のレベルシフタ５４２として、先述した本発明の第１、第２または第３実施形態に係る昇圧タイプのコンパレータが用いられるのである。このように、Ｖｔｈ絶対値バラツキに対して安定動作が可能で、かつ原理的にＶｔｈ等の相対バラツキ（オフセット）の影響がなく、しかも消費電力が少ないコンパレータを、水平ドライバ５４のレベルシフタ５４２として用いることにより、低振幅（低レベル）の水平スタートパルスＨＳＴにも対応でき、しかも低消費電力のアクティブマトリクス型液晶ディスプレイを実現できることになる。
【００７６】
ここでは、本発明の第１、第２または第３実施形態に係る昇圧タイプのコンパレータを、水平ドライバ５４のレベルシフタ５４２として用いる場合を例に採って説明したが、これに限られるものではなく、駆動系全般においてコンパレータを必要とする回路部分、例えばデータサンプリング回路５４３において各信号線５７（図１１を参照）ごとに配されるコンパレータとして用いることも可能である。
【００７７】
データサンプリング回路５４３は、表示データｄａｔａをある比較基準電圧と比較するコンパレータと、このコンパレータの比較出力データをラッチするデータラッチとを有し、これらが信号線５７ごとに設けられた構成となっている。かかる構成のデータサンプリング回路５４３において、信号線５７ごとに配されるコンパレータとして、本発明の第１、第２または第３実施形態に係る昇圧タイプのコンパレータが用いられる。
【００７８】
このように、データサンプリング回路５４３では、信号線５７ごとにコンパレータが配されることから、コンパレータは水平画素数×ビット数分だけ配置されることになり、その数は膨大なものとなる。したがって、データサンプリング回路５４３のコンパレータとして、本発明の第１、第２または第３実施形態に係るコンパレータ、即ち消費電力の少ないコンパレータを用いることにより、全てのコンパレータにおいてより確実なコンパレーション動作を行うことができ、しかも装置全体の消費電力を大幅に低減できるため、特に携帯型の液晶ディスプレイに有用なものとなる。
【００７９】
なお、上述した適用例では、本発明の第１、第２または第３実施形態に係るコンパレータを、液晶ディスプレイの駆動系を構成する回路の一部として用いた場合を例に採って説明したが、画素の表示素子として有機ＥＬ素子を用いたＥＬディスプレイの駆動系を構成する回路の一部として、さらには液晶ディスプレイやＥＬディスプレイに代表される表示装置の駆動系に限らず、コンパレータを用いる回路系全般に適用可能である。
【００８０】
【発明の効果】
以上説明したように、本発明によれば、１つのＭＯＳ型トランジスタを用い、このＭＯＳ型トランジスタによって比較基準信号に対して比較入力信号を時系列で比較するようにしたことにより、Ｖｔｈ絶対値バラツキに対して安定した動作が可能になるとともに、低消費電力化が可能となり、また２つのトランジスタによる比較でないことから、原理的にＶｔｈ等の相対バラツキ（オフセット）の影響がないため、比較入力信号の信号レベルが小さくても、コンパレーションエラーを起こすことなくコンパレーション動作を実行でき、しかもシンプルな回路構成のため高歩留りとなる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るコンパレータの構成例を示す回路図である。
【図２】第１実施形態の回路動作を説明するためのタイミングチャートである。
【図３】第１実施形態の回路動作を説明するための等価回路図である。
【図４】第１実施形態の回路動作を説明するためのＭＯＳトランジスタのポテンシャル図である。
【図５】ＭＯＳトランジスタのゲート電圧に対するチャネルポテンシャルの特性図である。
【図６】本発明の第２実施形態に係るコンパレータの構成例を示す回路図である。
【図７】第２実施形態の回路動作を説明するためのタイミングチャートである。
【図８】本発明の第３実施形態に係るコンパレータの構成例を示す回路図である。
【図９】第３実施形態に係るコンパレータの変形例を示す回路図である。
【図１０】第３実施形態に係るコンパレータの具体的な構成例を示す回路図である。
【図１１】アクティブマトリクス型液晶ディスプレイの一例を示す構成図である。
【図１２】アクティブマトリクス型液晶ディスプレイの水平ドライバの具体的な構成を示すブロック図である。
【図１３】従来例を示す回路図である。
【図１４】従来例の回路動作を説明するためのタイミングチャートである。
【符号の説明】
１０，２０，３０，３０′…コンパレータ、２１，３１…ラッチ回路、５１…画素、５３…垂直ドライバ、５４…水平ドライバ、５４２…シフトレジスタ、５４３…データサンプリング回路
Claims (17)
- １つのＭＯＳ型トランジスタと、
比較基準信号と比較入力信号とを選択的に入力することによって前記ＭＯＳ型トランジスタのソース電極に対して前記比較基準信号および前記比較入力信号を時系列で入力する切り換えスイッチと、
電源と前記ＭＯＳ型トランジスタのドレイン電極との間に接続され、当該ドレイン電極に微小電流を流す電流供給手段と、
前記ＭＯＳ型トランジスタのゲート電極と直流電位点との間に接続され、前記ＭＯＳ型トランジスタの定常状態でのゲート電圧を保持するコンデンサと、
前記ＭＯＳ型トランジスタのゲート電極とドレイン電極との間に接続され、前記切り換えスイッチが前記比較基準信号を選択するときにオン状態になるスイッチ手段とを備え、
前記微小電流は、前記比較入力信号のレベルと前記ＭＯＳ型トランジスタのゲート電圧の誤差とスピードとのトレードオフで決定される
コンパレータ。 - 前記電流供給手段は、前記ＭＯＳ型トランジスタのドレイン電極と電源との間に接続された抵抗素子である
請求項１記載のコンパレータ。 - 前記電流供給手段は、前記ＭＯＳ型トランジスタのドレイン電極と電源との間に接続された少なくとも１つの抵抗素子と、当該少なくとも１つの抵抗素子に対して直列に接続された少なくとも１つのスイッチ素子とを有し、当該直列接続された抵抗素子およびスイッチ素子がＭＯＳ型トランジスタによって構成されている
請求項１記載のコンパレータ。 - 前記直列接続された抵抗素子およびスイッチ素子を構成するＭＯＳ型トランジスタは、比較期間においてのみ導通状態となって前記ＭＯＳ型トランジスタのドレイン電極に微小電流を供給する
ことを特徴とする請求項３記載のコンパレータ。 - 前記比較基準信号に対する前記比較入力信号の比較結果をラッチするラッチ手段を有する
ことを特徴とする請求項１記載のコンパレータ。 - 前記ラッチ手段は、ラッチ回路と、このラッチ回路の入力端と前記ＭＯＳ型トランジスタのドレイン電極との間に接続されて両者間を選択的に接続する手段とを有する
ことを特徴とする請求項５記載のコンパレータ。 - 前記ラッチ回路の電流パスを選択的にカットする手段を有する
ことを特徴とする請求項６記載のコンパレータ。 - １つのＭＯＳ型トランジスタと、
比較基準信号と比較入力信号とを選択的に入力することによって前記ＭＯＳ型トランジスタのソース電極に対して前記比較基準信号および前記比較入力信号を時系列で入力する切り換えスイッチと、
電源と前記ＭＯＳ型トランジスタのドレイン電極との間に接続され、当該ドレイン電極に微小電流を流す電流供給手段と、
前記ＭＯＳ型トランジスタのゲート電極と直流電位点との間に接続され、前記ＭＯＳ型トランジスタの定常状態でのゲート電圧を保持するコンデンサと、
前記ＭＯＳ型トランジスタのゲート電極とドレイン電極との間に接続され、前記切り換えスイッチが前記比較基準信号を選択するときにオン状態になるスイッチ手段とを備え、
前記微小電流は、前記比較入力信号のレベルと前記ＭＯＳ型トランジスタのゲート電圧の誤差とスピードとのトレードオフで決定される
コンパレータを駆動系に用いた表示装置。 - 前記電流供給手段は、前記ＭＯＳ型トランジスタのドレイン電極と電源との間に接続された抵抗素子である
請求項８記載の表示装置。 - 前記電流供給手段は、前記ＭＯＳ型トランジスタのドレイン電極と電源との間に接続された少なくとも１つの抵抗素子と、当該少なくとも１つの抵抗素子に対して直列に接続された少なくとも１つのスイッチ素子とを有し、当該直列接続された抵 抗素子およびスイッチ素子がＭＯＳ型トランジスタによって構成されている
請求項８記載の表示装置。 - 前記直列接続された抵抗素子およびスイッチ素子を構成するＭＯＳ型トランジスタは、は、比較期間においてのみ導通状態となって前記ＭＯＳ型トランジスタのドレイン電極に微小電流を供給する
請求項１０記載の表示装置。 - 前記比較基準信号に対する前記比較入力信号の比較結果をラッチするラッチ手段を有する
請求項８記載の表示装置。 - 前記ラッチ手段は、ラッチ回路と、このラッチ回路の入力端と前記ＭＯＳ型トランジスタのドレイン電極との間に接続されて両者間を選択的に接続する手段とを有する
請求項１２記載の表示装置。 - 前記ラッチ回路の電流パスを選択的にカットする手段を有する
ことを特徴とする請求項１３記載の表示装置。 - 画素を構成する表示素子が液晶素子からなる
請求項８記載の表示装置。 - 画素を構成する表示素子がエレクトロルミネセンス素子からなる
請求項８記載の表示装置。 - １つのＭＯＳ型トランジスタと、電源と前記ＭＯＳ型トランジスタのドレイン電極との間に接続され、当該ドレイン電極に比較入力信号のレベルと前記ＭＯＳ型トランジスタのゲート電圧の誤差とスピードとのトレードオフで決定される微小電流を流す電流供給手段と、前記ＭＯＳ型トランジスタのゲート電極と直流電位点との間に接続され、前記ＭＯＳ型トランジスタの定常状態でのゲート電圧を保持するコンデンサと、前記ＭＯＳ型トランジスタのゲート電極とドレイン電極との間に接続されたスイッチ手段とを備えたコンパレータの駆動に当たって、
先ず、前記ＭＯＳ型トランジスタのソース電極に比較基準信号を与えると同時にあるいはそれ以前に、前記スイッチ手段をオン状態として前記ＭＯＳ型トランジスタのゲート電極とドレイン電極とを短絡し、
次いで、前記ＭＯＳ型トランジスタのソース電極に前記比較入力信号を与えると同時にあるいはそれ以前に、前記スイッチ手段をオフ状態として前記ＭＯＳ型トランジスタのドレイン電極の電位を比較結果として導出する
コンパレータの駆動方法。
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