JPH1116877A - 半導体素子の形成方法 - Google Patents
半導体素子の形成方法Info
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- JPH1116877A JPH1116877A JP17965998A JP17965998A JPH1116877A JP H1116877 A JPH1116877 A JP H1116877A JP 17965998 A JP17965998 A JP 17965998A JP 17965998 A JP17965998 A JP 17965998A JP H1116877 A JPH1116877 A JP H1116877A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000015572 biosynthetic process Effects 0.000 title 1
- 238000005498 polishing Methods 0.000 claims abstract description 118
- 230000003750 conditioning effect Effects 0.000 claims abstract description 81
- 239000000758 substrate Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 15
- 238000007517 polishing process Methods 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 1
- 238000011065 in-situ storage Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 4
- 230000001143 conditioned effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 240000007711 Peperomia pellucida Species 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000016571 aggressive behavior Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B53/00—Devices or means for dressing or conditioning abrasive surfaces
- B24B53/017—Devices or means for dressing, cleaning or otherwise conditioning lapping tools
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
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Abstract
(57)【要約】
【課題】 現場コンディショニングを組み込み、研磨パ
ッドのコンディショニングを行う、半導体素子の形成方
法を提供する。 【解決手段】 コンディショニングは、基板（２７，４
０）が研磨パッド（２２）上にある間に行われるが、基
板（２７，４０）の研磨が完了する前に終了する。一実
施例では、基板（２７，４０）を研磨する合間に、研磨
パッド（２２）の現場外コンディショニングを、研磨パ
ッドに対して行う。本方法は、現場コンディショニング
および現場外コンディショニング双方の利点が得られ
る。
ッドのコンディショニングを行う、半導体素子の形成方
法を提供する。 【解決手段】 コンディショニングは、基板（２７，４
０）が研磨パッド（２２）上にある間に行われるが、基
板（２７，４０）の研磨が完了する前に終了する。一実
施例では、基板（２７，４０）を研磨する合間に、研磨
パッド（２２）の現場外コンディショニングを、研磨パ
ッドに対して行う。本方法は、現場コンディショニング
および現場外コンディショニング双方の利点が得られ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
素子の処理に関し、更に特定すれば、半導体素子を有す
る基板の研磨方法に関するものである。
素子の処理に関し、更に特定すれば、半導体素子を有す
る基板の研磨方法に関するものである。
【０００２】
【従来の技術】半導体素子の製造において、より高いレ
ベルの集積を達成するために、研磨が増々多用されつつ
ある。研磨では、２種類のコンディショニングが典型的
に用いられる。現場コンディショニング(in-situ condi
tioning)は、ウエハを研磨してる間に研磨パッドのコン
ディショニングを行い、現場外コンディショニング(ex-
situ conditioning)は、パッドからウエハを取り去った
後に、研磨パッドのコンディショニングを行う。
ベルの集積を達成するために、研磨が増々多用されつつ
ある。研磨では、２種類のコンディショニングが典型的
に用いられる。現場コンディショニング(in-situ condi
tioning)は、ウエハを研磨してる間に研磨パッドのコン
ディショニングを行い、現場外コンディショニング(ex-
situ conditioning)は、パッドからウエハを取り去った
後に、研磨パッドのコンディショニングを行う。
【０００３】
【発明が解決しようとする課題】現場外コンディショニ
ングは、現場コンディショニングと比較すると、長く使
用されているが、いくつかの欠点がある。典型的に、現
場外コンディショニングでは、パッドの寿命が短く、研
磨率が低く、研磨率の安定性も低い。一方、現場コンデ
ィショニングは、ダイ全体におよぶ均一性および粒子，
汚染，ならびに微小溝切り(micro-gouging) という問題
がある。したがって、パッドのコンディショニングを最
適化し、再生可能な研磨プロセスを得ることが必要とさ
れている。
ングは、現場コンディショニングと比較すると、長く使
用されているが、いくつかの欠点がある。典型的に、現
場外コンディショニングでは、パッドの寿命が短く、研
磨率が低く、研磨率の安定性も低い。一方、現場コンデ
ィショニングは、ダイ全体におよぶ均一性および粒子，
汚染，ならびに微小溝切り(micro-gouging) という問題
がある。したがって、パッドのコンディショニングを最
適化し、再生可能な研磨プロセスを得ることが必要とさ
れている。
【０００４】
【課題を解決するための手段】本発明は、現場における
コンディショニングを組み込んだ、研磨パッドのコンデ
ィショニング方法を提供する。コンディショニングは、
基板が研磨パッド上にある間に行われるが、基板の研磨
が完了する前に終了する。一実施例では、基板間におい
て、研磨パッドの現場外コンディショニングを用いる。
この方法は、現場コンディショニングおよび現場外コン
ディショニング双方の利点を有する。
コンディショニングを組み込んだ、研磨パッドのコンデ
ィショニング方法を提供する。コンディショニングは、
基板が研磨パッド上にある間に行われるが、基板の研磨
が完了する前に終了する。一実施例では、基板間におい
て、研磨パッドの現場外コンディショニングを用いる。
この方法は、現場コンディショニングおよび現場外コン
ディショニング双方の利点を有する。
【０００５】本発明は、添付図面に、限定としてではな
く一例として示されている。図面においては、同様の参
照番号は同様の素子を示すものとする。
く一例として示されている。図面においては、同様の参
照番号は同様の素子を示すものとする。
【０００６】図面における素子は、簡略化および明確化
のために図示されており、必ずしも同一スケールで描か
れている訳ではないことを、当業者は認めよう。例え
ば、図面における素子には、その寸法が他の素子よりも
誇張されており、本発明の実施例（群）のより良い理解
に役立てようとしたものもある。
のために図示されており、必ずしも同一スケールで描か
れている訳ではないことを、当業者は認めよう。例え
ば、図面における素子には、その寸法が他の素子よりも
誇張されており、本発明の実施例（群）のより良い理解
に役立てようとしたものもある。
【０００７】
【発明の実施の形態】図１は、従来の研磨装置２０を示
す平面図である。研磨装置２０は、研磨パッド２２およ
び仕上げパッド２４を有する。また、図１には、半導体
素子基板２７を保持する研磨アーム２６，およびコンデ
ィショナ２９を有するコンディショニング・アーム２８
も示されている。尚、本明細書で用いる場合、半導体素
子基板とは、単結晶半導体ウエハ，絶縁物上半導体（Ｓ
ＯＩ）ウエハ，または半導体素子を形成するために使用
される他のあらゆる基板を含むものとする。この特定実
施例では、コンディショナ２９はダイヤモンド・ディス
クであり、回転しつつコンディショニング・アーム２８
に沿って直線的に移動する。
す平面図である。研磨装置２０は、研磨パッド２２およ
び仕上げパッド２４を有する。また、図１には、半導体
素子基板２７を保持する研磨アーム２６，およびコンデ
ィショナ２９を有するコンディショニング・アーム２８
も示されている。尚、本明細書で用いる場合、半導体素
子基板とは、単結晶半導体ウエハ，絶縁物上半導体（Ｓ
ＯＩ）ウエハ，または半導体素子を形成するために使用
される他のあらゆる基板を含むものとする。この特定実
施例では、コンディショナ２９はダイヤモンド・ディス
クであり、回転しつつコンディショニング・アーム２８
に沿って直線的に移動する。
【０００８】図２は、本発明の一実施例による、プロセ
ス・フロー図を示す。半導体素子基板２７を研磨する前
に、コンディショニング面を有するコンディショナ２９
を用いて、研磨パッド２２のコンディショニングを行う
（ステップ１０。これはオプションである）。次に、ス
テップ１２に示すように、半導体素子基板２７を、パッ
ド２２上に配置する。基板２７を研磨しつつ、コンディ
ショナ２９は、第１時間期間の間パッド２２のコンディ
ショニングを行う（ステップ１４）。研磨を継続してい
る間に、ステップ１６に示すように、コンディショニン
グは終了する。研磨が完了するのは、ステップ１８にお
いてコンディショニングが終了したときである。本発明
の一実施例では、コンディショナ２９を研磨パッド２２
の表面から取り去り、コンディショニング・アーム２８
を研磨パッド２２の表面から離れるように移動させる。
全ての研磨が完了した後に、ステップ１９において基板
２７を研磨パッド２２から取り去り、仕上げパッド２４
に移転させる。仕上げパッド２４を用いて基板２７を仕
上げた後、基板２７を清浄化し、装置２０から取り出
す。更に別の処理を行い、ほぼ完成された素子を形成す
る。この素子は、トランジスタ，少なくとも１つの絶縁
層，相互接続部，およびパシベーションを含む可能性が
ある。
ス・フロー図を示す。半導体素子基板２７を研磨する前
に、コンディショニング面を有するコンディショナ２９
を用いて、研磨パッド２２のコンディショニングを行う
（ステップ１０。これはオプションである）。次に、ス
テップ１２に示すように、半導体素子基板２７を、パッ
ド２２上に配置する。基板２７を研磨しつつ、コンディ
ショナ２９は、第１時間期間の間パッド２２のコンディ
ショニングを行う（ステップ１４）。研磨を継続してい
る間に、ステップ１６に示すように、コンディショニン
グは終了する。研磨が完了するのは、ステップ１８にお
いてコンディショニングが終了したときである。本発明
の一実施例では、コンディショナ２９を研磨パッド２２
の表面から取り去り、コンディショニング・アーム２８
を研磨パッド２２の表面から離れるように移動させる。
全ての研磨が完了した後に、ステップ１９において基板
２７を研磨パッド２２から取り去り、仕上げパッド２４
に移転させる。仕上げパッド２４を用いて基板２７を仕
上げた後、基板２７を清浄化し、装置２０から取り出
す。更に別の処理を行い、ほぼ完成された素子を形成す
る。この素子は、トランジスタ，少なくとも１つの絶縁
層，相互接続部，およびパシベーションを含む可能性が
ある。
【０００９】図３ないし図６は、約０．３ないし０．４
ミクロンの深さを有する、浅いトレンチ分離を形成する
際に使用される、本発明の一実施例を示す。図３は、半
導体素子基板４０を示す断面図である。基板４０全体に
パッド層４２を形成する。パッド層４２は、通常、酸化
物，窒化酸化物等である。パッド層４２上に研磨停止層
４４を形成する。研磨停止層４４は、通常、窒化物，窒
化酸化物等である。研磨停止層４４は、酸化物よりも研
磨率が低い。基板４０にパターニングを行い、幅が約１
ミクロン未満の狭いトレンチ（チャネル）４６，および
幅が約１０ミクロン以上の広いトレンチ（チャネル）４
８を形成する。従来、この種のパターンでは、広いトレ
ンチ４８が狭い方のトレンチ４６に比較して、わん状変
形(dishing) が生ずる可能性が高いので、研磨には非常
に問題があった。
ミクロンの深さを有する、浅いトレンチ分離を形成する
際に使用される、本発明の一実施例を示す。図３は、半
導体素子基板４０を示す断面図である。基板４０全体に
パッド層４２を形成する。パッド層４２は、通常、酸化
物，窒化酸化物等である。パッド層４２上に研磨停止層
４４を形成する。研磨停止層４４は、通常、窒化物，窒
化酸化物等である。研磨停止層４４は、酸化物よりも研
磨率が低い。基板４０にパターニングを行い、幅が約１
ミクロン未満の狭いトレンチ（チャネル）４６，および
幅が約１０ミクロン以上の広いトレンチ（チャネル）４
８を形成する。従来、この種のパターンでは、広いトレ
ンチ４８が狭い方のトレンチ４６に比較して、わん状変
形(dishing) が生ずる可能性が高いので、研磨には非常
に問題があった。
【００１０】図４は、トレンチ４６，４８も含む基板全
体に、絶縁層５２をコンフォーマルに堆積した後の、前
述の半導体素子基板４０を示す断面図である。このほぼ
コンフォーマルな層は、典型的に、非ドープ酸化物を含
む。図５に示すように、次に、研磨停止層４４の上に位
置する絶縁層５２の部分上に、パターニングしたレジス
ト層（図示せず）を形成する。次に、絶縁層５２にエッ
チングを行い、トレンチの外側にある研磨停止層４４を
露出させる。したがって、絶縁層５２の小部分のみが、
層４４の上面上に位置することになる。絶縁層５２は、
トレンチ上ではエッチングが行われていないので、「ラ
ビット・イヤー(rabbit ear)」が後に残る。図５に示す
ようにこの層４４上の絶縁層５２にパターニングを行う
ステップは、オプションであるが、わん状変形の可能性
を更に低下させる。
体に、絶縁層５２をコンフォーマルに堆積した後の、前
述の半導体素子基板４０を示す断面図である。このほぼ
コンフォーマルな層は、典型的に、非ドープ酸化物を含
む。図５に示すように、次に、研磨停止層４４の上に位
置する絶縁層５２の部分上に、パターニングしたレジス
ト層（図示せず）を形成する。次に、絶縁層５２にエッ
チングを行い、トレンチの外側にある研磨停止層４４を
露出させる。したがって、絶縁層５２の小部分のみが、
層４４の上面上に位置することになる。絶縁層５２は、
トレンチ上ではエッチングが行われていないので、「ラ
ビット・イヤー(rabbit ear)」が後に残る。図５に示す
ようにこの層４４上の絶縁層５２にパターニングを行う
ステップは、オプションであるが、わん状変形の可能性
を更に低下させる。
【００１１】図６は、パターニングを行った半導体素子
を示す断面図であり、ここでは、層５２は研磨停止層４
４のレベルまで研磨されている。こうして、浅いトレン
チ分離を形成する。したがって、本発明は、広いトレン
チ分離を形成する際の、わん状変形の影響を減少させる
ために使用することも可能である。このわん状変形は、
従来の研磨パッドのコンディショニング方法では、基板
を研磨する時間の間常に現場コンディショニングのみを
用いる場合でも、現場外コンディショニングのみを用い
る場合でも問題となっていた。
を示す断面図であり、ここでは、層５２は研磨停止層４
４のレベルまで研磨されている。こうして、浅いトレン
チ分離を形成する。したがって、本発明は、広いトレン
チ分離を形成する際の、わん状変形の影響を減少させる
ために使用することも可能である。このわん状変形は、
従来の研磨パッドのコンディショニング方法では、基板
を研磨する時間の間常に現場コンディショニングのみを
用いる場合でも、現場外コンディショニングのみを用い
る場合でも問題となっていた。
【００１２】一特定実施例では、通常、基板を約２分３
０秒間研磨する。従来では、現場コンディショニング
は、基板２７を研磨する時間中一緒に行われる。従来技
術とは異なり、本発明のプロセスは、研磨工程の終了前
に、現場コンディショニングを終了させる。例えば、コ
ンディショナ２９を用いた研磨パッド２２のコンディシ
ョニングは、基板２７がパッド２２に到達するよりも、
約１分前に開始する。この１分という時間期間が経過し
た後、絶縁層５２を有する半導体素子基板２７を研磨し
つつ、コンディショニングを進める。１分３０秒後、コ
ンディショニングを終了し、研磨は更に１分間続ける。
従来技術と比較すると、コンディショニング時間および
研磨時間はほぼ同一であるが、コンディショニングの開
始時間および終了時間は異なる。本質的に同時に終了す
る２つの時間（コンディショニングおよび研磨）の代わ
りに、基板２７の研磨の前にコンディショニングを開始
し、基板２７の研磨工程の終了前に、コンディショニン
グは終了する。コンディショニングおよび研磨の双方が
行われる時間は、通常、コンディショニングを停止した
後に研磨が継続する時間と少なくとも同じである。更
に、研磨の間のコンディショニング時間は、典型的に、
コンディショニングが全く行われずに研磨が行われる時
間のせいぜい約７倍である。
０秒間研磨する。従来では、現場コンディショニング
は、基板２７を研磨する時間中一緒に行われる。従来技
術とは異なり、本発明のプロセスは、研磨工程の終了前
に、現場コンディショニングを終了させる。例えば、コ
ンディショナ２９を用いた研磨パッド２２のコンディシ
ョニングは、基板２７がパッド２２に到達するよりも、
約１分前に開始する。この１分という時間期間が経過し
た後、絶縁層５２を有する半導体素子基板２７を研磨し
つつ、コンディショニングを進める。１分３０秒後、コ
ンディショニングを終了し、研磨は更に１分間続ける。
従来技術と比較すると、コンディショニング時間および
研磨時間はほぼ同一であるが、コンディショニングの開
始時間および終了時間は異なる。本質的に同時に終了す
る２つの時間（コンディショニングおよび研磨）の代わ
りに、基板２７の研磨の前にコンディショニングを開始
し、基板２７の研磨工程の終了前に、コンディショニン
グは終了する。コンディショニングおよび研磨の双方が
行われる時間は、通常、コンディショニングを停止した
後に研磨が継続する時間と少なくとも同じである。更
に、研磨の間のコンディショニング時間は、典型的に、
コンディショニングが全く行われずに研磨が行われる時
間のせいぜい約７倍である。
【００１３】図７は、本発明の別の実施例を示す図であ
る。図７に示すように、第２コンディショニング・アー
ム３８および第２コンディショナ３９を、本発明と共に
用いることができる。典型的に、第２コンディショナ３
９は、コンディショナ２９と比較して、研磨パッド２２
に対する研磨作用が大きい。このコンディショナは、研
磨パッド２２上で研磨される基板の合間に、現場外で用
いることができる。言い換えると、半導体素子基板２７
を研磨パッド２２から仕上げパッド２４に転移させてい
る間に、別の半導体素子基板をパッド２２上に配置し研
磨する前に、コンディショナ３９を用いて研磨パッドの
コンディショニングを行う。この研磨を継続する前に、
第２コンディショニング・アーム３８を外側に移動さ
せ、現場コンディショニング・アーム２８を半導体素子
基板上に配し、ほぼ上述通りの研磨を継続する。
る。図７に示すように、第２コンディショニング・アー
ム３８および第２コンディショナ３９を、本発明と共に
用いることができる。典型的に、第２コンディショナ３
９は、コンディショナ２９と比較して、研磨パッド２２
に対する研磨作用が大きい。このコンディショナは、研
磨パッド２２上で研磨される基板の合間に、現場外で用
いることができる。言い換えると、半導体素子基板２７
を研磨パッド２２から仕上げパッド２４に転移させてい
る間に、別の半導体素子基板をパッド２２上に配置し研
磨する前に、コンディショナ３９を用いて研磨パッドの
コンディショニングを行う。この研磨を継続する前に、
第２コンディショニング・アーム３８を外側に移動さ
せ、現場コンディショニング・アーム２８を半導体素子
基板上に配し、ほぼ上述通りの研磨を継続する。
【００１４】更に別の代替実施例では、図２に示したよ
うなコンディショニング工程１０は不要である。言い換
えると、コンディショニングおよび研磨は同時に開始す
ることができるが、従来技術とは異なり、ステップ１６
に示すように、研磨が完了する前に、コンディショニン
グが終了する。
うなコンディショニング工程１０は不要である。言い換
えると、コンディショニングおよび研磨は同時に開始す
ることができるが、従来技術とは異なり、ステップ１６
に示すように、研磨が完了する前に、コンディショニン
グが終了する。
【００１５】更に別の代替実施例では、コンディショナ
２９，３９を、研磨の間の異なる時間に用いることがで
きる。更に具体的には、２つのコンディショナ２９，３
９の内研磨作用の強い方を、第１研磨部分の間、半導体
素子基板２７の研磨に用いる。次いで、このコンディシ
ョニング・アームを取り外し、研磨プロセスの後半部分
の間、２９および３９の内他方のコンディショナを用い
て、研磨パッド２２のコンディショニングを行う。この
場合も、第１時間期間および第２時間期間に関して先に
述べた時間枠は、依然として当てはまる。
２９，３９を、研磨の間の異なる時間に用いることがで
きる。更に具体的には、２つのコンディショナ２９，３
９の内研磨作用の強い方を、第１研磨部分の間、半導体
素子基板２７の研磨に用いる。次いで、このコンディシ
ョニング・アームを取り外し、研磨プロセスの後半部分
の間、２９および３９の内他方のコンディショナを用い
て、研磨パッド２２のコンディショニングを行う。この
場合も、第１時間期間および第２時間期間に関して先に
述べた時間枠は、依然として当てはまる。
【００１６】更に別の代替実施例では、用いるコンディ
ショナは１つでよいが、コンディショニング・パラメー
タを調節し、研磨の第２部分の間は攻撃性を低下させ、
研磨パッドの摩耗を回避する。この実施例では、各コン
ディショニング・パラメータが、パラメータ・タイプ，
および当該タイプに対する対応パラメータ値の双方を含
む。例えば、コンディショナ２９を用いて、基板２７を
研磨する第１部分の間、下方力圧力を高め、回転速度を
上昇させ、あるいは線速度を上昇させることができる。
後半部分では、下方力圧力を軽減してもよいし、回転速
度を低下させてもよいし、あるいは線速度を低下させて
もよい。もちろん、これらのパラメータの別の組み合わ
せも可能であり、下方力圧力の低減および上述の速度の
一方または双方のいずれかの低下を組み合わせてもよ
い。
ショナは１つでよいが、コンディショニング・パラメー
タを調節し、研磨の第２部分の間は攻撃性を低下させ、
研磨パッドの摩耗を回避する。この実施例では、各コン
ディショニング・パラメータが、パラメータ・タイプ，
および当該タイプに対する対応パラメータ値の双方を含
む。例えば、コンディショナ２９を用いて、基板２７を
研磨する第１部分の間、下方力圧力を高め、回転速度を
上昇させ、あるいは線速度を上昇させることができる。
後半部分では、下方力圧力を軽減してもよいし、回転速
度を低下させてもよいし、あるいは線速度を低下させて
もよい。もちろん、これらのパラメータの別の組み合わ
せも可能であり、下方力圧力の低減および上述の速度の
一方または双方のいずれかの低下を組み合わせてもよ
い。
【００１７】本発明は、多くの異なる種類の膜の研磨に
用いることが可能である。例えば、絶縁層，金属含有
層，またはその他の多数の層の研磨に用いることができ
る。通常、層は、第１の膜およびこの第１の膜の上に位
置する第２の膜を含む。典型的に、同一の研磨条件を用
いた場合、第１の膜は、第２の膜よりも研磨速度が遅く
なる。これらの場合の多くでは、第２の膜が研磨対象の
層であり、第１の膜は研磨停止層である。相互接続部
（金属の間またはポリおよび金属の間のいずれかに）が
ある場合、絶縁層が次の２種類の異なる膜を含むことが
一般的である。即ち、研磨が遅い非ドープ酸化物または
ドープ濃度が低い酸化物、およびその上に位置するボロ
フォスフォシリケート・ガラス（ＢＰＳＧ：borophosph
osilicate glass ），フォスフォシリケート・ガラス
（ＰＳＧ：phosphosilicate glass ）等のような研磨が
速いドープ酸化物である。
用いることが可能である。例えば、絶縁層，金属含有
層，またはその他の多数の層の研磨に用いることができ
る。通常、層は、第１の膜およびこの第１の膜の上に位
置する第２の膜を含む。典型的に、同一の研磨条件を用
いた場合、第１の膜は、第２の膜よりも研磨速度が遅く
なる。これらの場合の多くでは、第２の膜が研磨対象の
層であり、第１の膜は研磨停止層である。相互接続部
（金属の間またはポリおよび金属の間のいずれかに）が
ある場合、絶縁層が次の２種類の異なる膜を含むことが
一般的である。即ち、研磨が遅い非ドープ酸化物または
ドープ濃度が低い酸化物、およびその上に位置するボロ
フォスフォシリケート・ガラス（ＢＰＳＧ：borophosph
osilicate glass ），フォスフォシリケート・ガラス
（ＰＳＧ：phosphosilicate glass ）等のような研磨が
速いドープ酸化物である。
【００１８】本発明の実施例は多くの利点を有する。よ
り具体的には、本発明は、表面上に非常に多くの外形形
状変化(topological change)を有する基板を研磨する際
に用いることができる。外形形状に関連する問題を有す
る素子の一種がマイクロプロセッサ，または１つのチッ
プ上にロジックおよびメモリ双方を組み込んだその他の
あらゆる素子である。これらのチップでは、２種類の異
なる領域がある。一方は、キャッシュ・メモリ領域を含
む（キャッシュ・メモリ領域も、周辺論理回路を含み、
キャッシュ・メモリ領域内のメモリ・アレイを動作させ
るために用いられる）。他方の領域は、中央演算装置、
またはキャッシュ・メモリ領域からのデータを処理する
ために用いられる他の回路を有するロジック領域（キャ
ッシュ・メモリ領域以外）を含む。メモリは、スタティ
ック・ランダム・アクセス・メモリ，ダイナミック・ラ
ンダム・アクセス・メモリ，フローティング・ゲート・
メモリ，あるいはその他の殆どあらゆる種類のメモリと
することができる。キャッシュ・メモリ領域内のビット
線上に堆積される層間誘電体層の最上面（典型的に、少
なくとも約４，０００オングストロームの厚さを有す
る），およびロジック領域内の相互接続部は、本質的に
異なる２つの段差(differentelevation)に位置する。キ
ャッシュ・メモリ領域にわたって、最上面は、ロジック
領域の最上面よりも高い位置にある。これらの段差が、
半導体素子を研磨する際、特に各ダイ内において、問題
の原因となる。典型的に、キャッシュ・メモリおよびロ
ジック領域は、各々、当該ダイの全基板面積の少なくと
も１０％を占める。ほぼ平坦な表面を得るためには、形
成される層を研磨する必要がある。
り具体的には、本発明は、表面上に非常に多くの外形形
状変化(topological change)を有する基板を研磨する際
に用いることができる。外形形状に関連する問題を有す
る素子の一種がマイクロプロセッサ，または１つのチッ
プ上にロジックおよびメモリ双方を組み込んだその他の
あらゆる素子である。これらのチップでは、２種類の異
なる領域がある。一方は、キャッシュ・メモリ領域を含
む（キャッシュ・メモリ領域も、周辺論理回路を含み、
キャッシュ・メモリ領域内のメモリ・アレイを動作させ
るために用いられる）。他方の領域は、中央演算装置、
またはキャッシュ・メモリ領域からのデータを処理する
ために用いられる他の回路を有するロジック領域（キャ
ッシュ・メモリ領域以外）を含む。メモリは、スタティ
ック・ランダム・アクセス・メモリ，ダイナミック・ラ
ンダム・アクセス・メモリ，フローティング・ゲート・
メモリ，あるいはその他の殆どあらゆる種類のメモリと
することができる。キャッシュ・メモリ領域内のビット
線上に堆積される層間誘電体層の最上面（典型的に、少
なくとも約４，０００オングストロームの厚さを有す
る），およびロジック領域内の相互接続部は、本質的に
異なる２つの段差(differentelevation)に位置する。キ
ャッシュ・メモリ領域にわたって、最上面は、ロジック
領域の最上面よりも高い位置にある。これらの段差が、
半導体素子を研磨する際、特に各ダイ内において、問題
の原因となる。典型的に、キャッシュ・メモリおよびロ
ジック領域は、各々、当該ダイの全基板面積の少なくと
も１０％を占める。ほぼ平坦な表面を得るためには、形
成される層を研磨する必要がある。
【００１９】本発明のプロセスを用いることによって、
現場外コンディショニングと比較して、パッドの長寿命
化，研磨速度の高速化，および速度安定性の向上を含
む、現場コンディショニングの利点を得ることができる
だけでなく、現場コンディショニングと比較して、全体
として均一性が優れており、粒子や汚染に関連する問題
も少ないという現場外コンディショニングの利点も得る
ことができる。本研磨プロセスの現場部分の間、研磨速
度は、コンディショニングが終了するまで比較的安定し
ている。コンディショニングが終了した後は、研磨速度
は指数的に減少する。しかしながら、本研磨プロセス
は、酸化物研磨製品によってパッドの艶だし(glazing)
を行った後には、一層機械的となる。この艶だしによっ
て、最上面の機械的な除去が一層進み、ロジック領域と
比較して、キャッシュ・メモリ領域全体における絶縁層
に対する攻撃が速まり、基板の平坦化を促進する。更
に、本プロセスは、ロジック領域における絶縁層のわん
状変形量を減少させるのにも役立ち、更にメモリ・アレ
イ内の最外側にあるビット線上から絶縁層を潜在的に過
剰侵食するのを防止するのにも役立つ。
現場外コンディショニングと比較して、パッドの長寿命
化，研磨速度の高速化，および速度安定性の向上を含
む、現場コンディショニングの利点を得ることができる
だけでなく、現場コンディショニングと比較して、全体
として均一性が優れており、粒子や汚染に関連する問題
も少ないという現場外コンディショニングの利点も得る
ことができる。本研磨プロセスの現場部分の間、研磨速
度は、コンディショニングが終了するまで比較的安定し
ている。コンディショニングが終了した後は、研磨速度
は指数的に減少する。しかしながら、本研磨プロセス
は、酸化物研磨製品によってパッドの艶だし(glazing)
を行った後には、一層機械的となる。この艶だしによっ
て、最上面の機械的な除去が一層進み、ロジック領域と
比較して、キャッシュ・メモリ領域全体における絶縁層
に対する攻撃が速まり、基板の平坦化を促進する。更
に、本プロセスは、ロジック領域における絶縁層のわん
状変形量を減少させるのにも役立ち、更にメモリ・アレ
イ内の最外側にあるビット線上から絶縁層を潜在的に過
剰侵食するのを防止するのにも役立つ。
【００２０】以上、本発明の一実施例を絶縁層に用いる
場合について説明したが、導電層に用いることも可能で
ある。典型的に、膜は、窒化チタン，窒化タンタルなど
のようなバリアまたは接着層に用いられ、その後に、タ
ングステン，アルミニウム，銅等のような導電性物質の
層で覆われる。典型的に、下側の膜は、上側の膜と比較
して、研磨速度が低下する。本発明の実施例は、下に位
置する硬度の高い耐熱金属窒化物上にある、軟性が高い
金属を研磨する際に、良好なプロセス安定性を与える。
場合について説明したが、導電層に用いることも可能で
ある。典型的に、膜は、窒化チタン，窒化タンタルなど
のようなバリアまたは接着層に用いられ、その後に、タ
ングステン，アルミニウム，銅等のような導電性物質の
層で覆われる。典型的に、下側の膜は、上側の膜と比較
して、研磨速度が低下する。本発明の実施例は、下に位
置する硬度の高い耐熱金属窒化物上にある、軟性が高い
金属を研磨する際に、良好なプロセス安定性を与える。
【００２１】上述の明細書では、特定実施例を参照しな
がら本発明の説明を進めてきた。しかしながら、特許請
求の範囲に明記されている本発明の範囲から逸脱するこ
となく、種々の改良および変更が可能であることを、当
業者は認めよう。したがって、明細書の記載および図面
は、限定的な意味ではなく例示的な意味で解釈すべきで
あり、かかる改良は全て、本発明の範囲に含まれること
を意図するものである。請求の範囲においては、ミーン
ズ・プラス・ファンクション(means-plus-function) 項
目（群）がある場合は、いずれも、ここに記載した構造
で、列挙した機能（群）を行うものを含むものとする。
また、ミーンズ・プラス・ファンクション項目（群）
は、列挙した機能（群）を行う構造的同等物および同等
の構造も含むものとする。
がら本発明の説明を進めてきた。しかしながら、特許請
求の範囲に明記されている本発明の範囲から逸脱するこ
となく、種々の改良および変更が可能であることを、当
業者は認めよう。したがって、明細書の記載および図面
は、限定的な意味ではなく例示的な意味で解釈すべきで
あり、かかる改良は全て、本発明の範囲に含まれること
を意図するものである。請求の範囲においては、ミーン
ズ・プラス・ファンクション(means-plus-function) 項
目（群）がある場合は、いずれも、ここに記載した構造
で、列挙した機能（群）を行うものを含むものとする。
また、ミーンズ・プラス・ファンクション項目（群）
は、列挙した機能（群）を行う構造的同等物および同等
の構造も含むものとする。
【図１】研磨システム（従来技術）の平面図。
【図２】本発明の実施例において用いられる研磨プロセ
スのプロセス・フロー図。
スのプロセス・フロー図。
【図３】パッド層，研磨停止層，および狭いトレンチお
よび広いトレンチを有する、パターニングされた半導体
素子基板の一部を示す断面図。
よび広いトレンチを有する、パターニングされた半導体
素子基板の一部を示す断面図。
【図４】コンフォーマル絶縁層を有する、図３の基板を
示す断面図。
示す断面図。
【図５】研磨停止層上のコンフォーマル絶縁層にエッチ
ングを行った、図４の基板を示す断面図。
ングを行った、図４の基板を示す断面図。
【図６】研磨後の図５の基板を示す断面図。
【図７】本発明の別の実施例による研磨装置を示す平面
図。
図。
２０ 研磨装置 ２２ 研磨パッド ２４ 仕上げパッド ２６ 研磨アーム ２７，４０ 半導体素子基板 ２８ コンディショニング・アーム ２９ コンディショナ ３８ 第２コンディショニング・アーム ３９ 第２コンディショナ ４２ パッド層 ４４ 研磨停止層 ４６ 狭いトレンチ ４８ 広いトレンチ ５２ 絶縁層
Claims (5)
- 【請求項１】半導体素子の形成方法であって：装置（２
０）内の研磨パッド（２２）上に基板（２７）を配置す
る段階であって、層（５２）が前記基板（２７）上を覆
う段階；第１時間期間にわたり、前記層（５２）を研磨
しつつ、コンディショナ（２９）を用いて前記研磨パッ
ド（２２）のコンディショニングを行う段階；前記第１
時間期間の後、第２時間期間にわたり、前記コンディシ
ョナ（２９）を用いた前記研磨パッド（２２）のコンデ
ィショニングを行わずに、前記層（５２）を研磨する段
階；および前記研磨段階の後、前記装置（２０）から前
記基板（２７）を取り出す段階；から成ることを特徴と
する方法。 - 【請求項２】半導体素子の形成方法であって：装置（２
０）内の研磨パッド（２２）上に基板（２７）を配置す
る段階であって、層（５２）が前記基板（２７）上を覆
う段階；第１時間期間にわたり、前記層（５２）を研磨
しつつ、コンディショナ（２９）を用いて前記研磨パッ
ド（２２）のコンディショニングを行う段階；前記第１
時間期間の後、第２時間期間にわたり、前記コンディシ
ョナ（２９）を用いた前記研磨パッド（２２）のコンデ
ィショニングを行わずに、前記層（５２）を研磨する段
階であって、前記第１時間期間が、多くとも前記第２時
間期間の約７倍である段階；および前記研磨段階の後、
前記装置（２０）から前記基板（２７）を取り出す段
階；から成ることを特徴とする方法。 - 【請求項３】半導体素子の形成方法であって：第１コン
ディショナ（３９）を用いて研磨パッド（２２）のコン
ディショニングを行う段階；前記コンディショニング段
階の後、装置内の研磨パッド（２２）上に基板（２７）
を配置する段階であって、層（５２）が前記基板（２
７）上を覆う段階；第１時間期間にわたり、前記層（５
２）を研磨しつつ、第２コンディショナ（２９）を用い
て前記研磨パッド（２２）のコンディショニングを行う
段階；前記第１時間期間の後、第２時間期間にわたり、
前記研磨パッドのコンディショニングを行わずに、前記
層（５２）を研磨する段階；および前記研磨段階の後、
装置（２０）から前記基板（２７）を取り出す段階；か
ら成ることを特徴とする方法。 - 【請求項４】半導体素子の形成方法であって：装置（２
０）内の研磨パッド（２２）上に基板（２７）を配置す
る段階であって、層（５２）が前記基板（２７）上を覆
う段階；第１時間期間にわたり、前記層（５２）を研磨
しつつ、コンディショナを用いて前記研磨パッド（２
２）のコンディショニングを行う段階；前記第１時間期
間の後、第２時間期間にわたり、前記層（５２）を研磨
しつつ、前記コンディショナを用いて前記研磨パッド
（２２）のコンディショニングを行う段階であって、第
１の値とは異なる第２の値を有する第２コンディショニ
ング・パラメータを用いて、前記コンディショニングを
行う段階；および前記研磨段階の後、前記装置（２０）
から前記基板（２７）を取り出す段階；から成ることを
特徴とする方法。 - 【請求項５】半導体素子の形成方法であって：装置（２
０）内の研磨パッド（２２）上に基板（２７）を配置す
る段階であって、層（５２）が前記基板（２７）上を覆
う段階；第１時間期間にわたり、前記層（５２）を研磨
しつつ、コンディショナを用いて前記研磨パッド（２
２）のコンディショニングを行う段階であって、前記コ
ンディショニングは、第１のタイプおよび第１の値を有
する第１コンディショニング・パラメータを用いて行
い、前記第１コンディショニング・パラメータの前記第
１タイプは、下方力圧力，回転速度，または線速度を含
む段階；前記第１時間期間の後、第２時間期間にわた
り、前記層（５２）を研磨しつつ、前記コンディショナ
を用いて前記研磨パッド（２２）のコンディショニング
を行う段階であって：前記コンディショニングは、前記
第１のタイプおよび前記第１の値とは異なる第２の値を
有する第２コンディショニング・パラメータを用いて行
い；前記第２コンディショニング・パラメータの前記第
２の値は、前記第１コンディショニング・パラメータの
前記第１の値よりも小さい段階；および前記研磨段階の
後、前記装置（２０）から前記基板（２７）を取り出す
段階；から成ることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US876461 | 1986-06-20 | ||
| US08/876,461 US5961373A (en) | 1997-06-16 | 1997-06-16 | Process for forming a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116877A true JPH1116877A (ja) | 1999-01-22 |
Family
ID=25367764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17965998A Pending JPH1116877A (ja) | 1997-06-16 | 1998-06-10 | 半導体素子の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5961373A (ja) |
| JP (1) | JPH1116877A (ja) |
| KR (1) | KR100585563B1 (ja) |
| TW (1) | TW434728B (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6884155B2 (en) | 1999-11-22 | 2005-04-26 | Kinik | Diamond grid CMP pad dresser |
| US9238207B2 (en) | 1997-04-04 | 2016-01-19 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US7323049B2 (en) * | 1997-04-04 | 2008-01-29 | Chien-Min Sung | High pressure superabrasive particle synthesis |
| US6679243B2 (en) | 1997-04-04 | 2004-01-20 | Chien-Min Sung | Brazed diamond tools and methods for making |
| US7368013B2 (en) * | 1997-04-04 | 2008-05-06 | Chien-Min Sung | Superabrasive particle synthesis with controlled placement of crystalline seeds |
| US9199357B2 (en) | 1997-04-04 | 2015-12-01 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US9221154B2 (en) | 1997-04-04 | 2015-12-29 | Chien-Min Sung | Diamond tools and methods for making the same |
| US9463552B2 (en) | 1997-04-04 | 2016-10-11 | Chien-Min Sung | Superbrasvie tools containing uniformly leveled superabrasive particles and associated methods |
| US6368198B1 (en) | 1999-11-22 | 2002-04-09 | Kinik Company | Diamond grid CMP pad dresser |
| US7124753B2 (en) * | 1997-04-04 | 2006-10-24 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US9868100B2 (en) | 1997-04-04 | 2018-01-16 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US9409280B2 (en) | 1997-04-04 | 2016-08-09 | Chien-Min Sung | Brazed diamond tools and methods for making the same |
| US6439967B2 (en) | 1998-09-01 | 2002-08-27 | Micron Technology, Inc. | Microelectronic substrate assembly planarizing machines and methods of mechanical and chemical-mechanical planarization of microelectronic substrate assemblies |
| US6572453B1 (en) * | 1998-09-29 | 2003-06-03 | Applied Materials, Inc. | Multi-fluid polishing process |
| JP3144635B2 (ja) * | 1998-10-13 | 2001-03-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR20010040249A (ko) * | 1998-10-28 | 2001-05-15 | 가나이 쓰도무 | 연마장치 및 그 장치를 사용한 반도체제조방법 |
| US6220936B1 (en) * | 1998-12-07 | 2001-04-24 | Chartered Semiconductor Manufacturing Ltd. | In-site roller dresser |
| US6306008B1 (en) * | 1999-08-31 | 2001-10-23 | Micron Technology, Inc. | Apparatus and method for conditioning and monitoring media used for chemical-mechanical planarization |
| US6194285B1 (en) * | 1999-10-04 | 2001-02-27 | Taiwan Semiconductor Manufacturing Company | Formation of shallow trench isolation (STI) |
| US7201645B2 (en) * | 1999-11-22 | 2007-04-10 | Chien-Min Sung | Contoured CMP pad dresser and associated methods |
| US7018269B2 (en) * | 2003-06-18 | 2006-03-28 | Lam Research Corporation | Pad conditioner control using feedback from a measured polishing pad roughness level |
| KR20070001955A (ko) * | 2004-01-26 | 2007-01-04 | 티비더블유 인더스트리즈, 인코포레이티드 | 화학적 연마를 위한 다단계 패드 처리 시스템 및 방법 |
| US7089925B1 (en) | 2004-08-18 | 2006-08-15 | Kinik Company | Reciprocating wire saw for cutting hard materials |
| US7348276B2 (en) * | 2005-03-30 | 2008-03-25 | Fujitsu, Limited | Fabrication process of semiconductor device and polishing method |
| US9724802B2 (en) | 2005-05-16 | 2017-08-08 | Chien-Min Sung | CMP pad dressers having leveled tips and associated methods |
| US8393934B2 (en) | 2006-11-16 | 2013-03-12 | Chien-Min Sung | CMP pad dressers with hybridized abrasive surface and related methods |
| US8622787B2 (en) | 2006-11-16 | 2014-01-07 | Chien-Min Sung | CMP pad dressers with hybridized abrasive surface and related methods |
| US8398466B2 (en) | 2006-11-16 | 2013-03-19 | Chien-Min Sung | CMP pad conditioners with mosaic abrasive segments and associated methods |
| US8974270B2 (en) | 2011-05-23 | 2015-03-10 | Chien-Min Sung | CMP pad dresser having leveled tips and associated methods |
| US9138862B2 (en) | 2011-05-23 | 2015-09-22 | Chien-Min Sung | CMP pad dresser having leveled tips and associated methods |
| US8678878B2 (en) | 2009-09-29 | 2014-03-25 | Chien-Min Sung | System for evaluating and/or improving performance of a CMP pad dresser |
| US20080032609A1 (en) * | 2006-03-08 | 2008-02-07 | Benedict Jeffrey H | Apparatus for reducing contaminants from a chemical mechanical polishing pad |
| TWI388402B (en) | 2007-12-06 | 2013-03-11 | Methods for orienting superabrasive particles on a surface and associated tools | |
| US8252263B2 (en) * | 2008-04-14 | 2012-08-28 | Chien-Min Sung | Device and method for growing diamond in a liquid phase |
| DE102008054074B4 (de) * | 2008-10-31 | 2013-02-07 | Advanced Micro Devices, Inc. | Verfahren zum Verringern von Ungleichmäßigkeiten während des chemisch-mechanischen Polierens von Mikrostrukturbauelementen durch Verwenden von CMP-Belägen in einem glasierten Zustand |
| US20100130107A1 (en) * | 2008-11-24 | 2010-05-27 | Applied Materials, Inc. | Method and apparatus for linear pad conditioning |
| US20100203811A1 (en) * | 2009-02-09 | 2010-08-12 | Araca Incorporated | Method and apparatus for accelerated wear testing of aggressive diamonds on diamond conditioning discs in cmp |
| US8694144B2 (en) | 2010-08-30 | 2014-04-08 | Applied Materials, Inc. | Endpoint control of multiple substrates of varying thickness on the same platen in chemical mechanical polishing |
| CN103299418A (zh) | 2010-09-21 | 2013-09-11 | 铼钻科技股份有限公司 | 单层金刚石颗粒散热器及其相关方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5081051A (en) * | 1990-09-12 | 1992-01-14 | Intel Corporation | Method for conditioning the surface of a polishing pad |
| US5216843A (en) * | 1992-09-24 | 1993-06-08 | Intel Corporation | Polishing pad conditioning apparatus for wafer planarization process |
| DE69317838T2 (de) * | 1992-09-24 | 1998-11-12 | Ebara Corp | Poliergerät |
| US5456627A (en) * | 1993-12-20 | 1995-10-10 | Westech Systems, Inc. | Conditioner for a polishing pad and method therefor |
| JP3036348B2 (ja) * | 1994-03-23 | 2000-04-24 | 三菱マテリアル株式会社 | ウェーハ研磨パッドのツルーイング装置 |
| US5486131A (en) * | 1994-01-04 | 1996-01-23 | Speedfam Corporation | Device for conditioning polishing pads |
| US5664987A (en) * | 1994-01-31 | 1997-09-09 | National Semiconductor Corporation | Methods and apparatus for control of polishing pad conditioning for wafer planarization |
| JPH07237120A (ja) * | 1994-02-22 | 1995-09-12 | Nec Corp | ウェーハ研磨装置 |
| JP2914166B2 (ja) * | 1994-03-16 | 1999-06-28 | 日本電気株式会社 | 研磨布の表面処理方法および研磨装置 |
| US5547417A (en) * | 1994-03-21 | 1996-08-20 | Intel Corporation | Method and apparatus for conditioning a semiconductor polishing pad |
| JPH07297195A (ja) * | 1994-04-27 | 1995-11-10 | Speedfam Co Ltd | 半導体装置の平坦化方法及び平坦化装置 |
| US5536202A (en) * | 1994-07-27 | 1996-07-16 | Texas Instruments Incorporated | Semiconductor substrate conditioning head having a plurality of geometries formed in a surface thereof for pad conditioning during chemical-mechanical polish |
| US5527424A (en) * | 1995-01-30 | 1996-06-18 | Motorola, Inc. | Preconditioner for a polishing pad and method for using the same |
| US5743784A (en) * | 1995-12-19 | 1998-04-28 | Applied Materials, Inc. | Apparatus and method to determine the coefficient of friction of a chemical mechanical polishing pad during a pad conditioning process and to use it to control the process |
-
1997
- 1997-06-16 US US08/876,461 patent/US5961373A/en not_active Expired - Lifetime
-
1998
- 1998-05-20 TW TW087107829A patent/TW434728B/zh not_active IP Right Cessation
- 1998-06-10 JP JP17965998A patent/JPH1116877A/ja active Pending
- 1998-06-16 KR KR1019980023321A patent/KR100585563B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100585563B1 (ko) | 2006-09-22 |
| KR19990007185A (ko) | 1999-01-25 |
| TW434728B (en) | 2001-05-16 |
| US5961373A (en) | 1999-10-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050512 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080226 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080514 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080519 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080819 |